JP6680121B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来より、ＯＣＸＯ（oven controlled crystal oscillator）、ＴＣＸＯ（temperature compensated crystal oscillator）等の発振器が知られている。ＯＣＸＯは、例えば基地局、ネットワークルーター、測定機器等における基準信号源として用いられている。このようなＯＣＸＯ、ＴＣＸＯ等の発振器では、発振周波数の高精度化に対する要望がある。

このような発振器の従来技術としては、例えば特許文献１に開示される技術がある。この従来技術では、発振周波数の高精度化のために、発振周波数のエージング補正を行っている。具体的には、発振周波数の制御電圧の補正値と経過時間との対応関係情報を記憶する記憶部と、経過時間計測部を設ける。そして、記憶部に記憶された補正値と経過時間との対応関係情報と、経過時間計測部により測定された経過時間とに基づいて、エージング補正を実行する。

特開２０１５−８２８１５号公報

このように、ＯＣＸＯ、ＴＣＸＯ等の発振器では、発振信号の発振周波数の高精度化に対する要求がある。また発振周波数とは異なる周波数のクロック信号を、外部のシステムにより要望される場合がある。

一方、回路装置の外部の周波数制御データ生成部を用いてＰＬＬ回路のループを形成するなどの用途に対応するために、回路装置にデジタルインターフェース部を設けることも考えられる。

しかしながら、このようなデジタルインターフェース部を設けると、デジタルインターフェース部での通信ノイズに起因する位相ノイズ等により、クロック信号や発振信号の精度が低下してしまうおそれがあることが判明した。

本発明の幾つかの態様によれば、ノイズが少ないクロック信号等の生成が可能な回路装置、発振器、電子機器及び移動体等を提供できる。

本発明の一態様は、デジタルインターフェース部と、前記デジタルインターフェース部を介して外部装置からのデータが入力され、信号処理を行う処理部と、前記処理部からの周波数制御データと振動子を用いて、前記周波数制御データにより設定される発振周波数の発振信号を生成する発振信号生成回路と、少なくとも位相比較部を有し、前記発振信号の発振周波数を逓倍した周波数のクロック信号を生成するクロック信号生成回路と、前記デジタルインターフェース部の接続用の第１の端子群と、前記発振信号生成回路の発振回路の接続用の第２の端子群と、前記クロック信号生成回路の接続用の第３の端子群と、を含み、回路装置の第１の辺に交差する辺を第２の辺とし、前記第１の辺に対向する辺を第３の辺とし、前記第２の辺に対向する辺を第４の辺とした場合に、前記第１の端子群は、前記第１の辺に沿った第１の端子領域に配置され、前記第３の端子群は、前記第２の辺に沿った第２の端子領域、前記第３の辺に沿った第３の端子領域、前記第４の辺に沿った第４の端子領域のうちのいずれかの端子領域に配置される回路装置に関係する。

本発明の一態様では、デジタルインターフェース部を介して外部装置から処理部にデータが入力され、信号処理が実行される。そして処理部からの周波数制御データと振動子を用いて、発振信号生成回路により発振信号が生成されると共に、発振信号の発振周波数を逓倍した周波数のクロック信号が、クロック信号生成回路により生成される。そして本発明の一態様では、デジタルインターフェース部の接続用の第１の端子群は、回路装置の第１の辺に沿った第１の端子領域に配置される。一方、クロック信号生成回路の接続用の第３の端子群は、第２、第３、第４の端子領域のうちのいずれかの端子領域に配置される。このようにすれば、デジタルインターフェース部の接続用の第１の端子群と、クロック信号生成回路の接続用の第３の端子群との距離を離すことが可能になる。これにより、デジタルインターフェース部での通信ノイズ等が原因となってクロック信号に発生する位相ノイズ等を低減できるようになり、ノイズが少ないクロック信号等の生成が可能な回路装置を実現できるようになる。

また本発明の一態様では、前記第２の端子群は、前記第２の端子領域と前記第３の端子領域のうちの一方の端子領域に配置され、前記第３の端子群は、前記第２の端子領域と前記第３の端子領域のうちの他方の端子領域に配置されてもよい。

このようにすれば、デジタルインターフェース部の接続用の第１の端子群と発振回路の接続用の第２の端子群との距離や、デジタルインターフェース部の接続用の第１の端子群とクロック信号生成回路の接続用の第３の端子群との距離を離すことが可能になる。これにより、デジタルインターフェース部での通信ノイズ等が原因となってクロック信号や発振信号に発生する位相ノイズ等を低減できるようになる。

また本発明の一態様では、前記第１の辺は回路装置の短辺であり、前記第１の端子群は、短辺である前記第１の辺に沿った前記第１の端子領域に配置されてもよい。

このようにすれば、第１の端子群と他の端子群とを、例えば回路装置の長辺の長さに対応する距離だけ離すことが可能になり、デジタルインターフェース部での通信ノイズ等を原因とする位相ノイズ等を低減できるようになる。

また本発明の一態様では、前記第１の端子群と前記第２の端子群との距離をＬ１２とし、前記第１の端子群と前記第３の端子群との距離をＬ１３とし、前記第２の端子群と前記第３の端子群との距離をＬ２３とした場合に、Ｌ１２及びＬ１３の少なくとも一方はＬ２３よりも長くてもよい。

このようにすれば、第１の端子群と第２の端子群との距離Ｌ１２や、第１の端子群と第３の端子群との距離Ｌ１３を長くすることが可能になり、位相ノイズの低減等を図れるようになる。

また本発明の一態様では、前記発振信号に基づく入力信号と基準信号とを比較する外部周波数制御データ生成部からの周波数制御データが、前記第１の端子群、前記デジタルインターフェース部を介して前記処理部に入力され、前記発振信号生成回路は、前記外部周波数制御データ生成部から前記処理部を介して入力される前記周波数制御データに基づいて、前記発振信号を生成してもよい。

このようにすれば、回路装置の外部に設けられる外部周波数制御データ生成部を有効活用して、この外部周波数制御データ生成部からの周波数制御データで発振周波数が設定される発振信号を生成できるようになる。

また本発明の一態様では、前記発振信号に基づく入力信号と前記基準信号の位相を比較する位相比較部を含み、前記発振信号生成回路は、第１のモードでは、前記外部周波数制御データ生成部から前記処理部を介して入力される前記周波数制御データに基づいて、前記発振信号を生成し、第２のモードでは、前記位相比較部から前記処理部を介して入力される前記周波数制御データに基づいて、前記発振信号を生成してもよい。

このようにすれば、外部のシステムが外部周波数制御データ生成部を有している場合と有していない場合の両方に対応できるようになり、利便性の向上等を図れるようになる。

また本発明の一態様では、前記デジタルインターフェース部は、シリアルデータ線とシリアルクロック線を含む２線、３線又は４線のシリアルインターフェース回路であってもよい。

このようにすれば、外部装置が２線、３線又は４線のシリアルインターフェース回路を有している場合に、この外部装置との間で、２線、３線又は４線のシリアルインターフェース処理を行って、外部装置からのデータを処理部に入力できるようになる。

また本発明の一態様では、前記第１の辺から前記第３の辺に向かう方向を第１の方向とした場合に、前記処理部は、前記第１の端子群の前記第１の方向側に配置されてもよい。

このようにすれば、第１の端子群の端子を用いて入力される外部装置からのデータを、デジタルインターフェース部を介して、ショートパスの信号経路で処理部に入力できるようになる。これにより、デジタルインターフェース部で発生する通信ノイズによる悪影響を低減できるようになる。

また本発明の一態様では、前記第２の端子群は前記第２の端子領域に配置され、前記第３の端子群は前記第３の端子領域に配置され、前記第１の方向の反対方向を第２の方向とした場合に、前記クロック信号生成回路は、前記第３の端子群の前記第２の方向側に配置されてもよい。

このようにすれば、クロック信号生成回路と第３の端子群の端子との間で、クロック信号生成回路の出力信号又は入力信号を、ショートパスの信号経路で出力又は入力できるようになる。これにより、クロック信号生成回路で発生するクロックノイズによる悪影響を低減できるようになる。

また本発明の一態様では、前記処理部は、前記第１の端子領域と前記クロック信号生成回路の間に配置されてもよい。

このようにすれば、第１の端子領域の第１の端子群と、第３の端子領域の第３の端子群の間には、処理部及びクロック信号生成回路が介在するようになる。従って、第１の端子群と第３の端子群の間の距離として、少なくとも処理部の幅とクロック信号生成回路の幅に対応する距離を、確保できるようになり、デジタルインターフェース部で発生する通信ノイズ等による悪影響を低減できるようになる。

また本発明の一態様では、前記発振回路は、前記処理部と前記クロック信号生成回路の間に配置されてもよい。

このようにすれば、第１の端子領域の第１の端子群と、第３の端子領域の第３の端子群の間には、処理部及び発振回路及びクロック信号生成回路が介在するようになる。従って、第１の端子群と第３の端子群の間の距離として、少なくとも処理部の幅と発振回路の幅とクロック信号生成回路の幅に対応する距離を、確保できるようになり、デジタルインターフェース部で発生する通信ノイズ等による悪影響を低減できるようになる。

また本発明の一態様では、前記第２の辺から前記第４の辺に向かう方向を第３の方向とした場合に、前記発振回路は、前記第２の端子群の前記第３の方向側に配置されてもよい。

このようにすれば、発振回路と第２の端子群の端子とを、ショートパスの信号線で接続できるようになり、当該信号線の寄生容量等による悪影響を低減できるようになる。

また本発明の一態様では、前記振動子は、恒温槽を有するオーブン型振動子であり、前記オーブン型振動子のオーブン制御用端子を含む第４の端子群が、前記第４の辺に沿った第４の端子領域に配置されてもよい。

このようにすれば、回路装置の第４の端子領域を有効利用して、オーブン制御用端子を含む第４の端子群を配置できるようになる。

また本発明の一態様では、前記オーブン制御用端子が接続され、前記オーブン型振動子のオーブン制御を行うオーブン制御回路を含み、前記第４の辺から前記第２の辺に向かう方向を第４の方向とした場合に、前記オーブン制御回路は、前記第４の端子領域の前記第４の方向側に配置されてもよい。

このようにすればオーブン制御回路と、第４の端子群のオーブン制御用端子をショートパスの信号経路で接続できるようになり、より適正なオーブン制御を実現できるようになる。

また本発明の一態様では、前記発振回路は、前記オーブン制御回路と前記第２の端子領域の間に配置されてもよい。

これにより、第４の端子領域と第２の端子領域の間の領域を有効活用して、オーブン制御回路と発振回路を配置できるようになり、レイアウト効率の向上とノイズの低減等を両立して実現できるようになる。

また本発明の一態様では、前記処理部は、前記周波数制御データの真値をカルマンフィルター処理により推定する処理を行い、推定された前記真値に基づいて、前記周波数制御データのエージング補正を行ってもよい。

このようにすれば、観測ノイズやシステムノイズの影響を考慮したエージング補正を実現できるようになり、エージング補正の精度を向上できる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記振動子と、を含む発振器に関係する。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の基本的な構成例。 本実施形態の回路装置の詳細な構成例。 発振信号の位相ノイズの問題についての説明図。 発振信号の位相ノイズの問題についての説明図。 本実施形態の回路装置のレイアウト配置構成例。 本実施形態の回路装置の他のレイアウト配置構成例。 本実施形態の回路装置の他のレイアウト配置構成例。 本実施形態の回路装置の他のレイアウト配置構成例。 本実施形態の回路装置の他のレイアウト配置構成例。 本実施形態の回路装置の他のレイアウト配置構成例。 クロック信号生成回路の第１の構成例。 クロック信号生成回路の第２の構成例。 温度センサーの構成例。 発振回路の構成例。 デジタルＩ／Ｆ部の第１の構成例。 デジタルＩ／Ｆ部の第２の構成例。 基準信号生成回路の構成例。 オーブン制御回路の構成例。 エージング特性の素子ばらつきについての説明図。 ホールドオーバーについての説明図。 ホールドオーバーについての説明図。 カルマンフィルター処理を用いたエージング補正の説明図。 カルマンフィルター処理を用いたエージング補正の説明図。 処理部の詳細な構成例。 処理部の動作説明図。 処理部の動作説明図。 エージング補正部の構成例。 本実施形態の変形例の説明図。 発振器の構成例。 電子機器の構成例。 移動体の構成例。 発振器の詳細な構造例。 電子機器の１つである基地局の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置の構成
図１に本実施形態の回路装置の基本的な回路構成を示す。図１に示すように本実施形態の回路装置は、デジタルＩ／Ｆ部３０、処理部５０、発振信号生成回路１４０、クロック信号生成回路１６０、第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３を含む。またレジスター部３２を含むことができる。なお本実施形態の回路装置は図１の構成には限定されず、その一部の構成要素（例えばクロック信号生成回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

デジタルＩ／Ｆ部（インターフェース部）３０は、回路装置の外部装置（マイクロコンピューター、コントローラー等）との間のインターフェース処理を行う回路である。例えばデジタルＩ／Ｆ部３０は、外部装置からのデータ（デジタルデータ、デジタル信号）を入力したり、外部装置にデータを出力するためのインターフェースである。処理部５０には、デジタルＩ／Ｆ部３０を介して外部装置からのデータが入力される。例えばレジスター部３２を介して外部装置からのデータが入力される。処理部５０は、入力されたデータに基づいて種々の信号処理を行う。

デジタルＩ／Ｆ部３０は、シリアルインターフェース処理を行う回路により実現できる。例えばデジタルＩ／Ｆ部３０は、シリアルデータ線とシリアルクロック線を含む２線、３線又は４線のシリアルインターフェース回路により実現できる。即ち、デジタルＩ／Ｆ部３０のインターフェース処理は、シリアルクロック線とシリアルデータ線を用いた同期式のシリアル通信方式により実現できる。例えばＩ２Ｃ（Inter-Integrated Circuit）方式や、３線又は４線のＳＰＩ（Serial Peripheral Interface）方式などにより実現できる。

レジスター部３２は、ステータスレジスター、コマンドレジスター、データレジスターなどの複数のレジスターで構成される回路である。回路装置の外部装置は、デジタルＩ／Ｆ部３０を介してレジスター部３２の各レジスターにアクセスする。そして外部装置は、レジスター部３２のレジスターを用いて、回路装置のステータスを確認したり、回路装置に対してコマンドを発行できる。或いは、回路装置（処理部５０）に対してデータを転送したり、回路装置（処理部５０）からデータを読み出すことなどが可能になる。

処理部５０は、入力されたデータに基づいて各種の信号処理を行う。例えば、デジタルＩ／Ｆ部３０を介して外部装置（例えば外部周波数制御データ生成部）から入力された周波数制御データＤＦＣＩ（周波数制御コード）に対して信号処理を行う。なお、後述するように回路装置の内部に周波数制御データ生成部が設けられる場合には、この内部の周波数制御データ生成部からの周波数制御データＤＦＣＩ（内部の位相比較部の位相比較結果に基づく周波数制御データ）に対して信号処理を行ってもよい。

具体的には処理部５０（デジタル信号処理部）は、周波数制御データＤＦＣＩ（外部又は内部からの周波数制御データ）に対して、エージング補正処理、カルマンフィルター処理、必要に応じて温度補償処理などの信号処理（デジタル信号処理）を行う。そして信号処理後の周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。この処理部５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサー（ＤＳＰ、ＣＰＵ）とプロセッサー上で動作するプログラム（プログラムモジュール）により実現してもよい。

振動子ＸＴＡＬは、例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。振動子ＸＴＡＬは、一例としては、オーブン型発振器（ＯＣＸＯ）の恒温槽内に設けられるタイプであるが、これに限定されず、恒温槽を備えないタイプのＴＣＸＯ用の振動子であってもよい。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。なお振動子ＸＴＡＬとしては、圧電振動子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

発振信号生成回路１４０は発振信号ＯＳＣＫを生成する。例えば発振信号生成回路１４０は、処理部５０からの周波数制御データＤＦＣＱ（信号処理後の周波数制御データ）と振動子ＸＴＡＬを用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＯＳＣＫを生成する。

なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＯＳＣＫを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＦＣＱで設定される発振周波数の発振信号ＯＳＣＫをデジタル的に生成してもよい。

発振信号生成回路１４０は、Ｄ／Ａ変換部８０と発振回路１５０を含むことができる。但し発振信号生成回路１４０は、このような構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

Ｄ／Ａ変換部８０は、処理部５０からの周波数制御データＤＦＣＱ（処理部の出力データ）のＤ／Ａ変換を行う。Ｄ／Ａ変換部８０に入力される周波数制御データＤＦＣＱは、処理部５０による信号処理後（例えばエージング補正、温度補償、或いはカルマンフィルターの処理後）の周波数制御データ（周波数制御コード）である。Ｄ／Ａ変換部８０のＤ／Ａ変換方式としては例えば抵抗ストリング型（抵抗分割型）を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換部８０は、Ｄ／Ａ変換器以外にも、その制御回路や変調回路（ディザー変調又はＰＷＭ変調等）やフィルター回路などを含むことができる。

発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成する。発振回路１５０は、第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路１５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＯＳＣＫを生成する。具体的には発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路１５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。

なお、前述のように発振回路１５０はダイレクト・デジタル・シンセサイザー方式により実現してもよく、この場合には振動子ＸＴＡＬの発振周波数はリファレンス周波数となり、発振信号ＯＳＣＫの発振周波数とは異なる周波数になる。

クロック信号生成回路１６０は、発振信号ＯＳＣＫに基づいてクロック信号ＣＫを生成する。例えばクロック信号生成回路１６０は、少なくとも位相比較部１６１（比較演算部）を有し、発振信号ＯＳＣＫの発振周波数を逓倍した周波数のクロック信号ＣＫを生成する。クロック信号生成回路１６０は、例えば出力バッファー回路１６８を有し、この出力バッファー回路１６８によるバッファリング後のクロック信号ＣＫを出力する。このクロック信号生成回路１６０は、例えばＰＬＬループを有するＰＬＬ回路である。ＰＬＬ回路はアナログ方式であってもよいし、デジタル方式（ＡＤＰＬＬ）であってもよい。また発振信号ＯＳＣＫの発振周波数を逓倍したクロック信号ＣＫを生成する場合に、逓倍数（逓倍率）は１以上であってもよいし、１より小さくてもよい。また逓倍数は整数に限定されず、小数であってもよい。

回路装置は、デジタルＩ／Ｆ部３０の接続用の第１の端子群ＴＧ１と、発振信号生成回路１４０の発振回路１５０の接続用の第２の端子群ＴＧ２と、クロック信号生成回路１６０（ＰＬＬ回路）の接続用の第３の端子群ＴＧ３を含む。ここで接続用の端子群とは、各回路ブロックを外部と接続するための外部接続用の端子群という意味である。これらのＴＧ１〜ＴＧ３の各端子群（パッド群）は、例えば複数の端子（パッド）を含む。端子は、外部接続端子であり、外部（外部装置）との間で信号（デジタル信号、アナログ信号）を入力又は出力するためのものである。

例えば第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３は、デジタルＩ／Ｆ部３０、発振回路１５０、クロック信号生成回路１６０に接続される端子群である。第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３は、Ｉ／Ｏセルを介してデジタルＩ／Ｆ部３０、発振回路１５０、クロック信号生成回路１６０の各回路ブロックに接続されていてもよい。Ｉ／Ｏセルとしては、入力バッファーを有する入力Ｉ／Ｏセル、出力バッファーを有する出力Ｉ／Ｏセル、入力バッファー及び出力バッファーを有する入出力Ｉ／Ｏセルなどがある。例えばデジタルＩ／Ｆ部３０、発振回路１５０、クロック信号生成回路１６０の各回路ブロックに外部から信号を入力する場合には、第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３の各端子から入力Ｉ／Ｏセル（或いは入出力Ｉ／Ｏセル）を介して各回路ブロックに信号を入力してもよい。各回路ブロックから外部に信号を出力する場合には、出力Ｉ／Ｏセル（或いは入出力Ｉ／Ｏセル）を介して第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３の各端子に対して各回路ブロックが信号を出力してもよい。各回路ブロックと各端子の間には、これらのＩ／Ｏセルが設けられていてもよいし、設けられていなくてもよい。

デジタルＩ／Ｆ部３０用の第１の端子群ＴＧ１は、例えばデジタルＩ／Ｆ部３０のシリアルインターフェース用のシリアルクロック線の端子（パッド）、シリアルデータ線の端子（パッド）を含むことができる。また信号入力用シリアルデータ線と信号出力用シリアルデータ線がある場合には、第１の端子群ＴＧ１は、信号入力用シリアルデータ線の端子と、信号出力用シリアルデータ線の端子を含むことができる。また第１の端子群ＴＧ１は、これらの端子以外にも、例えば電源電圧ＶＳＳ（ＧＮＤ）用の端子やチップセレクト端子などを含んでもよい。

発振回路１５０用の第２の端子群ＴＧ２は、例えば振動子ＸＴＡＬに接続される第１、第２の振動子用端子（振動子用パッド）を含むことができる。例えば第１の振動子用端子は、振動子ＸＴＡＬの一端に接続され、第２の振動子用端子は、振動子ＸＴＡＬの他端に接続される。また第２の端子群ＴＧ２は、例えば発振信号ＯＳＣＫの出力端子、安定化用キャパシターの接続端子、発振周波数調整用キャパシターの接続端子、或いはフィルターの接続端子などを含んでもよい。

クロック信号生成回路１６０用の第３の端子群ＴＧ３は、例えばクロック信号ＣＫの出力端子を含むことができる。例えばクロック信号生成回路１６０が周波数（逓倍数）の異なる複数のクロック信号ＣＫ１〜ＣＫｊ（例えば図３３のＣＫ１〜ＣＫ５）を出力する場合には、これらの複数のクロック信号ＣＫ１〜ＣＫｊが出力される複数の出力端子を含むことができる。また第３の端子群ＴＧ３は、出力バッファー回路１６８によるバッファリング前のクロック信号の出力端子（ＰＬＬクロック信号出力端子）や、バッファリング前のクロック信号の入力端子（ＰＬＬクロック信号入力端子）を含んでもよい。また後述する図１１のように、クロック信号生成回路１６０のクロック信号ＣＫの生成に、回路装置の外部の発振器ＶＣＸＯを用いる場合には、第３の端子群ＴＧ３は、発振器ＶＣＸＯへの周波数制御電圧の出力端子を含んでもよい。

図２に本実施形態の回路装置の詳細な構成例を示す。図２では図１の構成に対して、温度センサー１０、Ａ／Ｄ変換部２０、記憶部３４、周波数制御データ生成部４０（広義には位相比較部）、基準信号生成回路１８０、オーブン制御回路１９０、第４の端子群ＴＧ４などが更に設けられている。なお回路装置の構成は図２の構成には限定されず、その一部の構成要素（例えば周波数制御データ生成部、基準信号生成回路、オーブン制御回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば温度センサー１０として回路装置の外部に設けられた温度センサーを用いてもよい。

温度センサー１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。温度センサー１０の具体的な構成例については後述する。

Ａ／Ｄ変換部２０は、温度センサー１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換部２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式はこのような方式には限定されず、種々の方式（計数型、並列比較型又は直並列型等）を採用できる。

記憶部３４は、回路装置の各種の処理や動作に必要な各種の情報を記憶するものである。この記憶部３４は、例えば不揮発性メモリーにより実現できる。不揮発性メモリーとしては、例えばＥＥＰＲＯＭなどを用いることができる。ＥＥＰＲＯＭとしては例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリーなどを用いることができる。例えばＭＯＮＯＳ型のメモリーを用いたフラッシュメモリーを用いることができる。或いはＥＥＰＲＯＭとして、フローティングゲート型などの他のタイプのメモリーを用いてもよい。なお記憶部３４は、電源が非供給でも情報を保持して記憶できるものであればよく、例えばヒューズ回路等により実現することも可能である。

この記憶部３４は、例えばカルマンフィルター処理のシステムノイズの設定用のシステムノイズ定数（Ｖ）と、カルマンフィルター処理の観測ノイズの設定用の観測ノイズ定数（Ｗ）を記憶する。例えば製品（発振器等）の製造、出荷時において、発振周波数等の各種の情報をモニターするための測定（検査）が行われる。そしてこの測定結果に基づいて、システムノイズ定数や観測ノイズ定数が決定されて、例えば不揮発性メモリー等により実現される記憶部３４に書き込まれる。このようにすれば、素子ばらつきによる悪影響を低減したシステムノイズ定数や観測ノイズ定数の設定が可能になる。

処理部５０は、ホールドオーバー処理部５２（ホールドオーバー処理の回路又はプログラムモジュール）、カルマンフィルター部５４（カルマンフィルター処理の回路又はプログラムモジュール）、エージング補正部５６（エージング補正処理の回路又はプログラムモジュール）、温度補償部５８（温度補償処理の回路又はプログラムモジュール）を含む。ホールドオーバー処理部５２は、ホールドオーバーに関する種々の処理を行う。カルマンフィルター部５４は、カルマンフィルター処理により例えば周波数制御データ（発振周波数）の真値を求める処理を行う。エージング補正部５６は、発振周波数の経時変化を補償するためのエージング補正を行う。温度補償部５８は、Ａ／Ｄ変換部２０からの温度検出データＤＴＤに基づいて発振周波数の温度補償処理を行う。具体的には温度補償部５８は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合に発振周波数の変動を小さくするための温度補償処理を行う。

基準信号ＲＦＣＫは、回路装置の外部接続端子である端子ＴＲＦＣＫ（パッド）を介して回路装置に入力される。外部ＰＬＬ回路がロック状態となっているか否かを通知する信号ＰＬＯＣＫは、回路装置の外部接続端子である端子ＴＰＬＯＣＫ（パッド）を介して回路装置に入力される。外部ＰＬＬ回路は、回路装置に外部に設けられる外部周波数制御データ生成部２００と、回路装置に内部に設けられる発振信号生成回路１４０により構成されるＰＬＬ回路である。

周波数制御データ生成部４０は周波数制御データＤＦＣＩを生成する。例えば発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとを比較して周波数制御データＤＦＣＩを生成する。生成された周波数制御データＤＦＣＩは処理部５０に入力される。ここで発振信号ＯＳＣＫに基づく入力信号は、発振信号ＯＳＣＫそのものであってもよいし、発振信号ＯＳＣＫから生成された信号（例えば分周した信号）であってもよい。以下では、入力信号が発振信号ＯＳＣＫそのものである場合を主に例にとり説明する。

周波数制御データ生成部４０は、位相比較部４１、デジタルフィルター部４４を含む。位相比較部４１（比較演算部）は、入力信号である発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相比較（比較演算）を行う回路であり、カウンター４２、ＴＤＣ４３（時間デジタル変換器）を含む。

カウンター４２は、基準信号ＲＦＣＫの基準周波数（例えば１Ｈｚ）を、発振信号ＯＳＣＫの発振周波数で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣ４３は、当該除算結果の小数部に相当するデジタルデータを生成する。ＴＤＣ４３は、例えば、複数の遅延素子と、複数の遅延素子が出力する複数の遅延クロック信号を、基準信号ＲＦＣＫのエッジ（Ｈｉｇｈ）タイミングでラッチする複数のラッチ回路と、複数のラッチ回路の出力信号のコーディングを行うことで、除算結果の小数部に相当するデジタルデータを生成する回路を含む。そして位相比較部４１は、カウンター４２からの整数部に相当するデジタルデータと、ＴＤＣ４３からの小数部に相当するデジタルデータを加算し、設定周波数との位相誤差を検出する。そしてデジタルフィルター部４４が位相誤差の平滑化処理を行うことで、周波数制御データＤＦＣＩが生成される。例えば発振信号ＯＳＣＫの周波数をＦＯＳ、基準信号ＲＦＣＫの周波数をＦＲＦ、設定周波数に対応する分周数（分周比）をＦＣＷとした場合に、ＦＯＳ＝ＦＣＷ×ＦＲＦの関係が成り立つように、周波数制御データＤＦＣＩが生成される。或いはカウンター４２は、発振信号ＯＳＣＫのクロック数をカウントしてもよい。即ちカウンター４２は、発振信号ＯＳＣＫに基づく入力信号でカウント動作を行う。そして位相比較部４１は、基準信号ＲＦＣＫのｎ周期（ｎは２以上に設定可能な整数）におけるカウンター４２のカウント値と、カウント値の期待値（ｎ×ＦＣＷ）とを整数で比較してもよい。例えば期待値とカウンター４２のカウント値との差分が、位相誤差データとして位相比較部４１から出力される。

なお周波数制御データ生成部４０の構成は図２に示す構成に限定されず、種々の変形実施が可能である。例えば位相比較部４１をアナログ回路の位相比較回路で構成したり、デジタルフィルター部４４をアナログ回路のフィルター部（ループフィルター）で構成してもよい。またデジタルフィルター部４４の処理（位相誤差データの平滑化処理）を処理部５０が行ってもよい。例えば処理部５０が、他の処理（ホールドオーバー処理、カルマンフィルター処理等）と時分割にデジタルフィルター部４４の処理を行う。例えば位相比較部４１の位相比較結果（位相誤差データ）に対するフィルター処理（平滑化処理）を処理部５０が行う。

また本実施形態では、回路装置の外部に設けられた外部周波数制御データ生成部２００と発振信号生成回路１４０とによっても、ＰＬＬ回路のループが形成可能になっている。この場合には、外部周波数制御データ生成部２００からの周波数制御データＤＦＣＩがデジタルＩ／Ｆ部３０を介して処理部５０に入力される。処理部５０は、温度補償処理、エージング補正等の信号処理を、外部周波数制御データ生成部２００からの周波数制御データＤＦＣＩに対して行い、信号処理後の周波数制御データＤＦＣＱが発振信号生成回路１４０に入力される。そして、当該周波数制御データＤＦＣＱを用いて発振信号生成回路１４０が発振信号ＯＳＣＫを生成する。生成された発振信号ＯＳＣＫは、第２の端子群ＴＧ２の出力端子を介して、外部周波数制御データ生成部２００に出力される。外部周波数制御データ生成部２００は、この発振信号ＯＳＣＫと基準信号ＲＦＣＫの位相比較（比較演算）を行って、周波数制御データＤＦＣＩを生成する。この外部周波数制御データ生成部２００は、回路装置内部の周波数制御データ生成部４０と同様の構成により実現でき、例えばカウンター及びＴＤＣを有する位相比較部やデジタルフィルター部を含むことができる。

基準信号生成回路１８０は、基準電圧ＶＲＦ、基準電流ＩＲＦなどの基準信号を生成する。この基準信号生成回路１８０は、例えばバンドギャップリファレンス電圧などの定電圧の生成回路や、生成された定電圧等に基づいて基準電圧ＶＲを生成する回路や、生成された定電圧等に基づいて基準電流ＩＲＦを生成する回路などを含むことができる。生成された基準電圧ＶＲＦ、基準電流ＩＲＦは、回路装置のアナログ回路（例えばＡ／Ｄ変換部２０、Ｄ／Ａ変換部８０又はオーブン制御回路１９０等）に供給される。アナログ回路は、これらの基準電圧ＶＲＦ、基準電流ＩＲＦを用いてアナログ回路処理を行う。

オーブン制御回路１９０は、振動子ＸＴＡＬが、恒温槽を有するオーブン型の振動子（ダブルオーブン、シングルオーブン等）である場合に、オーブン型の振動子ＸＴＡＬのオーブン制御を行う。例えばオーブン制御回路１９０は、オーブン温度の調整用のヒーター（発熱素子）の発熱を制御する。具体的には、ヒーターに対応して設けられるオーブン制御用の温度センサーを用いて、ヒーターの発熱を制御する。そしてオーブン温度が設定温度になるように温度調整を行う。

第４の端子群ＴＧ４は、オーブン制御回路１９０の接続用（外部接続用）の端子群（パッド群）である。この第４の端子群ＴＧ４は、オーブン型の振動子ＸＴＡＬのオーブン制御用端子を含む。例えば第４の端子群ＴＧ４は、オーブン制御用端子として、ヒーター制御電圧の出力端子を含むことができる。例えば後述するダブルオーブン構造の場合には、それぞれのオーブン制御に対応する２つのヒーター制御電圧の出力端子を含むことができる。また第４の端子群ＴＧ４は、オーブン制御用の温度センサーの接続端子（ダブルオーブン構造の場合には２つの温度センサーに対応する２つの接続端子）、オーブン制御の安定化キャパシターの接続端子、或いはオーブン制御の基準電圧の入力端子などを含むことができる。

２．位相ノイズ
以上のように本実施形態の回路装置では、デジタルＩ／Ｆ部３０が設けられており、処理部５０は、外部装置からデジタルＩ／Ｆ部３０を介して入力されたデータに基づいて、種々の信号処理を行うことが可能になっている。一例としては、前述したように外部装置である外部周波数制御データ生成部２００から、デジタルＩ／Ｆ部３０を介して周波数制御データＤＦＣＩが処理部５０に入力される。そして発振信号生成回路１４０が、信号処理後の周波数制御データＤＦＣＱに基づいて発振信号ＯＳＣＫを生成し、この発振信号ＯＳＣＫが第２の端子群ＴＧ２の出力端子を介して外部周波数制御データ生成部２００にフィードバックされることで、外部ＰＬＬ回路のＰＬＬループが形成される。

また本実施形態では、発振信号ＯＳＣＫの発振周波数を逓倍した周波数のクロック信号ＣＫを生成するクロック信号生成回路１６０が設けられている。このようにすれば、一定の発振周波数の発振信号ＯＳＣＫから、クロック信号生成回路１６０により任意の周波数のクロック信号ＣＫを生成して、回路装置が組み込まれる電子機器の各回路に供給できるようになる。後述する図３３の基地局の電子機器を例にとれば、クロック信号生成回路１６０によりクロック信号ＣＫ１〜ＣＫ５を生成して、基地局を構成する各回路に供給できるようになる。

この場合に、周波数制御データ生成部４０（位相比較部４１）又は外部周波数制御データ生成部２００と発振信号生成回路１４０とにより構成されるＰＬＬ回路（以下、１段目のＰＬＬ回路と呼ぶ）は、低い周波数（例えば１Ｈｚ）の基準信号ＲＦＣＫに位相同期して、発振信号ＯＳＣＫを生成する。このため、低い周波数の基準信号ＲＦＣＫにロックする１段目のＰＬＬ回路により生成される発振信号ＯＳＣＫは、低周波数帯域での位相ノイズは小さいが、高周波数帯域での位相ノイズが大きい信号になってしまう。例えばＧＰＳ等からの基準信号ＲＦＣＫには様々なノイズが重畳されるが、このノイズ等の影響により、発振信号ＯＳＣＫの高周波数帯域での位相ノイズは大きくなってしまう。

一方、クロック信号生成回路１６０により実現される２段目のＰＬＬ回路は、基準信号ＲＦＣＫよりも周波数が高い発振信号ＯＳＣＫに位相同期して、クロック信号ＣＫを生成するため、高周波数帯域での位相ノイズを低減できる。従って、１段目のＰＬＬ回路により発振信号ＯＳＣＫを生成し、２段目のＰＬＬ回路（クロック信号生成回路１６０）により、発振信号ＯＳＣＫからクロック信号ＣＫを生成する本実施形態の回路装置によれば、１段目のＰＬＬ回路により低周波数帯域での位相ノイズを低減でき、２段目のＰＬＬ回路により高周波数帯域での位相ノイズを低減できるようになる。従って、低周波数帯域から高周波数帯域に亘る広い周波数帯域において位相ノイズが小さなクリーンなクロック信号ＣＫを生成できるという利点がある。例えば後述する図３３の基地局では、ＲＦ回路６０８の受信性能等を向上するためには、ＲＦ回路６０８に供給されるクロック信号ＣＫ５の位相ノイズを低くする必要がある。本実施形態の回路装置によれば、低周波数帯域から高周波数帯域に亘る広い周波数帯域において位相ノイズが低いクロック信号ＣＫ５（＝ＣＫ）を生成して、ＲＦ回路６０８に供給することが可能となり、受信性能の向上等を図れるようになる。

このように本実施形態の回路装置では、２段のＰＬＬ回路を用いてダブルで位相ノイズを低減することで、ノイズの少ないクリーンなクロック信号ＣＫを生成できるという利点がある。

しかしながら本実施形態ではデジタルＩ／Ｆ部３０を設けているため、このデジタルＩ／Ｆ部３０で発生する通信ノイズが原因となって、クロック信号ＣＫの位相ノイズが増加してしまう問題があることが判明した。例えば、デジタルＩ／Ｆ部３０の端子群ＴＧ１での通信ノイズが、クロック信号生成回路１６０の端子群ＴＧ３に伝わって、クロック信号ＣＫの位相ノイズを増加させてしまう。

例えば図３は、クロック信号ＣＫの位相ノイズの例を示す図である。横軸が周波数であり、縦軸が位相ノイズである。図３のＧ１は、デジタルＩ／Ｆ部３０の通信クロックの周波数に対応する位相ノイズである。例えばデジタルＩ／Ｆ部３０ではシリアルクロック線とシリアルデータ線を用いて通信を行っているが、このシリアルクロック線の通信クロック周波数（例えば１００ＫＨｚ）の位相ノイズが、クロック信号ＣＫに発生している。また、Ｇ１の周波数よりも高いＧ２の周波数帯域や、Ｇ１の周波数よりも低いＧ３に示す周波数帯域においても、大きな位相ノイズが発生している。このように、Ｇ１、Ｇ２、Ｇ３に示すような大きな位相ノイズがクロック信号ＣＫに重畳されると、例えば図３３のＲＦ回路６０８の受信性能が低下するなどの問題が生じてしまう。

更に、発振回路１５０の端子群ＴＧ２で発生するノイズが、クロック信号生成回路１６０の端子群ＴＧ３に伝わったり、逆に、端子群ＴＧ３で発生するノイズが端子群ＴＧ２に伝わると、位相ノイズが更に増加してしまう。

３．レイアウト配置
本実施形態では、以上のような問題を解決するために、以下に説明するようなレイアウト手法を採用している。例えば図５に本実施形態の回路装置のレイアウト配置の一例を示す。なお本実施形態での回路装置のレイアウト配置は図５の配置には限定されず、種々の変形実施（例えば後述する図６〜図１０）が可能である。

図１、図２、図５に示すように、本実施形態の回路装置は、デジタルＩ／Ｆ部３０、処理部５０、発振信号生成回路１４０（発振回路１５０）、クロック信号生成回路１６０（ＰＬＬ回路）、第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３を含む。ここで処理部５０は、デジタルＩ／Ｆ部３０を介して外部装置（例えば外部周波数制御データ生成部２００）からのデータ（例えば周波数制御データＤＦＣＩ）が入力され、信号処理を行う。例えば温度補償処理、エージング補正等の信号処理を行う。発振信号生成回路１４０は、処理部５０からの周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。クロック信号生成回路１６０は、少なくとも位相比較部１６１を有し、発振信号ＯＳＣＫの発振周波数を逓倍した周波数のクロック信号ＣＫを生成する。

ここで図５に示すように、回路装置の第１の辺ＳＤ１に交差（直交）する辺を第２の辺ＳＤ２とし、第１の辺ＳＤ１に対向する辺を第３の辺ＳＤ３とする。また第２の辺ＳＤ２に対向する辺を第４の辺ＳＤ４とする。

この場合にデジタルＩ／Ｆ部３０の接続用の第１の端子群ＴＧ１は、回路装置の第１の辺ＳＤ１に沿った第１の端子領域ＡＴ１に配置される。一方、クロック信号生成回路１６０の接続用の第３の端子群ＴＧ３は、第２の辺ＳＤ２に沿った第２の端子領域ＡＴ２、第３の辺ＳＤ３に沿った第３の端子領域ＡＴ３、第４の辺ＳＤ４に沿った第４の端子領域ＡＴ４のうちのいずれかの端子領域に配置される。具体的には図５では、発振回路１５０の接続用の第２の端子群ＴＧ２は、第２の辺ＳＤ２に沿った第２の端子領域ＡＴ２に配置され、クロック信号生成回路１６０の接続用の第３の端子群ＴＧ３は、第３の辺ＳＤ３に沿った第３の端子領域ＡＴ３に配置されている。

なお、本実施形態における端子群等の配置手法としては、後述の図６〜図１０で説明するように種々の変形実施が可能である。例えば第２の端子群ＴＧ２を第３の端子領域ＡＴ３に配置し、第３の端子群ＴＧ３を第２の端子領域ＡＴ２に配置してもよい。即ち、第２の端子群ＴＧ２は、第２、第３の端子領域ＡＴ２、ＡＴ３のうちの一方の端子領域に配置され、第３の端子群ＴＧ３は、ＡＴ２、ＡＴ３のうちの他方の端子領域に配置されればよい。また第４の辺ＳＤ４に沿った第４の端子領域ＡＴ４には、第４の端子群ＴＧ４が配置されている。

ここで第１〜第４の辺ＳＤ１〜ＳＤ４は回路装置のＩＣの端辺に相当する。第１〜第４の端子領域ＡＴ１〜ＡＴ４は、第１〜第４の辺ＳＤ１〜ＳＤ４の内側に設けられる所定幅の領域である。第１〜第４の端子領域ＡＴ１〜ＡＴ４の長辺方向は、第１〜第４の辺ＳＤ１〜ＳＤ４に沿った方向であり、この所定幅は、第１〜第４の端子領域ＡＴ１〜ＡＴ４の短辺方向での幅である。

第１〜第４の端子領域ＡＴ１〜ＡＴ４は、いわゆるＩ／Ｏ領域（ペリフェラル領域）とも呼ばれる領域であり、端子群ＴＧ１〜ＴＧ４等のパッド群に加えて、Ｉ／Ｏセルが配置されていてもよい。Ｉ／Ｏセルは、外部から各端子を介して信号が入力される入力Ｉ／Ｏセル、外部に各端子を介して信号を出力する出力Ｉ／Ｏセル、入出力兼用の入出力Ｉ／Ｏセルなどがある。端子群ＴＧ１〜ＴＧ４の各端子とデジタルＩ／Ｆ部３０、発振回路１５０、クロック信号生成回路１６０等の各回路ブロックは、これらのＩ／Ｏセルを介して接続されていてもよいし、Ｉ／Ｏセルを介さずに接続されていてもよい。

本実施形態では図５に示すように、デジタルＩ／Ｆ部３０用の端子群ＴＧ１は、辺ＳＤ１に沿った端子領域ＡＴ１に配置される一方で、発振回路１５０用の端子群ＴＧ２は、辺ＳＤ１に交差する辺ＳＤ２に沿った端子領域ＡＴ２に配置される。従って、端子群ＴＧ１とＴＧ２との距離であるＬ１２を長くすることができ、デジタルＩ／Ｆ部３０で発生した通信ノイズが、端子群ＴＧ２に伝達されるのを効果的に抑制できる。この結果、当該通信ノイズが原因で発振信号ＯＳＣＫに重畳されてしまう位相ノイズを低減できる。発振信号ＯＳＣＫの位相ノイズが低減されることで、クロック信号ＣＫの位相ノイズも低減される。

また本実施形態では、デジタルＩ／Ｆ部３０用の端子群ＴＧ１は、辺ＳＤ１に沿った端子領域ＡＴ１に配置される一方で、クロック信号生成回路１６０用の端子群ＴＧ３は、辺ＳＤ１に対向する辺ＳＤ３に沿った端子領域ＡＴ３に配置される。従って、端子群ＴＧ１とＴＧ３との距離であるＬ１３を長くすることができ、デジタルＩ／Ｆ部３０で発生した通信ノイズが、端子群ＴＧ３に伝達されるのを効果的に抑制できる。この結果、当該通信ノイズが原因でクロック信号ＣＫに重畳されてしまう位相ノイズを低減できるようになる。

更に本実施形態では、端子群ＴＧ２は、辺ＳＤ２に沿った端子領域ＡＴ２に配置される一方で、端子群ＴＧ３は、辺ＳＤ２に交差する辺ＳＤ３に沿った端子領域ＡＴ３に配置される。従って、端子群ＴＧ２とＴＧ３との距離であるＬ２３も長くすることができる。従って、例えば、発振信号ＯＳＣＫ等が原因で端子群ＴＧ２において発生したノイズが、端子群ＴＧ３に伝達されるのを抑制できると共に、クロック信号ＣＫ等が原因で端子群ＴＧ３において発生したノイズが、端子群ＴＧ２に伝達されるのも抑制できる。

例えば前述したように、１段目のＰＬＬ回路（周波数制御データ生成部４０、２００と発振信号生成回路１４０）と、２段目のＰＬＬ回路（クロック信号生成回路１６０）は、そのロック周波数が異なっている。そして、このようにロック周波数が異なる２つのＰＬＬ回路が存在すると、相互に信号ノイズが伝達してしまうことで、重畳される位相ノイズが大きくなってしまう。

この点、図５では、端子群ＴＧ１、ＴＧ２、ＴＧ３が、異なる端子領域ＡＴ１、ＡＴ２、ＡＴ３に配置されている。即ち、端子群ＴＧ１、ＴＧ２、ＴＧ３が、異なる３つの辺ＳＤ１、ＳＤ２、ＳＤ３にそれぞれ対応して設けられる端子領域ＡＴ１、ＡＴ２、ＡＴ３に配置されている。このため、端子群ＴＧ１とＴＧ２の距離Ｌ１２や端子群ＴＧ１とＴＧ３の距離Ｌ１３のみならず、端子群ＴＧ２とＴＧ３の距離Ｌ２３も長くできる。従って、デジタルＩ／Ｆ部３０の通信ノイズに起因する位相ノイズのみならず、２つのＰＬＬ回路間での信号ノイズの伝達に起因する位相ノイズについても低減できる。従って、従来に比べて、ノイズが十分に低減されたクロック信号ＣＫや発振信号ＯＳＣＫの生成が可能な回路装置の提供が可能になる。

例えば図４に本実施形態の手法を適用した場合のクロック信号ＣＫの位相ノイズの例を示す。図３のＧ１、Ｇ２、Ｇ３と図４のＧ４を比べれば明らかなように、本実施形態によれば、低周波数帯域から高周波数帯域に亘る広い周波数帯域において、クロック信号ＣＫの位相ノイズを小さくできる。従って、回路装置が組み込まれる電子機器の各回路（例えば図３３のＲＦ回路６０８）に対して、ノイズが少ないクリーンなクロック信号ＣＫを供給することが可能になる。

また図５において、辺ＳＤ１は回路装置の短辺であり、端子群ＴＧ１は、短辺である辺ＳＤ１に沿った端子領域ＡＴ１に配置される。即ち図５において、辺ＳＤ１、ＳＤ３は回路装置の短辺であり、辺ＳＤ２、ＳＤ４は回路装置の長辺であるが、デジタルＩ／Ｆ部３０の接続用の端子群ＴＧ１は、短辺である辺ＳＤ１に沿った端子領域ＡＴ１に配置される。このようにすれば、端子群ＴＧ１と他の端子群とを、長辺である辺ＳＤ２、ＳＤ４に対応する距離だけ離すことが可能になる。例えばデジタルＩ／Ｆ部３０の接続用の端子群ＴＧ１と、クロック信号生成回路１６０の接続用の端子群ＴＧ３とを、長辺である辺ＳＤ２、ＳＤ４に対応する距離Ｌ１３だけ離して配置することが可能になる。これにより、デジタルＩ／Ｆ部３０で発生した通信ノイズが、端子群ＴＧ３に伝達されるのを効果的に抑制できるようになる。

また図５では、端子群ＴＧ１と端子群ＴＧ２との距離をＬ１２とし、端子群ＴＧ１と端子群ＴＧ３との距離をＬ１３とし、端子群ＴＧ２と端子群ＴＧ３との距離をＬ２３とした場合に、Ｌ１２及びＬ１３の少なくとも一方はＬ２３よりも長くなっている。具体的には、図５ではＬ１３＞Ｌ２３となっており、端子群ＴＧ１と端子群ＴＧ３との距離Ｌ１３が長くなっているため、デジタルＩ／Ｆ部３０で発生した通信ノイズが端子群ＴＧ３に伝達されるのが効果的に抑制される。また図５ではＬ１２＞Ｌ２３となっており、端子群ＴＧ１と端子群ＴＧ２との距離Ｌ１２が長くなっているため、デジタルＩ／Ｆ部３０で発生した通信ノイズが端子群ＴＧ２に伝達されるのが効果的に抑制される。この結果、デジタルＩ／Ｆ部３０での通信ノイズが原因でクロック信号ＣＫや発振信号ＯＳＣＫに重畳されてしまう位相ノイズを十分に低減できるようになる。なお、端子群と端子群の距離は、例えば各端子群に含まれる複数の端子のうちの中央に位置する端子同士の距離（代表的な端子同士の距離）とすることができる。また図５ではＬ１３及びＬ１２の両方がＬ２３よりも長くなっているが、Ｌ１３及びＬ１２の一方のみがＬ２３よりも長くなっていてもよい。

また本実施形態では図２で説明したように、発振信号ＯＳＣＫに基づく入力信号（例えば発振信号ＯＳＣＫそのもの）と基準信号ＲＦＣＫとを比較する外部周波数制御データ生成部２００からの周波数制御データＤＦＣＩが、端子群ＴＧ１、デジタルＩ／Ｆ部３０を介して処理部５０に入力される。そして発振信号生成回路１４０は、処理部５０を介して入力される外部周波数制御データ生成部２００からの周波数制御データＤＦＣＱに基づいて発振信号ＯＳＣＫを生成する。

このようにすれば、回路装置の外部に設けられた外部周波数制御データ生成部２００を有効活用して、内部の発振信号生成回路１４０と共にＰＬＬ回路を構成し、発振信号ＯＳＣＫを生成できるようになる。例えば、回路装置の外部のシステムが、マイコンやコントローラーやＤＳＰなどにより外部周波数制御データ生成部２００を実現している場合に、そのハードウェア資産を有効活用してＰＬＬ回路を構成し、発振信号ＯＳＣＫを生成できるようになる。

そして、このように外部周波数制御データ生成部２００を活用する場合には、外部周波数制御データ生成部２００からの周波数制御データＤＦＣＩが、デジタルＩ／Ｆ部３０を介して処理部５０に入力されるようになる。このため、周波数制御データＤＦＣＩの入力による通信ノイズが原因となって、図３のＧ１、Ｇ２、Ｇ３に示すような大きな位相ノイズが発生するおそれがある。

この点、本実施形態では図５に示すように、端子群ＴＧ１、ＴＧ２、ＴＧ３を、異なる端子領域ＡＴ１、ＡＴ２、ＡＴ３に配置することで、ＴＧ１とＴＧ２の距離Ｌ１２と、ＴＧ１とＴＧ３の距離Ｌ１３を長くできる。従って、上記のように外部周波数制御データ生成部２００を有効活用してＰＬＬ回路を構成した場合にも、周波数制御データＤＦＣＩの通信ノイズを原因とする位相ノイズの増加も、効果的に抑制することが可能になる。

また本実施形態の回路装置は、図２に示すように、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫの位相を比較する位相比較部４１（周波数制御データ生成部４０）を有する。この位相比較部４１や、位相比較部４１を有する周波数制御データ生成部４０は、例えば図５の処理部５０が配置される制御ロジックの領域に形成できる。例えばゲートアレイなどの自動配置配線で形成された制御ロジックにより、位相比較部４１や周波数制御データ生成部４０を実現することができる。

そして発振信号生成回路１４０は、第１のモードでは、外部周波数制御データ生成部２００から処理部５０を介して入力される周波数制御データＤＦＣＱに基づいて、発振信号を生成する。即ち、処理部５０は、外部周波数制御データ生成部２００から入力される周波数制御データＤＦＣＩに対して、温度補償処理、エージング補正等の信号処理を行い、信号処理後の周波数制御データＤＦＣＱが発振信号生成回路１４０に入力されて、発振信号ＯＳＣＫが生成される。

一方、発振信号生成回路１４０は、第２のモードでは、位相比較部４１（周波数制御データ生成部４０）から処理部５０を介して入力される周波数制御データＤＦＣＱに基づいて、発振信号ＯＳＣＫを生成する。即ち、第２のモードでは、処理部５０は、回路装置内部の位相比較部４１での位相比較結果に基づく周波数制御データＤＦＣＩに対して、温度補償処理、エージング補正等の信号処理を行い、信号処理後の周波数制御データＤＦＣＱが発振信号生成回路１４０に入力されて、発振信号ＯＳＣＫが生成される。なお処理部５０には、周波数制御データ生成部４０から、デジタルフィルター部４４でのフィルター処理後の周波数制御データＤＦＣＩが入力されてもよい。或いは処理部５０は、位相比較部４１の位相比較結果が入力されて、位相比較結果に対するフィルター処理を行ってもよい。

このようにすれば、外部のシステムが外部周波数制御データ生成部２００を有している場合には、回路装置の動作モードを第１のモードに設定し、外部のシステムの外部周波数制御データ生成部２００を有効活用してＰＬＬ回路を構成し、発振信号ＯＳＣＫを生成できるようになる。

一方、外部のシステムが外部周波数制御データ生成部２００を有していない場合には、回路装置の動作モードを第２のモードに設定し、回路装置の内部に設けられた位相比較部４１（周波数制御データ生成部４０）によりＰＬＬ回路を構成し、発振信号ＯＳＣＫを生成できるようになる。

従って、外部のシステムが外部周波数制御データ生成部２００を有している場合と有していない場合の両方に対応できるようになり、利便性の向上等を図れるようになる。

また本実施形態ではデジタルＩ／Ｆ部３０として、シリアルデータ線とシリアルクロック線を含む２線、３線又は４線のシリアルインターフェース回路を採用できる。このようにすれば、デジタルＩ／Ｆ部３０として、例えばＩ２ＣやＳＰＩなどのシリアルインターフェース回路を用いることができる。従って、マイクロコンピューターやコントローラーなどの外部装置が、Ｉ２ＣやＳＰＩなどのシリアルインターフェース回路を有している場合に、この外部装置との間でＩ２ＣやＳＰＩに従ったシリアルインターフェース処理を行って、外部装置（外部周波数制御データ生成部２００）からのデータ（周波数制御データ）を処理部５０に入力できるようになる。

また図５において、第１の辺ＳＤ１から第３の辺ＳＤ３の辺に向かう方向を第１の方向ＤＲ１とし、第１の方向ＤＲ１の反対方向を第２の方向ＤＲ２とする。また第１の方向ＤＲ１に交差（直交）する方向を第３の方向ＤＲ３として、第３の方向ＤＲ３の反対方向を第４の方向ＤＲ４とする。この場合に本実施形態の回路装置では図５に示すように、処理部５０は、第１の端子群ＴＧ１（第１の端子領域ＡＴ１）の第１の方向ＤＲ１側に配置される。例えば第１の端子群ＴＧ１（第１の端子領域ＡＴ１）の第１の方向ＤＲ１側にデジタルＩ／Ｆ部３０が配置され、デジタルＩ／Ｆ部３０の第１の方向ＤＲ１側に処理部５０が配置される。

このようにすれば、第１の端子群ＴＧ１の端子を用いて入力される外部装置からの周波数制御データ等のデータを、デジタルＩ／Ｆ部３０を介して、ショートパスの信号経路で処理部５０に入力できるようになる。これにより、例えば周波数制御データ等のデータの通信ノイズの発生源の場所を、第１の端子群ＴＧ１の場所や処理部５０の第２の方向ＤＲ２側の場所の付近に、限定できるようになる。従って、この通信ノイズの発生源と第２の端子群ＴＧ２や第３の端子群ＴＧ３との距離（Ｌ１２、Ｌ１３）を長くすることが可能になり、通信ノイズを原因として発生する位相ノイズを低減できるようになる。

また図５では、第２の端子群ＴＧ２は第２の端子領域ＡＴ２に配置され、第３の端子群ＴＧ３は第３の端子領域ＡＴ３に配置されており、クロック信号生成回路１６０は、第３の端子群ＴＧ３（第３の端子領域ＡＴ３）の第２の方向ＤＲ２側に配置されている。例えば第３の端子群ＴＧ３とクロック信号生成回路１６０とが、他の回路ブロック（回路素子）を介さずに、隣合うように配置されている。

このようにすれば、クロック信号生成回路１６０からの出力信号（例えばクロック信号ＣＫ、周波数制御電圧信号）を、クロック信号生成回路１６０から第３の端子群ＴＧ３の端子へと、ショートパスの信号経路で出力できるようになる。また第３の端子群の端子への入力信号を、第３の端子群ＴＧ３の端子からクロック信号生成回路１６０へと、ショートパスの信号経路で入力できるようになる。これにより、クロック信号生成回路１６０の信号（クロック信号ＣＫ等）によるクロックノイズの発生源の場所を、第３の端子群ＴＧ３の場所やクロック信号生成回路１６０の第１の方向ＤＲ１側の場所の付近に、限定できるようになる。従って、当該クロックノイズの発生源と第２の端子群ＴＧ２との距離（Ｌ２３）を長くすることが可能になり、クロックノイズを原因として発生する位相ノイズを低減できるようになる。

また図５では、処理部５０は、第１の端子領域ＡＴ１とクロック信号生成回路１６０の間に配置されている。例えば第１の端子領域ＡＴ１の第１の方向ＤＲ１側に処理部５０が配置され、処理部５０の第１の方向ＤＲ１側にクロック信号生成回路１６０が配置される。そしてクロック信号生成回路１６０の第１の方向ＤＲ１側に第３の端子領域ＡＴ３が配置される。

このようにすれば、第１の端子領域ＡＴ１の第１の端子群ＴＧ１と、第３の端子領域ＡＴ３の第３の端子群ＴＧ３の間には、処理部５０及びクロック信号生成回路１６０が介在するようになる。従って、第１の端子群ＴＧ１と第３の端子群ＴＧ３の間の距離Ｌ１３として、少なくとも処理部５０の幅とクロック信号生成回路１６０の幅に対応する距離を、確保できるようになる。即ち距離Ｌ１３として、処理部５０とクロック信号生成回路１６０の第１の方向ＤＲ１での幅に対応する距離を、少なくとも確保できるようになる。従って、第１の端子群ＴＧ１と第３の端子群ＴＧ３の距離Ｌ１３を長くすることが可能になり、デジタルＩ／Ｆ部３０での通信ノイズを原因として発生する位相ノイズを低減できる。

また図５では、発振回路１５０は、処理部５０とクロック信号生成回路１６０の間に配置されている。例えば処理部５０の第１の方向ＤＲ１側に発振回路１５０が配置され、発振回路１５０の第１の方向ＤＲ１側にクロック信号生成回路１６０が配置される。なお、処理部５０と発振回路１５０の間には、例えば基準電圧及び基準電流を生成する基準信号生成回路１８０が配置されている。また処理部５０と発振回路１５０の間には、温度センサー１０やＡ／Ｄ変換部２０が配置されている。

このようにすれば、第１の端子領域ＡＴ１の第１の端子群ＴＧ１と、第３の端子領域ＡＴ３の第３の端子群ＴＧ３の間には、処理部５０及び発振回路１５０及びクロック信号生成回路１６０が介在するようになる。従って、第１の端子群ＴＧ１と第３の端子群ＴＧ３の間の距離Ｌ１３として、少なくとも処理部５０の幅と発振回路１５０の幅とクロック信号生成回路１６０の幅に対応する距離を、確保できるようになる。従って、第１の端子群ＴＧ１と第３の端子群ＴＧ３の距離Ｌ１３を、更に長くすることが可能になり、デジタルＩ／Ｆ部３０での通信ノイズを原因として発生する位相ノイズを更に低減できる。

また図５では、発振回路１５０は、第２の端子群ＴＧ２の第３の方向ＤＲ３側に配置されている。例えば発振回路１５０と第２の端子群ＴＧ２は、他の回路ブロック（回路素子）を介さずに、隣合うように配置される。

このようにすれば、発振回路１５０と第２の端子群ＴＧ２の端子とを、ショートパスの信号経路で接続できるようになる。これにより、例えば発振信号ＯＳＣＫの信号線の長さを短くすることができ、発振信号ＯＳＣＫの信号線に寄生する寄生容量を低減できる。従って、デジタルＩ／Ｆ部３０の第１の端子群ＴＧ１からの通信ノイズが、寄生容量を介して、発振信号ＯＳＣＫの信号線に伝達されて発振信号ＯＳＣＫの位相ノイズが増加してしまう事態を抑制できる。またクロック信号生成回路１６０の第３の端子群ＴＧ３からのクロックノイズが、寄生容量を介して、発振信号ＯＳＣＫの信号線に伝達されて発振信号ＯＳＣＫの位相ノイズが増加してしまう事態も抑制できるようになる。

また本実施形態では、振動子ＸＴＡＬとして、恒温槽を有するオーブン型の振動子を用いることができる。この場合に図５では、オーブン型の振動子ＸＴＡＬのオーブン制御用端子を含む第４の端子群ＴＧ４が、第４の辺ＳＤ４に沿った第４の端子領域ＡＴ４に配置される。例えばヒーター制御電圧の出力端子や温度センサーの接続端子などのオーブン制御用端子が、第４の端子群ＴＧ４として、第４の端子領域ＡＴ４に配置される。

このようにすれば、デジタルＩ／Ｆ部３０用、発振回路１５０用、クロック信号生成回路１６０用の第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３が、各々、第１、第２、第３の端子領域ＡＴ１、ＡＴ２、ＡＴ３に配置される場合に、残りの第４の端子領域ＡＴ４を有効利用して、オーブン制御用端子を含む第４の端子群ＴＧ４を配置できるようになる。即ち第１、第２、第３の端子領域ＡＴ１、ＡＴ２、ＡＴ３に第１、第２、第３の端子群ＴＧ１、ＴＧ２、ＴＧ３を配置することで、上述のように位相ノイズを低減しながら、残りの第４の端子領域ＡＴ４にオーブン制御用端子を含む第４の端子群ＴＧ４を配置することで、オーブン型の振動子ＸＴＡＬのオーブン制御を実現できるようになる。

そして本実施形態の回路装置は、この第４の端子群ＴＧ４のオーブン制御用端子が接続され、オーブン型の振動子ＸＴＡＬのオーブン制御を行うオーブン制御回路１９０を含む。そして図５では、このオーブン制御回路１９０が、第４の端子領域ＡＴ４の第４の方向ＤＲ４側に配置される。

このようにすればオーブン制御回路１９０と、第４の端子群ＴＧ４のオーブン制御用端子をショートパスの信号経路で接続できるようになり、より適正なオーブン制御を実現できるようになる。例えば、オーブン制御用端子として、ヒーター制御電圧の出力端子や、温度センサーの接続端子が設けられていたとする。この場合に、オーブン制御回路１９０が、第４の端子領域ＡＴ４の第４の方向ＤＲ４側に配置されることで、オーブン制御回路１９０とヒーター制御電圧の出力端子とを結ぶ信号配線や、オーブン制御回路１９０と温度センサーの接続端子とを結ぶ信号配線の長さを、短くできる。従って、これらの信号配線の寄生抵抗等を小さくできるため、この寄生抵抗等がオーブン制御に及ぼす悪影響を少なくでき、より適正なオーブン制御を実現できるようになる。

また図５では、発振回路１５０は、オーブン制御回路１９０と第２の端子領域ＡＴ２の間に配置される。例えば第４の端子領域ＡＴ４の第４の方向ＤＲ４側にオーブン制御回路１９０が配置され、オーブン制御回路１９０の第４の方向ＤＲ４側に発振回路１５０が配置され、発振回路１５０の第４の方向ＤＲ４側に第２の端子領域ＡＴ２が設けられる。

これにより、第４の端子領域ＡＴ４と第２の端子領域ＡＴ２の間の領域を有効活用して、オーブン制御回路１９０と発振回路１５０をレイアウト配置できるようになる。従って、オーブン制御回路１９０と第４の端子群ＴＧ４をショートパスで接続すると共に、発振回路１５０と第２の端子群ＴＧ２をショートパスで接続しながら、第４の端子領域ＡＴ４と第２の端子領域ＡＴ２の間の領域に、オーブン制御回路１９０と発振回路１５０を効率的にレイアウト配置できるようになる。従って、位相ノイズの低減と回路装置のレイアウト面積の縮小化とを両立して実現することが可能になる。

また本実施形態では、処理部５０（プロセッサー）は、周波数制御データＤＦＣＩの真値をカルマンフィルター処理により推定する処理を行い、推定された真値に基づいて、周波数制御データＤＦＣＩのエージング補正を行う。

このように周波数制御データＤＦＣＩの真値をカルマンフィルター処理により推定し、推定された真値に基づいてエージング補正を行えば、エージング補正の精度を大幅に向上できる。即ち、観測ノイズやシステムノイズの影響を考慮したエージング補正を実現できるようになる。

より具体的には処理部５０は、ホールドオーバーが検出された場合に、ホールドオーバーの検出タイミングに対応するタイミングでの真値を保持する。この真値を保持するタイミングは、ホールドオーバーの検出タイミングそのものであってもよいし、当該タイミングの前のタイミング等であってもよい。そして処理部５０は、保持された真値に基づく演算処理を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。生成された周波数制御データＤＦＣＱは、発振信号生成回路１４０に出力される。このエージング補正された周波数制御データＤＦＣＱの生成処理は、エージング補正部５６により実行される。

例えば通常動作期間において、処理部５０は、位相比較部４１での位相比較結果に基づく周波数制御データＤＦＣＩ又は外部周波数制御データ生成部２００から入力された周波数制御データＤＦＣＩに対して、例えば温度補償処理等の信号処理を行い、信号処理後の周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。発振信号生成回路１４０は、処理部５０からの周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成して、周波数制御データ生成部４０（位相比較部４１）又は外部周波数制御データ生成部２００に出力する。これにより、周波数制御データ生成部４０（位相比較部４１）又は外部周波数制御データ生成部２００と、発振信号生成回路１４０とによるＰＬＬ回路のループが形成され、基準信号ＲＦＣＫに位相同期した正確な発振信号ＯＳＣＫを生成できるようになる。

そして本実施形態では、ホールドオーバーが検出される前の通常動作期間においても、処理部５０のカルマンフィルター部５４が動作し、周波数制御データＤＦＣＩに対するカルマンフィルター処理を実行している。即ち、周波数制御データＤＦＣＩの観測値に対する真値を、カルマンフィルター処理により推定する処理を行っている。

ホールドオーバーが検出されると、ホールドオーバーの検出タイミングに対応するタイミングでの真値が、処理部５０において保持される。具体的にはエージング補正部５６が、この真値を保持する。そしてエージング補正部５６が、保持された真値に基づく演算処理を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。

このようにすれば、ホールドオーバーの検出タイミングに対応するタイミングでの真値に基づいて、エージング補正が行われるため、エージング補正の精度を大幅に向上できる。即ち、観測ノイズやシステムノイズの影響を考慮したエージング補正を実現できるようになる。

また処理部５０は、保持された真値に対して補正値を加算する演算処理（エージングによる周波数変化を補償する演算処理）を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。例えばホールドオーバーの検出タイミングに対応するタイミングでの真値に対して、エージングレート（エージングの勾配、エージング係数）に対応する補正値（エージングレートによる周波数変化をキャンセルする補正値）を、所定タイミング毎に順次に加算することで、エージング補正された周波数制御データＤＦＣＱを生成する。なお本実施形態の加算処理は負の値を加算する処理である減算処理を含む。

例えばタイムステップｋでの補正値をＤ（ｋ）とし、タイムステップｋでのエージング補正された周波数制御データをＡＣ（ｋ）とする。この場合に処理部５０は、タイムステップｋ＋１でのエージング補正された周波数制御データＡＣ（ｋ＋１）を、ＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ（ｋ）により求める。処理部５０は、このような各タイムステップごとの補正値Ｄ（ｋ）の加算処理を、ホールドオーバーからの復帰タイミング（解除タイミング）まで行う。

また処理部５０は、真値に対してフィルター処理後の補正値を加算する演算処理を行う。例えば、補正値Ｄ（ｋ）に対して、ローパスフィルター処理等のフィルター処理を行い、フィルター処理後の補正値Ｄ’（ｋ）を真値に対して順次に加算する演算処理を行う。具体的にはＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ’（ｋ）の演算処理を行う。

また処理部５０は、補正値を、カルマンフィルター処理における観測残差に基づき求める。例えば処理部５０は、ホールドオーバーが検出される前の期間において、観測残差に基づいて、エージング補正の補正値を推定する処理を行う。例えば観測残差をｅｋとした場合に、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋの処理を行うことで、補正値Ｄ（ｋ）を推定する。ここでＥは例えば定数であるが、定数Ｅの代わりにカルマンゲインを用いてもよい。そして、ホールドオーバーの検出タイミングに対応するタイミングでの補正値を保持し、保持された補正値を真値に加算する演算処理を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。

なお本実施形態における端子群等の配置手法としては、例えば図６〜図１０に示すような種々の変形実施が可能である。例えば図６では、端子群ＴＧ１は、辺ＳＤ１に沿った端子領域ＡＴ１に配置される一方で、端子群ＴＧ３は、辺ＳＤ４に沿った端子領域ＡＴ４に配置されている。また端子群ＴＧ２は、辺ＳＤ２に沿った端子領域ＡＴ２に配置されている。なお端子群ＴＧ３を、端子領域ＡＴ４と端子領域ＡＴ３に分散して配置（両方に配置）してもよい。端子群ＴＧ２についても同様に、端子領域ＡＴ２と端子領域ＡＴ３に分散して配置してもよい。また図６に示すように、端子群ＴＧ２、ＴＧ３は、辺ＳＤ１に比べて辺ＳＤ３の方に近い側に配置することが望ましい。こうすることで、端子群ＴＧ１と端子群ＴＧ２、ＴＧ３との距離を、より離すことが可能になる。

図７では、図６とは逆に、端子群ＴＧ３が端子領域ＡＴ２に配置され、端子群ＴＧ２が端子領域ＡＴ４に配置されている。別の言い方をすれば、図５等では、回路装置の基板（半導体基板）に交差する方向から見た平面視（トランジスターの形成領域側から見た平面視）において、辺ＳＤ２が右辺となり、辺ＳＤ４が左辺となっているが、辺ＳＤ２が左辺となり、辺ＳＤ４が右辺となってもよい。同様に辺ＳＤ１、ＳＤ３が上辺、下辺である必要はない。

図８では、端子群ＴＧ１、ＴＧ２が端子領域ＡＴ１に配置され、端子群ＴＧ３が端子領域ＡＴ３に配置されている。即ち、端子群ＴＧ２は、端子領域ＡＴ２以外の端子領域に配置されていてもよい。また、この場合に端子群ＴＧ３が、端子領域ＡＴ２や端子領域ＡＴ４に配置されていてもよい。

図９、図１０では、端子群ＴＧ１は端子領域ＡＴ１に配置される一方で、端子群ＴＧ２及び端子群ＴＧ３が端子領域ＡＴ２に配置されている。そして図９では、端子群ＴＧ３の方が端子群ＴＧ２に比べて、端子群ＴＧ１から遠い領域に配置されている。また図１０では、端子群ＴＧ２の方が端子群ＴＧ３に比べて、端子群ＴＧ１から遠い領域に配置されている。なお端子群ＴＧ２及び端子群ＴＧ３を、端子領域ＡＴ４や端子領域ＡＴ３に配置してもよい。

以上のように本実施形態では、デジタルＩ／Ｆ部３０の接続用の端子群ＴＧ１が、端子領域ＡＴ１に配置される一方で、クロック信号生成回路１６０の接続用の端子群ＴＧ３が、端子領域ＡＴ２、ＡＴ３、ＡＴ４のうちのいずれかの端子領域に配置されている。また発振回路１５０の接続用の端子群ＴＧ２は、例えば端子群ＴＧ１や端子群ＴＧ３が配置されている端子領域とは異なる端子領域に配置されている。なお図９、図１０のように端子群ＴＧ２、ＴＧ３を同じ端子領域に配置する変形実施も可能である。

４．クロック信号生成回路
図１１にクロック信号生成回路１６０の第１の構成例を示す。図１１のクロック信号生成回路１６０は、位相比較部１６１、チャージポンプ回路１６２、フィルター部１６３、分周器１６５、１６６、出力バッファー回路１６８を含む。なお図１１では、発振信号生成回路１６４と振動子ＸＴＡＬ２で構成される発振器ＶＣＸＯは、回路装置の外部に設けられている。即ち、外付け部品として設けられた発振器ＶＣＸＯを用いて、ＰＬＬ回路のループを形成している。但し、発振信号生成回路１６４等を回路装置の内部に設ける変形実施も可能である。

クロック信号生成回路１６０の発振信号生成回路１６４により生成されたクロック信号ＣＫＳは、分周器１６５に入力される。そして分周器１６５は、ＣＫＳの周波数を１／Ｎにしたクロック信号ＣＫＮを出力する。また図１、図２の発振信号生成回路１４０により生成された発振信号ＯＳＣＫは、基準信号として分周器１６６に入力される。そして分周器１６６は、ＯＳＣＫの周波数を１／Ｍにしたクロック信号ＣＫＭを出力する。位相比較部１６１は、クロック信号ＣＫＮとＣＫＭの位相比較を行い、位相比較結果であるアップ／ダウンパルス信号を出力する。チャージポンプ回路１６２は、アップ／ダウンパルス信号をアップ／ダウン電流信号に変換して、フィルター部１６３に出力する。フィルター部１６３は、アップ／ダウン電流信号を直流電圧に変換して、発振制御電圧として発振信号生成回路１６４に出力する。発振信号生成回路１６４は、この発振制御電圧により設定される周波数のクロック信号ＣＫＳを生成する。クロック信号ＣＫＳは、出力バッファー回路１６８によりバッファリングされて、クロック信号ＣＫとして出力端子ＴＣＫを介して外部に出力される。この場合に分周器１６９によるクロック分周が行われる。なお出力端子ＴＣＫは図５の端子群ＴＧ３に含まれる端子である。

このようにしてクロック信号生成回路１６０は、発振信号ＯＳＣＫの発振周波数を逓倍した周波数のクロック信号ＣＫを生成する。この場合の逓倍数は、分周器１６５、１６６、１６９の分周比により設定される。

図１２はクロック信号生成回路１６０の第２の構成例である。第２の構成例のクロック信号生成回路１６０は、ダイレクト・デジタル・シンセサイザー方式のＰＬＬ回路により実現される。

位相比較部３８０（比較演算部）は、基準信号となる発振信号ＯＳＣＫと、クロック信号ＣＫＳの位相比較（比較演算）を行う。デジタルフィルター部３８２は、位相誤差の平滑化処理を行う。位相比較部３８０の構成、動作は図２の位相比較部４１と同様であり、カウンターやＴＤＣ（時間デジタル変換器）を含むことができる。デジタルフィルター部３８２は図２のデジタルフィルター部４４に相当するものである。数値制御型発振器３８４は、振動子ＸＴＡＬ２を有する基準発振器３８６からの基準発振信号を用いて、任意の周波数や波形をデジタル的に合成する回路である。即ちＶＣＯのようにＤ／Ａ変換器からの制御電圧に基づいて発振周波数を制御するのではなく、デジタルの周波数制御データと基準発振器３８６（振動子ＸＴＡＬ２）を用いて、デジタル演算処理により任意の発振周波数のクロック信号ＣＫＳを生成する。クロック信号ＣＫＳは出力バッファー回路１６８によりバッファリングされて、クロック信号ＣＫとして出力端子ＴＣＫを介して外部に出力される。図１２の構成により、ダイレクト・デジタル・シンセサイザー方式のＡＤＰＬＬ回路を実現できる。

なお、クロック信号生成回路１６０は、クロック信号を生成するためのすべての回路要素を含んでいなくてもよい。例えば、回路装置５００の外部に設けたディスクリート部品によって一部の回路要素を構成し、第３の端子群ＴＧ３を介してクロック信号生成回路１６０と接続するような構成であってもよい。

５．温度センサー、発振回路
図１３に温度センサー１０の構成例を示す。図１３の温度センサー１０は、電流源ＩＳＴと、電流源ＩＳＴからの電流がコレクターに供給されるバイポーラートランジスターＴＲＴを有する。バイポーラートランジスターＴＲＴは、そのコレクターとのベースが接続されるダイオード接続となっており、バイポーラートランジスターＴＲＴのコレクターのノードに、温度特性を有する温度検出電圧ＶＴＤが出力される。温度検出電圧ＶＴＤの温度特性は、バイポーラートランジスターＴＲＴのベース・エミッター間電圧の温度依存性によって生じる。この温度センサー１０の温度検出電圧ＶＴＤは、例えば負の温度特性（負の勾配を有する１次の温度特性）を有する。

図１４に発振回路１５０の構成例を示す。この発振回路１５０は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、可変容量キャパシターＣＸ１、キャパシターＣＸ２、ＣＸ３を有する。

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量キャパシターＣＸ１の一端は、振動子ＸＴＡＬの一端に接続される。具体的には、可変容量キャパシターＣＸ１の一端は、回路装置の第１の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、振動子ＸＴＡＬの他端に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置の第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が振動子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。これらの第１、第２の振動子用端子は図５の第２の端子群ＴＧ２に含まれる端子である。

バイポーラートランジスターＴＲＸには、振動子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して振動子ＸＴＡＬにフィードバックされる。

振動子ＸＴＡＬの発振周波数は温度特性を有しており、この温度特性は、Ｄ／Ａ変換部８０の出力電圧ＶＱ（周波数制御電圧）により補償される。即ち、出力電圧ＶＱは可変容量キャパシターＣＸ１に入力され、出力電圧ＶＱにより可変容量キャパシターＣＸ１の容量値が制御される。可変容量キャパシターＣＸ１の容量値が変化すると、発振ループの共振周波数が変化するので、振動子ＸＴＡＬの温度特性による発振周波数の変動が補償される。可変容量キャパシターＣＸ１は、例えば可変容量ダイオード（バラクター）などにより実現される。

なお本実施形態の発振回路１５０は、図１４の構成に限定されず、種々の変形実施が可能である。例えば図１４ではＣＸ１を可変容量キャパシターとする場合を例に説明したが、ＣＸ２又はＣＸ３を、出力電圧ＶＱで制御される可変容量キャパシターとしてもよい。また、ＣＸ１〜ＣＸ３のうち複数を、ＶＱで制御される可変容量キャパシターとしてもよい。

また、発振回路１５０は、振動子ＸＴＡＬを発振させるためのすべての回路要素を含んでいなくてもよい。例えば、回路装置５００の外部に設けたディスクリート部品によって一部の回路要素を構成し、第２の端子群ＴＧ２を介して発振回路１５０と接続するような構成であってもよい。

６．デジタルＩ／Ｆ部、基準信号生成回路、オーブン制御回路
図１５にデジタルＩ／Ｆ部３０の第１の構成例を示す。図１５のデジタルＩ／Ｆ部３０は、２線のＩ２Ｃ方式のシリアルインターフェース回路により実現されており、Ｉ２Ｃ制御回路３５とバッファー回路３６を含む。Ｒ１、Ｒ２はプルアップ抵抗である。Ｉ２Ｃ方式は、シリアルクロック線ＳＣＬと、双方向のシリアルデータ線ＳＤＡの２本の信号線で通信を行う同期式のシリアル通信方式である。Ｉ２Ｃのバスには複数のスレーブを接続でき、マスターは、個別に決められたスレーブのアドレスを指定して、スレーブを選択した後に、当該スレーブと通信を行う。

図１６にデジタルＩ／Ｆ部３０の第２の構成例を示す。図１６のデジタルＩ／Ｆ部３０は、３線又は４線のＳＰＩ方式のシリアルインターフェース回路により実現されており、ＳＰＩ制御回路３７とバッファー回路３８を含む。Ｒ３、Ｒ４、Ｒ５はプルアップ抵抗である。ＳＰＩ方式は、シリアルクロック線ＳＣＫと、単方向の２本のシリアルデータ線ＳＤＩ、ＳＤＯで通信する同期式のシリアル通信方式である。ＳＰＩのバスには複数のスレーブを接続できるが、それらを特定するためには、マスターは、スレーブセレクト線を用いてスレーブを選択する必要があり、その場合にはスレーブセレクト線が必要になる。

図１７に基準信号生成回路１８０の構成例を示す。この基準信号生成回路１８０は、バッドギャップリファレンス回路１８２、基準電圧生成回路１８４、基準電流生成回路１８６を含む。バッドギャップリファレンス回路１８２は、オペアンプＯＰＡ１、バイポーラートランジスターＢＡ１、ＢＡ２、トランジスターＴＡ１、抵抗ＲＡ１、ＲＡ２、ＲＡ３を含み、バンドギャップリファレンス電圧である定電圧ＶＢＧを生成する。バイポーラートランジスターＢＡ１、ＢＡ２は、コレクターとエミッターが接続されたダイオード接続となっている。バッドギャップリファレンス回路１８２は、これらのバイポーラートランジスターＢＡ１、ＢＡ２を用いて、バンドギャップ電圧の温度依存性をキャンセルし、温度変化に対して一定になる定電圧ＶＢＧを生成する。

基準電圧生成回路１８４は、オペアンプＯＰＡ２、トランジスターＴＡ２、抵抗ＲＡ４、ＲＡ５を含む。そしてＶＲＦ＝ＶＢＧ×｛（ＲＡ４＋ＲＡ５）／ＲＡ５｝となる基準電圧ＶＲＦを生成する。基準電流生成回路１８６は、オペアンプＯＰＡ３、トランジスターＴＡ３、ＴＡ４、抵抗ＲＡ６、ＲＡ７を含む。そして定電圧ＶＢＧに基づいて定電流ＩＲＦを生成する。

図１８にオーブン制御回路１９０の構成例を示す。オーブン制御回路１９０は、オペアンプＯＰＢ、抵抗ＲＢ１〜ＲＢ６を含む。ＲＢ１〜ＲＢ５はその抵抗値が可変に制御される抵抗である。

温度センサー１９３は、オーブン制御用の温度センサーであり、発振器内に設けられる温度センサー（後述する図３２の４６０又は４６２）である。図１８では温度センサー１９３はサーミスターにより実現されている。

温度センサー１９３は、接続端子ＴＣＴＳを介してオーブン制御回路１９０に接続される。接続端子ＴＣＴＳは図５の第４の端子群ＴＧ４に含まれる端子である。

抵抗ＲＢ１、ＲＢ２による電源電圧の抵抗分割により、オーブン温度設定用の電圧ＶＢ１が生成される。そして発振器のオーブン温度に応じて、温度センサー１９３であるサーミスターの抵抗値が変化して、電圧ＶＢ２が変化する。この電圧ＶＢ２とオーブン温度設定用の電圧ＶＢ１が仮想接地により同じ電圧になるようにオペアンプＯＰＢが動作して、ヒーター制御電圧ＶＢＱが生成される。

オーブン制御回路１９０により生成されたヒーター制御電圧ＶＢＱは、出力端子ＴＶＢＱを介して、発振器内に設けられるヒーター１９１（図３２の４５０、４５２）に出力される。出力端子ＴＶＢＱは図５の第４の端子群ＴＧ４に含まれる端子である。ヒーター１９１は、発熱素子である発熱パワーバイポーラートランジスター１９２を含む。ヒーター制御電圧ＶＢＱにより発熱パワーバイポーラートランジスター１９２のベース電圧等が制御されて、ヒーター１９１の発熱制御が実現される。

なおオーブン制御回路１９０は図１８の構成には限定されない。例えば温度センサーとしてダイオードを用い、発熱ヒーターＭＯＳトランジスターが発熱素子として設けられる構成のヒーターが、ヒーター制御の対象となるような回路構成のオーバー制御回路１９０であってもよい。

７．エージングによる発振周波数変動
ＯＣＸＯ、ＴＣＸＯ等の発振器では、エージングと呼ばれる経年変化により、発振周波数が変動する。そして、発振器の個体間における発振周波数のエージング変動の挙動には、発振器を構成する部品の性能、部品や発振器の実装状態、または発振器の使用環境などの個体ばらつき（以下、素子ばらつきと称す）に起因した差がある。

図１９のＡ１〜Ａ５は、出荷ロットが同じ又は異なる複数の発振器についてのエージング特性の測定結果の一例である。図１９のＡ１〜Ａ５に示すようにエージング変動の様態には素子ばらつきに伴う差が存在する。

エージングによる発振周波数の変動の原因は、気密封止容器内で起きる振動子への粉塵の脱着や、何らかのアウトガスによる環境変化、或いは発振器に使用される接着剤の経年変化と言われている。

このようなエージングによる発振周波数の変動を抑えるための対策としては、出荷前に発振器を一定期間動作させるという初期エージングを実施して、発振周波数を初期変動させてから出荷する手法がある。しかしながら、高い周波数安定度が要求される用途では、このような初期エージングの対策だけでは不十分であり、エージングによる発振周波数の変動を補償するエージング補正が要望されている。

またその他、発振器を、基地局の基準信号源として用いる場合には、いわゆるホールドオーバーの問題がある。例えば基地局では、ＧＰＳやネットワークからの基準信号に対して、ＰＬＬ回路を用いて発振器の発振信号（出力信号）を同期させることで、周波数変動を抑制している。しかしながら、ＧＰＳやネットワーク（インターネット）からの基準信号が消失又は異常となるホールドオーバーが発生すると、同期のための基準信号を得ることができなくなる。

このようなホールドオーバーが発生すると、発振器の自走発振による発振信号が、基地局の基準信号源になる。従って、ホールドオーバーの発生タイミングから、ホールドオーバーからの復帰タイミング（解除タイミング）までのホールドオーバー期間において、発振器の自走発振による発振周波数の変動を抑えるというホールドオーバー性能が要求される。

しかしながら、上述のように発振器にはエージングによる発振周波数の無視することができないレベルの変動があるため、これが原因で、高いホールドオーバー性能を実現できないという課題がある。例えば２４時間等のホールドオーバー期間において、許容される周波数偏差（Δｆ／ｆ）が規定されている場合に、エージングによる発振周波数の大きな変動があると、この許容周波数偏差の規定を満たせなくなってしまう。

例えば基地局と通信端末との通信方式としては、ＦＤＤ（Frequency Division Duplex）や、ＴＤＤ（Time Division Duplex）などの種々の方式が提案されている。そしてＴＤＤ方式では、上がりと下りで同じ周波数を用いて時分割でデータが送受信され、各機器に割り当てられたタイムスロットの間にはガードタイムが設定されている。このため、適正な通信を実現するためには、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。

図２０のＢ１は、ホールドオーバーが発生した場合における理想的な発振周波数のエージングの特性を示している。一方、Ｂ２（点線）は、エージングにより発振周波数が変動する特性を示している。Ｂ３が、エージングによる発振周波数の変動幅である。また図２１のＢ４は、ホールドオーバーが発生した場合におけるＢ１の特性に近づけるための周波数制御電圧の推移を示している。一方、Ｂ５（点線）は、基準信号消失又は異常が発生した時点から周波数電圧制御が一定である状態を示している。

図２０のＢ２に示す特性を、Ｂ１に示すような理想的な特性に近づける補正をするために、エージング補正が行われる。例えばエージング補正により、図２１のＢ４に示すように周波数制御電圧を変化させれば、図２０のＢ２に示す特性をＢ１に示す理想的な特性に近づける補正ができ、例えば補正精度を上げて行けばＢ２に示す特性をＢ１に示す理想的な特性へと補正できる。一方、図２１のＢ５に示すようにエージング補正を行わなかった場合には、図２０のＢ２に示すようにホールドオーバー期間において発振周波数が変動してしまい、例えばホールドオーバー性能に対する要求仕様が図２０に示すＢ１であれば、その要求を満たすことができなくなる。

例えばホールドオーバー期間における発振周波数の変動に基づく時間のずれ量（総量）を表すホールドオーバー時間θ_ｔｏｔは、下式（１）のように表すことができる。

ここでＴ_１はホールドオーバーによるエージングの経過時間を表す。ｆ_０は公称発振周波数であり、Δｆ／ｆ_０は周波数偏差である。上式（１）において、Ｔ_１×ｆ_０は総クロック数を表し、（Δｆ／ｆ_０）×（１／ｆ_０）は１クロックでのタイミングのずれ量を表す。そしてホールドオーバー時間θ_ｔｏｔと経過時間Ｔ_１を用いて、周波数偏差Δｆ／ｆ_０は上式（２）のように表すことができる。

ここで、周波数偏差Δｆ／ｆ_０は、経過時間に対して１次関数的に一定の傾きで変化するものと想定している。この場合に、経過時間Ｔ_１が長くなるにつれてホールドオーバー時間θ_ｔｏｔは２次関数的に長くなる。

例えばＴＤＤ方式の場合には、ガードタイムが設定されたタイムスロットが重なってしまうのを防止するために、ホールドオーバー時間は例えばθ_ｔｏｔ＜１．５μｓであることが要求される。従って、上式（２）から明らかなように、発振器に許容される周波数偏差Δｆ／ｆ_０としては、非常に小さな値が要求されることになる。特に、この許容周波数偏差は、経過時間Ｔ_１が長くなるほど、小さな値が要求される。例えばホールドオーバーの発生タイミングから、メインテナンス作業によるホールドオーバーからの復帰タイミングまでの時間として想定される時間が、例えばＴ_１＝２４時間である場合には、許容周波数偏差として非常に小さな値が要求されることになってしまう。そして、周波数偏差Δｆ／ｆ_０には、例えば温度依存の周波数偏差と、エージングによる周波数偏差が含まれるため、上記要求を満たすためには、非常に高精度なエージング補正が必要になる。

８．カルマンフィルター処理を用いたエージング補正
本実施形態では、カルマンフィルター処理を用いたエージング補正手法を採用している。具体的には本実施形態では、ホールドオーバーが検出される前の期間において周波数制御データ（発振周波数）の観測値に対する真値を、カルマンフィルター処理により推定する。そしてホールドオーバーが検出された場合には、ホールドオーバーの検出タイミングに対応するタイミング（時点）での真値を保持し、保持した真値に基づく演算処理を行うことで、エージング補正を実現する。

図２２は、エージングによる発振周波数の変動の測定結果の例を示す図である。横軸は経過時間（エージング時間）であり、縦軸は発振周波数の周波数偏差（Δｆ／ｆ_０）である。図２２のＣ１に示すように観測値である測定値には、システムノイズや観測ノイズに起因する大きなばらつきが存在する。このばらつきには、環境温度に起因するばらつきも含まれる。

このように測定値に大きなばらつきがある状況において、真値を正しく求めるために、本実施形態では、カルマンフィルター処理（例えば線形カルマンフィルター処理）による状態推定を行う。

図２３は、時系列の状態空間モデルを示すものであり、このモデルの離散時間状態方程式は、下式（３）、（４）の状態方程式、観測方程式により与えられる。

ｘ（ｋ）は時刻ｋにおける状態であり、ｙ（ｋ）は観測値である。ｖ（ｋ）はシステムノイズであり、ｗ（ｋ）は観測ノイズであり、Ａはシステム行列である。ｘ（ｋ）が発振周波数（周波数制御データ）である場合に、Ａは例えばエージングレート（エージング係数）に相当する。エージングレートは経過期間に対する発振周波数の変化率を表すものである。

例えば図２２のＣ２に示すタイミングでホールドオーバーが発生したとする。この場合に、基準信号ＲＦＣＫが途絶えたＣ２の時点での真の状態ｘ（ｋ）と、図２２のＣ３に示す傾きに相当するエージングレート（Ａ）とに基づいて、エージング補正を実行する。具体的には、Ｃ２の時点での発振周波数（周波数制御データ）の真値ｘ（ｋ）を、Ｃ３に示すエージングレートによる周波数変化を小さくするための補償（補正）として、例えば当該周波数変化をキャンセル（相殺）する補正値で、順次に変化させるエージング補正を行う。即ち図２０のＢ２に示すようなエージングレートでの周波数変化をキャンセルして、Ｂ１に示すような理想的な特性になるような補正値で、真値ｘ（ｋ）を変化させる。このようにすれば、例えばホールドオーバーの期間が２４時間であった場合に、２４時間経過後における発振周波数の変動である図２２のＦＤＶを、エージング補正により補償できるようになる。

ここで図２２のＣ１に示す発振周波数（周波数偏差）の変動には、温度変動に起因するものと、エージングに起因するものが含まれる。そこで本実施形態では、例えば恒温槽を有するオーブン構造の発振器（ＯＣＸＯ）を採用することで、温度変動に起因する発振周波数の変動を最小限に抑える。また図２の温度センサー１０等を用いて、温度変動に起因する発振周波数の変動を低減する温度補償処理を実行する。

そしてＰＬＬ回路（内部ＰＬＬ回路、外部ＰＬＬ回路）が基準信号ＲＦＣＫに同期している期間（通常動作期間）において、周波数制御データ（周波数制御コード）をモニターし、誤差（システムノイズ、観測ノイズ）を除去した真値を求めて、レジスターに保持しておく。そして、基準信号ＲＦＣＫの消失又は異常によりＰＬＬ回路のロックが外れた場合に、ロックが外れた時点において保持されている真値（周波数制御データの観測値に対する真値）に基づいて、エージング補正を実行する。例えば、保持された周波数制御データの真値に対して、図２２のＣ３の傾きであるエージングレートによる周波数変化を小さくするための補償として、例えばキャンセルする補正値を、順次に加算する処理を行うことで、ホールドオーバー期間の自走発振時における周波数制御データＤＦＣＱを生成して、振動子ＸＴＡＬを発振させる。このようにすれば、ホールドオーバーの突入時点での真値を、最小誤差で求めて、エージング補正を実行できるため、エージング変動による悪影響を最小限に抑えたホールドオーバー性能を実現できるようになる。

９．処理部の構成
図２４に処理部５０の詳細な構成例を示す。図２４に示すように処理部５０は、カルマンフィルター部５４、エージング補正部５６、温度補償部５８、セレクター６２、６３、加算器６５を含む。

カルマンフィルター部５４は、周波数制御データＤＦＣＩ（環境変動成分が除去された周波数制御データ）が入力され、カルマンフィルター処理を実行する。そして、カルマンフィルター処理により推定された真値に相当する事後推定値ｘ^{^}（ｋ）を出力する。なお本明細書では、推定値であることを表すハットの記号「^」を、適宜、２文字に並べて記載する。

カルマンフィルター処理とは、観測値及びシステムの状態を表す変数にノイズ（誤差）が含まれると仮定し、過去から現在までに取得した観測値を用いてシステムの最適な状態を推定する処理である。具体的には、観測更新（観測過程）と時間更新（予測過程）を繰り返し行って状態を推定する。観測更新は、観測値と時間更新の結果を用いてカルマンゲイン、推定値、誤差共分散を更新する過程である。時間更新は、観測更新の結果を用いて、次の時刻での推定値、誤差共分散を予測する過程である。なお本実施形態では線形カルマンフィルター処理を用いた手法を主に説明するが、拡張カルマンフィルター処理を採用することも可能である。本実施形態のカルマンフィルター処理の詳細については後述する。

エージング補正部５６は、カルマンフィルター部５４から事後推定値ｘ^{^}（ｋ）と補正値Ｄ’（ｋ）が入力される。そして、周波数制御データの真値に相当する事後推定値ｘ^{^}（ｋ）に対して、補正値Ｄ’（ｋ）を加算する演算処理を行うことで、エージング補正された周波数制御データであるＡＣ（ｋ）を生成する。ここでＤ’（ｋ）は、フィルター処理後（ローパスフィルター処理後）の補正値Ｄ（ｋ）である。即ち、タイムステップｋ（時刻ｋ）での補正値（フィルター処理後の補正値）をＤ’（ｋ）とし、タイムステップｋでのエージング補正された周波数制御データをＡＣ（ｋ）とした場合に、エージング補正部５６は、タイムステップｋ＋１（時刻ｋ＋１）でのエージング補正された周波数制御データＡＣ（ｋ＋１）を、ＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ’（ｋ）により求める。

温度補償部５８は、温度検出データＤＴＤが入力されて、温度補償処理を行い、温度変動に対して発振周波数を一定に保つための温度補償データＴＣＯＤＥ（温度補償コード）を生成する。

発振周波数の温度特性は製品のサンプルごとに大きくばらつく。このため、製品（発振器）の製造、出荷時の検査工程において、発振周波数の温度特性や、周囲温度に対応する温度検出データの変化特性を測定する。そして測定結果に基づいて、下式（５）の多項式（近似関数）の係数Ａ_０〜Ａ_５を求め、求めた係数Ａ_０〜Ａ_５の情報を、図２の記憶部３４（不揮発性メモリー）に書き込んで記憶させる。

上式（５）において、Ｘは、Ａ／Ｄ変換部２０により得られた温度検出データＤＴＤ（Ａ／Ｄ変換値）に相当する。周囲温度の変化に対する温度検出データＤＴＤの変化も測定されているため、上式（５）の多項式で表される近似関数により、周囲温度と発振周波数とを対応づけることができる。温度補償部５８は、記憶部３４から係数Ａ_０〜Ａ_５の情報を読み出し、この係数Ａ_０〜Ａ_５と、温度検出データＤＴＤ（＝Ｘ）とに基づいて、上式（５）の演算処理を行って、温度補償データＴＣＯＤＥ（温度補償コード）を生成する。これにより、周囲温度の変化に対して発振周波数を一定に保つための温度補償処理を実現できる。

セレクター６２、６３は、セレクト端子Ｓの入力信号の論理レベルが「１」（アクティブ）である場合に、「１」側の端子の入力信号を選択して、出力信号として出力する。またセレクト端子Ｓの入力信号の論理レベルが「０」（非アクティブ）である場合に、「０」側の端子の入力信号を選択して、出力信号として出力する。

信号ＫＦＥＮはカルマンフィルター処理のイネーブル信号である。カルマンフィルター部５４は、信号ＫＦＥＮが論理レベル「１」（以下、単に「１」と記載）である場合にカルマンフィルター処理を実行する。信号ＰＬＬＬＯＣＫはＰＬＬ回路がロック状態である場合に「１」になる信号である。信号ＨＯＬＤＯＶＥＲはホールドオーバーが検出されたホールドオーバー期間において「１」になる信号である。

信号ＴＣＥＮは、温度補償処理のイネーブル信号である。以下では信号ＴＣＥＮが「１」であり、セレクター６３が「１」側の入力信号を選択する場合を主に例にとり説明を行う。また信号ＫＦＥＮも「１」であるとする。

通常動作期間では、信号ＨＯＬＤＯＶＥＲが論理レベル「０」（（以下、単に「０」と記載）になるため、セレクター６２が「０」端子側の周波数制御データＤＦＣＩを選択する。そして、この周波数制御データＤＦＣＩに対して、加算器６５により温度補償データＴＣＯＤＥが加算され、温度補償処理後の周波数制御データＤＦＣＱが、後段の発振信号生成回路１４０に出力される。

一方、ホールドオーバー期間では、信号ＨＯＬＤＯＶＥＲが「１」なり、セレクター６２が「１」端子側のＡＣ（ｋ）を選択する。ＡＣ（ｋ）はエージング補正された周波数制御データである。

図２５はカルマンフィルター部５４の動作を説明する真理値表である。信号ＰＬＬＬＯＣＫ、ＫＦＥＮが共に「１」である場合には、カルマンフィルター部５４は真値推定処理（カルマンフィルター処理）を実行する。即ち、通常動作期間においてＰＬＬ回路（内部又は外部のＰＬＬ回路）がロック状態である場合に、観測値である周波数制御データＤＦＣＩの真値推定処理を行い続ける。

そしてホールドオーバーの状態になってＰＬＬ回路のロックが外れ、信号ＰＬＬＬＯＣＫが「０」になった場合には、カルマンフィルター部５４は前回の出力状態を保持する。例えば図２４において、周波数制御データＤＦＣＩの真値として推定される事後推定値ｘ^{^}（ｋ）や、エージング補正の補正値Ｄ’（ｋ）として、ホールドオーバーの検出タイミング（ＰＬＬ回路のロックが外れたタイミング）での値を、保持して出力し続ける。

エージング補正部５６は、ホールドオーバー期間において、カルマンフィルター部５４からの事後推定値ｘ^{^}（ｋ）、補正値Ｄ’（ｋ）を用いてエージング補正を行う。具体的にはホールドオーバーの検出タイミングにおける事後推定値ｘ^{^}（ｋ）、補正値Ｄ’（ｋ）を保持して、エージング補正を行う。

また図２４では、カルマンフィルター部５４には、温度変動成分（広義には環境変動成分）とエージング変動成分のうち、温度変動成分が除去された周波数制御データＤＦＣＩが入力される。カルマンフィルター部５４は、温度変動成分（環境変動成分）が除かれた周波数制御データＤＦＣＩに対してカルマンフィルター処理を行って、周波数制御データＤＦＣＩについての真値を推定する。即ち、事後推定値ｘ^{^}（ｋ）を求める。そしてエージング補正部５６は、推定された真値である事後推定値ｘ^{^}（ｋ）に基づいて、エージング補正を行う。より具体的には、カルマンフィルター部５４からの事後推定値ｘ^{^}（ｋ）と補正値Ｄ’（ｋ）に基づいて、エージング補正された周波数制御データＡＣ（ｋ）を求める。そしてエージング補正された周波数制御データであるＡＣ（ｋ）は、セレクター６２を介して、加算器６５に入力され、加算器６５がＡＣ（ｋ）に対して、温度補償データＴＣＯＤＥ（環境変動成分の補償用データ）を加算する処理を行う。

例えば図２６の模式図に示すように、温度が変動すると、Ｅ１に示すように周波数制御データもそれに応じて変動してしまう。従って、Ｅ１のように温度変動に伴い変動する周波数制御データを用いて、カルマンフィルター処理を行ってしまうと、ホールドオーバー検出タイミングでの真値にも揺らぎが生じてしまう。

そこで本実施形態では、温度変動成分が除去された周波数制御データを取得して、カルマンフィルター部５４に入力する。即ち、温度変動成分（環境変動成分）とエージング変動成分のうち、温度変動成分が除かれた周波数制御データを、カルマンフィルター部５４に入力する。つまり、図２６のＥ２に示すような周波数制御データを入力する。Ｅ２の周波数制御データは、温度変動成分が除かれており、エージング変動成分が残存した周波数制御データになっている。

カルマンフィルター部５４は、このように温度変動成分が除去されて、エージング変動成分が残存した周波数制御データＤＦＣＩに対して、カルマンフィルター処理を行うことで、真値として推定される事後推定値ｘ^{^}（ｋ）や、エージング補正の補正値Ｄ’（ｋ）を求める。そして、ホールドオーバーの検出タイミングで推定された真値である事後推定値ｘ^{^}（ｋ）や、補正値Ｄ’（ｋ）がエージング補正部５６に保持されて、エージング補正が実行される。

例えば加算器６５により温度補償データＴＣＯＤＥを加算する処理を行うことで、周波数制御データＤＦＣＱは温度補償された周波数制御データになる。従って、周波数制御データＤＦＣＱが入力された発振信号生成回路１４０は、温度補償された発振周波数の発振信号ＯＳＣＫを出力することになる。従って、この発振信号生成回路１４０と共にＰＬＬ回路を構成する図２の周波数制御データ生成部４０（又は外部周波数制御データ生成部２００。以下、同様）は、図２６のＥ２に示すように温度変動成分が除去された周波数制御データＤＦＣＩを、処理部５０に供給することになる。そして、この温度変動成分が除去された周波数制御データＤＦＣＩには、図２６のＥ２に示すように、経過時間と共に変化するエージング変動成分が残存している。従って、処理部５０のカルマンフィルター部５４が、このエージング変動成分が残存する周波数制御データＤＦＣＩに対するカルマンフィルター処理を行い、エージング補正部５６が、カルマンフィルター処理の結果に基づいてエージング補正を行えば、高精度のエージング補正を実現できるようになる。

なお図２４の変形例として、加算器６５での温度補償データＴＣＯＤＥの加算処理を行わずに、周波数制御データＤＦＣＩの温度変動成分（環境変動成分）を除去するための演算処理を行って、演算処理後の周波数制御データＤＦＣＩをカルマンフィルター部５４に入力するようにしてもよい。例えば図１７の加算器６５及びセレクター６３の構成を省略して、カルマンフィルター部５４の前段に、周波数制御データＤＦＣＩから温度補償データＴＣＯＤＥを減算する減算器を設け、この減算器の出力をカルマンフィルター部５４に入力する。またエージング補正部５６とセレクター６２の間に、エージング補正部５６の出力と温度補償データＴＣＯＤＥを加算する加算器を設け、加算器の出力をセレクター６２の「１」側の端子に入力する。このような構成によっても、温度変動成分が除去されて、エージング変動成分だけが残存した周波数制御データＤＦＣＩを、カルマンフィルター部５４に入力できるようになる。

図２７に、エージング補正部５６の詳細な構成例を示す。通常動作期間では、信号ＨＯＬＤＯＶＥＲが「０」になるため、セレクター３６０、３６１は「０」端子側を選択する。これにより、通常動作期間においてカルマンフィルター部５４により演算された事後推定値ｘ^{^}（ｋ）、補正値Ｄ’（ｋ）（フィルター処理後の補正値）が、各々、レジスター３５０、３５１に保持される。

ホールドオーバーが検出されて、信号ＨＯＬＤＯＶＥＲが「１」になると、セレクター３６０、３６１は「１」端子側を選択する。これによりセレクター３６１は、ホールドオーバーの検出タイミングでレジスター３５１に保持された補正値Ｄ’（ｋ）を、ホールドオーバー期間中は出力し続けることになる。

そして、加算器３４０は、ホールドオーバーの検出タイミングでレジスター３５０に保持された事後推定値ｘ^{^}（ｋ）に対して、レジスター３５１に保持されてセレクター３６１から出力された補正値Ｄ’（ｋ）（補正値）を、各タイムステップごとに順次に加算する処理を行う。これにより下式（６）に示すようなエージング補正が実現される。

即ち図２２のＣ２のタイミングで保持された真値である事後推定値ｘ^{^}（ｋ）に対して、Ｃ３の傾きに相当するエージングレートによる周波数変化をキャンセル（補償）する補正値Ｄ’（ｋ）を、順次に加算する処理が行われて、エージング補正が実現される。

１０．カルマンフィルター処理
次に本実施形態のカルマンフィルター処理の詳細について説明する。カルマンフィルターのモデルの状態方程式、観測方程式は下式（７）、（８）のように表される。

ｋは離散的な時間であるタイムステップを表す。ｘ（ｋ）はタイムステップｋ（時刻ｋ）におけるシステムの状態であり、例えばｎ次元のベクトルである。Ａはシステム行列と呼ばれるものである。具体的には、Ａはｎ×ｎの行列であり、システムノイズがない場合のタイムステップｋにおけるシステムの状態とタイムステップｋ＋１におけるシステムの状態を関連づけるものである。ｖ（ｋ）はシステムノイズである。ｙ（ｋ）は観測値であり、ｗ（ｋ）は観測ノイズである。Ｃは観測係数ベクトル（ｎ次元）であり、Ｔは転置行列を表す。

上式（７）、（８）のモデルのカルマンフィルター処理では、下式（９）〜（１３）の処理を行って、真値を推定する。

上式（９）、（１０）は時間更新（予測過程）の式であり、上式（１１）〜（１３）は観測更新（観測過程）の式である。離散的な時間であるタイムステップｋが１つ進む毎に、カルマンフィルター処理の時間更新（式（９）、（１０））及び観測更新（式（１１）〜（１３））が１回行われる。

ｘ^{^}（ｋ）、ｘ^{^}（ｋ−１）は、タイムステップｋ、ｋ−１でのカルマンフィルター処理の事後推定値である。ｘ^{^-}（ｋ）は、観測値を得る前に予測した事前推定値である。Ｐ（ｋ）は、カルマンフィルター処理の事後共分散であり、Ｐ^-（ｋ）は、観測値を得る前に予測した事前共分散である。Ｇ（ｋ）はカルマンゲインである。

カルマンフィルター処理では、観測更新において、上式（１１）によりカルマンゲインＧ（ｋ）が求められる。また観測値ｙ（ｋ）に基づいて上式（１２）により、事後推定値ｘ^{^}（ｋ）が更新される。また上式（１３）により、誤差の事後共分散Ｐ（ｋ）が更新される。

またカルマンフィルター処理では、時間更新において、上式（９）に示すように、タイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と、システム行列Ａに基づいて、次のタイムステップｋでの事前推定値ｘ^{^-}（ｋ）を予測する。また上式（１０）に示すように、タイムステップｋ−１での事後共分散Ｐ（ｋ−１）と、システム行列Ａと、システムノイズｖ（ｋ）に基づいて、次のタイムステップｋでの事前共分散Ｐ^-（ｋ）を予測する。

さて、上式（９）〜（１３）のカルマンフィルター処理を実行しようとすると、処理部５０の処理負荷が過大になり、回路装置の大規模化を招く場合がある。例えば上式（９）のｘ^{^-}（ｋ）＝Ａｘ^{^}（ｋ−１）のＡを求めるためには、拡張カルマンフィルター処理が必要になる。そして拡張カルマンフィルター処理は、処理負荷が非常に重く、処理部５０を、拡張カルマンフィルター処理が可能なハードウェアにより実現しようとすると、処理部５０の回路面積が非常に大きくなり易い。このため、発振器に内蔵される回路装置に小型化が強く求められている状況においては不適なものになってしまう。一方、システム行列Ａとして固定値のスカラー値を用いると、適切なエージング補正を実現する際の難易度が上がる。

そこでこのような状況を避ける必要性がある場合の解決手段として、本実施形態では、カルマンフィルター処理を、上式（９）〜（１３）に代えて、下式（１４）〜（１９）に従った処理により実現する。即ち、処理部５０（カルマンフィルター部５４）は、下式（１４）〜（１９）に基づくカルマンフィルター処理を実行する。

なお本実施形態において、真値の推定処理の対象となるｘ（ｋ）は周波数制御データであり、観測値ｙ（ｋ）も周波数制御データであるため、Ｃ＝１になる。また、Ａのスカラー値は１に限りなく近いため、上式（１０）の代わりに上式（１５）を用いることができる。

前述したように、カルマンフィルター処理として、拡張カルマンフィルター処理を採用する場合と比較して、本実施形態のカルマンフィルター処理では、上式（１４）に示すように、タイムステップｋでの事前推定値ｘ^{^-}（ｋ）を、タイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）の加算処理により求めている。このため、拡張カルマンフィルター処理を用いる必要がなくなり、処理部５０の処理負荷の軽減や回路規模の増加の抑制等を図れるという点で優れる。

本実施形態では下記のような式の変形により、上式（１４）を導出している。

例えば上式（２０）は上式（２１）のように変形できる。ここで上式（２１）の（Ａ−１）は非常に小さい数になるため、上式（２２）、（２３）に示すように、（Ａ−１）・ｘ^{^}（ｋ−１）を、（Ａ−１）・Ｆ_０に置き換える近似が可能になる。そして、この（Ａ−１）・Ｆ_０を、補正値Ｄ（ｋ−１）と置く。

そして上式（１９）に示すように、タイムステップｋ−１からタイムステップｋへの時間更新の際に、補正値Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・（ｙ（ｋ）−ｘ^{^-}（ｋ））＝Ｄ（ｋ−１）＋Ｅ・ｅｋの更新処理を行う。ここで、ｅｋ＝ｙ（ｋ）−ｘ^{^-}（ｋ）は、カルマンフィルター処理における観測残差と呼ばれるものである。またＥは定数である。なお、定数Ｅの代わりに、カルマンゲインＧ（ｋ）を用いる変形実施も可能である。即ち、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｇ（ｋ）・ｅｋとしてもよい。

このように式（１９）では、観測残差をｅｋとし、定数をＥとした場合に、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋにより補正値Ｄ（ｋ）を求めている。このようにすることで、カルマンフィルター処理における観測残差ｅｋを反映させた、補正値Ｄ（ｋ）の更新処理が可能になる。

以上のように本実施形態では、処理部５０は、上式（１４）に示すように、カルマンフィルター処理の事前推定値の更新処理（時間更新）において、今回のタイミングでの事前推定値ｘ^{^-}（ｋ）を、前回のタイミングでの事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）との加算処理により求める処理を行う。そしてカルマンフィルター処理の結果に基づいて、周波数制御データのエージング補正を行う。即ち、前回のタイミングであるタイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）との加算処理を行って、今回のタイミングであるタイムステップｋでの事前推定値ｘ^{^-}（ｋ）を、ｘ^{^-}（ｋ）＝ｘ^{^}（ｋ−１）＋Ｄ（ｋ−１）により求める。

そして処理部５０（エージング補正部５６）は、このカルマンフィルター処理の結果（真値、補正値）に基づいて、エージング補正を行う。即ち、タイムステップｋでの補正値をＤ（ｋ）（或いはＤ’（ｋ））とし、タイムステップｋでのエージング補正された周波数制御データをＡＣ（ｋ）とした場合に、タイムステップｋ＋１でのエージング補正された周波数制御データＡＣ（ｋ＋１）を、ＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ（ｋ）（或いはＡＣ（ｋ）＋Ｄ’（ｋ））により求める。

また処理部５０は、上式（１９）に示すように、今回のタイミングでの補正値Ｄ（ｋ）を、前回のタイミングでの補正値Ｄ（ｋ−１）とカルマンフィルター処理での観測残差ｅｋとに基づいて求める。例えば前回のタイミングでの補正値Ｄ（ｋ−１）に対して、観測残差に基づく値であるＥ・ｅｋ（或いはＧ（ｋ）・ｅｋ）を加算する処理を行うことで、今回のタイミングでの補正値Ｄ（ｋ）を求める。具体的には、今回のタイミングであるタイムステップｋでの補正値Ｄ（ｋ）を、前回のタイミングであるタイムステップｋ−１での補正値Ｄ（ｋ−１）とカルマンフィルター処理における観測残差ｅｋとに基づいて求める。例えば、観測残差をｅｋとし、定数をＥとした場合に、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋにより、補正値Ｄ（ｋ）を求める。

例えば本実施形態では、図２６で説明したように、温度変動成分情報等の環境変動成分情報を取得し、取得された環境変動成分情報を用いて、環境変動成分とエージング変動成分のうち環境変動成分が除かれた周波数制御データを取得する。ここで環境変動成分情報は、電源電圧変動成分、気圧変動成分又は重力変動成分等であってもよい。そして環境変動成分が除かれた周波数制御データに基づいて、エージング補正を行う。具体的には環境変動成分が温度であったとする。この場合、環境変動成分情報を取得するための環境変動情報取得部としての図２の温度センサー１０からの、温度検出電圧ＶＴＤにより求められる温度検出データＤＴＤに基づいて、環境変動成分情報である温度変動成分情報を取得する。そして取得された温度変動成分情報を用いて、温度変動成分が除かれた周波数制御データが取得される。例えば図２４の温度補償部５８が温度補償データＴＣＯＤＥを取得し、加算器６５により温度補償データＴＣＯＤＥの加算処理を行うことで、温度変動成分が除去された周波数制御データＤＦＣＩが周波数制御データ生成部４０（又は外部周波数制御データ生成部２００）から入力され、処理部５０により取得されるようになる。即ち、図２６のＥ２に示すように、温度変動成分が除去される一方で、エージング変動成分が残存した周波数制御データＤＦＣＩが取得されて、カルマンフィルター部５４に入力されるようになる。

なお、環境変動成分が除かれた周波数制御データとは、環境変動成分が完全に除かれた好適な状態の周波数制御データの他に、周波数制御データ内に無視できるレベルの環境変動成分が含まれている状態の周波数制御データも含む。

例えば温度変動成分情報、或いは電源電圧変動成分情報等の環境変動成分情報については、環境変動成分情報を検出する環境変動情報取得部である温度センサー、電圧検出回路等により取得することができる。一方、エージング変動成分は、時間経過と共に変化する発振周波数の変動成分であり、当該エージング変動成分の情報をセンサー等により直接に検出することは難しい。

そこで本実施形態では、センサー等により検出可能な温度変動成分情報等の環境変動成分情報を取得し、この環境変動成分情報を利用して、環境変動成分とエージング変動成分のうち環境変動成分が除かれた周波数制御データを取得する。即ち、周波数制御データの変動成分から、環境変動成分を除去する処理（例えば加算器６５による加算処理）を行うことで、図２６のＥ２に示すようにエージング変動成分だけが残存した周波数制御データを取得できる。そして、エージング変動成分が残存した周波数制御データに基づいて、カルマンフィルター処理等を行えば、周波数制御データについての真値を推定できる。そして、このようにして推定された真値に基づいて、エージング補正を行えば、従来例では実現できなかった高精度のエージング補正を実現できるようになる。

このように本実施形態では、カルマンフィルター部５４には、温度変動成分（環境変動成分）が除去される一方で、エージング変動成分が残存する周波数制御データＤＦＣＩが入力されている。そして図１９、図２２に示すように、期間を限定すれば、その期間内では、発振周波数は一定のエージングレートで変化するものと想定できる。例えば図２２のＣ３に示すような一定の傾きで変化するものと想定できる。

本実施形態では、このようなエージング変動成分による一定のエージングレートでの周波数変化を、補償（キャンセル）するための補正値を、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋの式により求めている。即ち、図２２のＣ３の傾きに相当するエージングレートによる周波数変化を、補償するための補正値Ｄ（ｋ）を求めている。ここで、エージングレートは一定ではなく、図１９、図２２に示すように、経過時間に応じて変化する。

この点、本実施形態では、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋというように、カルマンフィルター処理の観測残差ｅｋ＝ｙ（ｋ）−ｘ^{^-}（ｋ）に基づいて、エージングレートに対応する補正値Ｄ（ｋ）の更新処理を行っている。従って、経過時間に応じたエージングレートの変化についても反映させた補正値Ｄ（ｋ）の更新処理を実現できるようになる。従って、より高精度なエージング補正の実現が可能になる。

１１．変形例
次に本実施形態の種々の変形例について説明する。図２８に本実施形態の変形例の回路装置の構成例を示す。

図２８では、図１、図２とは異なり、発振信号生成回路１４０にＤ／Ａ変換部８０が設けられていない。そして発振信号生成回路１４０により生成される発振信号ＯＳＣＫの発振周波数が、処理部５０からの周波数制御データＤＦＣＱに基づいて、直接に制御される。即ちＤ／Ａ変換部を介さずに発振信号ＯＳＣＫの発振周波数が制御される。

例えば図２８では、発振信号生成回路１４０が、可変容量回路１４２と発振回路１５０を有する。この発振信号生成回路１４０には図１、図２のＤ／Ａ変換部８０は設けられていない。そして図１４の可変容量キャパシターＣＸ１の代わりに、この可変容量回路１４２が設けられ、可変容量回路１４２の一端が振動子ＸＴＡＬの一端に接続される。

この可変容量回路１４２は、処理部５０からの周波数制御データＤＦＣＱに基づいて、その容量値が制御される。例えば可変容量回路１４２は、複数のキャパシター（キャパシターアレイ）と、周波数制御データＤＦＣＱに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）を有する。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、振動子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路１４２の容量値が制御されて、振動子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データＤＦＣＱにより、可変容量回路１４２の容量値が直接に制御されて、発振信号ＯＳＣＫの発振周波数を制御できるようになる。

１２．発振器、電子機器、移動体
図２９に、本実施形態の回路装置５００を含む発振器４００の構成例を示す。図２９に示すように、発振器４００は、振動子４２０と回路装置５００を含む。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図３０に、本実施形態の回路装置５００を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００、水晶振動子等の振動子４２０、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図３０の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図３０の電子機器としては、例えば基地局又はルーター等のネットワーク関連機器や、高精度の計測機器や、ＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図３１に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図３１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

図３２は、発振器４００の詳細な構造例である。図３２の発振器４００はダブルオーブン構造（広義にはオーブン構造）の発振器となっている。

パッケージ４１０は、基板４１１とケース４１２により構成される。基板４１１には不図示の種々の電子部品が搭載される。ケース４１２の内部には、第２の容器４１４が設けられ、第２の容器４１４の内部には第１の容器４１３が設けられる。そして第１の容器４１３の上面の内側面（下側面）に振動子４２０が実装される。また第１の容器４１３の上面の外側面（上側面）に、本実施形態の回路装置５００、ヒーター４５０、温度センサー４６０が実装される。ヒーター４５０（発熱素子）により、例えば第２の容器４１４の内部の温度を調整できる。そして温度センサー４６０により、例えば第２の容器４１４の内部の温度を検出できる。

第２の容器４１４は基板４１６上に設けられる。基板４１６は各種の電子部品を搭載可能な回路基板である。基板４１６のうち、第２の容器４１４が設けられる面の裏側面に、ヒーター４５２、温度センサー４６２が実装されている。例えばヒーター４５２（発熱素子）により、ケース４１２と第２の容器４１４の間の空間の温度を調整できる。そして温度センサー４６２により、ケース４１２と第２の容器４１４の間の空間の温度を検出できる。

ヒーター４５０、４５２の発熱素子としては、例えば発熱パワーバイポーラートランジスター、発熱ヒーターＭＯＳトランジスター、発熱抵抗体、ペルチェ素子等を用いることができる。これらのヒーター４５０、４５２の発熱の制御は、例えば回路装置５００のオーブン制御回路により実現できる。温度センサー４６０、４６２としては例えばサーミスター、ダイオードなどを用いることができる。

図３２ではダブルオーブン構造の恒温槽で、振動子４２０等の温度調整を実現できるため、振動子４２０の発振周波数の安定化等を図れる。

図３３は電子機器の１つである基地局（基地局装置）の構成例である。物理層回路６００はネットワークを介した通信処理における物理層の処理を行う。ネットワークプロセッサー６０２は、物理層よりも上位層の処理（リンク層等）を行う。スイッチ部６０４は通信処理の各種の切替処理を行う。ＤＳＰ６０８は、通信処理に必要な各種のデジタル信号処理を行う。ＲＦ回路６０８は、ローノイズアンプ（ＬＮＡ）により構成される受信回路、や、パワーアンプにより構成される送信回路や、Ｄ／Ａ変換器、Ａ／Ｄ変換器などを含む。

セレクター６１２は、ＧＰＳ６１０からの基準信号ＲＦＣＫ１、物理層回路６００からの基準信号ＲＦＣＫ２（ネットワークからクロック信号）のいずれかを、基準信号ＲＦＣＫとして、本実施形態の回路装置５００に出力する。回路装置５００は、基準信号ＲＦＣＫに対して発振信号（発振信号に基づく入力信号）を同期させる処理を行う。そして周波数が異なる各種のクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５を生成して、物理層回路６００、ネットワークプロセッサー６０２、スイッチ部６０４、ＤＳＰ６０６、ＲＦ回路６０８に供給する。

本実施形態の回路装置５００によれば、図３３に示すような基地局において、基準信号ＲＦＣＫに発振信号を同期させ、当該発振信号に基づいて生成された周波数安定度の高いクロック信号ＣＫ１〜ＣＫ５を、基地局の各回路に供給できるようになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（環境変動成分等）と共に記載された用語（温度変動成分等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体の構成・動作や、回路ブロック、端子の配置手法や、エージング補正処理、カルマンフィルター処理、ホールドオーバー処理、温度補償処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＳＤ１〜ＳＤ４…第１〜第４の辺、ＡＴ１〜ＡＴ４…第１〜第４の端子領域、
ＴＧ１〜ＴＧ４…第１〜第４の端子群、ＤＲ１〜ＤＲ４…第１〜第４の方向、
ＸＴＡＬ、ＸＴＡＬ２…振動子、ＴＲＦＣＫ、ＴＰＬＯＣＫ…端子、
ＤＦＣＩ、ＤＦＣＱ…周波数制御データ、ＶＱ…出力電圧（周波数制御電圧）、
ＶＴＤ…温度検出電圧、ＤＴＤ…温度検出データ、
ＯＳＣＫ…発振信号、ＲＦＣＫ、ＲＦＣＫ１、ＲＦＣＫ２…基準信号、
ＣＫ、ＣＫＳ、ＣＫ１〜ＣＫ５…クロック信号、
１０…温度センサー、２０…Ａ／Ｄ変換部、３０…デジタルＩ／Ｆ部、
３２…レジスター部、３４…記憶部、３５…Ｉ２Ｃ制御回路、３６…バッファー回路、
３７…ＳＰＩ制御回路、３８…バッファー回路、４０…周波数制御データ生成部、
４１…位相比較部、４２…カウンター、４３…ＴＤＣ、４４…デジタルフィルター部、
５０…処理部、５２…ホールドオーバー処理部、５４…カルマンフィルター部、
５６…エージング補正部、５８…温度補償部、６２、６３…セレクター、６５…加算器、８０…Ｄ／Ａ変換部、１４０…発振信号生成回路、１４２…可変容量回路、
１５０…発振回路、１６０…クロック信号生成回路、１６１…位相比較部、
１６２…チャージポンプ回路、１６３…フィルター部、１６４…発振信号生成回路、
１６５、１６６…分周器、１６８…出力バッファー回路、１６９…分周器、
１８０…基準信号生成回路、１８２…バンドギャップリファレンス回路、
１８４…基準電圧生成回路、１８６…基準電流生成回路、１９０…オーブン制御回路、
１９１…ヒーター、１９２…発熱パワーバイポーラートランジスター、
２００…外部周波数制御データ生成部、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
３４０…加算器、３５０、３５１…レジスター、３６０、３６１…セレクター、
３８０…位相比較部、３８２…デジタルフィルター部、
３８４…数値制御型発振器、３８６…基準発振器、
４００…発振器、４１０ パッケージ、４１１…基板、４１２…ケース、
４１３…第１の容器、４１４…第２の容器、４１６…基板、４２０…振動子、
４５０、４５２…ヒーター、４６０、４６２…温度センサー、
５００…回路装置、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部、
６００…物理層回路、６０２…ネットワークプロセッサー、６０４…スイッチ部、
６０６…ＤＳＰ、６０８…ＲＦ回路、６１０…ＧＰＳ、６１２…セレクター

Claims (19)

1. デジタルインターフェース部と、
   前記デジタルインターフェース部を介して外部装置からのデータが入力され、信号処理を行う処理部と、
   前記処理部からの周波数制御データと振動子を用いて、前記周波数制御データにより設定される発振周波数の発振信号を生成する発振信号生成回路と、
   少なくとも位相比較部を有し、前記発振信号の発振周波数を逓倍した周波数のクロック信号を生成するクロック信号生成回路と、
   前記デジタルインターフェース部の接続用の第１の端子群と、
   前記発振信号生成回路の発振回路の接続用の第２の端子群と、
   前記クロック信号生成回路の接続用の第３の端子群と、
   を含み、
   回路装置の第１の辺に交差する辺を第２の辺とし、前記第１の辺に対向する辺を第３の辺とし、前記第２の辺に対向する辺を第４の辺とした場合に、
   前記第１の端子群は、
   前記第１の辺に沿った第１の端子領域に配置され、
   前記第３の端子群は、
   前記第２の辺に沿った第２の端子領域、前記第３の辺に沿った第３の端子領域、前記第４の辺に沿った第４の端子領域のうちのいずれかの端子領域に配置されることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記第２の端子群は、
   前記第２の端子領域と前記第３の端子領域のうちの一方の端子領域に配置され、
   前記第３の端子群は、
   前記第２の端子領域と前記第３の端子領域のうちの他方の端子領域に配置されることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記第１の辺は回路装置の短辺であり、
   前記第１の端子群は、前記第１の辺に沿った前記第１の端子領域に配置されることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記第１の端子群と前記第２の端子群との距離をＬ１２とし、前記第１の端子群と前記第３の端子群との距離をＬ１３とし、前記第２の端子群と前記第３の端子群との距離をＬ２３とした場合に、Ｌ１２及びＬ１３の少なくとも一方はＬ２３よりも長いことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記発振信号に基づく入力信号と基準信号とを比較する外部周波数制御データ生成部からの周波数制御データが、前記第１の端子群、前記デジタルインターフェース部を介して前記処理部に入力され、
   前記発振信号生成回路は、
   前記外部周波数制御データ生成部から前記処理部を介して入力される前記周波数制御データに基づいて、前記発振信号を生成することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記発振信号に基づく入力信号と前記基準信号の位相を比較する位相比較部を含み、
   前記発振信号生成回路は、
   第１のモードでは、
   前記外部周波数制御データ生成部から前記処理部を介して入力される前記周波数制御データに基づいて、前記発振信号を生成し、
   第２のモードでは、
   前記位相比較部から前記処理部を介して入力される前記周波数制御データに基づいて、前記発振信号を生成することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記デジタルインターフェース部は、
   シリアルデータ線とシリアルクロック線を含む２線、３線又は４線のシリアルインターフェース回路であることを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記第１の辺から前記第３の辺に向かう方向を第１の方向とした場合に、
   前記処理部は、
   前記第１の端子群の前記第１の方向側に配置されることを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記第２の端子群は前記第２の端子領域に配置され、
   前記第３の端子群は前記第３の端子領域に配置され、
   前記第１の方向の反対方向を第２の方向とした場合に、
   前記クロック信号生成回路は、
   前記第３の端子群の前記第２の方向側に配置されることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記処理部は、
    前記第１の端子領域と前記クロック信号生成回路の間に配置されることを特徴とする回路装置。
11. 請求項１０に記載の回路装置において、
    前記発振回路は、
    前記処理部と前記クロック信号生成回路の間に配置されることを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載の回路装置において、
    前記第２の辺から前記第４の辺に向かう方向を第３の方向とした場合に、
    前記発振回路は、
    前記第２の端子群の前記第３の方向側に配置されることを特徴とする回路装置。
13. 請求項１乃至１２のいずれか一項に記載の回路装置において、
    前記振動子は、恒温槽を有するオーブン型振動子であり、
    前記オーブン型振動子のオーブン制御用端子を含む第４の端子群が、前記第４の端子領域に配置されることを特徴とする回路装置。
14. 請求項１３に記載の回路装置において、
    前記オーブン制御用端子が接続され、前記オーブン型振動子のオーブン制御を行うオーブン制御回路を含み、
    前記第４の辺から前記第２の辺に向かう方向を第４の方向とした場合に、
    前記オーブン制御回路は、
    前記第４の端子領域の前記第４の方向側に配置されることを特徴とする回路装置。
15. 請求項１４に記載の回路装置において、
    前記発振回路は、
    前記オーブン制御回路と前記第２の端子領域の間に配置されることを特徴とする回路装置。
16. 請求項１乃至１５のいずれか一項に記載の回路装置において、
    前記処理部は、
    前記周波数制御データの真値をカルマンフィルター処理により推定する処理を行い、推定された前記真値に基づいて、前記周波数制御データのエージング補正を行うことを特徴とする回路装置。
17. 請求項１乃至１６のいずれか一項に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
18. 請求項１乃至１６のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
19. 請求項１乃至１６のいずれか一項に記載の回路装置を含むことを特徴とする移動体。