JP6790542B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来より、ＯＣＸＯ（oven controlled crystal oscillator）、ＴＣＸＯ（temperature compensated crystal oscillator）等の発振器が知られている。例えばＯＣＸＯは、基地局、ネットワークルーター、測定機器等における基準信号源として用いられている。

このようなＯＣＸＯ、ＴＣＸＯなどの発振器では、高い周波数安定度が望まれている。しかしながら、発振器の発振周波数にはエージングと呼ばれる経年変化があり、経過時間と共に発振周波数が変動してしまう。例えば、ＧＰＳ信号などの基準信号が受信不能になり、いわゆるホールドオーバー状態になった場合における発振周波数の変動を抑える従来技術としては、特許文献１に開示される技術がある。この従来技術では、発振周波数の制御電圧の補正値と経過時間との対応関係情報（エージング特性データ）を記憶する記憶部と、経過時間計測部を設ける。そして、ホールドオーバーが検出された場合には、記憶部に記憶された補正値と経過時間との対応関係情報と、経過時間計測部により測定された経過時間とに基づいて、エージング補正を実行する。

特開２０１５−８２８１５号公報

基地局、ネットワークルーター、測定機器等では、ＯＣＸＯ、ＴＣＸＯなどの発振器を含むＰＬＬ（Phase Locked Loop）を構成し、ＧＰＳ信号などを基準信号として発振器の発振周波数をロックさせている。このとき、例えばホールドオーバーの検出又は前記基準信号に対するロックからホールドオーバーモードへの切り替え等においてノウハウがあるユーザーは、発振器（回路装置と振動子）の外部に位相比較器やホールドオーバー検出回路を設けて、発振器を用いてＰＬＬを組み、ノウハウに基づく制御等を行うことでシステムに最も適した構成とすることができる。一方、例えば小型基地局等の安価に同期クロックを得たいユーザーは、外部でＰＬＬを組まずに低コストで同期クロックが得られることが望ましい。このように、ＰＬＬの構成手法やホールドオーバー信号の生成手法等の様々な用途に対応できることが望ましい。

本発明の幾つかの態様によれば、例えばＰＬＬの構成手法やホールドオーバー信号の生成手法等の様々な用途に対応できる回路装置、発振器、電子機器及び移動体等を提供できる。

本発明の一態様は、信号処理を行う処理部と、周波数制御データ及び振動子を用いて、前記周波数制御データに対応する発振周波数の発振信号を生成する発振信号生成回路と、基準信号が入力される基準信号入力端子と、前記発振信号に基づく入力信号と、前記基準信号入力端子を介して入力される前記基準信号との位相比較を行う内部位相比較部と、を含み、前記発振信号生成回路は、第１のモードでは、前記発振信号に基づく入力信号と前記基準信号との位相比較を行う外部位相比較部による位相比較の結果に基づく前記周波数制御データで前記発振信号を生成し、第２のモードでは、前記内部位相比較部による位相比較の結果に基づく前記周波数制御データで前記発振信号を生成する回路装置に関係する。

本発明の一態様によれば、第１のモードでは外部位相比較部と発振信号生成回路を含むＰＬＬにより発振信号を基準信号に同期させることができ、第２のモードでは内部位相比較部と発振信号生成回路を含むＰＬＬにより発振信号を基準信号に同期させることができる。このような第１、第２のモードを選択できることで、例えばＰＬＬの構成手法やホールドオーバー信号の生成手法等の様々な用途に対応できる。

また本発明の一態様では、前記処理部は、前記第１のモードでは、前記基準信号の消失又は異常による前記外部位相比較部のホールドオーバーである第１ホールドオーバーを、ホールドオーバー検出信号が入力される入力端子の電圧、又は、デジタルインターフェース部を介して入力されるホールドオーバー検出情報に基づいて判断し、前記第２のモードでは、前記基準信号の消失又は異常による前記内部位相比較部のホールドオーバーである第２ホールドオーバーを、前記基準信号入力端子を介して入力される前記基準信号に基づいて判断してもよい。

本発明の一態様によれば、ホールドオーバー検出信号が入力される入力端子の電圧、又は、デジタルインターフェース部を介して入力されるホールドオーバー検出情報に基づいて、第１のモードにおける外部位相比較部のホールドオーバーを判断できる。また、基準信号入力端子を介して入力される基準信号に基づいて、第２のモードにおける内部位相比較部のホールドオーバーを判断できる。

また本発明の一態様では、回路装置は、前記内部位相比較部を含むＰＬＬ回路のロック状態を検出する検出回路を含み、前記処理部は、第２のモードにおいて、前記第２ホールドオーバーを、前記基準信号入力端子を介して入力される前記基準信号と、前記検出回路からのＰＬＬロック検出信号に基づいて判断してもよい。

本発明の一態様によれば、基準信号入力端子を介して入力される基準信号と、検出回路からのＰＬＬロック検出信号に基づいて、第２のモードにおける内部位相比較部のホールドオーバーを判断できる。

また本発明の一態様では、前記処理部は、前記基準信号が消失又は異常と判断され、且つ前記ＰＬＬ回路が前記ロック状態でない場合に、前記第２ホールドオーバーと判断してもよい。

ホールドオーバーは、ＰＬＬ回路の基準信号が消失又は異常となり、発振回路が自走状態となることである。即ち、基準信号が消失又は異常となり、且つＰＬＬ回路がロック状態でない場合を検出することで、第２のモードにおける内部周波数制御データ生成部のホールドオーバーを判断できる。

また本発明の一態様では、前記処理部は、前記第１ホールドオーバー又は前記第２ホールドオーバーであるホールドオーバーが検出された場合に、エージング補正された前記周波数制御データを生成して、前記発振信号生成回路に出力してもよい。

振動子の発振周波数はエージングにより徐々に経年変化していくため、発振回路が自走発振するホールドオーバーでは、このエージングによる周波数変動で、公称発振周波数に対する周波数偏差が生じる。本発明の一態様によれば、ホールドオーバーが検出された場合にエージング補正された周波数制御データを発振回路に入力できる。これにより、エージングによる周波数変動をキャンセルすることが可能となり、ホールドオーバーにおいて高精度な発振周波数が得られる。

また本発明の一態様では、前記処理部は、前記ホールドオーバーが検出される前の期間において、前記周波数制御データの真値をカルマンフィルター処理により推定し、前記ホールドオーバーが検出された場合に、前記ホールドオーバーの検出タイミングに対応するタイミングでの前記真値を保持し、前記真値に基づいて所与の演算処理を行うことで、前記エージング補正された前記周波数制御データを生成して、前記発振信号生成回路に出力してもよい。

本発明の一態様によれば、カルマンフィルター処理により推定され、且つ、ホールドオーバーの検出タイミングに対応するタイミングで保持された真値に基づいて、エージング補正を実現できるようになる。従って、従来では実現できなかった高精度のエージング補正の実現が可能になる。

また本発明の一態様では、回路装置は、デジタルインターフェース部を含み、前記第１のモードでは、前記外部位相比較部による位相比較の結果に基づく前記周波数制御データが前記デジタルインターフェース部に入力され、前記発振信号生成回路は、前記デジタルインターフェース部に入力された前記周波数制御データに基づいて発振信号を生成してもよい。

本発明の一態様によれば、第１のモードにおいてデジタルインターフェース部に入力された、外部位相比較部による位相比較の結果に基づく周波数制御データに基づいて、発振信号生成回路が発振信号を生成できる。これにより、第１のモードにおいて、外部位相比較部によるＰＬＬ回路を実現できる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記振動子と、を含む発振器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の第１構成例、及び第１のモードにおける接続構成例。 本実施形態の回路装置の第１構成例、及び第２のモードにおける接続構成例。 本実施形態の回路装置の第２構成例。 基準信号検出回路と処理部の詳細な構成例。 ＰＬＬ及びホールドオーバー処理の状態遷移図。 エージング特性の素子ばらつきについての説明図。 ホールドオーバー時におけるエージング補正についての説明図。 ホールドオーバーについての説明図。 ホールドオーバーについての説明図。 本実施形態の回路装置の詳細な構成例。 カルマンフィルター処理を用いたエージング補正の説明図。 カルマンフィルター処理を用いたエージング補正の説明図。 処理部の詳細な構成例。 処理部の動作説明図。 処理部の動作説明図。 エージング補正部の構成例。 温度センサーの構成例。 発振回路の構成例。 本実施形態の変形例の説明図。 本実施形態の変形例の説明図。 発振器の構成例。 電子機器の構成例。 移動体の構成例。 発振器の詳細な構造例。 電子機器の１つである基地局の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．第１構成例
図１、図２に本実施形態の回路装置の第１構成例を示す。図１は、第１のモード（外部ＰＬＬモード）における接続構成例であり、図２は、第２のモード（内部ＰＬＬモード）における接続構成例である。

回路装置５００は、内部周波数制御データ生成部４０（内部ＰＬＬ回路、内部周波数制御データ生成回路）、処理部５０（デジタル信号処理部、処理回路）、デジタルインターフェース部３０（デジタルＩ／Ｆ部、インターフェース回路）、発振信号生成回路１４０を含む。

処理部５０は各種の信号処理を行う。例えば内部周波数制御データ生成部４０からの内部生成周波数制御データＤＦＣＡ（内部生成周波数制御コード）又は外部周波数制御データ生成部２００からの外部生成周波数制御データＤＦＣＥ（外部生成周波数制御コード）に対して信号処理を行う。具体的には処理部５０は、例えばエージング補正処理、カルマンフィルター処理などの信号処理（デジタル信号処理）を行う。また必要に応じて温度補償処理などの信号処理を行う。そして信号処理後の周波数制御データＤＦＣＱ（周波数制御コード）を出力する。この処理部５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサー（ＤＳＰ、ＣＰＵ）とプロセッサー上で動作するプログラム（プログラムモジュール）により実現してもよい。

振動子ＸＴＡＬは、例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。振動子ＸＴＡＬは、一例としては、オーブン型発振器（ＯＣＸＯ）の恒温槽内に設けられるタイプであるが、これに限定されず、恒温槽を備えないタイプのＴＣＸＯ用の振動子であってもよい。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。なお振動子ＸＴＡＬとしては、圧電振動子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

発振信号生成回路１４０は発振信号ＯＳＣＫを生成する。例えば発振信号生成回路１４０は、処理部５０からの周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＯＳＣＫを生成する。

なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＯＳＣＫを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＦＣＱで設定される発振周波数の発振信号ＯＳＣＫをデジタル的に生成してもよい。

発振信号生成回路１４０は、Ｄ／Ａ変換部８０と発振回路１５０を含むことができる。但し発振信号生成回路１４０は、このような構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

Ｄ／Ａ変換部８０は、処理部５０からの周波数制御データＤＦＣＱ（処理部の出力データ）のＤ／Ａ変換を行う。Ｄ／Ａ変換部８０のＤ／Ａ変換方式としては例えば抵抗ストリング型（抵抗分割型）を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換部８０は、Ｄ／Ａ変換器以外にも、その制御回路や変調回路（ディザー変調又はＰＷＭ変調等）やフィルター回路などを含むことができる。

発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成する。発振回路１５０は、第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路１５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＯＳＣＫを生成する。具体的には発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路１５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。

なお、前述のように発振回路１５０はダイレクト・デジタル・シンセサイザー方式により実現してもよく、この場合には振動子ＸＴＡＬの発振周波数はリファレンス周波数となり、発振信号ＯＳＣＫの発振周波数とは異なる周波数になる。

内部周波数制御データ生成部４０は、発振信号ＯＳＣＫに基づく入力信号（入力クロック信号）と、ＧＰＳ又はネットワークからの基準信号ＲＦＣＫ（基準クロック信号）との位相比較（比較演算）を行って、周波数制御データＤＦＣＡを生成する。生成された周波数制御データＤＦＣＡは処理部５０に入力される。ここで発振信号ＯＳＣＫに基づく入力信号は、発振信号ＯＳＣＫそのものであってもよいし、発振信号ＯＳＣＫから生成された信号（例えば分周した信号）であってもよい。以下では、入力信号が発振信号ＯＳＣＫそのものである場合を主に例にとり説明する。

例えば内部周波数制御データ生成部４０は、発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相差を比較して位相差に応じた信号を出力する内部位相比較部４１と、その比較演算部の出力をフィルター処理して周波数制御データＤＦＣＡを出力するデジタルフィルター部と、で構成できる。なお、内部周波数制御データ生成部４０の構成はこれに限定されない。例えば、発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相差に応じた電流パルスを出力するチャージポンプ回路と、その電流パルスをフィルター処理するループフィルター（アナログフィルター）と、ループフィルターの出力をＡ／Ｄ変換するＡ／Ｄ変換器と、で構成してもよい。

デジタルインターフェース部３０は、回路装置と外部装置（例えばマイクロコンピューター、コントローラー等）との間でデジタルデータを入出力するためのインターフェースである。デジタルインターフェース部３０は、例えばシリアルクロック線とシリアルデータ線を用いた同期式のシリアル通信方式により実現できる。具体的には、Ｉ２Ｃ（Inter-Integrated Circuit）方式や、３線又は４線のＳＰＩ（Serial Peripheral Interface）方式などにより実現できる。Ｉ２Ｃ方式は、シリアルクロック線ＳＣＬと、双方向のシリアルデータ線ＳＤＡの２本の信号線で通信を行う同期式のシリアル通信方式である。Ｉ２Ｃのバスには複数のスレーブを接続でき、マスターは、個別に決められたスレーブのアドレスを指定して、スレーブを選択した後に、当該スレーブと通信を行う。ＳＰＩ方式は、シリアルクロック線ＳＣＫと、単方向の２本のシリアルデータ線ＳＤＩ、ＳＤＯで通信する同期式のシリアル通信方式である。ＳＰＩのバスには複数のスレーブを接続できるが、それらを特定するためには、マスターは、スレーブセレクト線を用いてスレーブを選択する必要がある。デジタルインターフェース部３０は、これらの通信方式を実現する入出力バッファー回路や制御回路などにより構成される。

外部周波数制御データ生成部２００（外部周波数制御データ生成回路、外部ＰＬＬ回路）は、回路装置５００と外部周波数制御データ生成部２００をループに含む外部ＰＬＬを組む場合（例えば第２のモード）に設けられる。例えば、回路装置５００と共に電子機器の回路基板に実装される。なお、外部周波数制御データ生成部２００を設けた場合であっても、第１のモードに設定して内部周波数制御データ生成部４０を用いることが可能である。

外部周波数制御データ生成部２００は、発振信号ＯＳＣＫに基づく入力信号（入力クロック信号）と、ＧＰＳ又はネットワークからの基準信号ＲＦＣＫ（基準クロック信号）との比較演算を行って、周波数制御データＤＦＣＥを生成する。生成された周波数制御データＤＦＣＥはデジタルインターフェース部３０を介して処理部５０に入力される。外部周波数制御データ生成部２００は、例えば内部周波数制御データ生成部２５２と同様に、外部位相比較部２１０（比較演算部）とデジタルフィルター部で構成してもよいし、或いはチャージポンプ回路とループフィルターとＡ／Ｄ変換器とで構成してもよい。

以下、第１のモードと第２のモードにおける回路装置５００の動作を説明する。

モードは例えばレジスター設定や端子設定により設定される。レジスター設定の場合、例えば図１０のレジスター部３２にデジタルインターフェース部３０を介して外部のＣＰＵ等がモードを書き込む。端子設定の場合、回路装置５００は不図示のモード設定端子を含み、そのモード設定端子には外部のＣＰＵ等からモード設定電圧が入力され、そのモード設定電圧によりモードが設定される。或いは、モード設定端子は基板上でモード設定電圧のノードに接続されることもできる。

第１のモードでは、図１のように外部周波数制御データ生成部２００、処理部５０、発振信号生成回路１４０をループに含む外部ＰＬＬで発振信号ＯＳＣＫの周波数が制御される。

具体的には、外部周波数制御データ生成部２００が発振信号ＯＳＣＫと基準信号ＲＦＣＫの位相差を検出し、その位相差を小さくする（位相差に対して負帰還となる）周波数制御データＤＦＣＥを出力する。処理部５０は、周波数制御データＤＦＣＥに温度補償処理等の信号処理を行って周波数制御データＤＦＣＱを出力し、発振信号生成回路１４０は、周波数制御データＤＦＣＱに対応する周波数の発振信号ＯＳＣＫを出力する。発振信号ＯＳＣＫの位相が基準信号ＲＦＣＫの位相に同期した状態（ロック状態）では、発振信号ＯＳＣＫは基準信号ＲＦＣＫの周波数に同期した周波数となっている。

第２のモードでは、図２のように内部周波数制御データ生成部４０、処理部５０、発振信号生成回路１４０をループに含む内部ＰＬＬで発振信号ＯＳＣＫの周波数が制御される。

具体的には、内部周波数制御データ生成部４０が発振信号ＯＳＣＫと基準信号ＲＦＣＫの位相差を検出し、その位相差を小さくする（位相差に対して負帰還となる）周波数制御データＤＦＣＡを出力する。処理部５０は、周波数制御データＤＦＣＡに温度補償処理等の信号処理を行って周波数制御データＤＦＣＱを出力し、発振信号生成回路１４０は、周波数制御データＤＦＣＱに対応する周波数の発振信号ＯＳＣＫを出力する。発振信号ＯＳＣＫの位相が基準信号ＲＦＣＫの位相に同期した状態（ロック状態）では、発振信号ＯＳＣＫは基準信号ＲＦＣＫの周波数に同期した周波数となっている。

以上の実施形態によれば、回路装置５００は、信号処理を行う処理部５０と、発振信号生成回路１４０と、基準信号ＲＦＣＫが入力される基準信号入力端子ＴＲＦＣＫと、内部周波数制御データ生成部４０（内部位相比較部）と、を含む。発振信号生成回路１４０は、周波数制御データＤＦＣＱ及び振動子ＸＴＡＬを用いて、周波数制御データＤＦＣＱに対応する発振周波数の発振信号ＯＳＣＫを生成する。内部周波数制御データ生成部４０は、発振信号ＯＳＣＫに基づく入力信号と、基準信号入力端子ＴＲＦＣＫを介して入力される基準信号ＲＦＣＫとの位相比較を行う。

そして、第１のモードでは、発振信号生成回路１４０は、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとの位相比較を行う外部位相比較部２１０による位相比較の結果に基づく周波数制御データＤＦＣＱで発振信号ＯＳＣＫを生成する。第２のモードでは、発振信号生成回路１４０は、内部位相比較部４１による位相比較の結果に基づく周波数制御データＤＦＣＱで発振信号ＯＳＣＫを生成する。なお、図１、図２では、第１のモードでは外部周波数制御データ生成部２００により生成された周波数制御データＤＦＣＥがデジタルインターフェース部３０を介して処理部５０に入力され、第２のモードでは内部周波数制御データ生成部４０により生成された周波数制御データＤＦＣＡが処理部５０に入力される場合を例に説明したが、これに限定されない。例えば、第１のモードでは外部位相比較部２１０による位相比較の結果（位相誤差データ）がデジタルインターフェース部３０を介して処理部５０に入力され、処理部５０が位相比較の結果に対するフィルター処理（平滑化処理）を行って周波数制御データＤＦＣＥを生成してもよい。或いは、第２のモードでは内部位相比較部４１による位相比較の結果（位相誤差データ）が処理部５０に入力され、処理部５０が位相比較の結果に対するフィルター処理（平滑化処理）を行って周波数制御データＤＦＣＡを生成してもよい。

このようにすれば、例えばユーザーの所望の使い方に応じてモードを選択し、外部ＰＬＬによる発振周波数の制御と、内部ＰＬＬによる発振周波数の制御とを切り替えることが可能となる。例えば同期クロックの生成手法等においてノウハウがあるユーザーは、外部ＰＬＬを組み第１のモードで回路装置５００を使用することで、ノウハウを活かすことが可能である。一方、小型基地局等の安価に同期クロックを得たいユーザーは、第１のモードで回路装置５００を使用することで、低コストで同期クロックを得ることができる。

また後述するように、基準信号ＲＦＣＫが消失又は異常となったホールドオーバー状態では、ＰＬＬ回路が自走状態となる。このホールドオーバー状態を検出することで、例えば自走発振周波数をエージング補正し、ホールドオーバー状態においても高精度な発振周波数を得ること等が可能となる。このようなホールドオーバーの検出等においてノウハウがあるユーザーは、外部ＰＬＬを組み第１のモードで回路装置５００を使用することで、ノウハウを活かすことが可能である。なお、ここではホールドオーバーを例にとって説明しているが、本実施形態の回路装置５００は、ホールドオーバーの検出結果に基づく動作を行う構成に限定されない。即ち、外部ＰＬＬで動作する第１のモードと内部ＰＬＬで動作する第２のモードが設定できるように回路装置５００が構成されていればよい。

２．第２構成例
図３に、本実施形態の回路装置の第２構成例を示す。図３では図１、図２の構成に対して、基準信号検出回路４７が更に設けられている。また内部周波数制御データ生成部４０が検出回路４６（ロック検出回路、内部検出回路）を含む。なお、図３には外部周波数制御データ生成部２００が接続された回路装置５００を示すが、第１のモードで回路装置５００を用いる場合、外部周波数制御データ生成部２００は設けられていなくてもよい。

基準信号検出回路４７は、基準信号ＲＦＣＫが消失又は異常となったか否かを検出し、基準信号検出信号ＳＹＮＣＣＬＫ（第１検出信号）を処理部５０に出力する。基準信号ＲＦＣＫが存在する又は正常であると検出された場合、検出信号ＳＹＮＣＣＬＫはアクティブ（第１論理レベル。例えばハイレベル、「１」）になる。基準信号ＲＦＣＫが消失した又は異常となったことが検出された場合、検出信号ＳＹＮＣＣＬＫは非アクティブ（第２論理レベル。例えばローレベル、「０」）になる。

例えば、基準信号検出回路４７は、基準信号ＲＦＣＫのパルス（又は周波数）を監視して基準信号ＲＦＣＫが消失した又は異常となったか否かを検出する。例えば、基準信号ＲＦＣＫのパルス間隔をカウンター等により測定し、そのカウント値に基づいてパルスが所定期間入力されなかったと判断した場合に、基準信号ＲＦＣＫが消失又は異常となったと判定する。或いは、カウント値に基づいてパルスの入力間隔が所定範囲外の状態が所定期間続いたと判断した場合に、基準信号ＲＦＣＫが消失又は異常となったと判定する。

検出回路４６は、内部周波数制御データ生成部４０、処理部５０、発振信号生成回路１４０を含む内部ＰＬＬがロック状態（同期状態）であるか否かを検出し、ロック検出信号ＰＬＯＣＫＡ（第２検出信号）を処理部５０に出力する。ロック状態であることが検出された場合、ロック検出信号ＰＬＯＣＫＡはアクティブ（第１論理レベル。例えばハイレベル、「１」）になる。非ロック状態であることが検出された場合、ロック検出信号ＰＬＯＣＫＡは非アクティブ（第２論理レベル。例えばローレベル、「０」）になる。

例えば、検出回路４６には、発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相差の情報（例えば内部位相比較部４１（比較演算部）の出力）がロック状態判定用情報として入力される。そして、検出回路４６は、位相差が所定範囲内である状態が所定期間続いている（即ち、位相差が収束した）と判断した場合に、内部ＰＬＬ回路がロック状態であると判定する。

外部周波数制御データ生成部２００は、外部位相比較部２１０、検出回路２５０を含む。検出回路２５０は、外部周波数制御データ生成部２００、処理部５０、発振信号生成回路１４０を含む外部ＰＬＬがロック状態（同期状態）であるか否かを検出し、ロック検出信号ＰＬＯＣＫＥ（第３検出信号）を出力する。ロック検出信号ＰＬＯＣＫＥは、端子ＴＰＬＯＣＫＥを介して処理部５０に入力される。ロック状態であることが検出された場合、ロック検出信号ＰＬＯＣＫＥはアクティブ（第１論理レベル。例えばハイレベル、「１」）になる。非ロック状態であることが検出された場合、ロック検出信号ＰＬＯＣＫＥは非アクティブ（第２論理レベル。例えばローレベル、「０」）になる。

例えば、検出回路２５０（ロック検出回路、外部検出回路）には、発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相差の情報（例えば外部位相比較部２１０の出力）が入力される。そして、検出回路２５０は、位相差が所定範囲内である状態が所定期間続いている（即ち、位相差が収束した）と判断した場合に、外部ＰＬＬ回路がロック状態であると判定する。

第１のモードにおいて基準信号ＲＦＣＫが消失又は異常となった場合には、外部ＰＬＬのロック状態が解除される。また第２のモードにおいて基準信号ＲＦＣＫが消失又は異常となった場合には、内部ＰＬＬのロック状態が解除される。このようなホールドオーバー状態となった場合、発振回路１５０が自走状態となり、その自走状態での発振信号ＯＳＣＫが出力される。

処理部５０は、第１のモードでは信号ＳＹＮＣＣＬＫ及び信号ＰＬＯＣＫＥに基づいてホールドオーバー状態を検出し、第２のモードでは信号ＳＹＮＣＣＬＫ及び信号ＰＬＯＣＫＡに基づいてホールドオーバー状態を検出する。処理部５０は、ホールドオーバー状態を検出した場合、例えばエージング補正を行い、エージング補正後の周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。エージングは、振動子ＸＴＡＬの発振周波数が徐々に経年変化していくことである。即ち、周波数制御データＤＦＣＱ（及び温度）を仮に固定した場合に、時間と共に発振信号ＯＳＣＫの周波数が変化することである。ホールドオーバー状態が長く（例えば２４時間等）続く場合、この周波数変動を無視できなくなる。例えば、後述するＴＤＤ方式の通信等では高精度な時刻同期が要求されるが、エージングによる周波数変動により時刻同期が取れなくなる可能性がある。エージング補正では、この発振信号ＯＳＣＫの周波数を一定に保つように周波数制御データＤＦＣＱを変化させて、エージングによる発振周波数の変動をキャンセルする。このエージング補正の詳細については後述する。

図４に、基準信号検出回路４７と処理部５０の詳細な構成例を示す。処理部５０は、ホールドオーバー処理部５２、セレクター５５、エージング補正部５６を含む。

セレクター５５は、モード設定信号ＭＯＤＥが第１のモードに対応する信号である場合には周波数制御データＤＦＣＥを選択し、モード設定信号ＭＯＤＥが第２のモードに対応する信号である場合には周波数制御データＤＦＣＡを選択する。選択されたデータは周波数制御データＤＦＣＩとして出力される。この周波数制御データＤＦＣＩは、温度補償処理やカルマンフィルター処理、エージング補正処理等に用いられる。モード設定信号ＭＯＤＥは、例えば図１０のレジスター部３２に外部装置により設定される信号である。

基準信号検出回路４７には、基準信号ＲＦＣＫと発振信号ＯＳＣＫが入力され、基準信号ＲＦＣＫが消失又は異常となったか否かを発振信号ＯＳＣＫに基づいて検出し、信号ＳＹＮＣＣＬＫを出力する。例えば、発振信号ＯＳＣＫでカウンターを動作させ、そのカウンターにより基準信号ＲＦＣＫのパルス間隔（周波数）を測定し、そのパルス間隔に基づいて基準信号ＲＦＣＫが消失又は異常となったか否かを判断する。

ホールドオーバー処理部５２は、信号ＰＬＬＬＯＣＫ、ＳＹＮＣＣＬＫに基づいて検出信号ＨＯＬＤＯＶＥＲを出力する。信号ＨＯＬＤＯＶＥＲは、例えばエージング補正部５６に入力される。信号ＰＬＬＬＯＣＫは、外部ＰＬＬ又は内部ＰＬＬがロック状態であるか否かを示す信号であり、信号ＰＬＯＣＫＥと信号ＰＬＯＣＫＡとの論理和信号である。

図５は、ＰＬＬ（外部ＰＬＬ又は内部ＰＬＬ）及びホールドオーバー処理の状態遷移図である。

回路装置５００のリセットが解除されるとＰＬＬは初期状態となる。ＰＬＬが初期状態からロック状態となった場合、信号ＰＬＬＬＯＣＫ＝１（アクティブ）となる。またＰＬＬが初期状態から引き込み状態となった場合、信号ＰＬＬＬＯＣＫ＝０且つ信号ＳＹＮＣＣＬＫ＝１となる。ホールドオーバー処理部５２は、信号ＰＬＬＬＯＣＫ＝１又はＳＹＮＣＣＬＫ＝１の場合に信号ＨＯＬＤＯＶＥＲ＝０（非アクティブ）を出力する。

ＰＬＬがロック状態又は引き込み状態からホールドオーバー状態になった場合、信号ＰＬＬＬＯＣＫ＝０（非アクティブ）且つ信号ＳＹＮＣＣＬＫ＝０（非アクティブ）となる。この場合、ホールドオーバー処理部５２は信号ＨＯＬＤＯＶＥＲ＝１（アクティブ）を出力する。

ＰＬＬがホールドオーバー状態からロック状態となった場合、信号ＰＬＬＬＯＣＫ＝１となる。またＰＬＬがホールドオーバー状態から引き込み状態となった場合、信号ＰＬＬＬＯＣＫ＝０且つ信号ＳＹＮＣＣＬＫ＝１となる。ホールドオーバー処理部５２は、信号ＰＬＬＬＯＣＫ＝１又はＳＹＮＣＣＬＫ＝１の場合に信号ＨＯＬＤＯＶＥＲ＝０を出力する。

以上の実施形態によれば、第１のモードでは、処理部５０は、基準信号ＲＦＣＫの消失又は異常による外部位相比較部２１０（外部周波数制御データ生成部２００）のホールドオーバーである第１ホールドオーバーを、ホールドオーバー検出信号（ロック検出信号ＰＬＯＣＫＥ）が入力される入力端子ＴＰＬＯＣＫＥの電圧、又は、デジタルインターフェース部を介して入力されるホールドオーバー検出情報に基づいて判断する。第２のモードでは、処理部５０は、基準信号ＲＦＣＫの消失又は異常による内部位相比較部４１（内部周波数制御データ生成部４０）のホールドオーバーである第２ホールドオーバーを、基準信号入力端子ＴＲＦＣＫを介して入力される基準信号ＲＦＣＫに基づいて判断する。

これらの判断処理は、ホールドオーバー処理部５２が行う。ホールドオーバー処理部５２はステートマシーンの回路を有しており、このステートマシーンの状態遷移（図５）は、各種の信号や情報に基づいて実行される。そして、ホールドオーバーの検出信号が入力される入力端子の電圧や、デジタルインターフェース部３０を介して入力されるホールドオーバーの検出情報などに基づいて、ホールドオーバーの状態になったと判断されると、ステートマシーンの状態がホールドオーバーの状態（ＨＯＬＤＯＶＥＲ＝１）に遷移する。そしてホールドオーバー時の各種処理（エージング補正等）が実行される。

第１のモードにおけるホールドオーバー検出信号は、ロック検出信号ＰＬＯＣＫＥである。第１のモードでは、外部周波数制御データ生成部２００（外部位相比較部２１０）によりＰＬＬ回路が形成される。この場合には、信号ＰＬＯＣＫＥが入力される端子ＴＰＬＯＣＫＥの電圧に基づいて、ホールドオーバーの状態になった否かを判断できる。例えば外部装置（外部ＰＬＬ回路を制御する装置）は、外部ＰＬＬ回路がロック状態となっているか否かを通知する信号ＰＬＯＣＫＥを回路装置に出力する。そして例えば信号ＰＬＯＣＫＥにより、外部ＰＬＬ回路がロック状態になっていないと判断した場合（ＰＬＬＬＯＣＫ＝ＰＬＯＣＫＥ＝０）には、処理部５０はホールドオーバーの状態であると判断する。なお、信号ＰＬＯＣＫＥに加えて、基準信号ＲＦＣＫも用いて（例えば基準信号ＲＦＣＫに基づく信号ＳＹＮＣＣＬＫも用いて）、ホールドオーバーの状態になったか否かを判断してもよい。

また、第１のモードにおいて、デジタルインターフェース部３０を介して入力されるホールドオーバーの検出情報に基づいて、ホールドオーバーの状態になったか否かを判断してもよい。例えば外部ＰＬＬ回路を制御する外部装置（例えばマイクロコンピューター）は、外部ＰＬＬ回路がホールドオーバーの状態になったと判断した場合に、ホールドオーバーの検出情報を、デジタルインターフェース部３０を介してレジスター部３２のレジスター（通知レジスター）に設定する。処理部５０は、このレジスターに設定されたホールドオーバーの検出情報を読み出すことで、ホールドオーバーの状態になったか否かを判断する。このようにすればホールドオーバーの検出用の端子を新たに設ける必要がなくなり、回路装置の端子数の削減等を図れるようになる。

第２のモードでは、回路装置の内部に設けられた内部周波数制御データ生成部４０（内部位相比較部４１）によりＰＬＬ回路が形成される。この場合には、基準信号ＲＦＣＫが入力される端子ＴＲＦＣＫの電圧に基づいて、ホールドオーバーの状態になった否かを判断できる。例えば処理部５０は、端子ＴＲＦＣＫの電圧に基づいて、基準信号ＲＦＣＫが消失又は異常な状態になったことが検出された場合に、ホールドオーバーの状態になった否かを判断する。

また本実施形態では、回路装置５００は、内部位相比較部４１（内部周波数制御データ生成部４０）を含むＰＬＬ回路（内部ＰＬＬ）のロック状態を検出する検出回路４６を含む。処理部５０は、第２のモードにおいて、第２ホールドオーバー（内部位相比較部４１（内部周波数制御データ生成部４０）のホールドオーバー）を、基準信号入力端子ＴＲＦＣＫを介して入力される基準信号ＲＦＣＫと、検出回路４６からのＰＬＬロック検出信号ＰＬＯＣＫＡに基づいて判断する。

例えば図３で説明したように回路装置５００は基準信号検出回路４７を含み、基準信号検出回路４７は、基準信号ＲＦＣＫが消失又は異常となったか否かを判定して信号ＳＹＮＣＣＬＫを出力する。そして図４、図５で説明したように、処理部５０は、信号ＳＹＮＣＣＬＫとＰＬＬロック検出信号ＰＬＯＣＫＡ（＝ＰＬＬＬＯＣＫ）に基づいて内部位相比較部４１（内部周波数制御データ生成部４０）のホールドオーバーを判断する。このようにして、基準信号ＲＦＣＫとＰＬＬロック検出信号ＰＬＯＣＫＡに基づいて内部位相比較部４１（内部周波数制御データ生成部４０）のホールドオーバーを判断できる。

具体的には、処理部５０は、基準信号ＲＦＣＫが消失又は異常と判断され（ＳＹＮＣＣＬＫ＝０）、且つＰＬＬ回路がロック状態でない場合（ＰＬＯＣＫＡ＝ＰＬＬＬＯＣＫ＝０）に、第２ホールドオーバー（内部位相比較部４１（内部周波数制御データ生成部４０）のホールドオーバー）と判断する（ＨＯＬＤＯＶＥＲ＝１）。

ホールドオーバーとは、ＰＬＬ回路の基準信号ＲＦＣＫが消失又は異常となり、発振回路１５０が自走状態（基準信号ＲＦＣＫに対して非同期状態、非ロック状態）となることである。即ち、基準信号ＲＦＣＫが消失又は異常となり、且つＰＬＬ回路がロック状態でない場合を検出することで、ホールドオーバーか否かを判断できる。

ここで、自走状態とは、発振信号ＯＳＣＫと基準信号ＲＦＣＫの周波数差に対して位相比較による負帰還がかからない状態（周波数制御データが位相比較により制御されない状態）である。一方、ロック状態（同期状態）とは、発振信号ＯＳＣＫと基準信号ＲＦＣＫの周波数差に対して位相比較による負帰還がかかり、発振信号ＯＳＣＫと基準信号ＲＦＣＫの位相差が所定範囲内に保たれた状態である。なお、引き込み状態は、例えばホールドオーバーに含まれない。引き込み状態とは、発振信号ＯＳＣＫと基準信号ＲＦＣＫの周波数差に対して位相比較による負帰還がかかっているものの、ロック状態には至っていない過渡状態である。

また本実施形態では、処理部５０は、第１ホールドオーバー又は第２ホールドオーバーであるホールドオーバー（外部位相比較部２１０（外部周波数制御データ生成部２００）又は内部位相比較部４１（内部周波数制御データ生成部４０）のホールドオーバー）が検出された場合に、エージング補正された周波数制御データＤＦＣＱを生成して、発振信号生成回路１４０に出力する。

図６等で後述するように、振動子ＸＴＡＬの発振周波数はエージングにより徐々に経年変化していく。下式（１）、（２）で後述するように、発振回路１５０が自走発振するホールドオーバーでは、このエージングによる周波数変動で、公称発振周波数に対する周波数偏差が蓄積していく（経過時間Ｔ_１が長くなるにつれてホールドオーバー時間θ_ｔｏｔは２次関数的に長くなる）。本実施形態によれば、ホールドオーバーが検出された場合にエージング補正された周波数制御データＤＦＣＱが発振回路１５０に入力される。これにより、エージングによる周波数変動をキャンセルすることが可能となり、ホールドオーバーにおいて公称発振周波数に対する周波数偏差が蓄積することを抑制し、自走発振であっても高精度な発振周波数が得られる。

また本実施形態では、処理部５０は、ホールドオーバーが検出される前の期間において、周波数制御データの真値をカルマンフィルター処理により推定する。そして処理部５０は、ホールドオーバーが検出された場合に、ホールドオーバーの検出タイミングに対応するタイミングでの真値を保持し、その真値に基づいて所与の演算処理を行うことで、エージング補正された周波数制御データを生成して、発振信号生成回路１４０に出力する。

後述するように、本実施形態によればホールドオーバーの検出タイミングに対応するタイミングでの真値に基づいて、エージング補正が行われるため、エージング補正の精度を大幅に向上できる。

また本実施形態では、回路装置５００は、デジタルインターフェース部３０を含む。第１のモードでは、外部位相比較部２１０（外部周波数制御データ生成部２００）による位相比較の結果に基づく周波数制御データ（外部生成周波数制御データＤＦＣＥ）がデジタルインターフェース部３０に入力される。発振信号生成回路１４０は、デジタルインターフェース部３０に入力された周波数制御データ（外部生成周波数制御データＤＦＣＥ（＝ＤＦＣＩ））に基づいて発振信号ＯＳＣＫを生成する。

具体的には、図１０で後述するように、デジタルインターフェース部３０に入力された外部生成周波数制御データＤＦＣＥはレジスター部３２に書き込まれる。そして、図４で説明したように、処理部５０のセレクター５５が、外部生成周波数制御データＤＦＣＥと内部生成周波数制御データＤＦＣＡのうち第１のモードでは外部生成周波数制御データＤＦＣＥを周波数制御データＤＦＣＩとして選択する。処理部５０は、周波数制御データＤＦＣＩに信号処理を行って周波数制御データＤＦＣＱを出力し、発振信号生成回路１４０は、周波数制御データＤＦＣＱに基づいて発振信号ＯＳＣＫを生成する。このようにして、デジタルインターフェース部３０を介して入力された外部生成周波数制御データＤＦＣＥに基づいて発振信号ＯＳＣＫを生成できる。デジタルインターフェース部３０を用いることで、外部生成周波数制御データＤＦＣＥのビット数分の入力端子を新たに設ける必要がなくなり、回路装置の端子数の削減等を図れるようになる。

３．エージングによる発振周波数変動
ＯＣＸＯ、ＴＣＸＯ等の発振器では、エージングと呼ばれる経年変化により、発振周波数が変動する。そして、発振器の個体間における発振周波数のエージング変動の挙動には、発振器を構成する部品の性能、部品や発振器の実装状態、又は発振器の使用環境などの個体ばらつき（以下、素子ばらつきと称す）に起因した差がある。

図６のＡ１〜Ａ５は、出荷ロットが同じ又は異なる複数の発振器についてのエージング特性の測定結果の一例である。図６のＡ１〜Ａ５に示すようにエージング変動の態様には素子ばらつきに伴う差が存在する。

エージングによる発振周波数の変動の原因は、気密封止容器内で起こる振動子への粉塵の脱着や、何らかのアウトガスによる環境変化、或いは発振器に使用される接着剤の経年変化と言われている。

このようなエージングによる発振周波数の変動を抑えるための対策としては、出荷前に発振器を一定期間動作させるという初期エージングを実施して、発振周波数を初期変動させてから出荷する手法がある。しかしながら、高い周波数安定度が要求される用途では、このような初期エージングの対策だけでは不十分であり、エージングによる発振周波数の変動を補償するエージング補正が要望されている。

またその他には、発振器を、基地局の基準信号源として用いる場合には、いわゆるホールドオーバーの問題がある。例えば基地局では、ＧＰＳやネットワークからの基準信号に対して、ＰＬＬ回路を用いて発振器の発振信号（出力信号）を同期させることで、周波数変動を抑制している。しかしながら、ＧＰＳやネットワーク（インターネット）からの基準信号が消失又は異常となるホールドオーバーが発生すると、同期のための基準信号を得ることができなくなる。ＧＰＳを例にとれば、ＧＰＳアンテナの設置位置や設置方向により測位信号を受信できなかったり、妨害波により測位信号を正確に受信できなかったり、測位用衛星から測位信号が送信されなかった場合に、ホールドオーバーが発生し、基準信号を用いた同期処理を実行できなくなってしまう。

このようなホールドオーバーが発生すると、発振器の自走発振による発振信号が、基地局の基準信号源になる。従って、ホールドオーバーの発生タイミングから、ホールドオーバーからの復帰タイミング（解除タイミング）までのホールドオーバー期間において、発振器の自走発振による発振周波数の変動を抑えるというホールドオーバー性能が要求される。

しかしながら、上述のように発振器にはエージングによる発振周波数の無視することができないレベルの変動があるため、これが原因で、高いホールドオーバー性能を実現するのが難しいという課題がある。例えば２４時間等のホールドオーバー期間において、許容される周波数偏差（Δｆ／ｆ）が規定されている場合に、エージングによる発振周波数の大きな変動があると、この許容周波数偏差の規定を満たせなくなるおそれがある。

例えば基地局と通信端末との通信方式としては、ＦＤＤ（Frequency Division Duplex）や、ＴＤＤ（Time Division Duplex）などの種々の方式が提案されている。そしてＴＤＤ方式では、上がりと下りで同じ周波数を用いて時分割でデータが送受信され、各機器に割り当てられたタイムスロットの間にはガードタイムが設定されている。このため、適正な通信を実現するためには、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。即ち、携帯電話、地上波デジタル放送等において広範囲なエリアでの無線通信システムを提供するためには、複数の基地局を設ける必要があり、これらの基地局間において計時時刻がずれてしまうと、適正な通信を実現できなくなる。ところが、ＧＰＳやネットワークからの基準信号が消失又は異常となるホールドオーバーが発生した場合には、基準信号が無い状態で発振器側が絶対時刻を計時する必要があり、この計時時刻がずれてしまうと、通信が破綻してしまう。このため、基地局等に用いられる発振器には、ホールドオーバー期間においても、非常に高い周波数安定度が要求される。従って、エージングによる周波数変動を補償するエージング補正に対しても、高精度の補正が要求される。

図７は、ホールドオーバー時におけるエージング補正について説明する図である。周波数制御データ生成部４５は、第１のモードでは外部周波数制御データ生成部２００であり、第２のモードでは内部周波数制御データ生成部４０である。

周波数制御データ生成部４５は、発振信号に基づく入力信号（入力クロック信号）と、ＧＰＳ又はネットワークからの基準信号（基準クロック信号）との位相比較（比較演算）を行って、周波数制御データを生成する。セレクター４８は、通常動作時には、周波数制御データ生成部４５からの周波数制御データを、発振信号生成回路１４０に出力する。発振信号生成回路１４０のＤ／Ａ変換部８０は、この周波数制御データを周波数制御電圧に変換して発振回路１５０に出力する。発振回路１５０は、この周波数制御電圧に対応する発振周波数で振動子ＸＴＡＬを振動させて、発振信号を生成する。周波数制御データ生成部４５と発振信号生成回路１４０とにより、ＰＬＬ回路のループが形成され、発振信号に基づく入力信号と基準信号とを同期させることが可能になる。

基準信号検出回路４７は、基準信号の検出動作を行って、基準信号が消失又は異常となるホールドオーバーを検出する。ホールドオーバーが検出されると、エージング補正部５６は、レジスター４９に保持された周波数制御データに対して、エージングによる周波数変動を補償するためのエージング補正を行う。そして発振信号生成回路１４０は、このエージング補正された周波数制御データに対応する発振周波数で、振動子ＸＴＡＬを発振させて、発振信号を生成する。これにより自走発振での発振信号を、基地局等の電子機器の基準信号源として供給できるようになる。

図８のＢ１は、ホールドオーバーが発生した場合における理想的な発振周波数のエージングの特性を示している。一方、Ｂ２（点線）は、エージングにより発振周波数が変動する特性を示している。Ｂ３が、エージングによる発振周波数の変動幅である。また図９のＢ４は、ホールドオーバーが発生した場合におけるＢ１の特性に近づけるための周波数制御電圧の推移を示している。一方、Ｂ５（点線）は、基準信号消失又は異常が発生した時点から周波数電圧制御が一定である状態を示している。

図８のＢ２に示す特性を、Ｂ１に示すような理想的な特性に近づける補正をするために、エージング補正が行われる。例えばエージング補正により、図９のＢ４に示すように周波数制御電圧を変化させれば、図８のＢ２に示す特性をＢ１に示す理想的な特性に近づける補正ができ、例えば補正精度を上げて行けばＢ２に示す特性をＢ１に示す理想的な特性へと補正できる。一方、図９のＢ５に示すようにエージング補正を行わなかった場合には、図８のＢ２に示すようにホールドオーバー期間において発振周波数が変動してしまい、例えばホールドオーバー性能に対する要求仕様が図８に示すＢ１であれば、その要求を満たすことができなくなる。

例えばホールドオーバー期間における発振周波数の変動に基づく時間のずれ量（総量）を表すホールドオーバー時間θ_ｔｏｔは、下式（１）のように表すことができる。

ここでＴ_１はホールドオーバーによるエージングの経過時間を表す。ｆ_０は公称発振周波数であり、Δｆ／ｆ_０は周波数偏差である。上式（１）において、Ｔ_１×ｆ_０は総クロック数を表し、（Δｆ／ｆ_０）×（１／ｆ_０）は１クロックでのタイミングのずれ量を表す。そしてホールドオーバー時間θ_ｔｏｔと経過時間Ｔ_１を用いて、周波数偏差Δｆ／ｆ_０は上式（２）のように表すことができる。

周波数偏差Δｆ／ｆ_０は、経過時間に対して１次関数的に一定の傾きで変化するものと想定している。この場合に、経過時間Ｔ_１が長くなるにつれてホールドオーバー時間θ_ｔｏｔは２次関数的に長くなる。

例えばＴＤＤ方式の場合には、ガードタイムが設定されたタイムスロットが重なってしまうのを防止するために、ホールドオーバー時間は例えばθ_ｔｏｔ＜１．５μｓであることが要求される。従って、上式（２）から明らかなように、発振器に許容される周波数偏差Δｆ／ｆ_０としては、非常に小さな値が要求されることになる。特に、この許容周波数偏差は、経過時間Ｔ_１が長くなるほど、小さな値が要求される。例えばホールドオーバーの発生タイミングから、メインテナンス作業によるホールドオーバーからの復帰タイミングまでの時間として想定される時間が、例えばＴ_１＝２４時間である場合には、許容周波数偏差として非常に小さな値が要求されることになってしまう。そして、周波数偏差Δｆ／ｆ_０には、例えば温度依存の周波数偏差と、エージングによる周波数偏差が含まれるため、上記要求を満たすためには、非常に高精度なエージング補正が必要になる。

４．回路装置の詳細構成
図１０に本実施形態の回路装置の詳細な構成例を示す。図１０では図１、図２の構成に対して、温度センサー１０、Ａ／Ｄ変換部２０、レジスター部３２、記憶部３４が更に設けられている。なお回路装置の構成は図１０の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば温度センサー１０として回路装置の外部に設けられた温度センサーを用いてもよい。

温度センサー１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。温度センサー１０の具体的な構成例については後述する。

Ａ／Ｄ変換部２０は、温度センサー１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換部２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式はこのような方式には限定されず、種々の方式（計数型、並列比較型又は直並列型等）を採用できる。

レジスター部３２は、ステータスレジスター、コマンドレジスター、データレジスターなどの複数のレジスターで構成される回路である。回路装置の外部装置は、デジタルインターフェース部３０を介してレジスター部３２の各レジスターにアクセスする。そして外部装置は、レジスター部３２のレジスターを用いて、回路装置のステータスを確認したり、回路装置に対してコマンドを発行したり、回路装置に対してデータを転送したり、回路装置からデータを読み出すことなどが可能になる。

記憶部３４は、回路装置の各種の処理や動作に必要な各種の情報を記憶するものである。この記憶部３４は、例えば不揮発性メモリーにより実現できる。不揮発性メモリーとしては、例えばＥＥＰＲＯＭなどを用いることができる。ＥＥＰＲＯＭとしては例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリーなどを用いることができる。或いはＥＥＰＲＯＭとして、フローティングゲート型などの他のタイプのメモリーを用いてもよい。なお記憶部３４は、電源が非供給でも情報を保持して記憶できるものであればよく、例えばヒューズ回路等により実現することも可能である。

処理部５０は、カルマンフィルター部５４（カルマンフィルター処理の回路又はプログラムモジュール）、エージング補正部５６（エージング補正処理の回路又はプログラムモジュール）、ホールドオーバー処理部５２（ホールドオーバー処理の回路又はプログラムモジュール）、温度補償部５８（温度補償処理の回路又はプログラムモジュール）を有する。ホールドオーバー処理部５２は、ホールドオーバーに関する種々の処理を行う。温度補償部５８（処理部５０）は、Ａ／Ｄ変換部２０からの温度検出データＤＴＤに基づいて発振周波数の温度補償処理を行う。具体的には温度補償部５８は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合に発振周波数の変動を小さくするための温度補償処理を行う。

基準信号ＲＦＣＫは、回路装置の外部接続端子である端子ＴＲＦＣＫ（パッド）を介して回路装置に入力される。外部ＰＬＬ回路がロック状態となっているか否かを通知する信号ＰＬＯＣＫＥは、回路装置の外部接続端子である端子ＴＰＬＯＣＫＥ（パッド）を介して回路装置に入力される。

そして記憶部３４は、カルマンフィルター処理のシステムノイズの設定用のシステムノイズ定数（Ｖ）と、カルマンフィルター処理の観測ノイズの設定用の観測ノイズ定数（Ｗ）を記憶する。例えば製品（発振器等）の製造、出荷時において、発振周波数等の各種の情報をモニターするための測定（検査）が行われる。そしてこの測定結果に基づいて、システムノイズ定数や観測ノイズ定数が決定されて、例えば不揮発性メモリー等により実現される記憶部３４に書き込まれる。このようにすれば、素子ばらつきによる悪影響を低減したシステムノイズ定数や観測ノイズ定数の設定が可能になる。

内部周波数制御データ生成部４０（広義には位相比較部）は、内部位相比較部４１（比較演算部）、デジタルフィルター部４４を含む。内部位相比較部４１は、入力信号である発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相比較（比較演算）を行う回路であり、カウンター４２、ＴＤＣ４３（時間デジタル変換器）を含む。

カウンター４２は、基準信号ＲＦＣＫの基準周波数（例えば１Ｈｚ）を、発振信号ＯＳＣＫの発振周波数で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣ４３は、当該除算結果の小数部に相当するデジタルデータを生成する。ＴＤＣ４３は、例えば、複数の遅延素子と、複数の遅延素子が出力する複数の遅延クロック信号を、基準信号ＲＦＣＫのエッジ（Ｈｉｇｈ）タイミングでラッチする複数のラッチ回路と、複数のラッチ回路の出力信号のコーディングを行うことで、除算結果の小数部に相当するデジタルデータを生成する回路を含む。そして内部位相比較部４１は、カウンター４２からの整数部に相当するデジタルデータと、ＴＤＣ４３からの小数部に相当するデジタルデータを加算し、設定周波数との位相誤差を検出する。そしてデジタルフィルター部４４が位相誤差の平滑化処理を行うことで、周波数制御データＤＦＣＡが生成される。例えば発振信号ＯＳＣＫの周波数をＦＯＳ、基準信号ＲＦＣＫの周波数をＦＲＦ、設定周波数に対応する分周数（分周比）をＦＣＷとした場合に、ＦＯＳ＝ＦＣＷ×ＦＲＦの関係が成り立つように、周波数制御データＤＦＣＡが生成される。或いはカウンター４２は、発振信号ＯＳＣＫのクロック数をカウントしてもよい。即ちカウンター４２は、発振信号ＯＳＣＫに基づく入力信号でカウント動作を行う。そして内部位相比較部４１は、基準信号ＲＦＣＫのｎ周期（ｎは２以上に設定可能な整数）におけるカウンター４２のカウント値と、カウント値の期待値（ｎ×ＦＣＷ）とを整数で比較してもよい。例えば期待値とカウンター４２のカウント値との差分が、位相誤差データとして内部位相比較部４１から出力される。

なお内部周波数制御データ生成部４０の構成は図１０に示す構成に限定されず、種々の変形実施が可能である。例えば内部位相比較部４１をアナログ回路の位相比較器で構成したり、デジタルフィルター部４４をアナログ回路のフィルター部（ループフィルター）とＡ／Ｄ変換器とで構成してもよい。またデジタルフィルター部４４の処理（位相誤差データの平滑化処理）を処理部５０が行ってもよい。例えば処理部５０が、他の処理（ホールドオーバー処理、カルマンフィルター処理等）と時分割にデジタルフィルター部４４の処理を行う。例えば内部位相比較部４１の位相比較結果（位相誤差データ）に対するフィルター処理（平滑化処理）を処理部５０が行う。

ここで、外部周波数制御データ生成部２００についても、内部周波数制御データ生成部４０と同様の構成を採用することが可能である。即ち、発振信号ＯＳＣＫと基準信号ＲＦＣＫとの位相比較（比較演算）を行う外部位相比較部２１０と、位相誤差の平滑化処理を行うデジタルフィルター部とを含むことができる。或いは、アナログ回路の位相比較器と、アナログ回路のフィルター部（ループフィルター）とＡ／Ｄ変換器とを含むことができる。またデジタルフィルター部の処理を処理部５０が行ってもよい。例えば外部位相比較部２１０の位相比較結果（位相誤差データ）に対するフィルター処理（平滑化処理）を処理部５０が行う。

このように本実施形態では、処理部５０（プロセッサー）は、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとの位相比較結果に基づく周波数制御データＤＦＣＩに対する信号処理を行う。即ち処理部５０は、内部位相比較部４１又は外部位相比較部２１０での位相比較結果に基づく周波数制御データＤＦＣＩに対して信号処理を行う。例えば処理部５０には周波数制御データＤＦＣＩが入力される。周波数制御データＤＦＣＩは、第１のモードでは、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとを比較して周波数制御データＤＦＣＥを生成する外部周波数制御データ生成部２００からの周波数制御データＤＦＣＥである。第２のモードでは、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとを比較して周波数制御データＤＦＣＡを生成する内部周波数制御データ生成部４０からの周波数制御データＤＦＣＡである。或いは、処理部５０は、内部位相比較部４１の位相比較結果が入力されて、位相比較結果に対するフィルター処理（デジタルフィルター部４４の処理）を行ってもよい。或いは、処理部５０は、外部位相比較部２１０の位相比較結果が入力されて、位相比較結果に対するフィルター処理（デジタルフィルター部の処理）を行ってもよい。そして処理部５０（プロセッサー）は、基準信号ＲＦＣＫの消失又は異常によるホールドオーバーが検出される前の期間において、周波数制御データＤＦＣＩの観測値に対する真値を、カルマンフィルター処理により推定する処理を行う。この真値は、カルマンフィルター処理により推定された真値であり、本当の真の値であるとは限らない。カルマンフィルター処理はカルマンフィルター部５４により実行される。またホールドオーバーの検出による制御処理は、ホールドオーバー処理部５２により実行される。

そして処理部５０は、ホールドオーバーが検出された場合に、ホールドオーバーの検出タイミングに対応するタイミングでの真値を保持する。この真値を保持するタイミングは、ホールドオーバーの検出タイミングそのものであってもよいし、当該タイミングの前のタイミング等であってもよい。そして処理部５０は、保持された真値に基づく演算処理を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。生成された周波数制御データＤＦＣＱは、発振信号生成回路１４０に出力される。このエージング補正された周波数制御データＤＦＣＱの生成処理は、エージング補正部５６により実行される。

例えば通常動作期間において、処理部５０は、周波数制御データＤＦＣＩ（ＤＦＣＥ又はＤＦＣＡ）に対して、例えば温度補償処理等の信号処理を行い、信号処理後の周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。発振信号生成回路１４０は、処理部５０からの周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成して、内部周波数制御データ生成部４０（内部位相比較部４１）又は外部周波数制御データ生成部２００（外部位相比較部２１０）に出力する。これにより、第１のモードでは外部周波数制御データ生成部２００（外部位相比較部２１０）、発振信号生成回路１４０等によるＰＬＬ回路のループが形成され、第２のモードでは内部周波数制御データ生成部４０（内部位相比較部４１）、発振信号生成回路１４０等によるＰＬＬ回路のループが形成され、基準信号ＲＦＣＫに位相同期した正確な発振信号ＯＳＣＫを生成できるようになる。

そして本実施形態では、ホールドオーバーが検出される前の通常動作期間においても、処理部５０のカルマンフィルター部５４が動作し、周波数制御データＤＦＣＩに対するカルマンフィルター処理を実行している。即ち、周波数制御データＤＦＣＩの観測値に対する真値を、カルマンフィルター処理により推定する処理を行っている。

ホールドオーバーが検出されると、ホールドオーバーの検出タイミングに対応するタイミングでの真値が、処理部５０において保持される。具体的にはエージング補正部５６が、この真値を保持する。そしてエージング補正部５６が、保持された真値に基づく演算処理を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。

このようにすれば、ホールドオーバーの検出タイミングに対応するタイミングでの真値に基づいて、エージング補正が行われるため、エージング補正の精度を大幅に向上できる。即ち、観測ノイズやシステムノイズの影響を考慮したエージング補正を実現できるようになる。

なお、基準信号ＲＦＣＫの消失状態や異常状態が解消されると、ホールドオーバーの状態が解除されて、ホールドオーバーから復帰する。この場合には、回路装置の動作は通常動作に復帰する。そして発振信号生成回路１４０は、処理部５０がエージング補正を行うことで生成した周波数制御データＤＦＣＱに代えて、位相比較結果に基づく周波数制御データＤＦＣＱに基づいて、発振信号ＯＳＣＫを生成する。例えば外部周波数制御データ生成部２００（外部位相比較部２１０）又は内部周波数制御データ生成部４０（内部位相比較部４１）から処理部５０を介して入力された周波数制御データＤＦＣＱ（温度補償処理等の信号処理後の周波数制御データ）に基づいて、発振信号ＯＳＣＫを生成する。

また処理部５０は、保持された真値に対して補正値を加算する演算処理（エージングによる周波数変化を補償する演算処理）を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。例えばホールドオーバーの検出タイミングに対応するタイミングでの真値に対して、エージングレート（エージングの勾配、エージング係数）に対応する補正値（エージングレートによる周波数変化をキャンセルする補正値）を、所定タイミング毎に順次に加算することで、エージング補正された周波数制御データＤＦＣＱを生成する。

例えばタイムステップｋでの補正値をＤ（ｋ）とし、タイムステップｋでのエージング補正された周波数制御データをＡＣ（ｋ）とする。この場合に処理部５０は、タイムステップｋ＋１でのエージング補正された周波数制御データＡＣ（ｋ＋１）を、ＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ（ｋ）により求める。処理部５０は、このような各タイムステップの補正値Ｄ（ｋ）の加算処理を、ホールドオーバーからの復帰タイミング（解除タイミング）まで行う。

また処理部５０は、真値に対してフィルター処理後の補正値を加算する演算処理を行う。例えば、補正値Ｄ（ｋ）に対して、ローパスフィルター処理等のフィルター処理を行い、フィルター処理後の補正値Ｄ’（ｋ）を真値に対して順次に加算する演算処理を行う。具体的にはＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ’（ｋ）の演算処理を行う。

また処理部５０は、補正値を、カルマンフィルター処理における観測残差に基づき求める。例えば処理部５０は、ホールドオーバーが検出される前の期間において、観測残差に基づいて、エージング補正の補正値を推定する処理を行う。例えば観測残差をｅｋとした場合に、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋの処理を行うことで、補正値Ｄ（ｋ）を推定する。ここでＥは例えば定数であるが、定数Ｅの代わりにカルマンゲインを用いてもよい。そして、ホールドオーバーの検出タイミングに対応するタイミングでの補正値を保持し、保持された補正値を真値に加算する演算処理を行うことで、エージング補正された周波数制御データＤＦＣＱを生成する。

５．カルマンフィルター処理を用いたエージング補正
本実施形態では、カルマンフィルター処理を用いたエージング補正手法を採用している。以下、この手法について説明する。

図１１は、エージングによる発振周波数の変動の測定結果の例を示す図である。横軸は経過時間（エージング時間）であり、縦軸は発振周波数の周波数偏差（Δｆ／ｆ_０）である。図１１のＣ１に示すように観測値である測定値には、システムノイズや観測ノイズに起因する大きなばらつきが存在する。このばらつきには、環境温度に起因するばらつきも含まれる。

このように測定値に大きなばらつきがある状況において、真値を正しく求めるために、本実施形態では、カルマンフィルター処理（例えば線形カルマンフィルター処理）による状態推定を行う。

図１２は、時系列の状態空間モデルを示すものであり、このモデルの離散時間状態方程式は、下式（３）、（４）の状態方程式、観測方程式により与えられる。

ｘ（ｋ）は時刻ｋにおける状態であり、ｙ（ｋ）は観測値である。ｖ（ｋ）はシステムノイズであり、ｗ（ｋ）は観測ノイズであり、Ａはシステム行列である。ｘ（ｋ）が発振周波数（周波数制御データ）である場合に、Ａは例えばエージングレート（エージング係数）に相当する。エージングレートは経過期間に対する発振周波数の変化率を表すものである。

例えば図１１のＣ２に示すタイミングでホールドオーバーが発生したとする。この場合に、基準信号ＲＦＣＫが途絶えたＣ２の時点での真の状態ｘ（ｋ）と、図１１のＣ３に示す傾きに相当するエージングレート（Ａ）とに基づいて、エージング補正を実行する。具体的には、Ｃ２の時点での発振周波数（周波数制御データ）の真値ｘ（ｋ）を、Ｃ３に示すエージングレートによる周波数変化を小さくするための補償（補正）として、例えば当該周波数変化をキャンセル（相殺）する補正値で、順次に変化させるエージング補正を行う。即ち図８のＢ２に示すようなエージングレートでの周波数変化をキャンセルして、Ｂ１に示すような理想的な特性になるような補正値で、真値ｘ（ｋ）を変化させる。このようにすれば、例えばホールドオーバーの期間が２４時間であった場合に、２４時間経過後における発振周波数の変動である図１１のＦＤＶを、エージング補正により補償できるようになる。

ここで図１１のＣ１に示す発振周波数（周波数偏差）の変動には、温度変動に起因するものと、エージングに起因するものが含まれる。そこで本実施形態では、例えば恒温槽を有するオーブン構造の発振器（ＯＣＸＯ）を採用することで、温度変動に起因する発振周波数の変動を最小限に抑える。また図１０の温度センサー１０等を用いて、温度変動に起因する発振周波数の変動を低減する温度補償処理を実行する。

そしてＰＬＬ回路（内部ＰＬＬ回路、外部ＰＬＬ回路）が基準信号ＲＦＣＫに同期している期間（通常動作期間）において、周波数制御データをモニターし、誤差（システムノイズ、観測ノイズ）を除去した真値を求めて、レジスターに保持しておく。そして、基準信号ＲＦＣＫの消失又は異常によりＰＬＬ回路のロックが外れた場合に、ロックが外れた時点において保持されている真値（周波数制御データの観測値に対する真値）に基づいて、エージング補正を実行する。例えば、保持された周波数制御データの真値に対して、図１１のＣ３の傾きであるエージングレートによる周波数変化を小さくするための補償として、例えば当該周波数変化をキャンセルする補正値を、順次に加算する処理を行うことで、ホールドオーバー期間の自走発振時における周波数制御データＤＦＣＱを生成して、振動子ＸＴＡＬを発振させる。このようにすれば、ホールドオーバーの突入時点での真値を、最小誤差で求めて、エージング補正を実行できるため、エージング変動による悪影響を最小限に抑えたホールドオーバー性能を実現できるようになる。

６．処理部の構成
図１３に処理部５０の詳細な構成例を示す。図１３に示すように処理部５０は、カルマンフィルター部５４、エージング補正部５６、温度補償部５８、セレクター６２、６３、加算器６５を含む。

カルマンフィルター部５４は、環境変動成分が除去された周波数制御データＤＦＣＩ（ＤＦＣＥ又はＤＦＣＡ）が入力され、カルマンフィルター処理を実行する。そして、カルマンフィルター処理により推定された真値に相当する事後推定値ｘ^{^}（ｋ）を出力する。なお本明細書では、推定値であることを表すハットの記号「^」を、適宜、２文字に並べて記載する。

カルマンフィルター処理とは、観測値及びシステムの状態を表す変数にノイズ（誤差）が含まれると仮定し、過去から現在までに取得した観測値を用いてシステムの最適な状態を推定する処理である。具体的には、観測更新（観測過程）と時間更新（予測過程）を繰り返し行って状態を推定する。観測更新は、観測値と時間更新の結果を用いてカルマンゲイン、推定値、誤差共分散を更新する過程である。時間更新は、観測更新の結果を用いて、次の時刻での推定値、誤差共分散を予測する過程である。なお本実施形態では線形カルマンフィルター処理を用いた手法を主に説明するが、拡張カルマンフィルター処理を採用することも可能である。本実施形態のカルマンフィルター処理の詳細については後述する。

エージング補正部５６は、カルマンフィルター部５４から事後推定値ｘ^{^}（ｋ）と補正値Ｄ’（ｋ）が入力される。そして、周波数制御データの真値に相当する事後推定値ｘ^{^}（ｋ）に対して、補正値Ｄ’（ｋ）を加算する演算処理を行うことで、エージング補正された周波数制御データであるＡＣ（ｋ）を生成する。ここでＤ’（ｋ）は、フィルター処理後（ローパスフィルター処理後）の補正値Ｄ（ｋ）である。即ち、タイムステップｋ（時刻ｋ）での補正値（フィルター処理後の補正値）をＤ’（ｋ）とし、タイムステップｋでのエージング補正された周波数制御データをＡＣ（ｋ）とした場合に、エージング補正部５６は、タイムステップｋ＋１（時刻ｋ＋１）でのエージング補正された周波数制御データＡＣ（ｋ＋１）を、ＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ’（ｋ）により求める。

温度補償部５８は、温度検出データＤＴＤが入力されて、温度補償処理を行い、温度変動に対して発振周波数を一定に保つための温度補償データＴＣＯＤＥ（温度補償コード）を生成する。

発振周波数の温度特性は製品のサンプルごとに大きくばらつく。このため、製品（発振器）の製造、出荷時の検査工程において、発振周波数の温度特性や、周囲温度に対応する温度検出データの変化特性を測定する。そして測定結果に基づいて、下式（５）の多項式（近似関数）の係数Ａ_０〜Ａ_５を求め、求めた係数Ａ_０〜Ａ_５の情報を、図１０の記憶部３４（不揮発性メモリー）に書き込んで記憶させる。

上式（５）において、Ｘは、Ａ／Ｄ変換部２０により得られた温度検出データＤＴＤ（Ａ／Ｄ変換値）に相当する。周囲温度の変化に対する温度検出データＤＴＤの変化も測定されているため、上式（５）の多項式で表される近似関数により、周囲温度と発振周波数とを対応づけることができる。温度補償部５８は、記憶部３４から係数Ａ_０〜Ａ_５の情報を読み出し、この係数Ａ_０〜Ａ_５と、温度検出データＤＴＤ（＝Ｘ）とに基づいて、上式（５）の演算処理を行って、温度補償データＴＣＯＤＥ（温度補償コード）を生成する。これにより、周囲温度の変化に対して発振周波数を一定に保つための温度補償処理を実現できる。

セレクター６２、６３は、セレクト端子Ｓの入力信号の論理レベルが「１」（アクティブ）である場合に、「１」側の端子の入力信号を選択して、出力信号として出力する。またセレクト端子Ｓの入力信号の論理レベルが「０」（非アクティブ）である場合に、「０」側の端子の入力信号を選択して、出力信号として出力する。

信号ＫＦＥＮはカルマンフィルター処理のイネーブル信号である。カルマンフィルター部５４は、信号ＫＦＥＮが論理レベル「１」（以下、単に「１」と記載）である場合にカルマンフィルター処理を実行する。信号ＰＬＬＬＯＣＫはＰＬＬ回路がロック状態である場合に「１」になる信号である。信号ＨＯＬＤＯＶＥＲはホールドオーバーが検出されたホールドオーバー期間において「１」になる信号である。

信号ＴＣＥＮは、温度補償処理のイネーブル信号である。以下では信号ＴＣＥＮが「１」であり、セレクター６３が「１」側の入力信号を選択する場合を主に例にとり説明を行う。また信号ＫＦＥＮも「１」であるとする。

通常動作期間では、信号ＨＯＬＤＯＶＥＲが論理レベル「０」（以下、単に「０」と記載）になるため、セレクター６２が「０」端子側の周波数制御データＤＦＣＩを選択する。そして、この周波数制御データＤＦＣＩに対して、加算器６５により温度補償データＴＣＯＤＥが加算され、温度補償処理後の周波数制御データＤＦＣＱが、後段の発振信号生成回路１４０に出力される。

一方、ホールドオーバー期間では、信号ＨＯＬＤＯＶＥＲが「１」なり、セレクター６２が「１」端子側のＡＣ（ｋ）を選択する。ＡＣ（ｋ）はエージング補正された周波数制御データである。

図１４はカルマンフィルター部５４の動作を説明する真理値表である。信号ＰＬＬＬＯＣＫ、ＫＦＥＮが共に「１」である場合には、カルマンフィルター部５４は真値推定処理（カルマンフィルター処理）を実行する。即ち、通常動作期間においてＰＬＬ回路（内部又は外部のＰＬＬ回路）がロック状態である場合に、観測値である周波数制御データＤＦＣＩの真値推定処理を行い続ける。

そしてホールドオーバーの状態になってＰＬＬ回路のロックが外れ、信号ＰＬＬＬＯＣＫが「０」になった場合には、カルマンフィルター部５４は前回の出力状態を保持する。例えば図１３において、周波数制御データＤＦＣＩの真値として推定される事後推定値ｘ^{^}（ｋ）や、エージング補正の補正値Ｄ’（ｋ）として、ホールドオーバーの検出タイミング（ＰＬＬ回路のロックが外れたタイミング）での値を、保持して出力し続ける。

エージング補正部５６は、ホールドオーバー期間において、カルマンフィルター部５４からの事後推定値ｘ^{^}（ｋ）、補正値Ｄ’（ｋ）を用いてエージング補正を行う。具体的にはホールドオーバーの検出タイミングにおける事後推定値ｘ^{^}（ｋ）、補正値Ｄ’（ｋ）を保持して、エージング補正を行う。

また図１３では、カルマンフィルター部５４には、温度変動成分（広義には環境変動成分）とエージング変動成分のうち、温度変動成分が除去された周波数制御データＤＦＣＩが入力される。カルマンフィルター部５４は、温度変動成分（環境変動成分）が除かれた周波数制御データＤＦＣＩに対してカルマンフィルター処理を行って、周波数制御データＤＦＣＩについての真値を推定する。即ち、事後推定値ｘ^{^}（ｋ）を求める。そしてエージング補正部５６は、推定された真値である事後推定値ｘ^{^}（ｋ）に基づいて、エージング補正を行う。より具体的には、カルマンフィルター部５４からの事後推定値ｘ^{^}（ｋ）と補正値Ｄ’（ｋ）に基づいて、エージング補正された周波数制御データＡＣ（ｋ）を求める。そしてエージング補正された周波数制御データであるＡＣ（ｋ）は、セレクター６２を介して、加算器６５に入力され、加算器６５がＡＣ（ｋ）に対して、温度補償データＴＣＯＤＥ（環境変動成分の補償用データ）を加算する処理を行う。

例えば図１５の模式図に示すように、温度が変動すると、Ｅ１に示すように周波数制御データもそれに応じて変動してしまう。従って、Ｅ１のように温度変動に伴い変動する周波数制御データを用いて、カルマンフィルター処理を行ってしまうと、ホールドオーバー検出タイミングでの真値にも揺らぎが生じてしまう。

そこで本実施形態では、温度変動成分が除去された周波数制御データを取得して、カルマンフィルター部５４に入力する。即ち、温度変動成分（環境変動成分）とエージング変動成分のうち、温度変動成分が除かれた周波数制御データを、カルマンフィルター部５４に入力する。つまり、図１５のＥ２に示すような周波数制御データを入力する。Ｅ２の周波数制御データは、温度変動成分が除かれており、エージング変動成分が残存した周波数制御データになっている。

カルマンフィルター部５４は、このように温度変動成分が除去されて、エージング変動成分が残存した周波数制御データＤＦＣＩに対して、カルマンフィルター処理を行うことで、真値として推定される事後推定値ｘ^{^}（ｋ）や、エージング補正の補正値Ｄ’（ｋ）を求める。そして、ホールドオーバーの検出タイミングで推定された真値である事後推定値ｘ^{^}（ｋ）や、補正値Ｄ’（ｋ）がエージング補正部５６に保持されて、エージング補正が実行される。

例えば加算器６５により温度補償データＴＣＯＤＥを加算する処理を行うことで、周波数制御データＤＦＣＱは温度補償された周波数制御データになる。従って、周波数制御データＤＦＣＱが入力された発振信号生成回路１４０は、温度補償された発振周波数の発振信号ＯＳＣＫを出力することになる。従って、この発振信号生成回路１４０と共にＰＬＬ回路を構成する内部周波数制御データ生成部４０又は外部周波数制御データ生成部２００は、図１５のＥ２に示すように温度変動成分が除去された周波数制御データＤＦＣＩを、処理部５０に供給することになる。そして、この温度変動成分が除去された周波数制御データＤＦＣＩには、図１５のＥ２に示すように、経過時間と共に変化するエージング変動成分が残存している。従って、処理部５０のカルマンフィルター部５４が、このエージング変動成分が残存する周波数制御データＤＦＣＩに対するカルマンフィルター処理を行い、エージング補正部５６が、カルマンフィルター処理の結果に基づいてエージング補正を行えば、高精度のエージング補正を実現できるようになる。

なお図１３の変形例として、加算器６５での温度補償データＴＣＯＤＥの加算処理を行わずに、周波数制御データＤＦＣＩの温度変動成分（環境変動成分）を除去するための演算処理を行って、演算処理後の周波数制御データＤＦＣＩをカルマンフィルター部５４に入力するようにしてもよい。例えば図１３の加算器６５及びセレクター６３の構成を省略して、カルマンフィルター部５４の前段に、周波数制御データＤＦＣＩから温度補償データＴＣＯＤＥを減算する減算器を設け、この減算器の出力をカルマンフィルター部５４に入力する。またエージング補正部５６とセレクター６２の間に、エージング補正部５６の出力と温度補償データＴＣＯＤＥを加算する加算器を設け、加算器の出力をセレクター６２の「１」側の端子に入力する。このような構成によっても、温度変動成分が除去されて、エージング変動成分だけが残存した周波数制御データＤＦＣＩを、カルマンフィルター部５４に入力できるようになる。

図１６に、エージング補正部５６の詳細な構成例を示す。通常動作期間では、信号ＨＯＬＤＯＶＥＲが「０」になるため、セレクター３６０、３６１は「０」端子側を選択する。これにより、通常動作期間においてカルマンフィルター部５４により演算された事後推定値ｘ^{^}（ｋ）、補正値Ｄ’（ｋ）（フィルター処理後の補正値）が、各々、レジスター３５０、３５１に保持される。

ホールドオーバーが検出されて、信号ＨＯＬＤＯＶＥＲが「１」になると、セレクター３６０、３６１は「１」端子側を選択する。これによりセレクター３６１は、ホールドオーバーの検出タイミングでレジスター３５１に保持された補正値Ｄ’（ｋ）を、ホールドオーバー期間中は出力し続けることになる。

そして、加算器３４０は、ホールドオーバーの検出タイミングでレジスター３５０に保持された事後推定値ｘ^{^}（ｋ）に対して、レジスター３５１に保持されてセレクター３６１から出力された補正値Ｄ’（ｋ）（補正値）を、各タイムステップごとに順次に加算する処理を行う。これにより下式（６）に示すようなエージング補正が実現される。

即ち図１１のＣ２のタイミングで保持された真値である事後推定値ｘ^{^}（ｋ）に対して、Ｃ３の傾きに相当するエージングレートによる周波数変化をキャンセル（補償）する補正値Ｄ’（ｋ）を、順次に加算する処理が行われて、エージング補正が実現される。

７．カルマンフィルター処理
次に本実施形態のカルマンフィルター処理の詳細について説明する。カルマンフィルターのモデルの状態方程式、観測方程式は下式（７）、（８）のように表される。

ｋは離散的な時間であるタイムステップを表す。ｘ（ｋ）はタイムステップｋ（時刻ｋ）におけるシステムの状態であり、例えばｎ次元のベクトルである。Ａはシステム行列と呼ばれるものである。具体的には、Ａはｎ×ｎの行列であり、システムノイズがない場合のタイムステップｋにおけるシステムの状態とタイムステップｋ＋１におけるシステムの状態を関連づけるものである。ｖ（ｋ）はシステムノイズである。ｙ（ｋ）は観測値であり、ｗ（ｋ）は観測ノイズである。Ｃは観測係数ベクトル（ｎ次元）であり、Ｔは転置行列を表す。

上式（７）、（８）のモデルのカルマンフィルター処理では、下式（９）〜（１３）の処理を行って、真値を推定する。

上式（９）、（１０）は時間更新（予測過程）の式であり、上式（１１）〜（１３）は観測更新（観測過程）の式である。離散的な時間であるタイムステップｋが１つ進む毎に、カルマンフィルター処理の時間更新（式（９）、（１０））及び観測更新（式（１１）〜（１３））が１回行われる。

ｘ^{^}（ｋ）、ｘ^{^}（ｋ−１）は、タイムステップｋ、ｋ−１でのカルマンフィルター処理の事後推定値である。ｘ^{^-}（ｋ）は、観測値を得る前に予測した事前推定値である。Ｐ（ｋ）は、カルマンフィルター処理の事後共分散であり、Ｐ^-（ｋ）は、観測値を得る前に予測した事前共分散である。Ｇ（ｋ）はカルマンゲインである。

カルマンフィルター処理では、観測更新において、上式（１１）によりカルマンゲインＧ（ｋ）が求められる。また観測値ｙ（ｋ）に基づいて上式（１２）により、事後推定値ｘ^{^}（ｋ）が更新される。また上式（１３）により、誤差の事後共分散Ｐ（ｋ）が更新される。

またカルマンフィルター処理では、時間更新において、上式（９）に示すように、タイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と、システム行列Ａに基づいて、次のタイムステップｋでの事前推定値ｘ^{^-}（ｋ）を予測する。また上式（１０）に示すように、タイムステップｋ−１での事後共分散Ｐ（ｋ−１）と、システム行列Ａと、システムノイズｖ（ｋ）に基づいて、次のタイムステップｋでの事前共分散Ｐ^-（ｋ）を予測する。

さて、上式（９）〜（１３）のカルマンフィルター処理を実行しようとすると、処理部５０の処理負荷が過大になり、回路装置の大規模化を招く場合がある。例えば上式（９）のｘ^{^-}（ｋ）＝Ａｘ^{^}（ｋ−１）のＡを求めるためには、拡張カルマンフィルター処理が必要になる。そして拡張カルマンフィルター処理は、処理負荷が非常に重く、処理部５０を、拡張カルマンフィルター処理が可能なハードウェアにより実現しようとすると、処理部５０の回路面積が非常に大きくなり易い。このため、発振器に内蔵される回路装置に小型化が強く求められている状況においては不適なものになってしまう。一方、システム行列Ａとして固定値のスカラー値を用いると、適切なエージング補正を実現する際の難易度が上がる。

そこでこのような状況を避ける必要性がある場合の解決手段として、本実施形態では、カルマンフィルター処理を、上式（９）〜（１３）に代えて、下式（１４）〜（１９）に従った処理により実現する。即ち、処理部５０（カルマンフィルター部５４）は、下式（１４）〜（１９）に基づくカルマンフィルター処理を実行する。

なお本実施形態において、真値の推定処理の対象となるｘ（ｋ）は周波数制御データであり、観測値ｙ（ｋ）も周波数制御データであるため、Ｃ＝１になる。また、Ａのスカラー値は１に限りなく近いため、上式（１０）の代わりに上式（１５）を用いることができる。

前述したように、カルマンフィルター処理として、拡張カルマンフィルター処理を採用する場合と比較して、本実施形態のカルマンフィルター処理では、上式（１４）に示すように、タイムステップｋでの事前推定値ｘ^{^-}（ｋ）を、タイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）の加算処理により求めている。このため、拡張カルマンフィルター処理を用いる必要がなくなり、処理部５０の処理負荷の軽減や回路規模の増加の抑制等を図れるという点で優れる。

本実施形態では下記のような式の変形により、上式（１４）を導出している。

例えば上式（２０）は上式（２１）のように変形できる。ここで上式（２１）の（Ａ−１）は非常に小さい数になるため、上式（２２）、（２３）に示すように、（Ａ−１）・ｘ^{^}（ｋ−１）を、（Ａ−１）・Ｆ_０に置き換える近似が可能になる。そして、この（Ａ−１）・Ｆ_０を、補正値Ｄ（ｋ−１）と置く。

そして上式（１９）に示すように、タイムステップｋ−１からタイムステップｋへの時間更新の際に、補正値Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・（ｙ（ｋ）−ｘ^{^-}（ｋ））＝Ｄ（ｋ−１）＋Ｅ・ｅｋの更新処理を行う。ここで、ｅｋ＝ｙ（ｋ）−ｘ^{^-}（ｋ）は、カルマンフィルター処理における観測残差と呼ばれるものである。またＥは定数である。なお、定数Ｅの代わりに、カルマンゲインＧ（ｋ）を用いる変形実施も可能である。即ち、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｇ（ｋ）・ｅｋとしてもよい。

このように式（１９）では、観測残差をｅｋとし、定数をＥとした場合に、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋにより補正値Ｄ（ｋ）を求めている。このようにすることで、カルマンフィルター処理における観測残差ｅｋを反映させた、補正値Ｄ（ｋ）の更新処理が可能になる。

以上のように本実施形態では、処理部５０は、上式（１４）に示すように、カルマンフィルター処理の事前推定値の更新処理（時間更新）において、今回のタイミングでの事前推定値ｘ^{^-}（ｋ）を、前回のタイミングでの事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）との加算処理により求める処理を行う。そしてカルマンフィルター処理の結果に基づいて、周波数制御データのエージング補正を行う。即ち、前回のタイミングであるタイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）との加算処理を行って、今回のタイミングであるタイムステップｋでの事前推定値ｘ^{^-}（ｋ）を、ｘ^{^-}（ｋ）＝ｘ^{^}（ｋ−１）＋Ｄ（ｋ−１）により求める。

そして処理部５０（エージング補正部５６）は、このカルマンフィルター処理の結果（真値、補正値）に基づいて、エージング補正を行う。即ち、タイムステップｋでの補正値をＤ（ｋ）（或いはＤ’（ｋ））とし、タイムステップｋでのエージング補正された周波数制御データをＡＣ（ｋ）とした場合に、タイムステップｋ＋１でのエージング補正された周波数制御データＡＣ（ｋ＋１）を、ＡＣ（ｋ＋１）＝ＡＣ（ｋ）＋Ｄ（ｋ）（或いはＡＣ（ｋ）＋Ｄ’（ｋ））により求める。

また処理部５０は、上式（１９）に示すように、今回のタイミングでの補正値Ｄ（ｋ）を、前回のタイミングでの補正値Ｄ（ｋ−１）とカルマンフィルター処理での観測残差ｅｋとに基づいて求める。例えば前回のタイミングでの補正値Ｄ（ｋ−１）に対して、観測残差に基づく値であるＥ・ｅｋ（或いはＧ（ｋ）・ｅｋ）を加算する処理を行うことで、今回のタイミングでの補正値Ｄ（ｋ）を求める。具体的には、今回のタイミングであるタイムステップｋでの補正値Ｄ（ｋ）を、前回のタイミングであるタイムステップｋ−１での補正値Ｄ（ｋ−１）とカルマンフィルター処理における観測残差ｅｋとに基づいて求める。例えば、観測残差をｅｋとし、定数をＥとした場合に、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋにより、補正値Ｄ（ｋ）を求める。

例えば本実施形態では、図１５で説明したように、温度変動成分情報等の環境変動成分情報を取得し、取得された環境変動成分情報を用いて、環境変動成分とエージング変動成分のうち環境変動成分が除かれた周波数制御データを取得する。ここで環境変動成分情報は、電源電圧変動成分、気圧変動成分又は重力変動成分等であってもよい。そして環境変動成分が除かれた周波数制御データに基づいて、エージング補正を行う。具体的には環境変動成分が温度であったとする。この場合、環境変動成分情報を取得するための環境変動情報取得部としての図１０の温度センサー１０からの、温度検出電圧ＶＴＤにより求められる温度検出データＤＴＤに基づいて、環境変動成分情報である温度変動成分情報を取得する。そして取得された温度変動成分情報を用いて、温度変動成分が除かれた周波数制御データが取得される。例えば図１０の温度補償部５８が温度補償データＴＣＯＤＥを取得し、加算器６５により温度補償データＴＣＯＤＥの加算処理を行うことで、温度変動成分が除去された周波数制御データＤＦＣＩが内部周波数制御データ生成部４０又は外部周波数制御データ生成部２００から入力され、処理部５０により取得されるようになる。即ち、図１５のＥ２に示すように、温度変動成分が除去される一方で、エージング変動成分が残存した周波数制御データＤＦＣＩが取得されて、カルマンフィルター部５４に入力されるようになる。

なお、環境変動成分が除かれた周波数制御データとは、環境変動成分が完全に除かれた好適な状態の周波数制御データの他に、周波数制御データ内に無視できるレベルの環境変動成分が含まれている状態の周波数制御データも含む。

例えば温度変動成分情報、或いは電源電圧変動成分情報等の環境変動成分情報については、環境変動成分情報を検出する環境変動情報取得部である温度センサー、電圧検出回路等により取得することができる。一方、エージング変動成分は、時間経過と共に変化する発振周波数の変動成分であり、当該エージング変動成分の情報をセンサー等により直接に検出することは難しい。

そこで本実施形態では、センサー等により検出可能な温度変動成分情報等の環境変動成分情報を取得し、この環境変動成分情報を利用して、環境変動成分とエージング変動成分のうち環境変動成分が除かれた周波数制御データを取得する。即ち、周波数制御データの変動成分から、環境変動成分を除去する処理（例えば加算器６５による加算処理）を行うことで、図１５のＥ２に示すようにエージング変動成分だけが残存した周波数制御データを取得できる。そして、エージング変動成分が残存した周波数制御データに基づいて、カルマンフィルター処理等を行えば、周波数制御データについての真値を推定できる。そして、このようにして推定された真値に基づいて、エージング補正を行えば、従来例では実現できなかった高精度のエージング補正を実現できるようになる。

このように本実施形態では、カルマンフィルター部５４には、温度変動成分（環境変動成分）が除去される一方で、エージング変動成分が残存する周波数制御データＤＦＣＩが入力されている。そして図６、図１１に示すように、期間を限定すれば、その期間内では、発振周波数は一定のエージングレートで変化するものと想定できる。例えば図１１のＣ３に示すような一定の傾きで変化するものと想定できる。

本実施形態では、このようなエージング変動成分による一定のエージングレートでの周波数変化を、補償（キャンセル）するための補正値を、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋの式により求めている。即ち、図１１のＣ３の傾きに相当するエージングレートによる周波数変化を、補償するための補正値Ｄ（ｋ）を求めている。ここで、エージングレートは一定ではなく、図６、図１１に示すように、経過時間に応じて変化する。

この点、本実施形態では、Ｄ（ｋ）＝Ｄ（ｋ−１）＋Ｅ・ｅｋというように、カルマンフィルター処理の観測残差ｅｋ＝ｙ（ｋ）−ｘ^{^-}（ｋ）に基づいて、エージングレートに対応する補正値Ｄ（ｋ）の更新処理を行っている。従って、経過時間に応じたエージングレートの変化についても反映させた補正値Ｄ（ｋ）の更新処理を実現できるようになる。従って、より高精度なエージング補正の実現が可能になる。

８．温度センサー、発振回路
図１７に温度センサー１０の構成例を示す。図１７の温度センサー１０は、電流源ＩＳＴと、電流源ＩＳＴからの電流がコレクターに供給されるバイポーラートランジスターＴＲＴを有する。バイポーラートランジスターＴＲＴは、そのコレクターとのベースが接続されるダイオード接続となっており、バイポーラートランジスターＴＲＴのコレクターのノードに、温度特性を有する温度検出電圧ＶＴＤが出力される。温度検出電圧ＶＴＤの温度特性は、バイポーラートランジスターＴＲＴのベース・エミッター間電圧の温度依存性によって生じる。この温度センサー１０の温度検出電圧ＶＴＤは、例えば負の温度特性（負の勾配を有する１次の温度特性）を有する。

図１８に発振回路１５０の構成例を示す。この発振回路１５０は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、可変容量キャパシターＣＸ１、キャパシターＣＸ２、ＣＸ３を有する。

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量キャパシターＣＸ１の一端は、振動子ＸＴＡＬの一端に接続される。具体的には、可変容量キャパシターＣＸ１の一端は、回路装置の第１の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、振動子ＸＴＡＬの他端に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置の第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が振動子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、振動子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して振動子ＸＴＡＬにフィードバックされる。

振動子ＸＴＡＬの発振周波数は温度特性を有しており、この温度特性は、Ｄ／Ａ変換部８０の出力電圧ＶＱ（周波数制御電圧）により補償される。即ち、出力電圧ＶＱは可変容量キャパシターＣＸ１に入力され、出力電圧ＶＱにより可変容量キャパシターＣＸ１の容量値が制御される。可変容量キャパシターＣＸ１の容量値が変化すると、発振ループの共振周波数が変化するので、振動子ＸＴＡＬの温度特性による発振周波数の変動が補償される。可変容量キャパシターＣＸ１は、例えば可変容量ダイオード（バラクター）などにより実現される。

なお、本実施形態の発振回路１５０は、図１８の構成に限定されず、種々の変形実施が可能である。例えば図１８ではＣＸ１を可変容量キャパシターとする場合を例に説明したが、ＣＸ２又はＣＸ３を、出力電圧ＶＱで制御される可変容量キャパシターとしてもよい。また、ＣＸ１〜ＣＸ３のうち複数を、出力電圧ＶＱで制御される可変容量キャパシターとしてもよい。

また、発振回路１５０は、振動子ＸＴＡＬを発振させるためのすべての回路要素を含んでいなくてもよい。例えば、回路装置５００の外部に設けたディスクリート部品によって一部の回路要素を構成し、外部接続端子を介して発振回路１５０と接続するような構成であってもよい。

９．変形例
次に本実施形態の種々の変形例について説明する。図１９、図２０に本実施形態の変形例の回路装置の構成例を示す。

図１９では、図１〜図３、図７、図１０とは異なり、発振信号生成回路１４０にＤ／Ａ変換部８０が設けられていない。そして発振信号生成回路１４０により生成される発振信号ＯＳＣＫの発振周波数が、処理部５０からの周波数制御データＤＦＣＱに基づいて、直接に制御される。即ちＤ／Ａ変換部を介さずに発振信号ＯＳＣＫの発振周波数が制御される。

例えば図１９では、発振信号生成回路１４０が、可変容量回路１４２と発振回路１５０を有する。この発振信号生成回路１４０には図１〜図３、図７、図１０のＤ／Ａ変換部８０は設けられていない。そして図１８の可変容量キャパシターＣＸ１の代わりに、この可変容量回路１４２が設けられ、可変容量回路１４２の一端が振動子ＸＴＡＬの一端に接続される。

この可変容量回路１４２は、処理部５０からの周波数制御データＤＦＣＱに基づいて、その容量値が制御される。例えば可変容量回路１４２は、複数のキャパシター（キャパシターアレイ）と、周波数制御データＤＦＣＱに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）を有する。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、振動子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路１４２の容量値が制御されて、振動子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データＤＦＣＱにより、可変容量回路１４２の容量値が直接に制御されて、発振信号ＯＳＣＫの発振周波数を制御できるようになる。

また本実施形態の回路装置を用いてＰＬＬ回路を構成する場合に、ダイレクト・デジタル・シンセサイザー方式のＰＬＬ回路とすることも可能である。図２０にダイレクト・デジタル・シンセサイザー方式の場合の回路構成例を示す。

位相比較部３８０（比較演算部）は、基準信号ＲＦＣＫと発振信号ＯＳＣＫ（発振信号に基づく入力信号）の位相比較（比較演算）を行う。デジタルフィルター部３８２は、位相誤差の平滑化処理を行う。位相比較部３８０の構成、動作は図１０の内部位相比較部４１と同様であり、カウンターやＴＤＣ（時間デジタル変換器）を含むことができる。デジタルフィルター部３８２は図１０のデジタルフィルター部４４に相当するものである。数値制御型発振器３８４は、振動子ＸＴＡＬを有する基準発振器３８６からの基準発振信号を用いて、任意の周波数や波形をデジタル的に合成する回路である。即ちＶＣＯのようにＤ／Ａ変換器からの制御電圧に基づいて発振周波数を制御するのではなく、デジタルの周波数制御データと基準発振器３８６（振動子ＸＴＡＬ）を用いて、デジタル演算処理により任意の発振周波数の発振信号ＯＳＣＫを生成する。

１０．発振器、電子機器、移動体
図２１に、本実施形態の回路装置５００を含む発振器４００の構成例を示す。図２１に示すように、発振器４００は、振動子４２０と回路装置５００を含む。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図２２に、本実施形態の回路装置５００を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００、水晶振動子等の振動子４２０、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図２２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図２２の電子機器としては、例えば基地局又はルーター等のネットワーク関連機器や、高精度の計測機器や、ＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２３に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２３は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

図２４は、発振器４００の詳細な構造例である。図２４の発振器４００はダブルオーブン構造（広義にはオーブン構造）の発振器となっている。

パッケージ４１０は、基板４１１とケース４１２により構成される。基板４１１には不図示の種々の電子部品が搭載される。ケース４１２の内部には、第２の容器４１４が設けられ、第２の容器４１４の内部には第１の容器４１３が設けられる。そして第１の容器４１３の上面の内側面（下側面）に振動子４２０が実装される。また第１の容器４１３の上面の外側面（上側面）に、本実施形態の回路装置５００、ヒーター４５０、温度センサー４６０が実装される。ヒーター４５０（発熱素子）により、例えば第２の容器４１４の内部の温度を調整できる。そして温度センサー４６０により、例えば第２の容器４１４の内部の温度を検出できる。

第２の容器４１４は基板４１６上に設けられる。基板４１６は各種の電子部品を搭載可能な回路基板である。基板４１６のうち、第２の容器４１４が設けられる面の裏側面に、ヒーター４５２、温度センサー４６２が実装されている。例えばヒーター４５２（発熱素子）により、ケース４１２と第２の容器４１４の間の空間の温度を調整できる。そして温度センサー４６２により、ケース４１２と第２の容器４１４の間の空間の温度を検出できる。

ヒーター４５０、４５２の発熱素子としては、例えば発熱パワーバイポーラートランジスター、発熱ヒーターＭＯＳトランジスター、発熱抵抗体、ペルチェ素子等を用いることができる。これらのヒーター４５０、４５２の発熱の制御は、例えば回路装置５００のオーブン制御回路により実現できる。温度センサー４６０、４６２としては例えばサーミスター、ダイオードなどを用いることができる。

図２４ではダブルオーブン構造の恒温槽で、振動子４２０等の温度調整を実現できるため、振動子４２０の発振周波数の安定化等を図れる。

図２５は電子機器の１つである基地局（基地局装置）の構成例である。物理層回路６００はネットワークを介した通信処理における物理層の処理を行う。ネットワークプロセッサー６０２は、物理層よりも上位層の処理（リンク層等）を行う。スイッチ部６０４は通信処理の各種の切替処理を行う。ＤＳＰ６０８は、通信処理に必要な各種のデジタル信号処理を行う。ＲＦ回路６０８は、ローノイズアンプ（ＬＮＡ）により構成される受信回路、や、パワーアンプにより構成される送信回路や、Ｄ／Ａ変換器、Ａ／Ｄ変換器などを含む。

セレクター６１２は、ＧＰＳ６１０からの基準信号ＲＦＣＫ１、物理層回路６００からの基準信号ＲＦＣＫ２（ネットワークからクロック信号）のいずれかを、基準信号ＲＦＣＫとして、本実施形態の回路装置５００に出力する。回路装置５００は、基準信号ＲＦＣＫに対して発振信号（発振信号に基づく入力信号）を同期させる処理を行う。そして周波数が異なる各種のクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５を生成して、物理層回路６００、ネットワークプロセッサー６０２、スイッチ部６０４、ＤＳＰ６０６、ＲＦ回路６０８に供給する。

本実施形態の回路装置５００によれば、図２５に示すような基地局において、基準信号ＲＦＣＫに発振信号を同期させ、当該発振信号に基づいて生成された周波数安定度の高いクロック信号ＣＫ１〜ＣＫ５を、基地局の各回路に供給できるようになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また内部周波数制御データ生成部、外部周波数制御データ生成部、検出回路、処理部、回路装置、発振器、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…温度センサー、２０…Ａ／Ｄ変換部、３０…デジタルインターフェース部、
３２…レジスター部、３４…記憶部、４０…内部周波数制御データ生成部、
４１…内部位相比較部、４２…カウンター、４４…デジタルフィルター部、
４５…周波数制御データ生成部、４６…検出回路、４７…基準信号検出回路、
４８…セレクター、４９…レジスター、５０…処理部、
５２…ホールドオーバー処理部、５４…カルマンフィルター部、５５…セレクター、
５６…エージング補正部、５８…温度補償部、６２，６３…セレクター、
６５…加算器、８０…Ｄ／Ａ変換部、１４０…発振信号生成回路、
１４２…可変容量回路、１５０…発振回路、２００…外部周波数制御データ生成部、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
２１０…外部位相比較部、２５０…検出回路、
２５２…内部周波数制御データ生成部、３４０…加算器、
３５０，３５１…レジスター、３６０，３６１…セレクター、３８０…位相比較部、
３８２…デジタルフィルター部、３８４…数値制御型発振器、３８６…基準発振器、
４００…発振器、４１０…パッケージ、４１１…基板、４１２…ケース、
４１３…第１の容器、４１４…第２の容器、４１６…基板、４２０…振動子、
４５０，４５２…ヒーター、４６０，４６２…温度センサー、５００…回路装置、
５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、
５５０…記憶部、６００…物理層回路、６０２…ネットワークプロセッサー、
６０４…スイッチ部、６０８…ＲＦ回路、６１０…ＧＰＳ、６１２…セレクター、
ＤＦＣＡ…内部生成周波数制御データ、ＤＦＣＥ…外部生成周波数制御データ、
ＤＦＣＩ，ＤＦＣＱ…周波数制御データ、ＤＴＤ…温度検出データ、
ＯＳＣＫ…発振信号、ＲＦＣＫ…基準信号、ＴＲＦＣＫ…基準信号入力端子、
ＸＴＡＬ…振動子

Claims (10)

1. 信号処理を行う処理部と、
   周波数制御データ及び振動子を用いて、前記周波数制御データに対応する発振周波数の発振信号を生成する発振信号生成回路と、
   基準信号が入力される基準信号入力端子と、
   前記発振信号に基づく入力信号と、前記基準信号入力端子を介して入力される前記基準信号との位相比較を行う内部位相比較部と、
   を含み、
   前記処理部は、
   第１のモードでは、前記発振信号に基づく入力信号と前記基準信号との位相比較を行う外部位相比較部による位相比較の結果に基づく前記周波数制御データを前記発振信号生成回路に出力し、
   第２のモードでは、前記内部位相比較部による位相比較の結果に基づく前記周波数制御データを前記発振信号生成回路に出力することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記処理部は、
   前記第１のモードでは、前記基準信号の消失又は異常による前記外部位相比較部のホールドオーバーである第１ホールドオーバーを、ホールドオーバー検出信号が入力される入力端子の電圧、又は、デジタルインターフェース部を介して入力されるホールドオーバー検出情報に基づいて判断し、
   前記第２のモードでは、前記基準信号の消失又は異常による前記内部位相比較部のホールドオーバーである第２ホールドオーバーを、前記基準信号入力端子を介して入力される前記基準信号に基づいて判断することを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記内部位相比較部を含むＰＬＬ回路のロック状態を検出する検出回路を含み、
   前記処理部は、
   前記第２のモードにおいて、前記第２ホールドオーバーを、前記基準信号入力端子を介して入力される前記基準信号と、前記検出回路からのＰＬＬロック検出信号に基づいて判断することを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記処理部は、
   前記基準信号が消失又は異常と判断され、且つ前記ＰＬＬ回路が前記ロック状態でない場合に、前記第２ホールドオーバーと判断することを特徴とする回路装置。
5. 請求項２乃至４のいずれか一項に記載の回路装置において、
   前記処理部は、
   前記第１ホールドオーバー又は前記第２ホールドオーバーであるホールドオーバーが検出された場合に、エージング補正された前記周波数制御データを生成して、前記発振信号生成回路に出力することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記処理部は、
   前記ホールドオーバーが検出される前の期間において、前記周波数制御データの真値をカルマンフィルター処理により推定し、
   前記ホールドオーバーが検出された場合に、前記ホールドオーバーの検出タイミングに対応するタイミングでの前記真値を保持し、前記真値に基づいて所与の演算処理を行うことで、前記エージング補正された前記周波数制御データを生成して、前記発振信号生成回路に出力することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   デジタルインターフェース部を含み、
   前記第１のモードでは、前記外部位相比較部による位相比較の結果に基づく前記周波数制御データが前記デジタルインターフェース部に入力され、前記発振信号生成回路は、前記デジタルインターフェース部に入力された前記周波数制御データに基づいて前記発振信号を生成することを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置と、
   前記振動子と、
   を含むことを特徴とする発振器。
9. 請求項１乃至７のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
10. 請求項１乃至７のいずれか一項に記載の回路装置を含むことを特徴とする移動体。