JP4768645B2 - Pll回路、およびそれを備えた無線装置 - Google Patents
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Description
図13は、第1の従来構成に係るPLL回路を示すブロック図である。図13のPLL回路は、電圧制御発振器10と、分周器31と、第1の位相比較器40と、基準信号入力端子50と、チャージポンプ60と、フィルタ70とを備えている。
図15は、第2の従来構成に係るPLL回路を示すブロック図である。図15のPLL回路は、図13に示すPLL回路に、電圧切替器80と第2の位相比較器92とを加えた構成である。図16は、図15のPLL回路を構成している電圧制御発振器11と電圧切替器80との具体構成の一例を示す図である。
図1は、第1の実施形態に係るPLL回路の構成を示すブロック図である。図13のPLL回路と比較して、第2の位相比較器90と電流制御回路100を備えたことを特徴としている。以下、図13のPLL回路との相違点を中心として説明する。ここで、図1のPLL回路は、電圧制御発振器10と、分周器30と、第1の位相比較器40と、基準信号入力端子50と、チャージポンプ60と、フィルタ70と、第2の位相比較器90と、電流制御回路100とを備えている。
図6は、第2の実施形態に係るPLL回路の構成を示すブロック図である。図6に示すPLL回路は、図1に示すPLL回路における電圧制御発振器10と分周器30との間に、増幅器20を接続し、電流制御回路100は増幅器20の電流を制御する構成である。
図7は、第3の実施形態に係るPLL回路の構成を示すブロック図である。図7に示すPLL回路は、図1に示すPLL回路における電流制御回路100に、制御入力端子110を追加した構成である。
図10は、第4の実施形態に係るPLL回路の構成を示すブロック図である。図10に示すPLL回路は、図1に示すPLL回路に、図15に示す電圧切替器80を追加した構成である。
図12は、第5の実施形態に係るPLL回路と、そのPLL回路を搭載した無線装置の構成を示すブロック図である。図12のPLL回路170に、図1、図6、図7、および図10のいずれかに示すPLL回路を用いることができる。
低周波増幅器150は、低周波信号を所定の振幅まで増幅させるとともに、周波数fBB以外の周波数成分の通過を制限し、復調器160へ出力する。復調器160は、入力された低周波信号を、信号処理が容易な信号形式に変換し、復調出力端子180から出力する。
20 増幅器
30,31 分周器
40 位相比較器、第1の位相比較器
50 基準信号入力端子
60 チャージポンプ
70 フィルタ
80 電圧切替器
90,91,92 第2の位相比較器
100,101 電流制御回路
110 制御入力端子
120 アンテナ
130 高周波増幅器
140 ミキサ
150 低周波増幅器
160 復調器
170 PLL回路
180 復調出力
Claims (5)
- 電圧制御発振器と、
前記電圧制御発振器の発振信号を分周し発振分周信号を出力する分周器と、
前記分周器の発振分周信号と基準信号の位相差を出力する第1の位相比較器と、
前記第1の位相比較器の出力信号を前記電圧制御発振器の制御用信号に変換するチャージポンプと、
前記チャージポンプの出力信号のうちDC成分を通過させ、前記電圧制御発振器に電圧を出力するフィルタと、
前記分周器の発振分周信号と基準信号との位相差を時間平均する第2の位相比較器と、
前記第2の位相比較器において時間平均された位相差に基づいて、前記分周器の動作電流を制御する電流制御回路とを備えたことを特徴とするPLL回路。 - 前記電圧制御発振器と前記分周器との間に接続された増幅器を、さらに備え、
前記電流制御回路は、前記増幅器または前記分周器の一方または両方の動作電流を制御する、請求項1記載のPLL回路。 - 前記電流制御回路は、
外部の制御信号を入力する制御入力端子によって、前記増幅器または前記分周器の一方または両方の電流を制御する、請求項2記載のPLL回路。 - 電圧切替器をさらに備え、
前記電圧切替器は、
前記フィルタと前記電圧制御発振器との間に接続され、
前記第2の位相比較器の出力結果によって定電圧または前記フィルタの出力電圧を選択し出力する、請求項1から3のいずれかに記載のPLL回路。 - 少なくとも電波を受信または送信可能な無線装置であって、
アンテナで受信した高周波信号を増幅する高周波増幅器と、
発振信号を生成するPLL回路と、
前記高周波増幅器から出力される高周波信号と前記PLL回路から出力される発振信号とにより低周波信号を生成するミキサと、
前記ミキサから出力される低周波信号を増幅する低周波増幅器と、
前記低周波増幅器から出力される低周波信号の復調を行う復調器とを備えた無線装置であって、
前記PLL回路は、
電圧制御発振器と、
前記電圧制御発振器の発振信号を分周し発振分周信号を出力する分周器と、
前記分周器の発振分周信号と基準信号の位相差を出力する第1の位相比較器と、
前記第1の位相比較器の出力信号を前記電圧制御発振器の制御用信号に変換するチャージポンプと、
前記チャージポンプの出力信号のうちDC成分を通過させ、前記電圧制御発振器に電圧を出力するフィルタと、
前記分周器の発振分周信号と基準信号との位相差を時間平均する第2の位相比較器と、
前記第2の位相比較器において時間平均された位相差に基づいて、前記分周器の動作電流を制御する電流制御回路とを備えたことを特徴とする無線装置。
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