JP2006180349A

JP2006180349A - 位相同期ループ回路および半導体集積回路

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Publication number: JP2006180349A
Application number: JP2004373372A
Authority: JP
Inventors: 睦 ▲濱▼口; Mutsumi Hamaguchi
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2006-07-06

Abstract

【課題】動作状態を正確に判定することができ、かつ低消費電力の位相同期ループ回路および半導体集積回路を提供する。
【解決手段】動作状態判定部６は、ループフィルタ３から出力される制御電圧が所定の電圧範囲内にあるか否かに基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態であるか否かを判定する。電流制御回路５１は、判定回路１３からの判定信号に基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態を維持する範囲内において、帰還分周回路５の駆動電流を小さくするように制御する。したがって、ＰＬＬ周波数シンセサイザの動作状態を正確に判定することができる。また、帰還分周回路５の誤動作を検出することも可能になる。さらに、電流制御回路５１を設けたことによって、ＰＬＬ周波数シンセサイザの低消費電力化が図られる。
【選択図】図７

Description

この発明は、位相同期ループ回路および半導体集積回路に関し、特に、外部からの基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路および半導体集積回路に関する。

衛星放送やケーブルテレビ放送を受信するチューナなどに用いられる局部発振源として、ＰＬＬ（Phase Locked Loop：位相同期ループ）周波数シンセサイザが用いられる。ＰＬＬ周波数シンセサイザは、外部からの基準クロック信号に同期して、所望の発振周波数の内部クロック信号を生成する。

一般的なＰＬＬ周波数シンセサイザは、外部からの基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた正／負の電流を供給するチャージポンプと、チャージポンプからの正／負の電流に応じて制御電圧を生成するループフィルタと、ループフィルタからの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、内部クロック信号を予め定められた分周比で分周して、比較クロック信号を生成する帰還分周回路とを備える。このＰＬＬ周波数シンセサイザは、帰還分周回路の分周比を変えることによって、発振周波数の逓倍率を任意に変更することができる。

位相・周波数比較器において位相同期がとれたロック状態になれば、電圧制御発振器の発振周波数が固定される。従来のＰＬＬ周波数シンセサイザでは、位相・周波数比較器の出力信号に基づいて、所望の動作状態であるか否かを判別するものがあった。

下記の特許文献１には、位相比較器およびチャージポンプの出力信号に基づいて、所望の動作状態であるか否かを判別する方法が開示されている。
米国特許出願公開第５６４８７４４号

ＰＬＬ周波数シンセサイザには、電圧制御発振器によって生成された内部クロック信号を分周してフィードバックさせる帰還分周回路が設けられる。この帰還分周回路の分周比をＮ（自然数）とすると、電圧制御発振器の発振周波数は基準クロック信号の周波数のＮ倍になる。ここで、帰還分周回路が誤動作して分周比がＮからずれた場合、発振周波数は基準クロック信号の周波数のＮ倍にならず、所望の周波数の内部クロック信号が得られない。しかし、従来のように位相・周波数比較器の出力信号を用いて、所望の動作状態であるか否かを判別する方法では、位相同期がとれたロック状態であれば所望の動作状態であると判定されてしまい、帰還分周回路の誤動作を検出することができなかった。

また、ＰＬＬ周波数シンセサイザには、分周比が整数であるInteger-N型と、分周比が分数であるFractional-N型とがある。Fractional-N型のＰＬＬ周波数シンセサイザは、動作中に分周比Ｎを意図的に変化させることによって分数の分周比を実現する。位相・周波数比較器の動作を瞬間的に見ると、外部からの基準クロック信号の位相と帰還分周回路からの比較クロック信号の位相とが一致していない。このため、位相・周波数比較器からは位相が一致していないことを示す信号が出力される。したがって、従来のように位相・周波数比較器の出力信号を用いて所望の動作状態であるか否かを判別する方法では、Fractional-N型のＰＬＬ周波数シンセサイザが正常に動作していても、位相同期がとれたロック状態でないため誤動作をしていると判別されてしまい、動作状態を正確に判定することができなかった。

それゆえに、この発明の主たる目的は、動作状態を正確に判定することができる位相同期ループ回路および半導体集積回路を提供することである。

また、この発明の他の目的は、低消費電力の位相同期ループ回路および半導体集積回路を提供することである。

この発明に係わる位相同期ループ回路は、外部からの基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路であって、基準クロック信号と内部クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた制御電圧を生成するフィルタ部と、フィルタ部からの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、位相同期ループ回路が所望の動作状態であると判定し、フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部とを備えたものである。

この発明に係わる他の位相同期ループ回路は、外部からの基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路であって、基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた制御電圧を生成するフィルタ部と、フィルタ部からの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、内部クロック信号を予め定められた分周比で分周して、比較クロック信号を生成する帰還分周回路と、フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、位相同期ループ回路が所望の動作状態であると判定し、フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部とを備えたものである。

この発明に係わるさらに他の位相同期ループ回路は、外部からの第１の基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路であって、第１の基準クロック信号を予め定められた第１の分周比で分周して、第２の基準クロック信号を生成する入力分周回路と、第２の基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた制御電圧を生成するフィルタ部と、フィルタ部からの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、内部クロック信号を予め定められた第２の分周比で分周して、比較クロック信号を生成する帰還分周回路と、フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、位相同期ループ回路が所望の動作状態であると判定し、フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部とを備えたものである。

好ましくは、動作状態判定部は、フィルタ部からの制御電圧をアナログ値からデジタル値に変換するアナログ／デジタル変換器と、電圧制御発振器の制御電圧と発振周波数との関係を示すテーブルが予め格納される記憶部と、アナログ／デジタル変換器によってデジタル値に変換された制御電圧が、テーブルに従って定められる所定の電圧範囲内にあるか否かにに基づいて、判定信号を出力する判定回路とを含む。

また好ましくは、さらに、アナログ／デジタル変換器と判定回路との間に介挿され、アナログ／デジタル変換器によってデジタル値に変換された制御電圧の所定時間ごとの平均値を算出する演算回路が設けられる。

また好ましくは、さらに、判定信号に基づいて、位相同期ループ回路が所望の動作状態を維持する範囲内において、第１の分周回路の駆動電流を小さくする電流制御回路が設けられる。

また好ましくは、電流制御回路は、通常動作モードにおいて非活性化され、低消費動作モードにおいて活性化される。

この発明に係る半導体集積回路は、上記位相同期ループ回路が１チップの半導体基板上に集積されたものである。

この発明に係わる位相同期ループ回路では、基準クロック信号と内部クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた制御電圧を生成するフィルタ部と、フィルタ部からの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、位相同期ループ回路が所望の動作状態であると判定し、フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部とが設けられる。したがって、位相同期ループ回路の動作状態を正確に判定することができる。

この発明に係わる他の位相同期ループ回路では、基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた制御電圧を生成するフィルタ部と、フィルタ部からの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、内部クロック信号を予め定められた分周比で分周して、比較クロック信号を生成する帰還分周回路と、フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、位相同期ループ回路が所望の動作状態であると判定し、フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部とが設けられる。したがって、位相同期ループ回路の動作状態を正確に判定することができる。また、動作状態判定部はフィルタ部からの制御電圧に基づいて動作状態の判定を行なうため、帰還分周回路の誤動作を検出することも可能になる。

この発明に係わるさらに他の位相同期ループ回路では、第１の基準クロック信号を予め定められた第１の分周比で分周して、第２の基準クロック信号を生成する入力分周回路と、第２の基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器と、位相差信号に応じた制御電圧を生成するフィルタ部と、フィルタ部からの制御電圧に応じた発振周波数の内部クロック信号を生成する電圧制御発振器と、内部クロック信号を予め定められた第２の分周比で分周して、比較クロック信号を生成する帰還分周回路と、フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、位相同期ループ回路が所望の動作状態であると判定し、フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部とが設けられる。したがって、位相同期ループ回路の動作状態を正確に判定することができる。また、動作状態判定部はフィルタ部からの制御電圧に基づいて動作状態の判定を行なうため、帰還分周回路の誤動作を検出することも可能になる。また、入力分周回路の第１の分周比を変えることよって、内部クロック信号の周波数ステップを変更することができる。

好ましくは、動作状態判定部は、フィルタ部からの制御電圧をアナログ値からデジタル値に変換するアナログ／デジタル変換器と、電圧制御発振器の制御電圧と発振周波数との関係を示すテーブルが予め格納される記憶部と、アナログ／デジタル変換器によってデジタル値に変換された制御電圧が、テーブルに従って定められる所定の電圧範囲内にあるか否かに基づいて、判定信号を出力する判定回路とを含む。この場合は、テーブルに従って所定の電圧範囲を任意に設定することができる。これにより、ユーザは動作状態の判定精度を任意に調整することができる。

また好ましくは、さらに、アナログ／デジタル変換器と判定回路との間に介挿され、アナログ／デジタル変換器によってデジタル値に変換された制御電圧の所定時間ごとの平均値を算出する演算回路が設けられる。この場合は、ノイズ耐性が強くなり、動作状態の判定精度が高くなる。

また好ましくは、さらに、判定信号に基づいて、位相同期ループ回路が所望の動作状態を維持する範囲内において、第１の分周回路の駆動電流を小さくする電流制御回路が設けられる。この場合は、位相同期ループ回路の低消費電力化が実現される。

また好ましくは、電流制御回路は、通常動作モードにおいて非活性化され、低消費動作モードにおいて活性化される。この場合は、ユーザは任意に低消費動作モードと通常動作モードとを使い分けて使用することができ、汎用性の高い位相同期ループ回路が実現される。

この発明に係る半導体集積回路は、上記位相同期ループ回路が１チップの半導体基板上に集積されたものである。したがって、位相同期ループ回路の小型化、低コスト化、動作の安定化および低消費電力化が実現される。

［実施の形態１］
図１は、この発明の実施の形態１によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図１において、このＰＬＬ周波数シンセサイザは、位相・周波数比較器１と、チャージポンプ２と、ループフィルタ３と、電圧制御発振器（ＶＣＯ）４と、帰還分周回路５と動作状態判定部６とを備える。動作状態判定部６は、アナログ／デジタル変換器（ＡＤＣ）１１と、メモリ１２と、判定回路１３とを含む。このＰＬＬ周波数シンセサイザは、外部からの基準クロック信号と内部で生成した比較クロック信号との位相差がなくなるように、電圧制御発振器４にフィードバック制御をかけることによって、所望の発振周波数の内部クロック信号を生成する。

位相・周波数比較器１は、水晶発振器などで生成された基準クロック信号と帰還分周回路５からの比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号ＵＰ，ＤＮを出力する。チャージポンプ２は、位相・周波数比較器１からの位相差信号ＵＰに応答してループフィルタ３に正電流を供給し、位相差信号ＤＮに応答してループフィルタ３に負電流を供給する（ループフィルタ３から電流を引き抜く）。ループフィルタ３は、電圧制御発振器４の発振周波数を制御する制御電圧を生成する。チャージポンプ２およびループフィルタ３は、フィルタ部を構成する。電圧制御発振器４は、ループフィルタ３からの制御電圧に応じた発振周波数の内部クロック信号を生成する。帰還分周回路５は、電圧制御発振器４からの内部クロック信号を分周比Ｎで分周（周波数を１／Ｎ倍に変換）して比較クロック信号として出力する。帰還分周回路５の分周比Ｎは、外部からの設定信号により任意の値に設定され、所望の発振周波数の内部クロック信号が得られる。

図２は、電圧制御発振器の制御電圧と発振周波数との関係を示すグラフである。図２を参照して、電圧制御発振器は、制御電圧が高いほど発振周波数が高くなる特性を有する。図１に示した電圧制御発振器４の発振周波数をｆ_vcoとし、外部からの基準クロック信号の周波数をｆ_refとする。このとき、帰還分周回路５から出力される比較クロック信号の周波数はｆ_vco／Ｎである。位相・周波数比較器１は、基準クロック信号の周波数ｆ_refと比較クロック信号の周波数ｆ_vco／Ｎと比較し、比較結果に応じた位相差信号ＵＰ，ＤＮを出力する。具体的には、ｆ_vco／Ｎ＜ｆ_refである場合は、発振周波数を高くするように指示する位相差信号ＵＰを出力し、ｆ_vco／Ｎ＞ｆ_refである場合は、発振周波数を低くするように指示する位相差信号ＤＮを出力する。

チャージポンプ２は、位相差信号ＵＰに応答してループフィルタ３に電流を供給し、位相差信号ＤＮに応答してループフィルタ３から電流を引き抜く。ループフィルタ３は、チャージポンプ２から電流が供給された場合は制御電圧を高くし、チャージポンプ２から電流が引き抜かれた場合は制御電圧を低くする。電圧制御発振器４は、制御電圧が高くされた場合は発振周波数を高くし、制御電圧が低くされた場合は発振周波数を低くする。

たとえば、基準クロック信号の周波数ｆ_refが１０ＭＨｚ、電圧制御発振器４の発振周波数帯域が９００〜１１００ＭＨｚであって、１０００ＭＨｚの発振周波数ｆ_vcoを得るようにＰＬＬ周波数シンセサイザを制御する場合について説明する。帰還分周回路５には、分周比１００（＝１０００ＭＨｚ／１０ＭＨｚ）を指示する設定信号が与えられる。この設定信号が与えられたときの電圧制御発振器４の発振周波数ｆ_vcoが１１００ＭＨｚであったと仮定すると、帰還分周回路５から出力される比較クロック信号の周波数は１１ＭＨｚ（＝１１００ＭＨｚ／１００）となる。位相・周波数比較器１は、基準クロック信号の周波数１０ＭＨｚと、比較クロック信号の周波数１１ＭＨｚとを比較する。ここで、比較クロック信号の周波数が基準クロック信号の周波数よりも高いので、位相・周波数比較器１は電圧制御発振器４の発振周波数を低くするように指示する位相差信号ＤＮを出力する。そして、発振周波数が１１００ＭＨｚから低下して１０００ＭＨｚよりも低くなると、比較クロック信号の周波数が基準クロック信号の周波数１０ＭＨｚよりも低くなるため、位相・周波数比較器１は電圧制御発振器４の発振周波数を高くするように指示する位相差信号ＵＰを出力する。

このように、電圧制御発振器４にフィードバック制御をかけることによって、基準クロック信号の周波数ｆ_refと比較クロック信号の周波数をｆ_vco／Ｎとを一致させるように動作する。これにより、所望の発振周波数ｆ_vco（＝Ｎ×ｆ_ref）の内部クロック信号が得られる。

ここで、帰還分周回路５が誤動作し、分周比が設定値Ｎからずれる場合がある。この場合、発振周波数ｆ_vcoは基準クロック信号の周波数ｆ_refのＮ倍にならず、所望の周波数の内部クロック信号が得られない。たとえば、１０００ＭＨｚの発振周波数ｆ_vcoを得るように分周比１００（＝１０００ＭＨｚ／１０ＭＨｚ）を指示する設定信号が与えられたにもかかわらず、帰還分周回路５の誤動作により分周比１０５で分周動作を行なうことがある。この場合、発振周波数が１０５０ＭＨｚ（１０５×１０ＭＨｚ）で固定されて安定な動作状態となってしまう。このような帰還分周回路５の誤動作を正確に検出する必要がある。

動作状態判定部６において、アナログ／デジタル変換器１１は、ループフィルタ３から出力される制御電圧（アナログ値）をアナログ／デジタル変換する。メモリ（記憶部）１２には、電圧制御発振回路４の制御電圧と発振周波数との関係を示すテーブルが予め格納される。

図３は、メモリ１２に予め格納される制御電圧と発振周波数との関係を示すテーブルである。図３を参照して、このテーブルは図２に示した制御電圧と発振周波数との関係を示すグラフに基づいて作成されたものであって、制御電圧０Ｖ〜３．０５Ｖの範囲内において制御電圧が０．０５Ｖごとに区分され、各々に対応する発振周波数が示されている。

図１に戻って、判定回路１３は、アナログ／デジタル変換器１１からの制御電圧（デジタル値）が、メモリ１２に格納されたテーブルに従って定められる所定の電圧範囲内にあるか否かに基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態であるか否かを判定する。たとえば、１０００ＭＨｚの発振周波数ｆ_vcoを得たい場合は、ループフィルタ３から出力される制御電圧が１．４５Ｖであればよい（図３参照）。ここで、判定回路１３の判定基準を定めるしきい値電圧が±０．１Ｖである場合、判定回路１３は、ループフィルタ３から出力される制御電圧が１．３５〜１．５５Ｖの範囲内、すなわち発振周波数が９８１〜１０１３ＭＨｚの範囲内であれば、所望の動作状態であると判定する。一方、ループフィルタ３から出力される制御電圧が１．３５〜１．５５Ｖの範囲外、すなわち発振周波数が９８１〜１０１３ＭＨｚの範囲外であれば、所望の動作状態でないと判定する。判定回路１３は、この判定結果を示す判定信号を出力する。

なお、判定回路１３の判定基準を定めるしきい値電圧は任意に設定され、しきい値電圧に応じて動作状態の判定精度は異なる。具体的には、しきい値電圧をより低い値（たとえば、±０．０５Ｖ）に設定すれば、動作状態の判定精度が高くなる。また、制御電圧をより細かく区分したテーブルを用いれば、動作状態の判定精度は高くなる。したがって、ユーザは動作状態の判定精度を任意に調整することができる。

また、電圧制御発振器４の制御感度によっても、動作状態の判定精度は異なる。具体的には、電圧制御発振器４の制御感度が低いほど、すなわち制御電圧の変化量に対する発振周波数の変化量が小さいほど、動作状態の判定精度が高くなる。

図４は、制御感度の低い電圧制御発振器の制御電圧と発振周波数との関係を示す他のテーブルであって、図３と対比される図である。図４のテーブルを参照して、図３のテーブルと異なる点は、発振周波数の範囲が８５０〜１１５９ＭＨｚから９５０〜１０５３ＭＨｚと狭くなっている点である。ここで、たとえば１０００ＭＨｚの発振周波数ｆ_vcoを得たい場合、ループフィルタ３から出力される制御電圧が１．５Ｖであればよいものとする。ここで、判定回路１３の判定基準を定めるしきい値電圧が±０．１Ｖである場合、判定回路１３は、ループフィルタ３から出力される制御電圧が１．４〜１．６Ｖの範囲内、すなわち発振周波数が９９６〜１００７ＭＨｚの範囲内であれば、所望の動作状態であると判定する。一方、ループフィルタ３から出力される制御電圧が１．４〜１．６Ｖの範囲外、すなわち発振周波数が９９６〜１００７ＭＨｚの範囲外であれば、所望の動作状態でないと判定する。このように、制御感度の低い電圧制御発振器を用いた場合は、動作状態の判定精度が高くなる。

なお、分周比がＮである場合、発振周波数ｆ_vcoは基準クロック信号の周波数ｆ_refのＮ倍になるため、基準クロック信号の周波数が１０ＭＨｚであれば発振周波数は１０ＭＨｚ単位で制御される。したがって、図３に示したテーブルを用いた場合は、分周比１００を指示する設定信号が与えられた帰還分周回路５が分周比９９〜１０１（発振周波数９９０〜１０１０ＭＨｚ）で動作していれば、所望の動作状態であると判定される。また、図４に示したテーブルを用いた場合は、分周比１００を指示する設定信号が与えられた帰還分周回路５が分周比１００（発振周波数１０００ＭＨｚ）で動作している場合のみ、所望の動作状態であると判定される。

メモリ１３に予め格納するテーブルには、出荷前におけるテスト時の実測値を使用する。これにより、シミュレーション値や標準値（Typical値）を用いた場合に比べて、より正確な動作状態の判定が行なわれる。

以上のように、この実施の形態１では、ＰＬＬ周波数シンセサイザの動作状態を正確に判定することができる。また、動作状態判定部６はループフィルタ３から出力される制御電圧に基づいて動作状態の判定を行なうため、帰還分周回路５の誤動作を検出することも可能になる。

また、このＰＬＬ周波数シンセサイザは１チップの半導体集積回路として実現され、放送受信チューナなどに搭載される。これにより、ＰＬＬ周波数シンセサイザの小型化、低コスト化、動作の安定化および低消費電力化が実現される。

なお、ここでは、帰還分周回路５を有するＰＬＬ周波数シンセサイザについて説明したが、帰還分周回路５が設けられていないＰＬＬ回路においても、動作状態判定部６によって、ＰＬＬ回路の動作状態を正確に判定することができる。

［実施の形態２］
図５は、この発明の実施の形態２によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図であって、図１と対比される図である。図５のＰＬＬ周波数シンセサイザを参照して、図１のＰＬＬ周波数シンセサイザと異なる点は、入力分周回路２１が追加されている点である。なお、図５において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

一般的に、分周比が分数であるFractional-N型のＰＬＬ周波数シンセサイザよりも分周比が整数であるInteger-N型のＰＬＬ周波数シンセサイザの方が回路構成が比較的簡単である。このため、Integer-N型のＰＬＬ周波数シンセサイザが用いられることが多い。このため、図１に示したＰＬＬ周波数シンセサイザがInteger-N型である場合、電圧制御発振器４の発振周波数ｆ_vcoは基準クロック信号の周波数ｆ_refのＮ倍、すなわち整数倍になる。基準クロック信号を生成する発振器には、安定度の高い水晶発振器を用いることが多い。たとえば、水晶発振器の発振周波数ｆ_refが１０ＭＨｚである場合、ＰＬＬ周波数シンセサイザの発振周波数ｆ_vcoは１０ＭＨｚの整数倍となる。すなわち、ＰＬＬ周波数シンセサイザの発振周波数ｆ_vcoは１０ＭＨｚの周波数ステップで制御される。そこで、より細かい周波数ステップで制御できるようにするために、入力分周回路２１が設けられる。

入力分周回路２１は、水晶発振器などで生成された基準クロック信号を分周比Ｍで分周（周波数を１／Ｍ倍に変換）して位相・周波数比較器１に与える。この入力分周回路２１の分周比Ｍは、外部からの設定信号により任意の値に設定される。位相・周波数比較器１は、入力分周回路２１からの基準クロック信号の周波数のｆ_ref／Ｍと、帰還分周回路５からの比較クロック信号の周波数ｆ_vco／Ｎとを比較し、比較結果に応じた位相差信号ＵＰ，ＤＮを出力する。

このＰＬＬ周波数シンセサイザは、電圧制御発振器４にフィードバック制御をかけることによって、入力分周回路２１からの基準クロック信号の周波数ｆ_ref／Ｍと比較クロック信号の周波数ｆ_vco／Ｎとを一致させるように動作する。これにより、所望の発振周波数ｆ_vco（＝Ｎ×ｆ_ref／Ｍ）の内部クロック信号が得られる。

たとえば、基準クロック信号の周波数ｆ_refが１０ＭＨｚ、分周比Ｎが１００、分周比Ｍが１０である場合、電圧制御発振器４の発振周波数ｆ_vcoは１００ＭＨｚ（＝１００×１０ＭＨｚ／１０）になる。この場合、電圧制御発振器４の発振周波数ｆ_vcoは、ｆ_ref／Ｍ＝１ＭＨｚ（＝１０ＭＨｚ／１０）の整数倍となる。すなわち、ＰＬＬ周波数シンセサイザの発振周波数ｆ_vcoは１ＭＨｚの周波数ステップで制御される。このため、より細かい周波数ステップで発振周波数ｆ_vcoを制御することができるようになる。

したがって、この実施の形態２では、実施の形態１と同様に、ＰＬＬ周波数シンセサイザの動作状態を正確に判定することができる。また、動作状態判定部６はループフィルタ３から出力される制御電圧に基づいて動作状態の判定を行なうため、帰還分周回路５の誤動作を検出することも可能になる。

さらに、入力分周回路２１の分周比Ｍを変えることよって、ＰＬＬ周波数シンセサイザから出力される内部クロック信号の周波数ステップを任意に変更することができ、より細かな周波数ステップが実現できる。これにより、水晶発振器から所望の発振周波数が得られない場合でも、水晶発振器を取替えずに周波数ステップを変更することができるため利便性が向上し、低コスト化が図られる。

［実施の形態３］
図６は、この発明の実施の形態３によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図であって、図５と対比される図である。図６のＰＬＬ周波数シンセサイザを参照して、図５のＰＬＬ周波数シンセサイザと異なる点は、演算回路４１が追加されている点である。なお、図６において、図５と対応する部分においては同一符号を付し、その詳細説明を省略する。

動作状態判定部３１において、演算回路４１は、アナログ／デジタル変換器１１からの制御電圧（デジタル値）を受け、所定時間ごとの制御電圧の平均値を算出する。判定回路１３は、演算回路４１からの制御電圧の平均値が、メモリ１２に格納されたテーブルに従って定められる所定の電圧範囲内にあるか否かに基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態であるか否かを判定する。

したがって、この実施の形態３では、平均値を用いてＰＬＬ周波数シンセサイザが所望の動作状態であるか否かの判定を行なうため、ノイズの影響を受けにくくなる。これにより、ノイズ耐性が強くなり、動作状態の判定精度が高くなる。

［実施の形態４］
図７は、この発明の実施の形態４によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図であって、図５と対比される図である。図７のＰＬＬ周波数シンセサイザを参照して、図５のＰＬＬ周波数シンセサイザと異なる点は、電流制御回路５１が追加されている点である。なお、図７において、図５と対応する部分においては同一符号を付し、その詳細説明を省略する。

一般的に、帰還分周回路は、誤動作しないようにするため駆動電流のマージンを十分大きくとった設計が行なわれる。帰還分周回路は、駆動電流が大きいほど最高動作周波数（分周動作が可能な動作周波数の最大値）が高い。このため、駆動電流が大きいほど高速動作が可能になり、正常な分周動作が保証される。しかし、必要以上の駆動電流を使用すると、消費電力が大きくなってしまう。近年、モバイル製品向けのＰＬＬ周波数シンセサイザの需要が増えており、低消費電力化が要望されている。

そこで、この実施の形態４では、帰還分周回路５の駆動電流を制御するための電流制御回路５１を設ける。電流制御回路５１は、外部から低消費動作モードを示す制御信号によって活性化され、判定回路１３からの判定信号に応答して、帰還分周回路５の駆動電流を制御する。この電流制御回路５１は、外部から通常動作モードを示す制御信号が与えられているときは非活性化される。

図８は、低消費動作モードにおける電流制御回路５１の動作を説明するためのフローチャートである。図８を参照して、ステップＳ１において、電流制御回路５１は、帰還分周回路５の駆動電流を電流Ｉ_Aだけ減少させる。次に、ステップＳ２において、判定回路１３からの判定信号に基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態であるか否かを識別する。ＰＬＬ周波数シンセサイザが所望の動作状態であれば（ＹＥＳ）、ステップＳ１に戻り、帰還分周回路５の駆動電流をさらに電流Ｉ_Aだけ減少させる。電流制御回路５１は、判定回路１３からの判定信号に基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態を維持することができなくなるまでこのステップＳ１，Ｓ２の動作を繰返す。そして、帰還分周回路５の誤動作が発生して、ＰＬＬ周波数シンセサイザが所望の動作状態を維持することができなくなれば（ＮＯ）、ステップＳ３に進み、帰還分周回路５の駆動電流を電流Ｉ_Aだけ増加させて電流制御動作を終了する。これにより、ＰＬＬ周波数シンセサイザは所望の動作状態に回復する。

したがって、この実施の形態４では、電流制御回路５１を設けたことによって、分周回路５の正常な分周動作が保証される範囲、すなわちＰＬＬ周波数シンセサイザが所望の動作状態を維持する範囲内において、その駆動電流が小さくなるように制御される。このため、ＰＬＬ周波数シンセサイザの低消費電力化が図られる。また、ユーザは任意に低消費動作モードと通常動作モードとを使い分けて使用することができ、汎用性の高いＰＬＬ周波数シンセサイザが実現される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。電圧制御発振器の制御電圧と発振周波数との関係を示すグラフである。メモリに予め格納される制御電圧と発振周波数との関係を示すテーブルである。制御感度の低い電圧制御発振器の制御電圧と発振周波数との関係を示す他のテーブルである。この発明の実施の形態２によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。この発明の実施の形態３によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。この発明の実施の形態４によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。低消費動作モードにおける電流制御回路の動作を説明するためのフローチャートである。

符号の説明

１位相・周波数比較器、２チャージポンプ、３ループフィルタ、４電圧制御発振器、５帰還分周回路、６，３１動作状態判定部、１１アナログ／デジタル変換器、１２メモリ、１３判定回路、２１入力分周回路、４１演算回路、５１電流制御回路。

Claims

外部からの基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路であって、
前記基準クロック信号と前記内部クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器、
前記位相差信号に応じた制御電圧を生成するフィルタ部、
前記フィルタ部からの制御電圧に応じた発振周波数の前記内部クロック信号を生成する電圧制御発振器、および
前記フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、前記位相同期ループ回路が所望の動作状態であると判定し、前記フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、前記位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部を備える、位相同期ループ回路。
外部からの基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路であって、
前記基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器、
前記位相差信号に応じた制御電圧を生成するフィルタ部、
前記フィルタ部からの制御電圧に応じた発振周波数の前記内部クロック信号を生成する電圧制御発振器、
前記内部クロック信号を予め定められた分周比で分周して、前記比較クロック信号を生成する帰還分周回路、および
前記フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、前記位相同期ループ回路が所望の動作状態であると判定し、前記フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、前記位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部を備える、位相同期ループ回路。
外部からの第１の基準クロック信号に同期して内部クロック信号を生成する位相同期ループ回路であって、
前記第１の基準クロック信号を予め定められた第１の分周比で分周して、第２の基準クロック信号を生成する入力分周回路、
前記第２の基準クロック信号と内部で生成した比較クロック信号の位相および周波数を比較し、比較結果に応じた位相差信号を出力する位相・周波数比較器、
前記位相差信号に応じた制御電圧を生成するフィルタ部、
前記フィルタ部からの制御電圧に応じた発振周波数の前記内部クロック信号を生成する電圧制御発振器、
前記内部クロック信号を予め定められた第２の分周比で分周して、前記比較クロック信号を生成する帰還分周回路、および
前記フィルタ部からの制御電圧が所定の電圧範囲内にある場合は、前記位相同期ループ回路が所望の動作状態であると判定し、前記フィルタ部からの制御電圧が所定の電圧範囲内にない場合は、前記位相同期ループ回路が所望の動作状態でないと判定し、判定結果を示す判定信号を出力する動作状態判定部を備える、位相同期ループ回路。
前記動作状態判定部は、
前記フィルタ部からの制御電圧をアナログ値からデジタル値に変換するアナログ／デジタル変換器、
前記電圧制御発振器の制御電圧と発振周波数との関係を示すテーブルが予め格納される記憶部、および
前記アナログ／デジタル変換器によってデジタル値に変換された制御電圧が、前記テーブルに従って定められる前記所定の電圧範囲内にあるか否かに基づいて、前記判定信号を出力する判定回路を含む、請求項１から請求項３までのいずれかに記載の位相同期ループ回路。
さらに、前記アナログ／デジタル変換器と前記判定回路との間に介挿され、前記アナログ／デジタル変換器によってデジタル値に変換された制御電圧の所定時間ごとの平均値を算出する演算回路を備える、請求項４に記載の位相同期ループ回路。
さらに、前記判定信号に基づいて、前記位相同期ループ回路が所望の動作状態を維持する範囲内において、前記帰還分周回路の駆動電流を小さくする電流制御回路を備える、請求項２または請求項３に記載の位相同期ループ回路。
前記電流制御回路は、通常動作モードにおいて非活性化され、低消費動作モードにおいて活性化される、請求項６に記載の位相同期ループ回路。
請求項１から請求項７までのいずれか１項に記載の位相同期ループ回路が１チップの半導体基板上に集積された半導体集積回路。