JPH0993125A

JPH0993125A - Ｐｌｌシンセサイザ回路

Info

Publication number: JPH0993125A
Application number: JP8166276A
Authority: JP
Inventors: Atsuhiko Ichimura; 敦彦市村
Original assignee: NEC Yamagata Ltd
Current assignee: NEC Yamagata Ltd
Priority date: 1995-07-18
Filing date: 1996-06-26
Publication date: 1997-04-04
Anticipated expiration: 2016-06-26
Also published as: JP2842847B2

Abstract

(57)【要約】【課題】周波数範囲の広いＰＬＬシンセサイザ回路にお
いて、高周波数帯域と低周波数帯域の各周波数間のロッ
クタイムおよびノイズ特性の変動を抑制する。【解決手段】分周比設定データＤＦから生成した制御デ
ータＥＦにより、チャージポンプ電流制御回路８のチャ
ージポンプ制御電流ＰＦを制御して、チャージポンプ回
路３が生成するチャージポンプ信号Ｐの電流値を可変制
御する。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、ＰＬＬ（Ｐｈａｓ
ｅ−ＬｏｃｋｅｄＬｏｏｐ）回路に関し、特にＰＬＬ
シンセサイザ回路において周波数特性が広範囲に渡る、
例えば受信周波数範囲の広いテレビジョン（以下ＴＶ）
受像器チューナ用のＰＬＬシンセサイザ回路に関する。

【０００１】

【従来の技術】ＰＬＬ回路とは、１つの発振器を有し、
その発振器の周波数および位相が外部からの入力信号の
周波数および位相に一致するように、位相差を検出して
フィードバックにより発振器を制御する回路である。

【０００２】近時、ＴＶ受像器のチューナは、ＰＬＬシ
ンセサイザ方式のものが多く用いられている。これは、
ＰＬＬシンセサイザは、故障の原因となる機械的接点が
不要であり、小型でかつリモートコントロールが容易で
あるためである。

【０００３】この種のＴＶ受像器用チューナに用いられ
ている従来のＰＬＬシンセサイザ回路の一例を、第１の
従来例として図７に示す。

【０００４】図７に示したＰＬＬシンセサイザ回路の第
１の従来例は、基準周波数ｆｓをとる基準信号Ｓを発生
する基準発振器である水晶発振器１と、基準信号Ｓと分
周信号Ｄ（後述）との位相の比較を行い正負の位相差信
号ＰＤＵ，ＰＤＤを出力する位相比較回路（ＰＤ）２
と、位相差信号ＰＤＵ，ＰＤＤの各々の供給に応答して
チャージポンプ信号Ｐを出力するチャージポンプ回路
（ＣＰ）３と、チャージポンプ信号Ｐの高周波成分を除
去し、すなわちチャージポンプ信号Ｐを平滑化した発振
制御信号ＣＣを出力するローパスフィルタ（ＬＰＦ）４
と、発振制御信号ＣＣの供給に応答して発振周波数ｆ０
を制御する発振信号ＶＯを発生する電圧制御発振器（Ｖ
ＣＯ）５と、発振信号ＶＯを分周比設定データＤＦで設
定される分周比Ｎで分周して、周波数ｆ０／Ｎの分周信
号Ｄを生成するプログラマブル分周器６と、外部のマイ
クロコンピュータなどからの周波数設定データＭＦの供
給に応答して分周比設定データＤＦを生成する入力イン
ターフェース７とを備えている。

【０００５】次に、図７のＰＬＬシンセサイザ回路の動
作を説明する。このＰＬＬシンセサイザ回路は、出力し
たい所望の周波数ｆ０を周波数設定データＭＦで設定
し、基準信号Ｓと分周信号Ｄとの位相が一致するように
電圧制御発振器５の発振信号ＶＯを制御する回路であ
る。

【０００６】位相比較回路２は、基準信号Ｓと分周信号
Ｄとの位相を比較し、基準信号Ｓより分周信号Ｄの位相
が遅れていた場合は正の位相差信号ＰＤＵを、位相が進
んでいた場合は負の位相差信号ＰＤＤを発生し、チャー
ジポンプ回路３に供給する。チャージポンプ回路３は、
供給された位相差信号がＰＤＵの場合には正の、ＰＤＤ
の場合には負の直流信号であるチャージポンプ信号Ｐを
生成しローパスフィルタ４に供給する。ローパスフィル
タ４はチャージポンプ信号Ｐを平滑化し、発振制御信号
ＣＣを出力して電圧制御発振器５に供給する。電圧制御
発振器５は、発振制御信号ＣＣの電圧レベルに対応して
発振周波数ｆ０を制御する発振信号ＶＯを発生し、外部
に出力するとともにプログラマブル分周器６に供給す
る。この場合、発振制御信号ＣＣの電圧が高い場合は周
波数が高くなり、電圧が低い場合は周波数も低くなる。
プログラマブル分周器６は、入力インターフェース７か
らの分周比データＤＦにより分周比Ｎが設定されてお
り、発振信号ＶＯの供給に応答して基準周波数ｆｓとほ
ぼ同じ周波数ｆ０／Ｎの分周信号Ｄを発生する。このよ
うにして周波数ｆｓと周波数ｆ０／Ｎとの位相差が０と
なるように制御する。なお、周波数がロックした後は、
位相差信号ＰＤＵ，ＰＤＤの両信号とも出力されず、チ
ャージポンプ回路３の出力はハイインピーダンス状態と
なる。

【０００７】この種のＰＬＬシンセサイザ回路の動作特
性を決める重要な要因には、チャンネル切替（周波数切
替）時の周波数安定時間（ロックタイム）および電圧制
御発振器の信号純度を示すキャリアノイズ（Ｃ／Ｎ）が
ある。

【０００８】上述のロックタイムおよびキャリアノイズ
の両特性を同時に改善するために、従来、特開平２−１
１３７２６号公報（以下第２の従来例）のような回路が
提案されており、図８に示して説明する。

【０００９】第２の従来例は、ＰＬＬ回路のチャージポ
ンプ回路において、定電流型のチャージポンプ回路９に
抵抗値の違う外部抵抗Ｒ１，Ｒ２を接続し、これらの外
部抵抗を選択することによりチャージポンプ信号Ｐの大
きさを制御する構成を有している。そして、外部抵抗の
切替のために、位相比較回路２から出力される位相差信
号ＰＤＵ，ＰＤＤをロック検出回路（ＬＤ）１１に入力
し、ロック検出回路１１が２つの位相差信号ＰＤＵ，Ｐ
ＤＤから周波数がロックしたかどうかを検出してその状
態によりいずれかの外部抵抗を選択する。外部抵抗の抵
抗値はＲ２＞Ｒ１となっており、ロックアップ前にはＲ
１が、ロックアップ後にはＲ２が選択される。Ｒ１が選
択されるとチャージポンプ信号Ｐの電流が大きくなって
ロックアップを高速化し、Ｒ２が選択されると電流が小
さくなって安定度を高める（すなわち、位相比較回路に
多少の誤差信号が生じてもローパスフィルタの出力変動
は小さくなるため、ロック周波数の変動も小さくな
る）。

【００１０】

【発明が解決しようとする課題】しかしながら、例えば
ＴＶ受像器用チューナのＰＬＬシンセサイザ回路は、Ｔ
ＶチャンネルがＶＨＦ帯からＵＨＦ帯までをカバーする
必要があるため、一般的な通信用ＰＬＬシンセサイザ回
路で使用する周波数範囲に比べ対応周波数帯域が広く、
約８０〜９３０ＭＨｚに及ぶ。そのため、上述した第１
の従来例のようなＰＬＬシンセサイザ回路を用いると、
高周波数帯域（ＵＨＦ帯）と低周波数帯域（ＶＨＦ帯）
の相互間のループゲインの変動幅が大きく、ロックタイ
ムおよびＣ／Ｎ特性に差が生じる。具体的に説明する
と、ＵＨＦ帯ではＶＨＦ帯に比べて周波数が高いので分
周比を大きくする必要があり、この結果、ループゲイン
低下、および電圧制御発振器の同調素子であるバラクタ
ダイオードそのものの電圧−容量特性の非線形の影響が
生じ、ＵＨＦ，ＶＨＦ帯の相互間で上述のロックタイム
等の値が変わってしまう。なお、周知のように、ロック
タイムおよびＣ／Ｎの両特性は、ＰＬＬ回路のダンピン
グファクタにより決定される。

【００１１】また、ロックアップ前の高速切替とロック
アップ後のノイズ特性の向上を図った第２の従来例を用
いても、周波数に対応した特性補償能力がないため、ル
ープゲインの変動に対して対応できない。

【００１２】

【課題を解決するための手段】本発明によるＰＬＬシン
セサイザ回路の主要な構成は、出力周波数を設定する周
波数設定データが入力され、この出力周波数を発生する
電圧制御発振器と、電圧制御発振器の発信周波数を制御
するチャージポンプ電流を生成するチャージポンプ回路
とを少なくとも備えるＰＬＬシンセサイザ回路におい
て、周波数設定データによりチャージポンプ回路のチャ
ージポンプ電流の電流値を調整することを特徴とする。
また、チャージポンプ電流の調整には、入力された周波
数設定データから複数のビットを選択して制御データを
生成し、当該制御データのビット数に対応した数のチャ
ージポンプ電流の電流値を調整するチャージポンプ電流
制御回路を用いる。

【００１３】本発明によるＰＬＬシンセサイザ回路は、
具体的には、出力周波数を設定する周波数設定データが
入力される入力部と、基準周波数を発生する基準発振器
と、出力周波数を制御するための発振信号を発生する電
圧制御発振器と、発振信号および周波数設定データが入
力されて当該発振信号を基準周波数の値に分周した分周
信号を発生する分周器と、基準周波数と分周信号の位相
を比較して位相差信号を発生する位相比較回路と、位相
差信号により電圧制御発振器の出力周波数を制御するチ
ャージポンプ電流を発生するチャージポンプ回路を備え
るＰＬＬシンセサイザ回路において、周波数設定データ
から制御データを生成し、当該制御データにもとづいて
チャージポンプ電流を制御するチャージポンプ電流制御
信号を発生するチャージポンプ電流制御回路をさらに備
える。また、入力部は、周波数設定データから分周器の
分周比を設定する分周比設定データを生成して分周器に
出力し、さらに分周比設定データから複数のビットを選
択して制御データとしてチャージポンプ電流制御回路に
出力する。チャージポンプ電流制御信号は、制御データ
のビット数に対応した数の電流源により発生される。

【００１４】

【発明の実施の形態】以下に、本発明の実施の形態を説
明する。

【００１５】図１（ａ）は、本発明によるＰＬＬシンセ
サイザ回路の実施の形態であり、図７に示した従来例と
同一の構成部分には同一符号を付け、説明を省略する。

【００１６】図１（ａ）に示した本実施の形態は図７の
従来例と同様に、水晶発振器１，位相比較回路２，ロー
パスフィルタＬＰＦ４，電圧制御発振器５およびプログ
ラマブル分周器６を備えているが、チャージポンプ回路
３Ａ，入力インターフェース７Ａおよびチャージポンプ
電流制御回路８が本実施の形態特有の構成を有してい
る。まず、これら３つの回路を簡単に説明する。入力イ
ンターフェース７Ａは入力された周波数設定データＭＦ
から生成された分周比設定データＤＦのいくつかのビッ
トを制御ビットとして選択し、制御データＥＦとしてチ
ャージポンプ電流制御回路８に出力する。また、チャー
ジポンプ電流制御回路８は入力された制御データＥＦに
対応して、あらかじめ定められた大きさのチャージポン
プ制御電流ＰＦを出力し、チャージポンプ回路３Ａはこ
のチャージポンプ制御電流ＰＦと位相比較回路２からの
位相差信号ＰＤＵ，ＰＤＤによりチャージポンプ信号Ｐ
の電流レベルを制御する。すなわち、本実施の形態は、
周波数設定データＭＦによりチャージポンプ信号Ｐを制
御するものである。

【００１７】図１（ｂ）に、本実施の形態によるＴＶ受
像器のブロック図を示す。本実施の形態のＰＬＬシンセ
サイザ回路１００は、図１（ａ）の水晶発振器１を除い
た部分が１チップ上に配置されている。このＰＬＬシン
セサイザ回路１００は、外部の水晶発振器１から、基準
入力端子Ｉｒを介して基準周波数が入力され、外部のマ
イクロプロセッサ等のコントローラ１０１により、ＰＬ
Ｌ入力端子を介して周波数設定データＭＦが入力され
る。発信周波数ｆ０は、ＰＬＬ出力端子ＯＵＴより、ア
ンテナ１０４が接続されたチューナ１０２に出力され
る。また、コントローラ１０１は、ＰＬＬシンセサイザ
回路１００を制御するとともにビデオコントロールユニ
ット（ＶＣＵ）１０３の制御も行い、ＣＲＴ１０５に映
像信号を出力する図２（ａ）に、チャージポンプ回路３
Ａ，入力インターフェース７Ａおよびチャージポンプ電
流制御回路８の詳細なブロック図を示す。本実施の形態
では、説明の簡単のために、分周比設定データＤＦの上
位２ビットを制御ビットとして選択する場合を示す。

【００１８】入力インターフェース７Ａは、外部から任
意のタイミングで供給された周波数設定データＭＦを入
力処理して分周比設定データＤＦを生成する入力部７１
と、入力部７１からの分周比設定データＤＦをラッチし
てこのラッチデータをプログラマブル分周器６に出力
し、また制御ビットを制御データＥＦとしてチャージポ
ンプ電流制御回路８に出力するデータラッチ部７２とを
備える。

【００１９】ここで、周波数設定データＭＦのデータフ
ォーマットを示すタイムチャートを図３に示す。周波数
設定データＭＦは、周波数の値を２進数で表したｎビッ
トのデータＭ１〜Ｍｎから成るシリアルデータＳＤと、
ビット同期用のクロックＣＬＫと、シリアルデータＳＤ
の有効部分を指定するイネーブル信号ＥＮとで構成され
る。シリアルデータＳＤは、周波数を２値化して表して
いるため、例えば低周波数帯域であるＶＨＦ帯の周波数
を指定したときは上位ビットに「０」が多くなり、高周
波数帯域であるＵＨＦ帯を指定したときは上位ビットは
「１」となる。

【００２０】図２（ｂ）および図３を参照して入力イン
ターフェース７Ａの動作を説明する。入力部７１は上述
した周波数設定データＭＦのシリアルデータＳＤ，クロ
ックＣＬＫおよびイネーブル信号ＥＮを受ける。シリア
ルデータ転送制御回路７１Ａは、入力されたイネーブル
信号ＥＮがハイレベルになったときのみ信号（ＥＮ）を
シフトレジスタに出力する。そして、シフトレジスタ７
１Ｂは、信号（ＥＮ）が入力されたときだけクロックＣ
ＬＫにもとづいてシリアルデータＳＤが入力され、シリ
アルデータＳＤを直並列変換して並列の分周比設定デー
タＤＦを生成するが、信号（ＥＮ）の出力が停止すると
クロックＣＬＫが無効となる。また、イネーブル信号Ｅ
Ｎがローレベルになると、分周比設定データＤＦは、シ
リアルデータ転送制御回路７Ａから発生されるラッチ信
号ＬＡＴＣＨに応答してデータラッチ部７２にラッチさ
れる。ラッチされた分周比設定データＤＦは、プログラ
マブル分周器６に出力されると同時に、その上位２ビッ
ト（Ｍｎ，Ｍｎ−１）が制御データＥＦとしてチャージ
ポンプ電流制御回路８に出力される。

【００２１】次にチャージポンプ電流制御回路８および
チャージポンプ回路３Ａを図２（ａ）および図４を参照
して説明する。

【００２２】チャージポンプ電流制御回路８は、制御デ
ータＥＦの制御ビットの各々に対応して電流値の異なる
電流制御部８１，８２を備える。電流制御部８１，８２
は、それぞれスイッチＳ８１，Ｓ８２および電流源Ｉ８
１，Ｉ８２で構成されている。本実施の形態において、
各電流源の電流値は、Ｉ８２＞Ｉ８１として設定されて
いる。各電流制御部のスイッチＳは、制御ビットの第１
の論理レベル（例えば「１」）または第２の論理レベル
（例えば「０」）に対応してオンまたはオフとなる。こ
の制御データＥＦによるスイッチＳの取り得る状態の組
み合わせを、表１に示す。

【００２３】

【表１】

【００２４】すなわち、チャージポンプ制御電流ＰＦは
４段階に制御され、制御ビットＭｎ，Ｍｎ−１が「０，
０」（状態１）のとき最小レベル（０）となり、「１，
１」（状態４）のとき最大レベルとなる。

【００２５】次にチャージポンプ回路３Ａは、電源レベ
ルＶｃｃに接続された電流源Ｉ３１および接地レベルＧ
ＮＤに接続された電流源Ｉ３２と、出力節点ｏｕｔと各
電流源Ｉ３１，Ｉ３２との間にそれぞれ接続されたスイ
ッチＳ３１，Ｓ３２を備えている。チャージポンプ回路
３Ａは、正の位相差信号ＰＤＵが供給されたときＳ３１
がオンとなって電流源Ｉ３１の電流がチャージポンプ信
号Ｐとして出力され、同様に負の位相差信号ＰＤＤが供
給されたときは電流源Ｉ３２の電流がチャージポンプ信
号Ｐとされるが、本実施の形態では、チャージポンプ制
御電流ＰＦによりチャージポンプ信号Ｐの大きさが制御
される。すなわち、図５に示したように、制御ビットＭ
ｎ，Ｍｎ−１の値によってチャージポンプ制御電流ＰＦ
の電流レベルが増大すると、チャージポンプ信号Ｐの電
流レベルも増大する。

【００２６】ここで、チャージポンプ電流制御回路８お
よびチャージポンプ回路３Ａの詳細な回路は、図４に示
すような構成になっている。上述のチャージポンプ信号
Ｐの出力電流値の制御は、チャージポンプ電流制御回路
８の抵抗Ｒ２，Ｒ３で行う。これら抵抗の抵抗値は、Ｒ
３＞Ｒ２となっており、チャージポンプ電流制御回路８
に入力される制御ビットＭｎ，Ｍｎ−１により抵抗Ｒ
２，Ｒ３が選択されてチャージポンプ制御電流ＰＦが決
まる。したがって、チャージポンプ回路３の抵抗Ｒ１に
よるチャージポンプ信号Ｐに、抵抗Ｒ２，Ｒ３によるチ
ャージポンプ制御電流ＰＦが加えられる形となる。な
お、チャージポンプ回路３Ａの抵抗Ｒ１の大きさは適宜
設定されている。

【００２７】上述の、チャージポンプ電流制御回８の状
態１〜４により設定された、チャージポンプ信号Ｐの電
流値に対して補正されたダンピングファクタの一例を図
６に示す。ここで言うダンピングファクタとは、特に過
渡特性の振幅を意味する。従来のダンピングファクタ
は、破線で示したように周波数に比例して増加するが、
本実施の形態では実線で示したように状態１〜４と進む
につれてチャージポンプ信号Ｐの電流値が増大する。こ
れにより、ローパスフィルタの充放電が早まる等の効果
があるため、ダンピングファクタの増加が抑制される。

【００２８】以上、本発明の実施の形態を説明したが、
本発明は上述した実施の形態に限られることなく、主々
の変形が可能である。例えば、制御データとして分周比
設定データの上位２ビットのみではなく、さらに多くの
ビットを用い、電流制御部の数をビット数の増加に対応
して増設することにより、チャージポンプ信号Ｐをさら
に精細に制御・調整することができる。したがって、よ
り広い周波数帯域に対して、最適なダンピングファクタ
を設定することが可能となる。

【００２９】

【発明の効果】以上説明したように、本発明のＰＬＬシ
ンセサイザ回路は、周波数設定データ、すなわち分周比
を制御するデータから生成したチャージポンプ電流制御
データの供給に応答してチャージポンプ信号Ｐの電流値
が制御されるので、分周比の変化に対応してチャージポ
ンプ信号を可変することにより、ダンピングファクタの
変動幅を抑制し、ＵＨＦ帯およびＶＨＦ帯の各々のチャ
ンネル間でのロックタイムやノイズ特性の変動も大幅に
改善できる。

【図面の簡単な説明】

【図１】（ａ）本発明のＰＬＬシンセサイザ回路の
第１の実施の形態を示すブロック図（ｂ）本発明のＰＬＬシンセサイザ回路によるＴＶ受像
器を示すブロック図

【図２】（ａ）本発明の入力入力インターフェー
ス，チャージポンプ電流制御回路およびチャージポンプ
回路のブロック図（ｂ）本発明の入力入力インターフェースの詳細なブロ
ック図

【図３】周波数設定データのフォーマットおよびラ
ッチ信号を示すタイムチャート

【図４】本発明のチャージポンプ電流制御回路およ
びチャージポンプ回路の詳細な回路図

【図５】本発明によるチャージポンプ信号の特性

【図６】本発明によるダンピングファクタの特性

【図７】第１の従来例を示すブロック図

【図８】第２の従来例を示すブロック図

【符号の説明】

１水晶発振器２位相比較回路３Ａチャージポンプ回路４ローパスフィルタ５電圧制御発振器６プログラマブル分周器７Ａ入力インターフェース８チャージポンプ電流制御回路７１入力部７１Ａシリアルデータ転送制御回路７１Ｂシフトレジスタ７２データラッチ部８１，８２電流制御部Ｓ３１，Ｓ３２，Ｓ８１，Ｓ８２スイッチＩ３１，Ｉ３２，Ｉ８１，Ｉ８２電流源１００ＰＬＬシンセサイザ回路１０１コントローラ１０２チューナ１０３ビデオコントロールユニット１０４アンテナ１０５ＣＲＴ

Claims

【特許請求の範囲】

【請求項１】出力周波数を設定する周波数設定データが
入力され、前記出力周波数を発生する電圧制御発振器
と、前記電圧制御発振器の発信周波数を制御するチャー
ジポンプ電流を生成するチャージポンプ回路とを少なく
とも備えるＰＬＬシンセサイザ回路において、前記周波
数設定データにより前記チャージポンプ回路の前記チャ
ージポンプ電流の電流値を調整することを特徴とするＰ
ＬＬシンセサイザ回路。
【請求項２】前記チャージポンプ電流の電流値の調整
は、前記入力された周波数設定データから複数のビット
を選択して制御データを生成し、当該制御データのビッ
ト数に対応した数の前記チャージポンプ電流の電流値を
調整するチャージポンプ電流制御回路により行うことを
特徴とする請求項１記載のＰＬＬシンセサイザ回路。
【請求項３】出力周波数を設定する周波数設定データが
入力される入力部と、基準周波数を発生する基準発振器
と、前記出力周波数を制御するための発振信号を発生す
る電圧制御発振器と、前記発振信号および前記周波数設
定データが入力されて当該発振信号を前記基準周波数の
値に分周した分周信号を発生する分周器と、前記基準周
波数と前記分周信号の位相を比較して位相差信号を発生
する位相比較回路と、前記位相差信号により前記電圧制
御発振器の前記出力周波数を制御するチャージポンプ電
流を発生するチャージポンプ回路を備えるＰＬＬシンセ
サイザ回路において、前記周波数設定データから制御デ
ータを生成し、当該制御データにもとづいて前記チャー
ジポンプ電流を制御するチャージポンプ電流制御信号を
発生するチャージポンプ電流制御回路をさらに備えるこ
とを特徴とするＰＬＬシンセサイザ回路。
【請求項４】前記入力部は、前記周波数設定データから
前記分周器の分周比を設定する分周比設定データを生成
して前記分周器に出力し、さらに前記分周比設定データ
から複数のビットを選択して前記制御データとして前記
チャージポンプ電流制御回路に出力することを特徴とす
る請求項３記載のＰＬＬシンセサイザ回路。
【請求項５】前記チャージポンプ電流制御信号は、前記
制御データのビット数に対応した数の電流源により発生
することを特徴とする請求項３記載のＰＬＬシンセサイ
ザ回路。
【請求項６】前記制御データは、前記周波数設定データ
の上位２ビットが選択されることを特徴とする請求項２
または請求項４記載のＰＬＬシンセサイザ回路。