JP2000049597A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2000049597A JP2000049597A JP10214643A JP21464398A JP2000049597A JP 2000049597 A JP2000049597 A JP 2000049597A JP 10214643 A JP10214643 A JP 10214643A JP 21464398 A JP21464398 A JP 21464398A JP 2000049597 A JP2000049597 A JP 2000049597A
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- signal
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Abstract
(57)【要約】
【課題】 キャリブレーション機能を持つＰＬＬ回路を
提供する。 【解決手段】 ＩＣＯ１１Ｂの発振周波数を決める電流
をキャリブレーション回路１２でキャリブレーションす
ることによって、ロックレンジ内にＩＣＯ１１Ｂの発振
周波数を設定する。ＶＣＯ１１のゲインを低く設定する
ことができるので位相ノイズを低くすることが可能とな
る。
提供する。 【解決手段】 ＩＣＯ１１Ｂの発振周波数を決める電流
をキャリブレーション回路１２でキャリブレーションす
ることによって、ロックレンジ内にＩＣＯ１１Ｂの発振
周波数を設定する。ＶＣＯ１１のゲインを低く設定する
ことができるので位相ノイズを低くすることが可能とな
る。
Description
【０００１】
【発明の属する技術的分野】本発明は例えば携帯電話等
の無線通信機器（移動体通信機器）に用いられるＰＬＬ
回路に関するものである。
の無線通信機器（移動体通信機器）に用いられるＰＬＬ
回路に関するものである。
【０００２】
【従来の技術】携帯電話等の移動体通信機器にはＰＬＬ
シンセサイザが多く用いられている。このＰＬＬシンセ
サイザは広い周波数範囲にわたって速くロックすること
と、良好な通話品質を得るために位相ノイズを低くする
ことを同時に満たさなくてはならない。
シンセサイザが多く用いられている。このＰＬＬシンセ
サイザは広い周波数範囲にわたって速くロックすること
と、良好な通話品質を得るために位相ノイズを低くする
ことを同時に満たさなくてはならない。
【０００３】図１はシンセサイザの基本構成を示してあ
る。ＰＬＬシンセサイザは電圧制御発振器（以下、ＶＣ
Ｏと呼ぶ）１からの出力を比較分周器２で分周した信号
の位相と、基準信号を基準分周器３で分周した信号の位
相との位相差を位相比較器４で検出し、当該位相差に基
づく信号をチャージポンプ回路５が出力し、その出力を
ループフィルタ６でフィルタリングしてＶＣＯ１を駆動
する。ＰＬＬシンセサイザはこのような動作を繰り返し
て、ＶＣＯ１の出力である比較信号の周波数と位相が基
準信号にロックしていく。なお、ＶＣＯ１の代わりに電
流制御発振器（以下、ＩＣＯと呼ぶ）を用いることもで
きる。
る。ＰＬＬシンセサイザは電圧制御発振器（以下、ＶＣ
Ｏと呼ぶ）１からの出力を比較分周器２で分周した信号
の位相と、基準信号を基準分周器３で分周した信号の位
相との位相差を位相比較器４で検出し、当該位相差に基
づく信号をチャージポンプ回路５が出力し、その出力を
ループフィルタ６でフィルタリングしてＶＣＯ１を駆動
する。ＰＬＬシンセサイザはこのような動作を繰り返し
て、ＶＣＯ１の出力である比較信号の周波数と位相が基
準信号にロックしていく。なお、ＶＣＯ１の代わりに電
流制御発振器（以下、ＩＣＯと呼ぶ）を用いることもで
きる。
【０００４】図２は通常使用される位相比較器である。
この回路は２つの信号の周波数、すなわち基準信号Ｒef
の周波数ｆＲef と、比較信号Ｓlvの周波数ｆＳlv とを
比較するものでＲef, Ｓlv の立ち下がりエッジに応答
して動作する。ＮＰＤは、位相比較器の初期状態を決定
するためのリセット信号である。具体的には ｆＲef＞
ｆＳlv の時ＵＰ＝Ｈ, ＤＷ＝Ｌ、ｆＲef ＜ｆＳlv の
時ＵＰ＝Ｌ ,ＤＷ＝Ｈ、ｆＲef ＝ｆＳlv の時ＵＰ＝
Ｌ, ＤＷ＝Ｌ, ＯＣＫ＝Ｈとなる。動作タイミングを図
３に示す。
この回路は２つの信号の周波数、すなわち基準信号Ｒef
の周波数ｆＲef と、比較信号Ｓlvの周波数ｆＳlv とを
比較するものでＲef, Ｓlv の立ち下がりエッジに応答
して動作する。ＮＰＤは、位相比較器の初期状態を決定
するためのリセット信号である。具体的には ｆＲef＞
ｆＳlv の時ＵＰ＝Ｈ, ＤＷ＝Ｌ、ｆＲef ＜ｆＳlv の
時ＵＰ＝Ｌ ,ＤＷ＝Ｈ、ｆＲef ＝ｆＳlv の時ＵＰ＝
Ｌ, ＤＷ＝Ｌ, ＯＣＫ＝Ｈとなる。動作タイミングを図
３に示す。
【０００５】このＵＰ／ＤＷ信号が例えば図４に示すチ
ャージポンプ回路５を駆動する。つまりＵＰ＝Ｈの時、
ＦＥＴMp1 がオンしてループフィルタ６へ電荷を供給
し、ＤＷ＝Ｈの時、ＦＥＴMn1 がオンしてループフィル
タ６の電荷を引き抜くという動作をする。このチャージ
ポンプ回路５の出力がループフィルタ６で平滑化されて
ＶＣＯ１に入力され、ＶＣＯ１を基準信号周波数に追従
させる働きをする。なお図５に図４の構成のロック時の
タイミングを示す。
ャージポンプ回路５を駆動する。つまりＵＰ＝Ｈの時、
ＦＥＴMp1 がオンしてループフィルタ６へ電荷を供給
し、ＤＷ＝Ｈの時、ＦＥＴMn1 がオンしてループフィル
タ６の電荷を引き抜くという動作をする。このチャージ
ポンプ回路５の出力がループフィルタ６で平滑化されて
ＶＣＯ１に入力され、ＶＣＯ１を基準信号周波数に追従
させる働きをする。なお図５に図４の構成のロック時の
タイミングを示す。
【０００６】
【発明が解決しようとする課題】ＰＬＬが基準信号にロ
ックするためには、ＶＣＯの発振周波数のレンジ内に基
準信号の周波数がある必要がある。この発振周波数のレ
ンジは、製造プロセスの変動で大きく変わってしまう。
全ての条件で発振周波数のレンジ内に基準信号の周波数
を入れるためには、ＶＣＯの電圧感度を上げて発振周波
数のレンジを広くとる必要がある。
ックするためには、ＶＣＯの発振周波数のレンジ内に基
準信号の周波数がある必要がある。この発振周波数のレ
ンジは、製造プロセスの変動で大きく変わってしまう。
全ての条件で発振周波数のレンジ内に基準信号の周波数
を入れるためには、ＶＣＯの電圧感度を上げて発振周波
数のレンジを広くとる必要がある。
【０００７】しかし感度を上げることによりＶＣＯはノ
イズの影響を受けやすくなり、その結果位相ノイズ特性
が悪くなるという欠点をもっている。
イズの影響を受けやすくなり、その結果位相ノイズ特性
が悪くなるという欠点をもっている。
【０００８】そこで本発明の目的は、以上のような問題
を解消したＰＬＬ回路を提供することにある。
を解消したＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、入力信号に応答して発信周波数
を変化させる発振手段と、該発振手段から出力した信号
の位相と、基準信号の位相との位相差を検出する位相差
検出手段と、該位相差検出手段からの位相差検出信号に
基づいて前記発振手段に供給する入力信号を生成する手
段と、前記発振手段の発振周波数がロックレンジに適合
するように当該発振手段に供給する電流量を制御する電
流制御手段とを具備することを特徴とする。
め、請求項１の発明は、入力信号に応答して発信周波数
を変化させる発振手段と、該発振手段から出力した信号
の位相と、基準信号の位相との位相差を検出する位相差
検出手段と、該位相差検出手段からの位相差検出信号に
基づいて前記発振手段に供給する入力信号を生成する手
段と、前記発振手段の発振周波数がロックレンジに適合
するように当該発振手段に供給する電流量を制御する電
流制御手段とを具備することを特徴とする。
【００１０】また請求項２の発明は、請求項１におい
て、前記発振手段は、前記電流制御手段によって制御さ
れる電流量に応じて発振周波数レンジを決定する周波数
レンジ決定手段を有することを特徴とする。
て、前記発振手段は、前記電流制御手段によって制御さ
れる電流量に応じて発振周波数レンジを決定する周波数
レンジ決定手段を有することを特徴とする。
【００１１】さらに請求項３の発明は、請求項１におい
て、前記電流制御手段は、前記位相差検出手段からの信
号に基づいて動作する可変電流源を有することを特徴と
する。
て、前記電流制御手段は、前記位相差検出手段からの信
号に基づいて動作する可変電流源を有することを特徴と
する。
【００１２】さらに請求項４の発明は、請求項２におい
て、前記電流制御手段は、前記発振器への電流量を制御
してロックレンジの上限と下限を設定する手段をさらに
有することを特徴とする。
て、前記電流制御手段は、前記発振器への電流量を制御
してロックレンジの上限と下限を設定する手段をさらに
有することを特徴とする。
【００１３】さらに請求項５の発明は、請求項１におい
て、前記電流制御手段は、オープンループ状態で電流量
制御を実行することを特徴とする。
て、前記電流制御手段は、オープンループ状態で電流量
制御を実行することを特徴とする。
【００１４】さらに請求項６の発明は、請求項５におい
て、前記電流制御手段が、オープンループ状態で電流量
制御を実行する際に、前記生成手段の出力がオープンに
なり、前記発振手段への入力が内部の一定電位になるこ
とを特徴とする。
て、前記電流制御手段が、オープンループ状態で電流量
制御を実行する際に、前記生成手段の出力がオープンに
なり、前記発振手段への入力が内部の一定電位になるこ
とを特徴とする。
【００１５】さらに請求項７の発明は、請求項４におい
て、前記設定手段は、基準周波数固定のままでロックレ
ンジの上限と下限を設定することを特徴とする。
て、前記設定手段は、基準周波数固定のままでロックレ
ンジの上限と下限を設定することを特徴とする。
【００１６】
【発明の実施の形態】本発明によれば、たとえば、分周
器、ループフィルタ、ＶＣＯ（またはＩＣＯ）は変更せ
ずに、ＶＣＯの中心周波数をＰＬＬのロックレンジの中
心にあわせることができる回路を付加することにより、
ＶＣＯの感度を低く設定することができる。本発明によ
ると位相ノイズ特性は悪化せずに、ＰＬＬシンセサイザ
の位相ノイズ特性は向上することになる。以下の説明で
は特にＬＳＩに内蔵するＶＣＯ（またはＩＣＯ）の中心
周波数をあわせる適用例について述べる。分周器、ルー
プフィルタ、チャージポンプの詳細な説明は他の文献に
譲ることとする（たとえば、Frequency Synthesizer De
sign Handbook;James A.Crawford,1994 ）。
器、ループフィルタ、ＶＣＯ（またはＩＣＯ）は変更せ
ずに、ＶＣＯの中心周波数をＰＬＬのロックレンジの中
心にあわせることができる回路を付加することにより、
ＶＣＯの感度を低く設定することができる。本発明によ
ると位相ノイズ特性は悪化せずに、ＰＬＬシンセサイザ
の位相ノイズ特性は向上することになる。以下の説明で
は特にＬＳＩに内蔵するＶＣＯ（またはＩＣＯ）の中心
周波数をあわせる適用例について述べる。分周器、ルー
プフィルタ、チャージポンプの詳細な説明は他の文献に
譲ることとする（たとえば、Frequency Synthesizer De
sign Handbook;James A.Crawford,1994 ）。
【００１７】以下、本発明の実施の形態を詳細に説明す
る。
る。
【００１８】ＶＣＯ（またはＩＣＯ）は送信または受信
のＰＬＬシンセサイザの構成要素として一般的に使用さ
れるが、これは本発明の適用範囲内である。
のＰＬＬシンセサイザの構成要素として一般的に使用さ
れるが、これは本発明の適用範囲内である。
【００１９】発振器（ＶＣＯまたはＩＣＯ）の周波数
は、発振器の形態によらず、発振器に供給される電流と
発振器のもつ容量で決まる。この容量が製造プロセスで
変動するため、設計値通りの電流を供給していたとして
も、発振周波数が大きく変動することになる。特にリン
グオシレータ方式をとる場合、寄生容量を充放電するこ
とで発振周波数が決まっているので、寄生容量の変動を
直接受け周波数変動幅は大きなものになる。
は、発振器の形態によらず、発振器に供給される電流と
発振器のもつ容量で決まる。この容量が製造プロセスで
変動するため、設計値通りの電流を供給していたとして
も、発振周波数が大きく変動することになる。特にリン
グオシレータ方式をとる場合、寄生容量を充放電するこ
とで発振周波数が決まっているので、寄生容量の変動を
直接受け周波数変動幅は大きなものになる。
【００２０】この様な変動を抑えるために、ＰＬＬシン
セサイザを起動する際に周波数キャリブレーションして
から通常動作に入るようにする。周波数キャリブレーシ
ョンとは基準信号周波数にあうように発振器の周波数を
決める電流（または電圧）を調整することを意味する。
周波数キャリブレーション中はＰＬＬシンセサイザをオ
ープンループ動作にする。具体的にはループフィルタ出
力を開放状態にし、発振器への入力はＩＣ内部電位を与
える、という構成にする。このようにすると発振器へ供
給する電流を変えることで発振器の周波数の調整を容易
に行うことができる。
セサイザを起動する際に周波数キャリブレーションして
から通常動作に入るようにする。周波数キャリブレーシ
ョンとは基準信号周波数にあうように発振器の周波数を
決める電流（または電圧）を調整することを意味する。
周波数キャリブレーション中はＰＬＬシンセサイザをオ
ープンループ動作にする。具体的にはループフィルタ出
力を開放状態にし、発振器への入力はＩＣ内部電位を与
える、という構成にする。このようにすると発振器へ供
給する電流を変えることで発振器の周波数の調整を容易
に行うことができる。
【００２１】（実施例１）本発明のＰＬＬシンセサイザ
の構成例を図８に示す。位相周波数検出器（ＰＦＤ）９
の構成は図２に示す回路と同じである。チャージポンプ
（ＣＰ）回路１０の構成は図４と同じである。また位相
周波数検出器９とチャージポンプ回路１０との接続は図
４と同じである。ＶＣＯ１１は、ｇｍセル１１Ａと、Ｉ
ＣＯ１１Ｂとから構成されている。図８は位相周波数検
出器９とチャージポンプ回路１０として従来と同様の回
路を使用し、ＶＣＯに流れる電流を最適化するキャリブ
レーションコントロール回路１２を新たに付加している
ことが特徴である。１３は分周器であって、ＶＣＯ１１
の出力を分周して位相周波数検出器９に供給する。
の構成例を図８に示す。位相周波数検出器（ＰＦＤ）９
の構成は図２に示す回路と同じである。チャージポンプ
（ＣＰ）回路１０の構成は図４と同じである。また位相
周波数検出器９とチャージポンプ回路１０との接続は図
４と同じである。ＶＣＯ１１は、ｇｍセル１１Ａと、Ｉ
ＣＯ１１Ｂとから構成されている。図８は位相周波数検
出器９とチャージポンプ回路１０として従来と同様の回
路を使用し、ＶＣＯに流れる電流を最適化するキャリブ
レーションコントロール回路１２を新たに付加している
ことが特徴である。１３は分周器であって、ＶＣＯ１１
の出力を分周して位相周波数検出器９に供給する。
【００２２】キャリブレーションコントロール回路１２
の具体例を図９に示す。キャリブレーションコントロー
ル回路１２は、ＰＦＤ９の出力（ＵＰ，ＤＷ）を入力
し、そのモニタ値に基づいてｇｍセル１１Ａ及びＩＣＯ
１１Ｂに流れる電流量を調整するためのデータを生成す
るモニタ回路３２を有し、ｇｍセル１１Ａ及びＩＣＯ１
１Ｂに流れる電流量を調整することによってＶＣＯの周
波数は増減することになる。すなわち、シリアルインタ
ーフェース１４によって、モニタ回路３２からのレジス
タ１５にｇｍセル１１ＡおよびＩＣＯ１１Ｂに流すべき
電流を決定するデータ（ＳＤＡＴＡ）を書き込み、レジ
スタ１５の出力によって、ｇｍセル１１ＡおよびＩＣＯ
１１Ｂに各々複数接続された電流源１１Ｃ，１１Ｄをオ
ン、オフする回路である。電流源１１Ｃ，１１Ｄは２の
べき乗で重み付けされている。すなわち制御ビット数が
（ｎ＋１）で状態が
の具体例を図９に示す。キャリブレーションコントロー
ル回路１２は、ＰＦＤ９の出力（ＵＰ，ＤＷ）を入力
し、そのモニタ値に基づいてｇｍセル１１Ａ及びＩＣＯ
１１Ｂに流れる電流量を調整するためのデータを生成す
るモニタ回路３２を有し、ｇｍセル１１Ａ及びＩＣＯ１
１Ｂに流れる電流量を調整することによってＶＣＯの周
波数は増減することになる。すなわち、シリアルインタ
ーフェース１４によって、モニタ回路３２からのレジス
タ１５にｇｍセル１１ＡおよびＩＣＯ１１Ｂに流すべき
電流を決定するデータ（ＳＤＡＴＡ）を書き込み、レジ
スタ１５の出力によって、ｇｍセル１１ＡおよびＩＣＯ
１１Ｂに各々複数接続された電流源１１Ｃ，１１Ｄをオ
ン、オフする回路である。電流源１１Ｃ，１１Ｄは２の
べき乗で重み付けされている。すなわち制御ビット数が
（ｎ＋１）で状態が
【００２３】
【数１】（ＭＳＢ，ＭＳＢ−１，・・・，２，１，ＬＳ
Ｂ）＝（Ｈ，Ｈ ,・・・，Ｌ，Ｈ，Ｌ） である場合、ＶＣＯに供給される電流は
Ｂ）＝（Ｈ，Ｈ ,・・・，Ｌ，Ｈ，Ｌ） である場合、ＶＣＯに供給される電流は
【００２４】
【数２】Ｉｖｃｏ＝Ｉ＊２＾ｎ＋Ｉ＊２＾（ｎ−１）＋
・・・＋Ｉ＊２＾１ となる。
・・・＋Ｉ＊２＾１ となる。
【００２５】この回路で以下に述べるようにして周波数
キャリブレーションを行うことによって、電流値を最適
にして、ＶＣＯの発振周波やゲインを設定することがで
きる。なお図１０にｇｍセルの例を、さらに図１１にＩ
ＣＯの例を示す。図１０の（Ａ）は、ｇｍセルの具体的
回路の一例を示すものであって、５個のＦＥＴ１６Ａ〜
１６Ｅと、電流源１７とから構成されている。図１０の
（Ｂ）はこのような構成のｇｍセルの特性を示す図であ
る。図１１の（Ａ）はマルチバイブレータタイプのＩＣ
Ｏの例を示すものであって、４個のＦＥＴ１８Ａ〜１８
Ｄと、２個のオペアンプ１９Ａ，１９Ｂと、２個のノア
ゲート２０Ａ，２０Ｂと、２個のナンドゲート２１Ａ，
２１Ｂと、電流源２２と、コンデンサ２３とから構成さ
れている。発振周波数は、電流源２２に流れる電流をＩ
とし、コンデンサ２３の容量をＣとすると、Ｉ／Ｃで決
定される。図１１の（Ｂ）はリングオシレータタイプの
ＩＣＯの例を示すものであって、一対のＦＥＴ２４Ａ，
２４Ｂと一対の電流源２５Ａ，２５Ｂとからなる組み合
わせ回路をｎ個接続したものである。Ｃｔは寄生容量の
総和である。一対の電流源２５Ａ，２５Ｂに各々流れる
電流をＩｐ，Ｉｎとすると、発振周波数は、Ｉｐ／Ｃ
ｔ，Ｉｎ／Ｃｔで決定される。
キャリブレーションを行うことによって、電流値を最適
にして、ＶＣＯの発振周波やゲインを設定することがで
きる。なお図１０にｇｍセルの例を、さらに図１１にＩ
ＣＯの例を示す。図１０の（Ａ）は、ｇｍセルの具体的
回路の一例を示すものであって、５個のＦＥＴ１６Ａ〜
１６Ｅと、電流源１７とから構成されている。図１０の
（Ｂ）はこのような構成のｇｍセルの特性を示す図であ
る。図１１の（Ａ）はマルチバイブレータタイプのＩＣ
Ｏの例を示すものであって、４個のＦＥＴ１８Ａ〜１８
Ｄと、２個のオペアンプ１９Ａ，１９Ｂと、２個のノア
ゲート２０Ａ，２０Ｂと、２個のナンドゲート２１Ａ，
２１Ｂと、電流源２２と、コンデンサ２３とから構成さ
れている。発振周波数は、電流源２２に流れる電流をＩ
とし、コンデンサ２３の容量をＣとすると、Ｉ／Ｃで決
定される。図１１の（Ｂ）はリングオシレータタイプの
ＩＣＯの例を示すものであって、一対のＦＥＴ２４Ａ，
２４Ｂと一対の電流源２５Ａ，２５Ｂとからなる組み合
わせ回路をｎ個接続したものである。Ｃｔは寄生容量の
総和である。一対の電流源２５Ａ，２５Ｂに各々流れる
電流をＩｐ，Ｉｎとすると、発振周波数は、Ｉｐ／Ｃ
ｔ，Ｉｎ／Ｃｔで決定される。
【００２６】周波数キャリブレーションの動作フローを
図６の周波数キャリブレーションのフロチャートを参照
して以下に説明する。
図６の周波数キャリブレーションのフロチャートを参照
して以下に説明する。
【００２７】（１）電源投入またはリセット解除する
（ステップ（Ｓ）１）。
（ステップ（Ｓ）１）。
【００２８】（２）初期状態からキャリブレーションス
タートする。Ｉ＝Ｉ0 （Ｓ２）。
タートする。Ｉ＝Ｉ0 （Ｓ２）。
【００２９】（３）ＰＦＤ（位相周波数検出器）のＵＰ
／ＤＷ信号をモニタする（Ｓ３）。
／ＤＷ信号をモニタする（Ｓ３）。
【００３０】（４）Ｓ４で、ＰＦＤのＵＰ／ＤＷ信号の
Ｎサイクルをモニタした結果、ＬＯＣＫ＝Ｌで、かつＵ
Ｐ＝Ｈならば、ＩＣＯへ供給する電流を半減してＰＦＤ
信号モニタに戻る（Ｓ４→Ｓ５→Ｓ６→Ｓ３）。し、Ｌ
ＯＣＫ＝ＬならばＳ５に進む。
Ｎサイクルをモニタした結果、ＬＯＣＫ＝Ｌで、かつＵ
Ｐ＝Ｈならば、ＩＣＯへ供給する電流を半減してＰＦＤ
信号モニタに戻る（Ｓ４→Ｓ５→Ｓ６→Ｓ３）。し、Ｌ
ＯＣＫ＝ＬならばＳ５に進む。
【００３１】（５）Ｓ４で、ＰＦＤのＵＰ／ＤＷ信号の
Ｎサイクルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ
＝Ｌならば、ＩＣＯへ供給する電流を２倍しＰＦＤの信
号モニタに戻る（Ｓ４→Ｓ５→Ｓ７→Ｓ３）。
Ｎサイクルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ
＝Ｌならば、ＩＣＯへ供給する電流を２倍しＰＦＤの信
号モニタに戻る（Ｓ４→Ｓ５→Ｓ７→Ｓ３）。
【００３２】（６）Ｓ４で、ＰＦＤのＵＰ／ＤＷ信号の
Ｎサイクルをモニタした結果、ＬＯＣＫ＝Ｈならばキャ
リブレーションを終了する。
Ｎサイクルをモニタした結果、ＬＯＣＫ＝Ｈならばキャ
リブレーションを終了する。
【００３３】この様に（３）から（５）のフローを繰り
返すことで最適電流へあわせていく。
返すことで最適電流へあわせていく。
【００３４】以上のフローは発振中心周波数のみをあわ
せる場合で、ロックレンジを広くとれるアプリケーショ
ンに適する。狭いロックレンジの場合はＩＣＯゲインの
プロセス変動を電流量で調整するために、ＩＣＯ単体の
電流だけでなくロックレンジを決める電流のキャリブレ
ーションが必要となる。
せる場合で、ロックレンジを広くとれるアプリケーショ
ンに適する。狭いロックレンジの場合はＩＣＯゲインの
プロセス変動を電流量で調整するために、ＩＣＯ単体の
電流だけでなくロックレンジを決める電流のキャリブレ
ーションが必要となる。
【００３５】ＩＣＯのゲインキャリブレーションも行う
周波数キャリブレーションの動作フローを図７の周波数
キャリブレーションのフロチャートを参照して以下に説
明する。
周波数キャリブレーションの動作フローを図７の周波数
キャリブレーションのフロチャートを参照して以下に説
明する。
【００３６】（１）電源投入またはリセット解除する
（ステップ（Ｓ）１１）。
（ステップ（Ｓ）１１）。
【００３７】（２）初期状態設定。すなわち、ＩＣＯの
ロックレンジを決めるｇｍセルへの入力電圧ＶICO を
０．５Ｖとし、基準周波数入力ｆinをｆin＝（ｆｌｏｃ
ｋ）ｌとする。（ｆｌｏｃｋ）ｌはロックレンジ内の最
小周波数を表わす（Ｓ１２）。
ロックレンジを決めるｇｍセルへの入力電圧ＶICO を
０．５Ｖとし、基準周波数入力ｆinをｆin＝（ｆｌｏｃ
ｋ）ｌとする。（ｆｌｏｃｋ）ｌはロックレンジ内の最
小周波数を表わす（Ｓ１２）。
【００３８】（３）ＰＦＤ（位相周波数検出器）のＵＰ
／ＤＷ信号をモニタする（Ｓ１３）。
／ＤＷ信号をモニタする（Ｓ１３）。
【００３９】（４）Ｓ１４で、ＰＦＤの信号のＮサイク
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｈなら
ば、ＩＣＯへ供給する電流を半減してＰＦＤ信号モニタ
に戻る（Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１３）。
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｈなら
ば、ＩＣＯへ供給する電流を半減してＰＦＤ信号モニタ
に戻る（Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１３）。
【００４０】（５）Ｓ１４で、ＰＦＤの信号のＮサイク
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｌなら
ば、ＩＣＯへ供給する電流を２倍しＰＦＤの信号モニタ
に戻る（Ｓ１４→Ｓ１５→Ｓ１７→Ｓ１３）。
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｌなら
ば、ＩＣＯへ供給する電流を２倍しＰＦＤの信号モニタ
に戻る（Ｓ１４→Ｓ１５→Ｓ１７→Ｓ１３）。
【００４１】（６）Ｓ１４で、ＰＦＤの信号のＮサイク
ルをモニタした結果、ＬＯＣＫ＝Ｈならば以下の様に設
定を変えてロックレンジの上限を決めるキャリブレーシ
ョンを行う。
ルをモニタした結果、ＬＯＣＫ＝Ｈならば以下の様に設
定を変えてロックレンジの上限を決めるキャリブレーシ
ョンを行う。
【００４２】・ＩＣＯロックレンジを決めるｇｍセルへ
の入力ＶICO をＶICO ＝１．５Ｖとする。
の入力ＶICO をＶICO ＝１．５Ｖとする。
【００４３】・基準周波数入力ｆinをｆin＝（ｆｌｏｃ
ｋ）ｈ。（ｆｌｏｃｋ）ｈはロックレンジ内の最大周波
数を表わす。（Ｓ１８） （７）ＰＦＤ（位相周波数検出器）のＵＰ／ＤＷ信号を
モニタする（Ｓ１９）。
ｋ）ｈ。（ｆｌｏｃｋ）ｈはロックレンジ内の最大周波
数を表わす。（Ｓ１８） （７）ＰＦＤ（位相周波数検出器）のＵＰ／ＤＷ信号を
モニタする（Ｓ１９）。
【００４４】（８）Ｓ２０で、ＰＦＤの信号のＮサイク
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｈなら
ば、ｇｍセルへ供給する電流を半減してＰＦＤ信号モニ
タに戻る（Ｓ２０→Ｓ２１→Ｓ２２→Ｓ１９）。
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｈなら
ば、ｇｍセルへ供給する電流を半減してＰＦＤ信号モニ
タに戻る（Ｓ２０→Ｓ２１→Ｓ２２→Ｓ１９）。
【００４５】（９）Ｓ２０で、ＰＦＤの信号のＮサイク
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｌなら
ば、ｇｍセルへ供給する電流を２倍しＰＦＤの信号モニ
タに戻る（Ｓ２０→Ｓ２１→Ｓ２３→Ｓ１９）。
ルをモニタした結果、ＬＯＣＫ＝ＬでかつＵＰ＝Ｌなら
ば、ｇｍセルへ供給する電流を２倍しＰＦＤの信号モニ
タに戻る（Ｓ２０→Ｓ２１→Ｓ２３→Ｓ１９）。
【００４６】（１０）Ｓ２０で、ＰＦＤの信号のＮサイ
クルをモニタした結果、ＬＯＣＫ＝Ｈならばキャリブレ
ーションを終了する。
クルをモニタした結果、ＬＯＣＫ＝Ｈならばキャリブレ
ーションを終了する。
【００４７】この様に（３）から（５）を繰り返すこと
でロックレンジの下限にあわせ、さらに（７）から
（９）を繰り返すことでロックレンジの上限にあわせる
ことができる。基準周波数が変えられないアプリケーシ
ョンの場合、基準周波数を一定に保ち、分周比のｍｉｎ
／ｍａｘで電流をあわせることも可能である。
でロックレンジの下限にあわせ、さらに（７）から
（９）を繰り返すことでロックレンジの上限にあわせる
ことができる。基準周波数が変えられないアプリケーシ
ョンの場合、基準周波数を一定に保ち、分周比のｍｉｎ
／ｍａｘで電流をあわせることも可能である。
【００４８】以上のように本発明はプロセス変動による
中心周波数のばらつき及び発振器のゲインを、それらに
供給する電流を最適化することにより、望ましいＰＬＬ
回路特性を与えるものである。
中心周波数のばらつき及び発振器のゲインを、それらに
供給する電流を最適化することにより、望ましいＰＬＬ
回路特性を与えるものである。
【００４９】（実施例２）シリアルインターフェースに
よらず、デジタル回路で構成したキャリブレーションコ
ントロール回路の一例を図１２に示す。キャリブレーシ
ョンコントロール回路以外の回路の構成は図８と同一で
ある。ｇｍセル、ＩＣＯの構成も実施例１と同一のもの
である。
よらず、デジタル回路で構成したキャリブレーションコ
ントロール回路の一例を図１２に示す。キャリブレーシ
ョンコントロール回路以外の回路の構成は図８と同一で
ある。ｇｍセル、ＩＣＯの構成も実施例１と同一のもの
である。
【００５０】図１２のキャリブレーションコントロール
回路２６は、位相周波数検出器９からのＵＰ出力をカウ
ントするＵＰカウンタ２７と、位相周波数検出器９から
のＤＷ出力をカウントするＤＷカウンタ２８と、２つの
カウンタ２７，２８の出力からＰＬＬ回路がロック状態
か否かを判断し、ロック状態のときに検出信号を出力す
るロック検出回路２９と、フレームサイクル発生回路３
０と、コンペア・ロジック回路３１とから構成される。
回路２６は、位相周波数検出器９からのＵＰ出力をカウ
ントするＵＰカウンタ２７と、位相周波数検出器９から
のＤＷ出力をカウントするＤＷカウンタ２８と、２つの
カウンタ２７，２８の出力からＰＬＬ回路がロック状態
か否かを判断し、ロック状態のときに検出信号を出力す
るロック検出回路２９と、フレームサイクル発生回路３
０と、コンペア・ロジック回路３１とから構成される。
【００５１】フレームサイクル発生回路３０は、ＵＰカ
ウンタ２７，ＤＷカウンタ２８，ロック検出回路２９等
からきまるシステムの状態を更新するサイクルを発生す
る回路である。コンペア・ロジック回路３１はＵＰカウ
ンタ２７，ＤＷカウンタ２８，ロック検出回路２９の出
力から現在の状態がＵＰ／ＤＷ／ＬＯＣＫのいずれかで
あるかを判断してｇｍセル１１ＡおよびＩＣＯ１１Ｂに
各々複数接続された電流源１１Ｃ，１１Ｄの各々をオ
ン、オフして、ｇｍセル１１ＡおよびＩＣＯ１１Ｂに流
れる電流を制御する電流制御ビットを設定する回路であ
る。
ウンタ２７，ＤＷカウンタ２８，ロック検出回路２９等
からきまるシステムの状態を更新するサイクルを発生す
る回路である。コンペア・ロジック回路３１はＵＰカウ
ンタ２７，ＤＷカウンタ２８，ロック検出回路２９の出
力から現在の状態がＵＰ／ＤＷ／ＬＯＣＫのいずれかで
あるかを判断してｇｍセル１１ＡおよびＩＣＯ１１Ｂに
各々複数接続された電流源１１Ｃ，１１Ｄの各々をオ
ン、オフして、ｇｍセル１１ＡおよびＩＣＯ１１Ｂに流
れる電流を制御する電流制御ビットを設定する回路であ
る。
【００５２】以上のような構成によれば、キャリブレー
ション動作時において、コンペア・ロジック回路３１は
フレームサイクル発生回路３０からのフレームサイクル
の立ち上がりでシステムの状態を更新し、立ち下がりで
ＵＰ／ＤＷカウンタ２７，２８をリセットする。このリ
セット動作で次のフレームに前のカウントの影響を及ぼ
さないようにしている。
ション動作時において、コンペア・ロジック回路３１は
フレームサイクル発生回路３０からのフレームサイクル
の立ち上がりでシステムの状態を更新し、立ち下がりで
ＵＰ／ＤＷカウンタ２７，２８をリセットする。このリ
セット動作で次のフレームに前のカウントの影響を及ぼ
さないようにしている。
【００５３】なお図１３にキャリブレーション動作のフ
ローチャートの１例を示した。さらにロックレンジが狭
いアプリケーションで必要となるゲインキャリブレーシ
ョン動作のフローチャートの１例を図１４に示す。
ローチャートの１例を示した。さらにロックレンジが狭
いアプリケーションで必要となるゲインキャリブレーシ
ョン動作のフローチャートの１例を図１４に示す。
【００５４】図１３に示すように、キャリブレーション
動作がスタートすると、フレームサイクル発生回路３０
からのフレームサイクルの立ち下がりでＵＰ／ＤＷカウ
ンタ２７，２８をリセットし（Ｓ３１）、フレームサイ
クル発生回路３０からのフレームサイクルの立ち上がり
を待ち（Ｓ３２）、ついで、Ｓ３３で、ＵＰカウンタ２
７のカウント値（ＵＰｃｏｕｎｔ）と、ＤＷカウンタ２
８のカウント値（ＤＷｃｏｕｎｔ）とが共に、所定の範
囲内であるか否かを判断する。すなわち、ｍ＜ＵＰｃｏ
ｕｎｔ＜ｎ，ｍ＜ＤＷｃｏｕｎｔ＜ｎであるか否かを判
断する（ｍ＜ｎ）。Ｓ３３でｍ＜ＵＰｃｏｕｎｔ＜ｎお
よびｍ＜ＤＷｃｏｕｎｔ＜ｎであるかの判断のうちの少
なくとも一方がＮｏの判断であるときは、Ｓ３４に進
み、そこでＵＰｃｏｕｎｔがｎより大きいか否かを判断
する。即ち、ＵＰｃｏｕｎｔ＞ｎか否かを判断する。
動作がスタートすると、フレームサイクル発生回路３０
からのフレームサイクルの立ち下がりでＵＰ／ＤＷカウ
ンタ２７，２８をリセットし（Ｓ３１）、フレームサイ
クル発生回路３０からのフレームサイクルの立ち上がり
を待ち（Ｓ３２）、ついで、Ｓ３３で、ＵＰカウンタ２
７のカウント値（ＵＰｃｏｕｎｔ）と、ＤＷカウンタ２
８のカウント値（ＤＷｃｏｕｎｔ）とが共に、所定の範
囲内であるか否かを判断する。すなわち、ｍ＜ＵＰｃｏ
ｕｎｔ＜ｎ，ｍ＜ＤＷｃｏｕｎｔ＜ｎであるか否かを判
断する（ｍ＜ｎ）。Ｓ３３でｍ＜ＵＰｃｏｕｎｔ＜ｎお
よびｍ＜ＤＷｃｏｕｎｔ＜ｎであるかの判断のうちの少
なくとも一方がＮｏの判断であるときは、Ｓ３４に進
み、そこでＵＰｃｏｕｎｔがｎより大きいか否かを判断
する。即ち、ＵＰｃｏｕｎｔ＞ｎか否かを判断する。
【００５５】Ｓ３４でＵＰｃｏｕｎｔ＞ｎであるなら
ば、Ｓ３５に進み、ＵＰ＝Ｈをロック検出回路２９から
コンペア・ロジック回路３１に出力する。ついで、Ｓ３
６で、ＩＣＯに流れる電流Ｉt を、Ｉt ＝Ｉt ＋Ｉ×２
i にし、Ｓ３２に戻る。
ば、Ｓ３５に進み、ＵＰ＝Ｈをロック検出回路２９から
コンペア・ロジック回路３１に出力する。ついで、Ｓ３
６で、ＩＣＯに流れる電流Ｉt を、Ｉt ＝Ｉt ＋Ｉ×２
i にし、Ｓ３２に戻る。
【００５６】Ｓ３４でＵＰｃｏｕｎｔ＞ｎでなければ、
Ｓ３７に進み、ＤＷ＝Ｈをロック検出回路２９からコン
ペア・ロジック回路３１に出力する。ついで、Ｓ３８
で、ＩＣＯに流れる電流Ｉt を、Ｉt ＝Ｉt −Ｉ×２i
にし、Ｓ３２に戻る。
Ｓ３７に進み、ＤＷ＝Ｈをロック検出回路２９からコン
ペア・ロジック回路３１に出力する。ついで、Ｓ３８
で、ＩＣＯに流れる電流Ｉt を、Ｉt ＝Ｉt −Ｉ×２i
にし、Ｓ３２に戻る。
【００５７】Ｓ３３で、ｍ＜ＵＰｃｏｕｎｔ＜ｎおよび
ｍ＜ＤＷｃｏｕｎｔ＜ｎであるかの判断の両方がＹｅｓ
の判断であるときは、Ｓ３９に進み、そこでＬＯＣＫ＝
Ｈをロック検出回路２９からコンペア・ロジック回路３
１に出力し、キャリブレーション動作を終了する。
ｍ＜ＤＷｃｏｕｎｔ＜ｎであるかの判断の両方がＹｅｓ
の判断であるときは、Ｓ３９に進み、そこでＬＯＣＫ＝
Ｈをロック検出回路２９からコンペア・ロジック回路３
１に出力し、キャリブレーション動作を終了する。
【００５８】図１４に示すように、キャリブレーション
動作がスタートすると、まず、ロックレンジの下限を決
めるためにＩＣＯ１１Ｂの電流Ｉt の制御（Ｓ４１〜Ｓ
４８）を開始する。即ち、フレームサイクル発生回路３
０からのフレームサイクルの立ち下がりでＵＰ／ＤＷカ
ウンタ２７，２８をリセットし、且つ分周器１３の分周
比を最大にし（Ｓ４１）、Ｓ４２に進む。Ｓ４２〜Ｓ４
８までは、図１３のＳ３２〜Ｓ３８までと同様である。
Ｓ４３でｍ＜ＵＰｃｏｕｎｔ＜ｎおよびｍ＜ＤＷｃｏｕ
ｎｔ＜ｎであるかの判断の両方がＹｅｓの判断であると
きは、Ｓ４９に進み、そこから、ロックレンジの上限を
決めるためにｇｍセル１１Ａの電流Ｉgmの制御（Ｓ４９
〜Ｓ５６）を開始する。Ｓ４９ではフレームサイクル発
生回路３０からのフレームサイクルの立ち下がりでＵＰ
／ＤＷカウンタ２７，２８をリセットし、且つ分周器１
３の分周比を最小にし（Ｓ４９）、Ｓ５０に進む。な
お、Ｓ４９以降は、制御する対象がｇｍセルである以外
は上記のＩＣＯ１１Ｂの制御と同様である。即ち、Ｓ５
４，Ｓ５６で、Ｉgm＝Ｉgm＋Ｉ×２i ，Ｉgm＝Ｉgm−Ｉ
×２i とする以外は、上記Ｓ４１〜Ｓ４８と同様であ
る。そして、Ｓ５１で、ｍ＜ＵＰｃｏｕｎｔ＜ｎおよび
ｍ＜ＤＷｃｏｕｎｔ＜ｎであるかの判断の両方がＹｅｓ
の判断であるときは、Ｓ５７に進み、そこでＬＯＣＫ＝
Ｈをロック検出回路２９からコンペア・ロジック回路３
１に出力し、キャリブレーション動作を終了する。
動作がスタートすると、まず、ロックレンジの下限を決
めるためにＩＣＯ１１Ｂの電流Ｉt の制御（Ｓ４１〜Ｓ
４８）を開始する。即ち、フレームサイクル発生回路３
０からのフレームサイクルの立ち下がりでＵＰ／ＤＷカ
ウンタ２７，２８をリセットし、且つ分周器１３の分周
比を最大にし（Ｓ４１）、Ｓ４２に進む。Ｓ４２〜Ｓ４
８までは、図１３のＳ３２〜Ｓ３８までと同様である。
Ｓ４３でｍ＜ＵＰｃｏｕｎｔ＜ｎおよびｍ＜ＤＷｃｏｕ
ｎｔ＜ｎであるかの判断の両方がＹｅｓの判断であると
きは、Ｓ４９に進み、そこから、ロックレンジの上限を
決めるためにｇｍセル１１Ａの電流Ｉgmの制御（Ｓ４９
〜Ｓ５６）を開始する。Ｓ４９ではフレームサイクル発
生回路３０からのフレームサイクルの立ち下がりでＵＰ
／ＤＷカウンタ２７，２８をリセットし、且つ分周器１
３の分周比を最小にし（Ｓ４９）、Ｓ５０に進む。な
お、Ｓ４９以降は、制御する対象がｇｍセルである以外
は上記のＩＣＯ１１Ｂの制御と同様である。即ち、Ｓ５
４，Ｓ５６で、Ｉgm＝Ｉgm＋Ｉ×２i ，Ｉgm＝Ｉgm−Ｉ
×２i とする以外は、上記Ｓ４１〜Ｓ４８と同様であ
る。そして、Ｓ５１で、ｍ＜ＵＰｃｏｕｎｔ＜ｎおよび
ｍ＜ＤＷｃｏｕｎｔ＜ｎであるかの判断の両方がＹｅｓ
の判断であるときは、Ｓ５７に進み、そこでＬＯＣＫ＝
Ｈをロック検出回路２９からコンペア・ロジック回路３
１に出力し、キャリブレーション動作を終了する。
【００５９】以上説明してきたように、新規にＰＬＬ回
路の電流を最適化するキャリブレーション回路を発明し
たことによりプロセス変動を電流量の調整で打ち消すこ
とを可能にした。さらに本発明はロックレンジを最適化
できるため、ＶＣＯ（またはＩＣＯ）ゲインを低く設定
できるので、位相ノイズ特性の改善を可能にした。
路の電流を最適化するキャリブレーション回路を発明し
たことによりプロセス変動を電流量の調整で打ち消すこ
とを可能にした。さらに本発明はロックレンジを最適化
できるため、ＶＣＯ（またはＩＣＯ）ゲインを低く設定
できるので、位相ノイズ特性の改善を可能にした。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
発振手段、生成手段等は変更せずに、発振手段の中心周
波数をロックレンジの中心にあわせることができるの
で、発振手段の感度を低く設定することができる。本発
明によると位相ノイズ特性は悪化せずに、ＰＬＬシンセ
サイザの位相ノイズ特性は向上することになる。
発振手段、生成手段等は変更せずに、発振手段の中心周
波数をロックレンジの中心にあわせることができるの
で、発振手段の感度を低く設定することができる。本発
明によると位相ノイズ特性は悪化せずに、ＰＬＬシンセ
サイザの位相ノイズ特性は向上することになる。
【図１】ＰＬＬシンセサイザの基本構成を示す図であ
る。
る。
【図２】従来の位相比較器の回路例を示す図である。
【図３】図２の回路のタイミングを示す図である。
【図４】従来の位相比較器とチャージポンプの接続例を
示す図である。
示す図である。
【図５】図４の構成でのロック時のタイミングを示す図
である。
である。
【図６】本発明の周波数キャリブレーションのフローチ
ャートを示す図である。
ャートを示す図である。
【図７】本発明のゲインキャリブレーションのフローチ
ャートを示す図である。
ャートを示す図である。
【図８】本発明のＰＬＬシンセサイザの構成を示す図で
ある。
ある。
【図９】キャリブレーションコントロールの例を示す図
である。
である。
【図１０】ｇｍセルの例を示す図である。
【図１１】ＩＣＯの例を示す図である。
【図１２】デジタル回路でキャリブレーションコントロ
ールをする場合の例を示す図である。
ールをする場合の例を示す図である。
【図１３】キャリブレーションコントロールのフローチ
ャートを示す図である。
ャートを示す図である。
【図１４】ゲインキャリブレーションコントロールのフ
ローチャートを示す図である。
ローチャートを示す図である。
９ 位相周波数検出器（ＰＦＤ） １０ チャージポンプ（ＣＰ）回路 １１ ＶＣＯ １１Ａ ｇｍセル １１Ｂ ＩＣＯ １３ 分周器
Claims (7)
- 【請求項１】 入力信号に応答して発信周波数を変化さ
せる発振手段と、該発振手段から出力した信号の位相
と、基準信号の位相との位相差を検出する位相差検出手
段と、該位相差検出手段からの位相差検出信号に基づい
て前記発振手段に供給する入力信号を生成する手段と、
前記発振手段の発振周波数がロックレンジに適合するよ
うに当該発振手段に供給する電流量を制御する電流制御
手段とを具備することを特徴とするＰＬＬ回路。 - 【請求項２】 請求項１において、 前記発振手段は、前記電流制御手段によって制御される
電流量に応じて発振周波数レンジを決定する周波数レン
ジ決定手段を有することを特徴とするＰＬＬ回路。 - 【請求項３】 請求項１において、 前記電流制御手段は、前記位相差検出手段からの信号に
基づいて動作する可変電流源を有することを特徴とする
ＰＬＬ回路。 - 【請求項４】 請求項２において、 前記電流制御手段は、前記発振器への電流量を制御して
ロックレンジの上限と下限を設定する手段をさらに有す
ることを特徴とするＰＬＬ回路。 - 【請求項５】 請求項１において、 前記電流制御手段は、オープンループ状態で電流量制御
を実行することを特徴とするＰＬＬ回路。 - 【請求項６】 請求項５において、 前記電流制御手段が、オープンループ状態で電流量制御
を実行する際に、前記生成手段の出力がオープンにな
り、前記発振手段への入力が内部の一定電位になること
を特徴とするＰＬＬ回路。 - 【請求項７】 請求項４において、 前記設定手段は、基準周波数固定のままでロックレンジ
の上限と下限を設定することを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10214643A JP2000049597A (ja) | 1998-07-29 | 1998-07-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10214643A JP2000049597A (ja) | 1998-07-29 | 1998-07-29 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049597A true JP2000049597A (ja) | 2000-02-18 |
Family
ID=16659161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10214643A Withdrawn JP2000049597A (ja) | 1998-07-29 | 1998-07-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049597A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870411B2 (en) | 2001-08-30 | 2005-03-22 | Renesas Technology Corp. | Phase synchronizing circuit |
| US7062229B2 (en) | 2002-03-06 | 2006-06-13 | Qualcomm Incorporated | Discrete amplitude calibration of oscillators in frequency synthesizers |
| US7254507B2 (en) | 2003-08-27 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Analog circuit automatic calibration system |
| US7495488B2 (en) | 2006-03-04 | 2009-02-24 | Samsung Electronics Co., Ltd. | Phase-locked loop circuit, delay-locked loop circuit and method of tuning output frequencies of the same |
| US7504894B2 (en) | 2005-08-08 | 2009-03-17 | Renesas Technology Corp. | Phase locked loop circuit and semiconductor integrated circuit device using the same |
| JP2010288256A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| WO2014163881A1 (en) * | 2013-03-11 | 2014-10-09 | The Regents Of The University Of California | Low jitter tunable voltage control oscillator with self calibration circuits to reduce chip fabrication process variation |
| US9946290B2 (en) | 2015-08-31 | 2018-04-17 | Samsung Electronics Co., Ltd. | Current reference circuit and an electronic device including the same |
| US11398825B1 (en) | 2021-03-18 | 2022-07-26 | Kioxia Corporation | Receiving device, control method of receiving device, and memory controller |
-
1998
- 1998-07-29 JP JP10214643A patent/JP2000049597A/ja not_active Withdrawn
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870411B2 (en) | 2001-08-30 | 2005-03-22 | Renesas Technology Corp. | Phase synchronizing circuit |
| US7062229B2 (en) | 2002-03-06 | 2006-06-13 | Qualcomm Incorporated | Discrete amplitude calibration of oscillators in frequency synthesizers |
| US7570925B2 (en) | 2002-03-06 | 2009-08-04 | Qualcomm Incorporated | Discrete amplitude calibration of oscillators in frequency synthesizers |
| US7254507B2 (en) | 2003-08-27 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Analog circuit automatic calibration system |
| US7737792B2 (en) | 2005-08-08 | 2010-06-15 | Renesas Technology Corp. | Phase Locked loop circuit and semiconductor integrated circuit device using the same |
| US7504894B2 (en) | 2005-08-08 | 2009-03-17 | Renesas Technology Corp. | Phase locked loop circuit and semiconductor integrated circuit device using the same |
| US7495488B2 (en) | 2006-03-04 | 2009-02-24 | Samsung Electronics Co., Ltd. | Phase-locked loop circuit, delay-locked loop circuit and method of tuning output frequencies of the same |
| JP2010288256A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2010288257A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2010288255A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2013034267A (ja) * | 2009-05-14 | 2013-02-14 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| WO2014163881A1 (en) * | 2013-03-11 | 2014-10-09 | The Regents Of The University Of California | Low jitter tunable voltage control oscillator with self calibration circuits to reduce chip fabrication process variation |
| US9356582B2 (en) | 2013-03-11 | 2016-05-31 | The Regents Of The University Of California | Low jitter tunable voltage control oscillator with self calibration circuits to reduce chip fabrication process variation |
| US9946290B2 (en) | 2015-08-31 | 2018-04-17 | Samsung Electronics Co., Ltd. | Current reference circuit and an electronic device including the same |
| US11398825B1 (en) | 2021-03-18 | 2022-07-26 | Kioxia Corporation | Receiving device, control method of receiving device, and memory controller |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |