JP3331115B2 - 周波数位相同期回路 - Google Patents

周波数位相同期回路

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JP3331115B2 JP08020896A JP8020896A JP3331115B2 JP 3331115 B2 JP3331115 B2 JP 3331115B2 JP 08020896 A JP08020896 A JP 08020896A JP 8020896 A JP8020896 A JP 8020896A JP 3331115 B2 JP3331115 B2 JP 3331115B2
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    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、位相同期回路の改
良に関する。
【0002】
【従来の技術】近年、データ通信の高速・多量化や、マ
イクロプロセッサの動作速度の高速化に伴い、PLL
(Phase Locked Loop)回路を始めとする同期回路の動作
周波数も、高速化の一途をたどっている。
【0003】図7はPLL回路の基本的な構成を示して
いる。PLL回路は、位相比較器11、チャージポンプ
回路12、ローパスフィルタ13、VCO(電圧制御発
振器)14、分周器15によって構成される。
【0004】位相比較器(位相周波数比較器も含む)1
1は、基準信号fs の位相とVCO14の出力信号fou
t を分周器15によって分周した分周信号の位相との位
相差を検出する。検出の結果、基準信号よりも分周信号
の位相の方が遅れているときはアップ信号UPを、基準
信号fs よりも分周信号の位相の方が進んでいるときは
ダウン信号DNを、位相差に比例した時間だけチャージ
ポンプ回路12に与える。アップ信号UPは、PLL回
路が出力する出力信号fout の位相を早める為に用いら
れ、ダウン信号DNはPLL回路が出力する出力信号f
out の位相を遅らせる為に用いられる。 これら位相比
較器11からの2つのアップ信号UP及びダウンDNを
受けて、チャージポンプ12は、アップ信号UPがアク
ティブの期間は後段のローパスフィルタ13のキャパシ
タに電荷を流し込み、ダウン信号DNがアクティブの期
間は上記キャパシタから電荷を引き抜くという充放電を
行う。この充放電は、ローパスフィルタにより積分さ
れ、キャパシタに蓄積された電荷量に応じた出力電圧V
c がローパスフィルタ13から出力される。この出力電
圧Vc は、発振周波数を制御する電圧としてVCO14
に供給される。VCO14はこの制御電圧Vc に応じて
発振周波数を変化させ、PLL回路の出力信号fout の
位相が基準信号fs の位相に追従するようにフィードバ
ック制御が行われる。そして、基準信号fs にPLL回
路が生成した出力信号fout の周波数及び位相が一致す
る。この位相が一致した状態をロック状態と呼ぶ。な
お、分周器15は、基準信号fs を逓倍し、同期のとれ
た高周波数の信号を生成する場合に用いられる。
【0005】
【発明が解決しようとする課題】同期をとるべき基準信
号fs の周波数が高くなると、VCO14の発振周波数
帯も高くなり、VCO14のゲイン(制御電圧の変化分
ΔVc 対出力周波数の変化分Δfout )が高くなる。こ
れを図8に示す。同図から明らかであるように、VCO
14の発振周波数帯が高い場合には、所望の周波数の信
号を作り出す為に、VCO14の発振範囲を広くカバー
しなければならなくなる。
【0006】しかし、VCO14の制御電圧Vc の変動
幅は増加しないので、VCO14の発振特性の傾きは急
になる。これは、僅かなVCO14の制御電圧Vc の変
動が、VCO14の発振周波数fout を大きく変動させ
ることになるので、PLL回路の雑音耐性を劣化させて
しまうことを意味する。また、消費電力の低下の為に回
路の電源電圧を下げると、VCO14の制御電圧Vc の
変動幅が狭まるので、VCO14に求められる発振範囲
が確保できなくなってしまう。
【0007】よって、本発明の目的は、出力信号fout
の周波数が高くてもVCOのゲインを必要以上に大きく
とらずに済ませることの出来る位相同期回路を提供する
ことにある。
【0008】また、本発明の他の目的は、VCOの制御
電圧Vc の範囲が狭くても、広い周波数範囲に渡って基
準信号にロックをかけることの出来る位相同期回路を提
供することにある。
【0009】
【課題を解決するための手段】上記目的を達成するため
本発明の位相同期回路は、供給される入力信号(fin)
と内部信号(fout )との周波数・位相差に基づいて可
変周波数発振器(36)を制御することによって入力信
号に内部信号を同期させる位相同期回路であって、入力
信号と内部信号との周波数差によって可変周波数発振器
(36)の発振周波数を離散的に制御して、入力信号の
周波数に内部信号の周波数を接近させる、デジタル制御
ループ系(35、36、38、40)と、入力信号と内
部信号の位相・周波数差に応じて可変周波数発振器(3
6)の発振を連続的に制御する、アナログ制御ループ系
(31、32、33、34、36)と、入力信号及び内
部信号相互間の周波数の接近を検出する検出手段(3
8)と、デジタル制御ループ系をアナログ制御ループ系
に先行して動作せしめ、周波数の接近の検出に応じてデ
ジタル制御ループ系からアナログ制御ループ系に可変周
波数発振器(36)の制御を切替える制御ループ切替手
段(39)と、を備えることを特徴とする。
【0010】また、本発明の位相同期回路は、供給され
る制御電圧に応じた周波数で発振する内部信号を発生す
る可変周波数発振器(36)と、供給される入力信号及
び内部信号相互間の周波数の大小を比較する周波数比較
手段(38)と、周波数の比較結果に応じてレベルが段
階的に変化する第1の制御電圧を出力する第1の制御電
圧発生手段(35、40)と、供給される入力信号及び
内部信号相互間の少なくとも周波数差及び位相差のいず
れかを表す差信号を出力する周波数・位相比較手段(3
1)と、差信号に応じてレベルが連続的に変化する第2
の制御電圧を出力する第2の制御電圧発生手段(32,
33,34)と、第1及び第2の制御電圧を重畳して制
御電圧を形成する電圧重畳手段(35N1)と、入力信
号及び内部信号相互間の周波数が接近するまで第1の制
御電圧発生手段を動作させ、周波数が接近した後は第1
の制御電圧発生手段にその出力電圧を保持させると共に
第2の制御電圧発生手段を動作させる接近状態検出手段
(39)と、を備える。
【0011】上記構成により、PLLループによって内
部信号を入力信号にロックさせる過程を、第1の段階で
デジタル的な制御で周波数を入力信号の周波数まで段階
的に近づけ、次の段階でアナログ的な制御で位相を合せ
込むという2段階で可変周波数発振器を制御する。これ
により、アナログループの負担するゲインを相対的に低
く設定することが可能となる。また、第一段階で急速に
目標周波数に接近し、その後、周波数・位相を微調整す
ることができるので素早いロック(位相同期)が可能と
なる。
【0012】
【実施の形態】本発明の実施の形態について図1を参照
して説明する。同図に示される位相同期回路は、デジタ
ル制御ループ系とアナログ制御ループ系とに大別され
る。デジタル制御ループ系は、PLLループのロック過
程初期においてVCOの発振周波数を段階的(離散的)
に設定してVCOの出力する内部信号を入力信号(被同
期信号)の周波数に近づける。いわばデジタル的な発振
周波数制御を行う。一方、アナログ制御ループ系は、内
部信号の周波数が入力信号の近傍値になった後に、VC
Oの発振周波数を連続に制御してPLLループをロック
状態に引込む。
【0013】デジタル制御ループ系は、比較入力信号f
inを16分の1 に分周する16(24 )分周器38aと
供給される入力信号の32パルス毎にカウント出力を発
生する32(25 )カウントのカウンタ38bとからな
る周波数比較部38、Dフリップフロップによって構成
される接近状態検出手段としての状態レジスタ39、レ
ジスタ機能付きインクリメンタ(以下インクリメンタと
呼ぶ)40、タイミング調整などの為に使用される遅延
素子3A、3B及び3D、分周器38aの出力と状態レ
ジスタ39のQB出力(Q出力の反転出力)との論理積
を状態レジスタ39へのクロック及びインクリメンタ4
0のインクリメント信号として供給するアンドゲート3
C、デジタル制御電圧発生部35、VCO36、によっ
て構成される。周波数比較部38は入力信号とVCO3
6の出力信号fout を比較し、出力信号fout が入力信
号finの周波数を超えると、MSB出力を発生する。イ
ンクリメンタ40は、シフトレジスタと同様の構成であ
り、立上がりエッジがある度に複数のレジスタに順次
“1”を追加設定していく。16分周器38a、32カ
ウンタ38b、状態レジスタ39、インクリメンタ40
は、それぞれ回路の電源投入時に通常のデジタル回路と
同様にリセット信号によって初期リセットが行われる。
【0014】アナログ制御ループ系は、位相(あるいは
周波数位相)比較器31、チャージポンプ32、ローパ
スフィルタ33、可変電流源34、アナログ制御電圧発
生部34、VCO36、定電流源用バイアス回路37に
よって構成される。位相比較器31は、入力信号finと
出力信号fout の周波数・位相を比較し、入力信号fin
よりも出力信号fout の周波数・位相が遅れているとき
UP信号を発生する。また、入力信号finよりも出力信
号fout の周波数・位相が進んでいるときDN信号を発
生する。ローパスフィルタ33は、図3に示すように、
例えば電源間VDDと接地間に接続された抵抗分圧回路を
有する。これによって所定の電圧、好ましくは電圧(1
/2)VDDが得られ、スイッチトランジスタ33N1を
介してローパスフィルタ33の出力端に供給される。こ
の供給を制御するトランジスタ33N1は状態レジスタ
39のQB出力によって制御される。
【0015】図4は、定電流源用バイアス回路37及び
チャージポンプ32の構成例を示している。定電流源用
バイアス回路37によって発生されたバイアス電圧はチ
ャージポンプ32のPMOS及びディジタル制御電圧発
生部35のPMOSのゲートバイアスとなる。位相(あ
るいは周波数位相)比較器31のアップ信号UP及びダ
ウン信号DNはチャージポンプ32のPMOS及びNM
OSのゲートにそれぞれ供給される。
【0016】図5は、アナログ制御電圧発生部34及び
ディジタル制御電圧発生部35の構成を概略的に示して
いる。アナログ制御電圧発生部34はローパスフィルタ
の出力VLPF に応じた電流ILPF を出力する電流源34
aと、電流ILPF を転送するPMOSトランジスタから
なる電流ミラー回路によって構成される。ディジタル制
御電圧発生部35は、上記バイアス電圧発生回路37の
出力をゲートに受けて電流源I1 〜I8 として機能する
8個のPMOSトランジスタと各PMOSトランジスタ
に夫々接続される8個のNMOSトランジスタスイッチ
によって構成される。NMOSトランジスタスイッチの
各々はインクリメンタ40のシフトレジスタの各出力に
よって個別に制御される。電流ILPF 、電流源I1 〜I
8 の各出力電流はNMOSトランジスタ35N1に集め
られる。トランジスタ35N1のドレイン・ゲート間は
接続され、その最大のゲート電圧Vc は、 Vc =VL
(ILPF )+V1 (I1 )+V2 (I2 )+…+V8
(I8 ) となり、VCO36の制御電圧となる。
【0017】図6は、VCO36の構成例を示してい
る。この例では、差動トランジスタ回路の縦列接続によ
るリングオシレータによって構成される。トランジスタ
35N1は差動トランジスタ回路の電流源トランジスタ
と電流ミラー回路を形成し、制御電圧Vc に応じた電流
を各電流源トランジスタに供給させる。この電流によっ
て出力電圧の振幅が制御され、リングオシレータの発振
周波数が設定される。差動トランジスタ回路によるリン
グオシレータとすることによって、低電源電圧動作、耐
電源ノイズ性等の利点がある。
【0018】次に、デジタル制御ループ系の動作につい
て説明する。デジタル制御ループ系はアナログ制御ルー
プ系よりも先に動作する。デジタル制御ループ系の動作
をアナログ制御ループ系の動作に先行させるために、状
態レジスタ39のリセット後のQ出力の“L”によって
アナログ制御ループ系の位相比較器31のイネーブル端
子ENAを非アクティブにする。また、状態レジスタ3
9のQ出力の反転出力であるQB出力の“H”によって
ローパスフィルタ33のNMOSトランジスタ33N1
を導通させる。トランジスタ33N1の導通によってロ
ーパスフィルタ33の出力が(1/2)VDDに強制的に
設定される。状態レジスタ40の詳細については後述す
る。
【0019】アナログ制御ループ系によるPLL制御を
止めている間、デジタル制御ループ系では、入力信号f
inとVCO36の出力信号fout との周波数比較を行
う。この周波数比較は、周波数比較部38の、16分周
器38a、32カウンタ38b、遅延素子3A、3B、
アンドゲート3C、そして状態レジスタ39、を用いて
行う。
【0020】まず、入力信号finを16分周器38aを
通すことにより、入力信号の16分周信号を生成する。
一方、VCO36の出力信号fout はカウンタ38bを
カウントアップする。PLL回路の動作当初はVCO3
6の発振周波数は入力信号finに比べて低い。該カウン
タのカウント値を入力信号finの16分周信号の周期で
調べてみると、まだ16未満であり、カウンタ38bの
カウント値のMSB(最大桁)は0となっている。この
MSBの値“0”は状態レジスタ39に入力される。
【0021】状態レジスタ39は、前述したように、D
フリップフロップで実現できる。そのQB出力(Q出力
の反転値)は、当初、電源投入の際のリセット信号によ
るリセットによって“H”レベルである。アンドゲート
3Cは、分周器38aの出力を遅延させた信号が“H”
レベルの期間中“H”を出力する。このゲート3Cの出
力は状態レジスタ39のクロック入力端に印加される。
従って、状態レジスタ39の値は入力信号の1/16の
周期で更新される。
【0022】状態レジスタ39のQB出力は、次段のイ
ンクリメンタ40のイネーブル端子ENAに接続されて
いるので、その値が“H”、即ち、VCO36の出力信
号fout の発振周波数が入力信号finの周波数より低い
と判断されている間は、アンドゲート3Cからの出力信
号が“L”から“H”に変動する毎に、該インクリメン
タがその保持値をインクリメント(増加)して行く。イ
ンクリメンタ40の値に応じて、制御電圧発生部35の
NMOSの対応するゲートに順次“H”レベルが印加さ
れる。インクリメンタ40の値が増加するに従い、多く
の電流が制御電圧発生部35のNMOSトランジスタ3
5N1に流入するようになる。これにより、トランジス
タ35N1と電流ミラーとなっているVCO36内のリ
ングオシレータの各電流源の電流が増大し、VCO36
の発振周波数が増加する。
【0023】やがて制御電圧発生部35内のNMOSト
ランジスタ35N1に十分な電流が流れ、VCO36の
発振周波数が入力信号finより高くなると、カウンタ3
8bのカウント値が16以上となり、MSBに1が立
つ。これが状態レジスタ39に伝えられると、そのQB
出力は“L”となり、アンドゲート3Cの出力は、16
分周器38aの出力によらず常に“L”固定となる。従
って、アンドゲート3C出力をクロック入力としている
状態レジスタ39の値は、その後更新されることはな
い。なお、カウンタ38bの値は、状態レジスタ39に
そのMSBの値が転送された後クリアされ、再びカウン
トアップを始める。
【0024】また、インクリメンタ40は状態レジスタ
のQB出力が“L”になるので、その後インクリメント
動作を行わなくなる。状態レジスタ39のQ出力が
“H”になるので位相比較器31が活性化され、ローパ
スフィルタ33のトランジスタ33N1が遮断されれて
ローパスフィルタ33の本来の出力VLPF が活性化され
る。この段階で、系の制御をアナログ制御ループ系に渡
す。
【0025】ここで状態レジスタ39の値の変化の様子
を確認すると、初期的にはQ出力は“L”、QB出力は
“H”であるが、アナログ制御に移行する場合には、Q
出力は“H”、QB出力は“L”となる。
【0026】従って、Q出力を位相比較器31のイネー
ブルに、QB出力をローパスフィルタ33内のNMOS
トランジスタ33N1のゲートに接続することにより、
位相比較器31を当初動作させず、デジタル制御からア
ナログ制御に移行したときから動作を開始させることが
できる。また、ローパスフィルタ33に当初1/2VDD
の一定値を出力させ、アナログ制御に移行したときから
チャージポンプによる充放電を開始させ、これによりロ
ーパスフィルタ33の出力を制御状態にする。
【0027】ここで、図1の例では、デジタル側で周波
数を合わせ込んでいる間、ローパスフィルタ33の出力
は1/2VDDに固定してあるが、VDD等の他の電位に固
定してもかまわない。
【0028】次に、アナログ制御に移行すると、位相比
較器31及びローパスフィルタ33が活性化される。位
相比較器31、チャージポンプ32、ローパスフィルタ
33、アナログ制御電圧発生部34、制御電圧発生部3
5、VCO36という、PLLループが形成され、動作
を開始する。
【0029】VCO36の出力信号fout は、既に入力
信号finの周波数近傍の周波数となっているので、後は
出力信号fout の位相(あるいは周波数と位相)を合わ
せるだけで済むことになる。従って、ローパスフィルタ
33の出力VLPF がVCO36の全発振範囲をカバーす
る必要はなく、デジタル制御がステップ的に周波数を変
動させた刻み幅の間を連続的に補間できればよい。例え
ば、アナログ制御系が担う発振周波数範囲はデジタル制
御系が担う離散的な発振周波数の周波数間隔(Δf/
2)の略2倍とすることができる。ローパスフィルタ3
3の出力電圧VLPF は、アナログ制御電圧発生部34を
介して電流ILPF に変換され、デジタル制御電圧発生部
35による出力電流I1 、I2 、…に重畳されて、制御
電圧Vc となってVCO36の発振周波数を微調整す
る。
【0030】図2に、図1に示す実施の形態のVCO3
6の特性を示す。同図において、縦軸はVCO36の発
振周波数、横軸はVCO36の制御電圧Vc である。同
図中、黒点で示された点がローパスフィルタの出力を1
/2VDDに固定した離散的な制御(デジタル制御)を行
っている場合の周波数である。この周波数の値はインク
リメンタによりステップ的に増加してゆく。そして、目
標の周波数を少し越えたところでアナログ制御に移行
し、今度はエラーバーで示された範囲内で位相を合わせ
る。
【0031】従来では、通常使用周波数範囲の最低値f
min から最高値fmax までをローパスフィルタ33の出
力の電圧可変範囲内で全てカバーしなければならなかっ
た。PLLループの系の特性を表すパラメータの1つで
あるVCO36のゲインKVCO は、ローパスフィルタ3
3の出力VLPF の変動可能範囲をΔVとすれば、 KVCO =(fmax −fmin )/ΔV (式1) と表記される。
【0032】一方、本発明を適応すれば、ローパスフィ
ルタ33の出力VLPF の変動可能範囲内で、エラーバー
に対応する発振範囲(Δfとする)をカバーすればよい
ので、この時のVCOのゲインKVCO は、 KVCO =Δf/ΔV (式2) で済む。また、消費電力を下げる為に電源電圧を下げる
と、ローパスフィルタ33の出力電圧VLPF のレベル範
囲が狭くなり、従来技術では広い範囲で高周波の発振を
確保することは非常に困難になるが、本発明を適用すれ
ば、デジタル制御ループ系が周波数を所望(入力信号周
波数)のところの近傍値まで引上げるので、ローパスフ
ィルタ33の出力電圧VLPF がカバーする周波数範囲は
狭くても、高い周波数帯に対応することが出来る。
【0033】なお、図1の実施の形態では、入力信号f
inとVCO36の出力信号fout とを直接比較している
ので、VCO36の後に分周器が入っていないが、基準
信号を分倍器で分倍して高周波の入力信号finを生成す
る場合には必要となる。VCO36の後に分周器を挿入
した場合あっても、デジタル的制御からアナログ的制御
に移行するという本発明の特徴に変わりはない。VCO
36の後の分周器は、設計上の必要によりPLLループ
に入れることができる。
【0034】図3は、他の実施の形態を示している。同
図において図1と対応する部分には同一を付し、かかる
部分の説明は省略する。この例では、カウンタ38bの
Nビットの出力を監視する検出回路38cが設けられて
いる。他の構成は図1と同様である。
【0035】検出回路38cは、論理回路によって構成
され、カウンタ38bの出力値を見分ける(弁別する)
ことができる。カウンタ38bの出力がMSBの近傍
値、例えば、「(MSB) 011…1(LSB) 」のときに状態
レジスタ40をセットする出力信号を発生する。図1に
示す例は、カウンタ38bのMSBの出力によって、発
振周波数を離散的に設定するデジタル制御状態から発振
周波数を連続的に制御するアナログ制御状態に移行して
いる。MSBの出力を判別基準とした場合、VCO36
の発振周波数は周波数上昇状態から一旦周波数降下状態
となって入力信号fin(あるいは基準信号fs )にロッ
クする傾向が生じ得る。これに対し、図3に示す構成で
は、カウンタ38bからMSBの出力直前にデジタル制
御からアナログ制御に切替える。このため、周波数の増
大傾向の過程において、出力信号fout の周波数が入力
信号finの周波数を超えないようにして、入力信号fin
にPLLループをロックさせることが期待できる。従っ
て、VCO36の出力を非振動的に収束させることが可
能となる利点がある。
【0036】また、図1に示される、周波数比較部38
は、入力信号によりカウントアップするNビットカウン
タとVCO出力fout によりカウントアップする(N+
1)ビット以上のカウンタとそれら2つのカウンタ値を
比較する比較回路を用いて実現することも出来る。その
場合は、VCO出力側のカウント値が入力信号側のカウ
ント値を越えない間は、比較部がLレベルを出し、越え
たらHレベルを出すようにしておけばよい。
【0037】
【発明の効果】以上説明したように、本発明によれば、
ローパスフィルタの出力電圧に対するVCOのゲイン
(制御入力電圧対発振周波数)を必要以上に高くせずに
済むので、同期をとるべき信号の周波数が高い場合であ
っても、雑音耐性を劣化させずに済む。また、回路の電
源電圧を低下させる傾向にあるLSIに用いた場合、ロ
ーパスフィルタの出力電圧範囲が狭くとも、広い周波数
に渡ってロックをかけることの出来るPLL回路が実現
可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態を示すブロック回路であ
る。
【図2】本発明を適用した場合のVCOの発振特性を説
明するグラフである。
【図3】本発明の他の実施の形態を説明するブロック回
路図である。
【図4】チャージポンプ回路32及びバイアス電圧発生
回路37の構成例を示す回路図である。
【図5】アナログ制御電圧発生部34及びデジタル制御
電圧発生部35の構成例と動作を説明する説明図であ
る。
【図6】VCOの構成例を示す回路図である。
【図7】基本的なPLL回路の構成を説明するブロック
回路図である。
【図8】図7の構成を用いた場合にVCOに求められる
発振特性を説明するグラフである。
【符号の説明】
11,31 位相比較器 12,32 チャージポンプ 13,33 ローパスフィルタ 14,36 電圧制御発振器(VCO) 15,38a 分周器 34 アナログ制御電圧発生部 35 ディジタル制御電圧発生部 37 定電流源用バイアス回路 38 周波数比較部 38a 1/16分周器 38b カウンタ 38c 検出回路 3A,3B,3D 遅延素子 3C アンドゲート 39 状態レジスタ(制御ループ切替手段) 40 レジスタ機能付きインクリメンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−186926(JP,A) 特開 昭53−21558(JP,A) 特開 平2−202119(JP,A) 特開 昭62−169525(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03L 7/06 - 7/14

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】供給される制御電圧に応じた周波数の内部
    信号を発生する可変周波数発振器と、 供給される入力信号及び前記内部信号相互間の周波数の
    大小を比較する周波数比較手段と、 前記周波数の比較結果に応じてレベルが段階的に変化す
    る第1の制御電圧を出力する第1の制御電圧発生手段
    と、 供給される入力信号及び前記内部信号相互間の少なくと
    も周波数差及び位相差のいずれかを表す差信号を出力す
    る周波数・位相比較手段と、 前記差信号に応じてレベルが連続的に変化する第2の制
    御電圧を出力する第2の制御電圧発生手段と、 前記第1及び第2の制御電圧を重畳して前記制御電圧を
    形成する電圧重畳手段と、 前記入力信号及び前記内部信号相互間の周波数が接近す
    るまで前記第1の制御電圧発生手段を動作させ、周波数
    が接近した後は前記第1の制御電圧発生手段にその出力
    電圧を保持させると共に前記第2の制御電圧発生手段を
    動作させる接近状態検出手段と、を備え、 前記周波数比較手段は、 前記入力信号を2N 分周する分周回路と、 前記内部信号をカウントし、カウント値が前記分周回路
    の出力若しくはこの出力から生成した信号によってリセ
    ットされる、(N+1)ビットのカウンタと、 からなることを特徴とする周波数位相同期回路。
  2. 【請求項2】供給される制御電圧に応じた周波数の内部
    信号を発生する可変周波数発振器と、 供給される入力信号及び前記内部信号相互間の周波数の
    大小を比較する周波数比較手段と、 前記周波数の比較結果に応じてレベルが段階的に変化す
    る第1の制御電圧を出力する第1の制御電圧発生手段
    と、 供給される入力信号及び前記内部信号相互間の少なくと
    も周波数差及び位相差のいずれかを表す差信号を出力す
    る周波数・位相比較手段と、 前記差信号に応じてレベルが連続的に変化する第2の制
    御電圧を出力する第2の制御電圧発生手段と、 前記第1及び第2の制御電圧を重畳して前記制御電圧を
    形成する電圧重畳手段と、 前記入力信号及び前記内部信号相互間の周波数が接近す
    るまで前記第1の制御電圧発生手段を動作させ、周波数
    が接近した後は前記第1の制御電圧発生手段にその出力
    電圧を保持させると共に前記第2の制御電圧発生手段を
    動作させる接近状態検出手段と、を備え、 前記周波数比較手段は、 前記入力信号をカウントするNビットカウンタ回路と、 前記内部信号をカウントする(N+1)ビットカウンタ
    回路と、 両カウンタのカウント値を比較する比較回路と、 を含むことを特徴とする周波数位相同期回路。
  3. 【請求項3】供給される制御電圧に応じた周波数の内部
    信号を発生する可変周波数発振器と、 供給される入力信号及び前記内部信号相互間の周波数の
    大小を比較する周波数比較手段と、 前記周波数の比較結果に応じてレベルが段階的に変化す
    る第1の制御電圧を出力する第1の制御電圧発生手段
    と、 供給される入力信号及び前記内部信号相互間の少なくと
    も周波数差及び位相差のいずれかを表す差信号を出力す
    る周波数・位相比較手段と、 前記差信号に応じてレベルが連続的に変化する第2の制
    御電圧を出力する第2の制御電圧発生手段と、 前記第1及び第2の制御電圧を重畳して前記制御電圧を
    形成する電圧重畳手段と、 前記入力信号及び前記内部信号相互間の周波数が接近す
    るまで前記第1の制御電圧発生手段を動作させ、周波数
    が接近した後は前記第1の制御電圧発生手段にその出力
    電圧を保持させると共に前記第2の制御電圧発生手段を
    動作させる接近状態検出手段と、を備え、 前記周波数比較手段は、 前記入力信号を2N 分周する分周回路と、 前記内部信号をカウントし、カウント値が前記分周回路
    の出力によってリセットされる、(N+1)ビットのカ
    ウンタと、 前記(N+1)ビットのカウンタの値を弁別する回路
    と、 を含むことを特徴とする周波数位相同期回路。
  4. 【請求項4】前記接近状態検出手段は、前記(N+1)
    ビットのカウンタの最上位ビットの出力が入力されてD
    フリップフロップとして機能し得る記憶手段を含み、該
    最上位ビットの出力が入力されたときに前記入力信号及
    び前記内部信号相互間の周波数の接近を表す接近状態検
    出出力を発生し、これを保持する、 ことを特徴とする請求項1に記載の周波数位相同期回
    路。
  5. 【請求項5】前記第1の制御電圧発生手段は、前記接近
    状態検出出力が発生するまで、前記分周回路の出力によ
    って複数ビットのレジスタの各ビット値を順次設定する
    インクリメンタと、前記レジスタに設定された値に対応
    する電流を発生する電流発生手段と、 を含むことを特徴とする請求項1、3及び4のいずれか
    に記載の周波数位相同期回路。
  6. 【請求項6】前記周波数・位相比較手段は、前記接近状
    態検出出力が発生するまで動作を停止し、 前記第2の制御電圧発生手段は、前記接近状態検出出力
    が発生するまで前記第2の制御電圧を固定する、 ことを特徴とする請求項1乃至5のいずれかに記載の周
    波数位相同期回路。
  7. 【請求項7】前記入力信号を分周して前記周波数比較手
    段及び前記周波数・位相比較手段に供給する第1の分周
    器と、 前記内部信号を分周して前記周波数比較手段及び前記周
    波数・位相比較手段に供給する第2の分周器と、 を更に備えることを特徴とする請求項1乃至6のいずれ
    かに記載の周波数位相同期回路。
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