JP3331115B2 - 周波数位相同期回路 - Google Patents
周波数位相同期回路Info
- Publication number
- JP3331115B2 JP3331115B2 JP08020896A JP8020896A JP3331115B2 JP 3331115 B2 JP3331115 B2 JP 3331115B2 JP 08020896 A JP08020896 A JP 08020896A JP 8020896 A JP8020896 A JP 8020896A JP 3331115 B2 JP3331115 B2 JP 3331115B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- control voltage
- signal
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013459 approach Methods 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 description 29
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期回路の改
良に関する。
良に関する。
【０００２】
【従来の技術】近年、データ通信の高速・多量化や、マ
イクロプロセッサの動作速度の高速化に伴い、ＰＬＬ
（Phase Locked Loop)回路を始めとする同期回路の動作
周波数も、高速化の一途をたどっている。
イクロプロセッサの動作速度の高速化に伴い、ＰＬＬ
（Phase Locked Loop)回路を始めとする同期回路の動作
周波数も、高速化の一途をたどっている。
【０００３】図７はＰＬＬ回路の基本的な構成を示して
いる。ＰＬＬ回路は、位相比較器１１、チャージポンプ
回路１２、ローパスフィルタ１３、ＶＣＯ（電圧制御発
振器）１４、分周器１５によって構成される。
いる。ＰＬＬ回路は、位相比較器１１、チャージポンプ
回路１２、ローパスフィルタ１３、ＶＣＯ（電圧制御発
振器）１４、分周器１５によって構成される。
【０００４】位相比較器（位相周波数比較器も含む）１
１は、基準信号ｆs の位相とＶＣＯ１４の出力信号ｆou
t を分周器１５によって分周した分周信号の位相との位
相差を検出する。検出の結果、基準信号よりも分周信号
の位相の方が遅れているときはアップ信号ＵＰを、基準
信号ｆs よりも分周信号の位相の方が進んでいるときは
ダウン信号ＤＮを、位相差に比例した時間だけチャージ
ポンプ回路１２に与える。アップ信号ＵＰは、ＰＬＬ回
路が出力する出力信号ｆout の位相を早める為に用いら
れ、ダウン信号ＤＮはＰＬＬ回路が出力する出力信号ｆ
out の位相を遅らせる為に用いられる。 これら位相比
較器１１からの２つのアップ信号ＵＰ及びダウンＤＮを
受けて、チャージポンプ１２は、アップ信号ＵＰがアク
ティブの期間は後段のローパスフィルタ１３のキャパシ
タに電荷を流し込み、ダウン信号ＤＮがアクティブの期
間は上記キャパシタから電荷を引き抜くという充放電を
行う。この充放電は、ローパスフィルタにより積分さ
れ、キャパシタに蓄積された電荷量に応じた出力電圧Ｖ
c がローパスフィルタ１３から出力される。この出力電
圧Ｖc は、発振周波数を制御する電圧としてＶＣＯ１４
に供給される。ＶＣＯ１４はこの制御電圧Ｖc に応じて
発振周波数を変化させ、ＰＬＬ回路の出力信号ｆout の
位相が基準信号ｆs の位相に追従するようにフィードバ
ック制御が行われる。そして、基準信号ｆs にＰＬＬ回
路が生成した出力信号ｆout の周波数及び位相が一致す
る。この位相が一致した状態をロック状態と呼ぶ。な
お、分周器１５は、基準信号ｆs を逓倍し、同期のとれ
た高周波数の信号を生成する場合に用いられる。
１は、基準信号ｆs の位相とＶＣＯ１４の出力信号ｆou
t を分周器１５によって分周した分周信号の位相との位
相差を検出する。検出の結果、基準信号よりも分周信号
の位相の方が遅れているときはアップ信号ＵＰを、基準
信号ｆs よりも分周信号の位相の方が進んでいるときは
ダウン信号ＤＮを、位相差に比例した時間だけチャージ
ポンプ回路１２に与える。アップ信号ＵＰは、ＰＬＬ回
路が出力する出力信号ｆout の位相を早める為に用いら
れ、ダウン信号ＤＮはＰＬＬ回路が出力する出力信号ｆ
out の位相を遅らせる為に用いられる。 これら位相比
較器１１からの２つのアップ信号ＵＰ及びダウンＤＮを
受けて、チャージポンプ１２は、アップ信号ＵＰがアク
ティブの期間は後段のローパスフィルタ１３のキャパシ
タに電荷を流し込み、ダウン信号ＤＮがアクティブの期
間は上記キャパシタから電荷を引き抜くという充放電を
行う。この充放電は、ローパスフィルタにより積分さ
れ、キャパシタに蓄積された電荷量に応じた出力電圧Ｖ
c がローパスフィルタ１３から出力される。この出力電
圧Ｖc は、発振周波数を制御する電圧としてＶＣＯ１４
に供給される。ＶＣＯ１４はこの制御電圧Ｖc に応じて
発振周波数を変化させ、ＰＬＬ回路の出力信号ｆout の
位相が基準信号ｆs の位相に追従するようにフィードバ
ック制御が行われる。そして、基準信号ｆs にＰＬＬ回
路が生成した出力信号ｆout の周波数及び位相が一致す
る。この位相が一致した状態をロック状態と呼ぶ。な
お、分周器１５は、基準信号ｆs を逓倍し、同期のとれ
た高周波数の信号を生成する場合に用いられる。
【０００５】
【発明が解決しようとする課題】同期をとるべき基準信
号ｆs の周波数が高くなると、ＶＣＯ１４の発振周波数
帯も高くなり、ＶＣＯ１４のゲイン（制御電圧の変化分
ΔＶc 対出力周波数の変化分Δｆout ）が高くなる。こ
れを図８に示す。同図から明らかであるように、ＶＣＯ
１４の発振周波数帯が高い場合には、所望の周波数の信
号を作り出す為に、ＶＣＯ１４の発振範囲を広くカバー
しなければならなくなる。
号ｆs の周波数が高くなると、ＶＣＯ１４の発振周波数
帯も高くなり、ＶＣＯ１４のゲイン（制御電圧の変化分
ΔＶc 対出力周波数の変化分Δｆout ）が高くなる。こ
れを図８に示す。同図から明らかであるように、ＶＣＯ
１４の発振周波数帯が高い場合には、所望の周波数の信
号を作り出す為に、ＶＣＯ１４の発振範囲を広くカバー
しなければならなくなる。
【０００６】しかし、ＶＣＯ１４の制御電圧Ｖc の変動
幅は増加しないので、ＶＣＯ１４の発振特性の傾きは急
になる。これは、僅かなＶＣＯ１４の制御電圧Ｖc の変
動が、ＶＣＯ１４の発振周波数ｆout を大きく変動させ
ることになるので、ＰＬＬ回路の雑音耐性を劣化させて
しまうことを意味する。また、消費電力の低下の為に回
路の電源電圧を下げると、ＶＣＯ１４の制御電圧Ｖc の
変動幅が狭まるので、ＶＣＯ１４に求められる発振範囲
が確保できなくなってしまう。
幅は増加しないので、ＶＣＯ１４の発振特性の傾きは急
になる。これは、僅かなＶＣＯ１４の制御電圧Ｖc の変
動が、ＶＣＯ１４の発振周波数ｆout を大きく変動させ
ることになるので、ＰＬＬ回路の雑音耐性を劣化させて
しまうことを意味する。また、消費電力の低下の為に回
路の電源電圧を下げると、ＶＣＯ１４の制御電圧Ｖc の
変動幅が狭まるので、ＶＣＯ１４に求められる発振範囲
が確保できなくなってしまう。
【０００７】よって、本発明の目的は、出力信号ｆout
の周波数が高くてもＶＣＯのゲインを必要以上に大きく
とらずに済ませることの出来る位相同期回路を提供する
ことにある。
の周波数が高くてもＶＣＯのゲインを必要以上に大きく
とらずに済ませることの出来る位相同期回路を提供する
ことにある。
【０００８】また、本発明の他の目的は、ＶＣＯの制御
電圧Ｖc の範囲が狭くても、広い周波数範囲に渡って基
準信号にロックをかけることの出来る位相同期回路を提
供することにある。
電圧Ｖc の範囲が狭くても、広い周波数範囲に渡って基
準信号にロックをかけることの出来る位相同期回路を提
供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明の位相同期回路は、供給される入力信号（ｆin）
と内部信号（ｆout ）との周波数・位相差に基づいて可
変周波数発振器（３６）を制御することによって入力信
号に内部信号を同期させる位相同期回路であって、入力
信号と内部信号との周波数差によって可変周波数発振器
（３６）の発振周波数を離散的に制御して、入力信号の
周波数に内部信号の周波数を接近させる、デジタル制御
ループ系（３５、３６、３８、４０）と、入力信号と内
部信号の位相・周波数差に応じて可変周波数発振器（３
６）の発振を連続的に制御する、アナログ制御ループ系
（３１、３２、３３、３４、３６）と、入力信号及び内
部信号相互間の周波数の接近を検出する検出手段（３
８）と、デジタル制御ループ系をアナログ制御ループ系
に先行して動作せしめ、周波数の接近の検出に応じてデ
ジタル制御ループ系からアナログ制御ループ系に可変周
波数発振器（３６）の制御を切替える制御ループ切替手
段（３９）と、を備えることを特徴とする。
本発明の位相同期回路は、供給される入力信号（ｆin）
と内部信号（ｆout ）との周波数・位相差に基づいて可
変周波数発振器（３６）を制御することによって入力信
号に内部信号を同期させる位相同期回路であって、入力
信号と内部信号との周波数差によって可変周波数発振器
（３６）の発振周波数を離散的に制御して、入力信号の
周波数に内部信号の周波数を接近させる、デジタル制御
ループ系（３５、３６、３８、４０）と、入力信号と内
部信号の位相・周波数差に応じて可変周波数発振器（３
６）の発振を連続的に制御する、アナログ制御ループ系
（３１、３２、３３、３４、３６）と、入力信号及び内
部信号相互間の周波数の接近を検出する検出手段（３
８）と、デジタル制御ループ系をアナログ制御ループ系
に先行して動作せしめ、周波数の接近の検出に応じてデ
ジタル制御ループ系からアナログ制御ループ系に可変周
波数発振器（３６）の制御を切替える制御ループ切替手
段（３９）と、を備えることを特徴とする。
【００１０】また、本発明の位相同期回路は、供給され
る制御電圧に応じた周波数で発振する内部信号を発生す
る可変周波数発振器（３６）と、供給される入力信号及
び内部信号相互間の周波数の大小を比較する周波数比較
手段（３８）と、周波数の比較結果に応じてレベルが段
階的に変化する第１の制御電圧を出力する第１の制御電
圧発生手段（３５、４０）と、供給される入力信号及び
内部信号相互間の少なくとも周波数差及び位相差のいず
れかを表す差信号を出力する周波数・位相比較手段（３
１）と、差信号に応じてレベルが連続的に変化する第２
の制御電圧を出力する第２の制御電圧発生手段（３２，
３３，３４）と、第１及び第２の制御電圧を重畳して制
御電圧を形成する電圧重畳手段（３５Ｎ１）と、入力信
号及び内部信号相互間の周波数が接近するまで第１の制
御電圧発生手段を動作させ、周波数が接近した後は第１
の制御電圧発生手段にその出力電圧を保持させると共に
第２の制御電圧発生手段を動作させる接近状態検出手段
（３９）と、を備える。
る制御電圧に応じた周波数で発振する内部信号を発生す
る可変周波数発振器（３６）と、供給される入力信号及
び内部信号相互間の周波数の大小を比較する周波数比較
手段（３８）と、周波数の比較結果に応じてレベルが段
階的に変化する第１の制御電圧を出力する第１の制御電
圧発生手段（３５、４０）と、供給される入力信号及び
内部信号相互間の少なくとも周波数差及び位相差のいず
れかを表す差信号を出力する周波数・位相比較手段（３
１）と、差信号に応じてレベルが連続的に変化する第２
の制御電圧を出力する第２の制御電圧発生手段（３２，
３３，３４）と、第１及び第２の制御電圧を重畳して制
御電圧を形成する電圧重畳手段（３５Ｎ１）と、入力信
号及び内部信号相互間の周波数が接近するまで第１の制
御電圧発生手段を動作させ、周波数が接近した後は第１
の制御電圧発生手段にその出力電圧を保持させると共に
第２の制御電圧発生手段を動作させる接近状態検出手段
（３９）と、を備える。
【００１１】上記構成により、ＰＬＬループによって内
部信号を入力信号にロックさせる過程を、第１の段階で
デジタル的な制御で周波数を入力信号の周波数まで段階
的に近づけ、次の段階でアナログ的な制御で位相を合せ
込むという２段階で可変周波数発振器を制御する。これ
により、アナログループの負担するゲインを相対的に低
く設定することが可能となる。また、第一段階で急速に
目標周波数に接近し、その後、周波数・位相を微調整す
ることができるので素早いロック（位相同期）が可能と
なる。
部信号を入力信号にロックさせる過程を、第１の段階で
デジタル的な制御で周波数を入力信号の周波数まで段階
的に近づけ、次の段階でアナログ的な制御で位相を合せ
込むという２段階で可変周波数発振器を制御する。これ
により、アナログループの負担するゲインを相対的に低
く設定することが可能となる。また、第一段階で急速に
目標周波数に接近し、その後、周波数・位相を微調整す
ることができるので素早いロック（位相同期）が可能と
なる。
【００１２】
【実施の形態】本発明の実施の形態について図１を参照
して説明する。同図に示される位相同期回路は、デジタ
ル制御ループ系とアナログ制御ループ系とに大別され
る。デジタル制御ループ系は、ＰＬＬループのロック過
程初期においてＶＣＯの発振周波数を段階的（離散的）
に設定してＶＣＯの出力する内部信号を入力信号（被同
期信号）の周波数に近づける。いわばデジタル的な発振
周波数制御を行う。一方、アナログ制御ループ系は、内
部信号の周波数が入力信号の近傍値になった後に、ＶＣ
Ｏの発振周波数を連続に制御してＰＬＬループをロック
状態に引込む。
して説明する。同図に示される位相同期回路は、デジタ
ル制御ループ系とアナログ制御ループ系とに大別され
る。デジタル制御ループ系は、ＰＬＬループのロック過
程初期においてＶＣＯの発振周波数を段階的（離散的）
に設定してＶＣＯの出力する内部信号を入力信号（被同
期信号）の周波数に近づける。いわばデジタル的な発振
周波数制御を行う。一方、アナログ制御ループ系は、内
部信号の周波数が入力信号の近傍値になった後に、ＶＣ
Ｏの発振周波数を連続に制御してＰＬＬループをロック
状態に引込む。
【００１３】デジタル制御ループ系は、比較入力信号ｆ
inを１６分の1 に分周する１６（２4 ）分周器３８ａと
供給される入力信号の３２パルス毎にカウント出力を発
生する３２（２5 ）カウントのカウンタ３８ｂとからな
る周波数比較部３８、Ｄフリップフロップによって構成
される接近状態検出手段としての状態レジスタ３９、レ
ジスタ機能付きインクリメンタ（以下インクリメンタと
呼ぶ）４０、タイミング調整などの為に使用される遅延
素子３Ａ、３Ｂ及び３Ｄ、分周器３８ａの出力と状態レ
ジスタ３９のＱＢ出力（Ｑ出力の反転出力）との論理積
を状態レジスタ３９へのクロック及びインクリメンタ４
０のインクリメント信号として供給するアンドゲート３
Ｃ、デジタル制御電圧発生部３５、ＶＣＯ３６、によっ
て構成される。周波数比較部３８は入力信号とＶＣＯ３
６の出力信号ｆout を比較し、出力信号ｆout が入力信
号ｆinの周波数を超えると、ＭＳＢ出力を発生する。イ
ンクリメンタ４０は、シフトレジスタと同様の構成であ
り、立上がりエッジがある度に複数のレジスタに順次
“１”を追加設定していく。１６分周器３８ａ、３２カ
ウンタ３８ｂ、状態レジスタ３９、インクリメンタ４０
は、それぞれ回路の電源投入時に通常のデジタル回路と
同様にリセット信号によって初期リセットが行われる。
inを１６分の1 に分周する１６（２4 ）分周器３８ａと
供給される入力信号の３２パルス毎にカウント出力を発
生する３２（２5 ）カウントのカウンタ３８ｂとからな
る周波数比較部３８、Ｄフリップフロップによって構成
される接近状態検出手段としての状態レジスタ３９、レ
ジスタ機能付きインクリメンタ（以下インクリメンタと
呼ぶ）４０、タイミング調整などの為に使用される遅延
素子３Ａ、３Ｂ及び３Ｄ、分周器３８ａの出力と状態レ
ジスタ３９のＱＢ出力（Ｑ出力の反転出力）との論理積
を状態レジスタ３９へのクロック及びインクリメンタ４
０のインクリメント信号として供給するアンドゲート３
Ｃ、デジタル制御電圧発生部３５、ＶＣＯ３６、によっ
て構成される。周波数比較部３８は入力信号とＶＣＯ３
６の出力信号ｆout を比較し、出力信号ｆout が入力信
号ｆinの周波数を超えると、ＭＳＢ出力を発生する。イ
ンクリメンタ４０は、シフトレジスタと同様の構成であ
り、立上がりエッジがある度に複数のレジスタに順次
“１”を追加設定していく。１６分周器３８ａ、３２カ
ウンタ３８ｂ、状態レジスタ３９、インクリメンタ４０
は、それぞれ回路の電源投入時に通常のデジタル回路と
同様にリセット信号によって初期リセットが行われる。
【００１４】アナログ制御ループ系は、位相（あるいは
周波数位相）比較器３１、チャージポンプ３２、ローパ
スフィルタ３３、可変電流源３４、アナログ制御電圧発
生部３４、ＶＣＯ３６、定電流源用バイアス回路３７に
よって構成される。位相比較器３１は、入力信号ｆinと
出力信号ｆout の周波数・位相を比較し、入力信号ｆin
よりも出力信号ｆout の周波数・位相が遅れているとき
ＵＰ信号を発生する。また、入力信号ｆinよりも出力信
号ｆout の周波数・位相が進んでいるときＤＮ信号を発
生する。ローパスフィルタ３３は、図３に示すように、
例えば電源間ＶDDと接地間に接続された抵抗分圧回路を
有する。これによって所定の電圧、好ましくは電圧（１
／２）ＶDDが得られ、スイッチトランジスタ３３Ｎ１を
介してローパスフィルタ３３の出力端に供給される。こ
の供給を制御するトランジスタ３３Ｎ１は状態レジスタ
３９のＱＢ出力によって制御される。
周波数位相）比較器３１、チャージポンプ３２、ローパ
スフィルタ３３、可変電流源３４、アナログ制御電圧発
生部３４、ＶＣＯ３６、定電流源用バイアス回路３７に
よって構成される。位相比較器３１は、入力信号ｆinと
出力信号ｆout の周波数・位相を比較し、入力信号ｆin
よりも出力信号ｆout の周波数・位相が遅れているとき
ＵＰ信号を発生する。また、入力信号ｆinよりも出力信
号ｆout の周波数・位相が進んでいるときＤＮ信号を発
生する。ローパスフィルタ３３は、図３に示すように、
例えば電源間ＶDDと接地間に接続された抵抗分圧回路を
有する。これによって所定の電圧、好ましくは電圧（１
／２）ＶDDが得られ、スイッチトランジスタ３３Ｎ１を
介してローパスフィルタ３３の出力端に供給される。こ
の供給を制御するトランジスタ３３Ｎ１は状態レジスタ
３９のＱＢ出力によって制御される。
【００１５】図４は、定電流源用バイアス回路３７及び
チャージポンプ３２の構成例を示している。定電流源用
バイアス回路３７によって発生されたバイアス電圧はチ
ャージポンプ３２のＰＭＯＳ及びディジタル制御電圧発
生部３５のＰＭＯＳのゲートバイアスとなる。位相（あ
るいは周波数位相）比較器３１のアップ信号ＵＰ及びダ
ウン信号ＤＮはチャージポンプ３２のＰＭＯＳ及びＮＭ
ＯＳのゲートにそれぞれ供給される。
チャージポンプ３２の構成例を示している。定電流源用
バイアス回路３７によって発生されたバイアス電圧はチ
ャージポンプ３２のＰＭＯＳ及びディジタル制御電圧発
生部３５のＰＭＯＳのゲートバイアスとなる。位相（あ
るいは周波数位相）比較器３１のアップ信号ＵＰ及びダ
ウン信号ＤＮはチャージポンプ３２のＰＭＯＳ及びＮＭ
ＯＳのゲートにそれぞれ供給される。
【００１６】図５は、アナログ制御電圧発生部３４及び
ディジタル制御電圧発生部３５の構成を概略的に示して
いる。アナログ制御電圧発生部３４はローパスフィルタ
の出力ＶLPF に応じた電流ＩLPF を出力する電流源３４
ａと、電流ＩLPF を転送するＰＭＯＳトランジスタから
なる電流ミラー回路によって構成される。ディジタル制
御電圧発生部３５は、上記バイアス電圧発生回路３７の
出力をゲートに受けて電流源Ｉ1 〜Ｉ8 として機能する
８個のＰＭＯＳトランジスタと各ＰＭＯＳトランジスタ
に夫々接続される８個のＮＭＯＳトランジスタスイッチ
によって構成される。ＮＭＯＳトランジスタスイッチの
各々はインクリメンタ４０のシフトレジスタの各出力に
よって個別に制御される。電流ＩLPF 、電流源Ｉ1 〜Ｉ
8 の各出力電流はＮＭＯＳトランジスタ３５Ｎ１に集め
られる。トランジスタ３５Ｎ１のドレイン・ゲート間は
接続され、その最大のゲート電圧Ｖc は、 Ｖc ＝ＶL
（ＩLPF ）＋Ｖ1 （Ｉ1 ）＋Ｖ2 （Ｉ2 ）＋…＋Ｖ8
（Ｉ8 ） となり、ＶＣＯ３６の制御電圧となる。
ディジタル制御電圧発生部３５の構成を概略的に示して
いる。アナログ制御電圧発生部３４はローパスフィルタ
の出力ＶLPF に応じた電流ＩLPF を出力する電流源３４
ａと、電流ＩLPF を転送するＰＭＯＳトランジスタから
なる電流ミラー回路によって構成される。ディジタル制
御電圧発生部３５は、上記バイアス電圧発生回路３７の
出力をゲートに受けて電流源Ｉ1 〜Ｉ8 として機能する
８個のＰＭＯＳトランジスタと各ＰＭＯＳトランジスタ
に夫々接続される８個のＮＭＯＳトランジスタスイッチ
によって構成される。ＮＭＯＳトランジスタスイッチの
各々はインクリメンタ４０のシフトレジスタの各出力に
よって個別に制御される。電流ＩLPF 、電流源Ｉ1 〜Ｉ
8 の各出力電流はＮＭＯＳトランジスタ３５Ｎ１に集め
られる。トランジスタ３５Ｎ１のドレイン・ゲート間は
接続され、その最大のゲート電圧Ｖc は、 Ｖc ＝ＶL
（ＩLPF ）＋Ｖ1 （Ｉ1 ）＋Ｖ2 （Ｉ2 ）＋…＋Ｖ8
（Ｉ8 ） となり、ＶＣＯ３６の制御電圧となる。
【００１７】図６は、ＶＣＯ３６の構成例を示してい
る。この例では、差動トランジスタ回路の縦列接続によ
るリングオシレータによって構成される。トランジスタ
３５Ｎ１は差動トランジスタ回路の電流源トランジスタ
と電流ミラー回路を形成し、制御電圧Ｖc に応じた電流
を各電流源トランジスタに供給させる。この電流によっ
て出力電圧の振幅が制御され、リングオシレータの発振
周波数が設定される。差動トランジスタ回路によるリン
グオシレータとすることによって、低電源電圧動作、耐
電源ノイズ性等の利点がある。
る。この例では、差動トランジスタ回路の縦列接続によ
るリングオシレータによって構成される。トランジスタ
３５Ｎ１は差動トランジスタ回路の電流源トランジスタ
と電流ミラー回路を形成し、制御電圧Ｖc に応じた電流
を各電流源トランジスタに供給させる。この電流によっ
て出力電圧の振幅が制御され、リングオシレータの発振
周波数が設定される。差動トランジスタ回路によるリン
グオシレータとすることによって、低電源電圧動作、耐
電源ノイズ性等の利点がある。
【００１８】次に、デジタル制御ループ系の動作につい
て説明する。デジタル制御ループ系はアナログ制御ルー
プ系よりも先に動作する。デジタル制御ループ系の動作
をアナログ制御ループ系の動作に先行させるために、状
態レジスタ３９のリセット後のＱ出力の“Ｌ”によって
アナログ制御ループ系の位相比較器３１のイネーブル端
子ＥＮＡを非アクティブにする。また、状態レジスタ３
９のＱ出力の反転出力であるＱＢ出力の“Ｈ”によって
ローパスフィルタ３３のＮＭＯＳトランジスタ３３Ｎ１
を導通させる。トランジスタ３３Ｎ１の導通によってロ
ーパスフィルタ３３の出力が（１／２）ＶDDに強制的に
設定される。状態レジスタ４０の詳細については後述す
る。
て説明する。デジタル制御ループ系はアナログ制御ルー
プ系よりも先に動作する。デジタル制御ループ系の動作
をアナログ制御ループ系の動作に先行させるために、状
態レジスタ３９のリセット後のＱ出力の“Ｌ”によって
アナログ制御ループ系の位相比較器３１のイネーブル端
子ＥＮＡを非アクティブにする。また、状態レジスタ３
９のＱ出力の反転出力であるＱＢ出力の“Ｈ”によって
ローパスフィルタ３３のＮＭＯＳトランジスタ３３Ｎ１
を導通させる。トランジスタ３３Ｎ１の導通によってロ
ーパスフィルタ３３の出力が（１／２）ＶDDに強制的に
設定される。状態レジスタ４０の詳細については後述す
る。
【００１９】アナログ制御ループ系によるＰＬＬ制御を
止めている間、デジタル制御ループ系では、入力信号ｆ
inとＶＣＯ３６の出力信号ｆout との周波数比較を行
う。この周波数比較は、周波数比較部３８の、１６分周
器３８ａ、３２カウンタ３８ｂ、遅延素子３Ａ、３Ｂ、
アンドゲート３Ｃ、そして状態レジスタ３９、を用いて
行う。
止めている間、デジタル制御ループ系では、入力信号ｆ
inとＶＣＯ３６の出力信号ｆout との周波数比較を行
う。この周波数比較は、周波数比較部３８の、１６分周
器３８ａ、３２カウンタ３８ｂ、遅延素子３Ａ、３Ｂ、
アンドゲート３Ｃ、そして状態レジスタ３９、を用いて
行う。
【００２０】まず、入力信号ｆinを１６分周器３８ａを
通すことにより、入力信号の１６分周信号を生成する。
一方、ＶＣＯ３６の出力信号ｆout はカウンタ３８ｂを
カウントアップする。ＰＬＬ回路の動作当初はＶＣＯ３
６の発振周波数は入力信号ｆinに比べて低い。該カウン
タのカウント値を入力信号ｆinの１６分周信号の周期で
調べてみると、まだ１６未満であり、カウンタ３８ｂの
カウント値のＭＳＢ（最大桁）は０となっている。この
ＭＳＢの値“０”は状態レジスタ３９に入力される。
通すことにより、入力信号の１６分周信号を生成する。
一方、ＶＣＯ３６の出力信号ｆout はカウンタ３８ｂを
カウントアップする。ＰＬＬ回路の動作当初はＶＣＯ３
６の発振周波数は入力信号ｆinに比べて低い。該カウン
タのカウント値を入力信号ｆinの１６分周信号の周期で
調べてみると、まだ１６未満であり、カウンタ３８ｂの
カウント値のＭＳＢ（最大桁）は０となっている。この
ＭＳＢの値“０”は状態レジスタ３９に入力される。
【００２１】状態レジスタ３９は、前述したように、Ｄ
フリップフロップで実現できる。そのＱＢ出力（Ｑ出力
の反転値）は、当初、電源投入の際のリセット信号によ
るリセットによって“Ｈ”レベルである。アンドゲート
３Ｃは、分周器３８ａの出力を遅延させた信号が“Ｈ”
レベルの期間中“Ｈ”を出力する。このゲート３Ｃの出
力は状態レジスタ３９のクロック入力端に印加される。
従って、状態レジスタ３９の値は入力信号の１／１６の
周期で更新される。
フリップフロップで実現できる。そのＱＢ出力（Ｑ出力
の反転値）は、当初、電源投入の際のリセット信号によ
るリセットによって“Ｈ”レベルである。アンドゲート
３Ｃは、分周器３８ａの出力を遅延させた信号が“Ｈ”
レベルの期間中“Ｈ”を出力する。このゲート３Ｃの出
力は状態レジスタ３９のクロック入力端に印加される。
従って、状態レジスタ３９の値は入力信号の１／１６の
周期で更新される。
【００２２】状態レジスタ３９のＱＢ出力は、次段のイ
ンクリメンタ４０のイネーブル端子ＥＮＡに接続されて
いるので、その値が“Ｈ”、即ち、ＶＣＯ３６の出力信
号ｆout の発振周波数が入力信号ｆinの周波数より低い
と判断されている間は、アンドゲート３Ｃからの出力信
号が“Ｌ”から“Ｈ”に変動する毎に、該インクリメン
タがその保持値をインクリメント（増加）して行く。イ
ンクリメンタ４０の値に応じて、制御電圧発生部３５の
ＮＭＯＳの対応するゲートに順次“Ｈ”レベルが印加さ
れる。インクリメンタ４０の値が増加するに従い、多く
の電流が制御電圧発生部３５のＮＭＯＳトランジスタ３
５Ｎ１に流入するようになる。これにより、トランジス
タ３５Ｎ１と電流ミラーとなっているＶＣＯ３６内のリ
ングオシレータの各電流源の電流が増大し、ＶＣＯ３６
の発振周波数が増加する。
ンクリメンタ４０のイネーブル端子ＥＮＡに接続されて
いるので、その値が“Ｈ”、即ち、ＶＣＯ３６の出力信
号ｆout の発振周波数が入力信号ｆinの周波数より低い
と判断されている間は、アンドゲート３Ｃからの出力信
号が“Ｌ”から“Ｈ”に変動する毎に、該インクリメン
タがその保持値をインクリメント（増加）して行く。イ
ンクリメンタ４０の値に応じて、制御電圧発生部３５の
ＮＭＯＳの対応するゲートに順次“Ｈ”レベルが印加さ
れる。インクリメンタ４０の値が増加するに従い、多く
の電流が制御電圧発生部３５のＮＭＯＳトランジスタ３
５Ｎ１に流入するようになる。これにより、トランジス
タ３５Ｎ１と電流ミラーとなっているＶＣＯ３６内のリ
ングオシレータの各電流源の電流が増大し、ＶＣＯ３６
の発振周波数が増加する。
【００２３】やがて制御電圧発生部３５内のＮＭＯＳト
ランジスタ３５Ｎ１に十分な電流が流れ、ＶＣＯ３６の
発振周波数が入力信号ｆinより高くなると、カウンタ３
８ｂのカウント値が１６以上となり、ＭＳＢに１が立
つ。これが状態レジスタ３９に伝えられると、そのＱＢ
出力は“Ｌ”となり、アンドゲート３Ｃの出力は、１６
分周器３８ａの出力によらず常に“Ｌ”固定となる。従
って、アンドゲート３Ｃ出力をクロック入力としている
状態レジスタ３９の値は、その後更新されることはな
い。なお、カウンタ３８ｂの値は、状態レジスタ３９に
そのＭＳＢの値が転送された後クリアされ、再びカウン
トアップを始める。
ランジスタ３５Ｎ１に十分な電流が流れ、ＶＣＯ３６の
発振周波数が入力信号ｆinより高くなると、カウンタ３
８ｂのカウント値が１６以上となり、ＭＳＢに１が立
つ。これが状態レジスタ３９に伝えられると、そのＱＢ
出力は“Ｌ”となり、アンドゲート３Ｃの出力は、１６
分周器３８ａの出力によらず常に“Ｌ”固定となる。従
って、アンドゲート３Ｃ出力をクロック入力としている
状態レジスタ３９の値は、その後更新されることはな
い。なお、カウンタ３８ｂの値は、状態レジスタ３９に
そのＭＳＢの値が転送された後クリアされ、再びカウン
トアップを始める。
【００２４】また、インクリメンタ４０は状態レジスタ
のＱＢ出力が“Ｌ”になるので、その後インクリメント
動作を行わなくなる。状態レジスタ３９のＱ出力が
“Ｈ”になるので位相比較器３１が活性化され、ローパ
スフィルタ３３のトランジスタ３３Ｎ１が遮断されれて
ローパスフィルタ３３の本来の出力ＶLPF が活性化され
る。この段階で、系の制御をアナログ制御ループ系に渡
す。
のＱＢ出力が“Ｌ”になるので、その後インクリメント
動作を行わなくなる。状態レジスタ３９のＱ出力が
“Ｈ”になるので位相比較器３１が活性化され、ローパ
スフィルタ３３のトランジスタ３３Ｎ１が遮断されれて
ローパスフィルタ３３の本来の出力ＶLPF が活性化され
る。この段階で、系の制御をアナログ制御ループ系に渡
す。
【００２５】ここで状態レジスタ３９の値の変化の様子
を確認すると、初期的にはＱ出力は“Ｌ”、ＱＢ出力は
“Ｈ”であるが、アナログ制御に移行する場合には、Ｑ
出力は“Ｈ”、ＱＢ出力は“Ｌ”となる。
を確認すると、初期的にはＱ出力は“Ｌ”、ＱＢ出力は
“Ｈ”であるが、アナログ制御に移行する場合には、Ｑ
出力は“Ｈ”、ＱＢ出力は“Ｌ”となる。
【００２６】従って、Ｑ出力を位相比較器３１のイネー
ブルに、ＱＢ出力をローパスフィルタ３３内のＮＭＯＳ
トランジスタ３３Ｎ１のゲートに接続することにより、
位相比較器３１を当初動作させず、デジタル制御からア
ナログ制御に移行したときから動作を開始させることが
できる。また、ローパスフィルタ３３に当初１／２ＶDD
の一定値を出力させ、アナログ制御に移行したときから
チャージポンプによる充放電を開始させ、これによりロ
ーパスフィルタ３３の出力を制御状態にする。
ブルに、ＱＢ出力をローパスフィルタ３３内のＮＭＯＳ
トランジスタ３３Ｎ１のゲートに接続することにより、
位相比較器３１を当初動作させず、デジタル制御からア
ナログ制御に移行したときから動作を開始させることが
できる。また、ローパスフィルタ３３に当初１／２ＶDD
の一定値を出力させ、アナログ制御に移行したときから
チャージポンプによる充放電を開始させ、これによりロ
ーパスフィルタ３３の出力を制御状態にする。
【００２７】ここで、図１の例では、デジタル側で周波
数を合わせ込んでいる間、ローパスフィルタ３３の出力
は１／２ＶDDに固定してあるが、ＶDD等の他の電位に固
定してもかまわない。
数を合わせ込んでいる間、ローパスフィルタ３３の出力
は１／２ＶDDに固定してあるが、ＶDD等の他の電位に固
定してもかまわない。
【００２８】次に、アナログ制御に移行すると、位相比
較器３１及びローパスフィルタ３３が活性化される。位
相比較器３１、チャージポンプ３２、ローパスフィルタ
３３、アナログ制御電圧発生部３４、制御電圧発生部３
５、ＶＣＯ３６という、ＰＬＬループが形成され、動作
を開始する。
較器３１及びローパスフィルタ３３が活性化される。位
相比較器３１、チャージポンプ３２、ローパスフィルタ
３３、アナログ制御電圧発生部３４、制御電圧発生部３
５、ＶＣＯ３６という、ＰＬＬループが形成され、動作
を開始する。
【００２９】ＶＣＯ３６の出力信号ｆout は、既に入力
信号ｆinの周波数近傍の周波数となっているので、後は
出力信号ｆout の位相（あるいは周波数と位相）を合わ
せるだけで済むことになる。従って、ローパスフィルタ
３３の出力ＶLPF がＶＣＯ３６の全発振範囲をカバーす
る必要はなく、デジタル制御がステップ的に周波数を変
動させた刻み幅の間を連続的に補間できればよい。例え
ば、アナログ制御系が担う発振周波数範囲はデジタル制
御系が担う離散的な発振周波数の周波数間隔（Δｆ／
２）の略２倍とすることができる。ローパスフィルタ３
３の出力電圧ＶLPF は、アナログ制御電圧発生部３４を
介して電流ＩLPF に変換され、デジタル制御電圧発生部
３５による出力電流Ｉ1 、Ｉ2 、…に重畳されて、制御
電圧Ｖc となってＶＣＯ３６の発振周波数を微調整す
る。
信号ｆinの周波数近傍の周波数となっているので、後は
出力信号ｆout の位相（あるいは周波数と位相）を合わ
せるだけで済むことになる。従って、ローパスフィルタ
３３の出力ＶLPF がＶＣＯ３６の全発振範囲をカバーす
る必要はなく、デジタル制御がステップ的に周波数を変
動させた刻み幅の間を連続的に補間できればよい。例え
ば、アナログ制御系が担う発振周波数範囲はデジタル制
御系が担う離散的な発振周波数の周波数間隔（Δｆ／
２）の略２倍とすることができる。ローパスフィルタ３
３の出力電圧ＶLPF は、アナログ制御電圧発生部３４を
介して電流ＩLPF に変換され、デジタル制御電圧発生部
３５による出力電流Ｉ1 、Ｉ2 、…に重畳されて、制御
電圧Ｖc となってＶＣＯ３６の発振周波数を微調整す
る。
【００３０】図２に、図１に示す実施の形態のＶＣＯ３
６の特性を示す。同図において、縦軸はＶＣＯ３６の発
振周波数、横軸はＶＣＯ３６の制御電圧Ｖc である。同
図中、黒点で示された点がローパスフィルタの出力を１
／２ＶDDに固定した離散的な制御（デジタル制御）を行
っている場合の周波数である。この周波数の値はインク
リメンタによりステップ的に増加してゆく。そして、目
標の周波数を少し越えたところでアナログ制御に移行
し、今度はエラーバーで示された範囲内で位相を合わせ
る。
６の特性を示す。同図において、縦軸はＶＣＯ３６の発
振周波数、横軸はＶＣＯ３６の制御電圧Ｖc である。同
図中、黒点で示された点がローパスフィルタの出力を１
／２ＶDDに固定した離散的な制御（デジタル制御）を行
っている場合の周波数である。この周波数の値はインク
リメンタによりステップ的に増加してゆく。そして、目
標の周波数を少し越えたところでアナログ制御に移行
し、今度はエラーバーで示された範囲内で位相を合わせ
る。
【００３１】従来では、通常使用周波数範囲の最低値ｆ
min から最高値ｆmax までをローパスフィルタ３３の出
力の電圧可変範囲内で全てカバーしなければならなかっ
た。ＰＬＬループの系の特性を表すパラメータの１つで
あるＶＣＯ３６のゲインＫVCO は、ローパスフィルタ３
３の出力ＶLPF の変動可能範囲をΔＶとすれば、 ＫVCO ＝（ｆmax −ｆmin ）／ΔＶ （式１） と表記される。
min から最高値ｆmax までをローパスフィルタ３３の出
力の電圧可変範囲内で全てカバーしなければならなかっ
た。ＰＬＬループの系の特性を表すパラメータの１つで
あるＶＣＯ３６のゲインＫVCO は、ローパスフィルタ３
３の出力ＶLPF の変動可能範囲をΔＶとすれば、 ＫVCO ＝（ｆmax −ｆmin ）／ΔＶ （式１） と表記される。
【００３２】一方、本発明を適応すれば、ローパスフィ
ルタ３３の出力ＶLPF の変動可能範囲内で、エラーバー
に対応する発振範囲（Δｆとする）をカバーすればよい
ので、この時のＶＣＯのゲインＫVCO は、 ＫVCO ＝Δｆ／ΔＶ （式２） で済む。また、消費電力を下げる為に電源電圧を下げる
と、ローパスフィルタ３３の出力電圧ＶLPF のレベル範
囲が狭くなり、従来技術では広い範囲で高周波の発振を
確保することは非常に困難になるが、本発明を適用すれ
ば、デジタル制御ループ系が周波数を所望（入力信号周
波数）のところの近傍値まで引上げるので、ローパスフ
ィルタ３３の出力電圧ＶLPF がカバーする周波数範囲は
狭くても、高い周波数帯に対応することが出来る。
ルタ３３の出力ＶLPF の変動可能範囲内で、エラーバー
に対応する発振範囲（Δｆとする）をカバーすればよい
ので、この時のＶＣＯのゲインＫVCO は、 ＫVCO ＝Δｆ／ΔＶ （式２） で済む。また、消費電力を下げる為に電源電圧を下げる
と、ローパスフィルタ３３の出力電圧ＶLPF のレベル範
囲が狭くなり、従来技術では広い範囲で高周波の発振を
確保することは非常に困難になるが、本発明を適用すれ
ば、デジタル制御ループ系が周波数を所望（入力信号周
波数）のところの近傍値まで引上げるので、ローパスフ
ィルタ３３の出力電圧ＶLPF がカバーする周波数範囲は
狭くても、高い周波数帯に対応することが出来る。
【００３３】なお、図１の実施の形態では、入力信号ｆ
inとＶＣＯ３６の出力信号ｆout とを直接比較している
ので、ＶＣＯ３６の後に分周器が入っていないが、基準
信号を分倍器で分倍して高周波の入力信号ｆinを生成す
る場合には必要となる。ＶＣＯ３６の後に分周器を挿入
した場合あっても、デジタル的制御からアナログ的制御
に移行するという本発明の特徴に変わりはない。ＶＣＯ
３６の後の分周器は、設計上の必要によりＰＬＬループ
に入れることができる。
inとＶＣＯ３６の出力信号ｆout とを直接比較している
ので、ＶＣＯ３６の後に分周器が入っていないが、基準
信号を分倍器で分倍して高周波の入力信号ｆinを生成す
る場合には必要となる。ＶＣＯ３６の後に分周器を挿入
した場合あっても、デジタル的制御からアナログ的制御
に移行するという本発明の特徴に変わりはない。ＶＣＯ
３６の後の分周器は、設計上の必要によりＰＬＬループ
に入れることができる。
【００３４】図３は、他の実施の形態を示している。同
図において図１と対応する部分には同一を付し、かかる
部分の説明は省略する。この例では、カウンタ３８ｂの
Ｎビットの出力を監視する検出回路３８ｃが設けられて
いる。他の構成は図１と同様である。
図において図１と対応する部分には同一を付し、かかる
部分の説明は省略する。この例では、カウンタ３８ｂの
Ｎビットの出力を監視する検出回路３８ｃが設けられて
いる。他の構成は図１と同様である。
【００３５】検出回路３８ｃは、論理回路によって構成
され、カウンタ３８ｂの出力値を見分ける（弁別する）
ことができる。カウンタ３８ｂの出力がＭＳＢの近傍
値、例えば、「(MSB) ０１１…１(LSB) 」のときに状態
レジスタ４０をセットする出力信号を発生する。図１に
示す例は、カウンタ３８ｂのＭＳＢの出力によって、発
振周波数を離散的に設定するデジタル制御状態から発振
周波数を連続的に制御するアナログ制御状態に移行して
いる。ＭＳＢの出力を判別基準とした場合、ＶＣＯ３６
の発振周波数は周波数上昇状態から一旦周波数降下状態
となって入力信号ｆin（あるいは基準信号ｆs ）にロッ
クする傾向が生じ得る。これに対し、図３に示す構成で
は、カウンタ３８ｂからＭＳＢの出力直前にデジタル制
御からアナログ制御に切替える。このため、周波数の増
大傾向の過程において、出力信号ｆout の周波数が入力
信号ｆinの周波数を超えないようにして、入力信号ｆin
にＰＬＬループをロックさせることが期待できる。従っ
て、ＶＣＯ３６の出力を非振動的に収束させることが可
能となる利点がある。
され、カウンタ３８ｂの出力値を見分ける（弁別する）
ことができる。カウンタ３８ｂの出力がＭＳＢの近傍
値、例えば、「(MSB) ０１１…１(LSB) 」のときに状態
レジスタ４０をセットする出力信号を発生する。図１に
示す例は、カウンタ３８ｂのＭＳＢの出力によって、発
振周波数を離散的に設定するデジタル制御状態から発振
周波数を連続的に制御するアナログ制御状態に移行して
いる。ＭＳＢの出力を判別基準とした場合、ＶＣＯ３６
の発振周波数は周波数上昇状態から一旦周波数降下状態
となって入力信号ｆin（あるいは基準信号ｆs ）にロッ
クする傾向が生じ得る。これに対し、図３に示す構成で
は、カウンタ３８ｂからＭＳＢの出力直前にデジタル制
御からアナログ制御に切替える。このため、周波数の増
大傾向の過程において、出力信号ｆout の周波数が入力
信号ｆinの周波数を超えないようにして、入力信号ｆin
にＰＬＬループをロックさせることが期待できる。従っ
て、ＶＣＯ３６の出力を非振動的に収束させることが可
能となる利点がある。
【００３６】また、図１に示される、周波数比較部３８
は、入力信号によりカウントアップするＮビットカウン
タとＶＣＯ出力ｆout によりカウントアップする（Ｎ＋
１）ビット以上のカウンタとそれら２つのカウンタ値を
比較する比較回路を用いて実現することも出来る。その
場合は、ＶＣＯ出力側のカウント値が入力信号側のカウ
ント値を越えない間は、比較部がＬレベルを出し、越え
たらＨレベルを出すようにしておけばよい。
は、入力信号によりカウントアップするＮビットカウン
タとＶＣＯ出力ｆout によりカウントアップする（Ｎ＋
１）ビット以上のカウンタとそれら２つのカウンタ値を
比較する比較回路を用いて実現することも出来る。その
場合は、ＶＣＯ出力側のカウント値が入力信号側のカウ
ント値を越えない間は、比較部がＬレベルを出し、越え
たらＨレベルを出すようにしておけばよい。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ローパスフィルタの出力電圧に対するＶＣＯのゲイン
（制御入力電圧対発振周波数）を必要以上に高くせずに
済むので、同期をとるべき信号の周波数が高い場合であ
っても、雑音耐性を劣化させずに済む。また、回路の電
源電圧を低下させる傾向にあるＬＳＩに用いた場合、ロ
ーパスフィルタの出力電圧範囲が狭くとも、広い周波数
に渡ってロックをかけることの出来るＰＬＬ回路が実現
可能となる。
ローパスフィルタの出力電圧に対するＶＣＯのゲイン
（制御入力電圧対発振周波数）を必要以上に高くせずに
済むので、同期をとるべき信号の周波数が高い場合であ
っても、雑音耐性を劣化させずに済む。また、回路の電
源電圧を低下させる傾向にあるＬＳＩに用いた場合、ロ
ーパスフィルタの出力電圧範囲が狭くとも、広い周波数
に渡ってロックをかけることの出来るＰＬＬ回路が実現
可能となる。
【図１】本発明の実施の形態を示すブロック回路であ
る。
る。
【図２】本発明を適用した場合のＶＣＯの発振特性を説
明するグラフである。
明するグラフである。
【図３】本発明の他の実施の形態を説明するブロック回
路図である。
路図である。
【図４】チャージポンプ回路３２及びバイアス電圧発生
回路３７の構成例を示す回路図である。
回路３７の構成例を示す回路図である。
【図５】アナログ制御電圧発生部３４及びデジタル制御
電圧発生部３５の構成例と動作を説明する説明図であ
る。
電圧発生部３５の構成例と動作を説明する説明図であ
る。
【図６】ＶＣＯの構成例を示す回路図である。
【図７】基本的なＰＬＬ回路の構成を説明するブロック
回路図である。
回路図である。
【図８】図７の構成を用いた場合にＶＣＯに求められる
発振特性を説明するグラフである。
発振特性を説明するグラフである。
１１，３１ 位相比較器 １２，３２ チャージポンプ １３，３３ ローパスフィルタ １４，３６ 電圧制御発振器（ＶＣＯ） １５，３８ａ 分周器 ３４ アナログ制御電圧発生部 ３５ ディジタル制御電圧発生部 ３７ 定電流源用バイアス回路 ３８ 周波数比較部 ３８ａ １／１６分周器 ３８ｂ カウンタ ３８ｃ 検出回路 ３Ａ，３Ｂ，３Ｄ 遅延素子 ３Ｃ アンドゲート ３９ 状態レジスタ（制御ループ切替手段） ４０ レジスタ機能付きインクリメンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−186926（ＪＰ，Ａ) 特開 昭53−21558（ＪＰ，Ａ) 特開 平２−202119（ＪＰ，Ａ) 特開 昭62−169525（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14
Claims (7)
- 【請求項１】供給される制御電圧に応じた周波数の内部
信号を発生する可変周波数発振器と、 供給される入力信号及び前記内部信号相互間の周波数の
大小を比較する周波数比較手段と、 前記周波数の比較結果に応じてレベルが段階的に変化す
る第１の制御電圧を出力する第１の制御電圧発生手段
と、 供給される入力信号及び前記内部信号相互間の少なくと
も周波数差及び位相差のいずれかを表す差信号を出力す
る周波数・位相比較手段と、 前記差信号に応じてレベルが連続的に変化する第２の制
御電圧を出力する第２の制御電圧発生手段と、 前記第１及び第２の制御電圧を重畳して前記制御電圧を
形成する電圧重畳手段と、 前記入力信号及び前記内部信号相互間の周波数が接近す
るまで前記第１の制御電圧発生手段を動作させ、周波数
が接近した後は前記第１の制御電圧発生手段にその出力
電圧を保持させると共に前記第２の制御電圧発生手段を
動作させる接近状態検出手段と、を備え、 前記周波数比較手段は、 前記入力信号を２N 分周する分周回路と、 前記内部信号をカウントし、カウント値が前記分周回路
の出力若しくはこの出力から生成した信号によってリセ
ットされる、（Ｎ＋１）ビットのカウンタと、 からなることを特徴とする周波数位相同期回路。 - 【請求項２】供給される制御電圧に応じた周波数の内部
信号を発生する可変周波数発振器と、 供給される入力信号及び前記内部信号相互間の周波数の
大小を比較する周波数比較手段と、 前記周波数の比較結果に応じてレベルが段階的に変化す
る第１の制御電圧を出力する第１の制御電圧発生手段
と、 供給される入力信号及び前記内部信号相互間の少なくと
も周波数差及び位相差のいずれかを表す差信号を出力す
る周波数・位相比較手段と、 前記差信号に応じてレベルが連続的に変化する第２の制
御電圧を出力する第２の制御電圧発生手段と、 前記第１及び第２の制御電圧を重畳して前記制御電圧を
形成する電圧重畳手段と、 前記入力信号及び前記内部信号相互間の周波数が接近す
るまで前記第１の制御電圧発生手段を動作させ、周波数
が接近した後は前記第１の制御電圧発生手段にその出力
電圧を保持させると共に前記第２の制御電圧発生手段を
動作させる接近状態検出手段と、を備え、 前記周波数比較手段は、 前記入力信号をカウントするＮビットカウンタ回路と、 前記内部信号をカウントする（Ｎ＋１）ビットカウンタ
回路と、 両カウンタのカウント値を比較する比較回路と、 を含むことを特徴とする周波数位相同期回路。 - 【請求項３】供給される制御電圧に応じた周波数の内部
信号を発生する可変周波数発振器と、 供給される入力信号及び前記内部信号相互間の周波数の
大小を比較する周波数比較手段と、 前記周波数の比較結果に応じてレベルが段階的に変化す
る第１の制御電圧を出力する第１の制御電圧発生手段
と、 供給される入力信号及び前記内部信号相互間の少なくと
も周波数差及び位相差のいずれかを表す差信号を出力す
る周波数・位相比較手段と、 前記差信号に応じてレベルが連続的に変化する第２の制
御電圧を出力する第２の制御電圧発生手段と、 前記第１及び第２の制御電圧を重畳して前記制御電圧を
形成する電圧重畳手段と、 前記入力信号及び前記内部信号相互間の周波数が接近す
るまで前記第１の制御電圧発生手段を動作させ、周波数
が接近した後は前記第１の制御電圧発生手段にその出力
電圧を保持させると共に前記第２の制御電圧発生手段を
動作させる接近状態検出手段と、を備え、 前記周波数比較手段は、 前記入力信号を２N 分周する分周回路と、 前記内部信号をカウントし、カウント値が前記分周回路
の出力によってリセットされる、（Ｎ＋１）ビットのカ
ウンタと、 前記（Ｎ＋１）ビットのカウンタの値を弁別する回路
と、 を含むことを特徴とする周波数位相同期回路。 - 【請求項４】前記接近状態検出手段は、前記（Ｎ＋１）
ビットのカウンタの最上位ビットの出力が入力されてＤ
フリップフロップとして機能し得る記憶手段を含み、該
最上位ビットの出力が入力されたときに前記入力信号及
び前記内部信号相互間の周波数の接近を表す接近状態検
出出力を発生し、これを保持する、 ことを特徴とする請求項１に記載の周波数位相同期回
路。 - 【請求項５】前記第１の制御電圧発生手段は、前記接近
状態検出出力が発生するまで、前記分周回路の出力によ
って複数ビットのレジスタの各ビット値を順次設定する
インクリメンタと、前記レジスタに設定された値に対応
する電流を発生する電流発生手段と、 を含むことを特徴とする請求項１、３及び４のいずれか
に記載の周波数位相同期回路。 - 【請求項６】前記周波数・位相比較手段は、前記接近状
態検出出力が発生するまで動作を停止し、 前記第２の制御電圧発生手段は、前記接近状態検出出力
が発生するまで前記第２の制御電圧を固定する、 ことを特徴とする請求項１乃至５のいずれかに記載の周
波数位相同期回路。 - 【請求項７】前記入力信号を分周して前記周波数比較手
段及び前記周波数・位相比較手段に供給する第１の分周
器と、 前記内部信号を分周して前記周波数比較手段及び前記周
波数・位相比較手段に供給する第２の分周器と、 を更に備えることを特徴とする請求項１乃至６のいずれ
かに記載の周波数位相同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08020896A JP3331115B2 (ja) | 1996-04-02 | 1996-04-02 | 周波数位相同期回路 |
| US08/831,096 US5939947A (en) | 1996-04-02 | 1997-04-01 | Phase synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08020896A JP3331115B2 (ja) | 1996-04-02 | 1996-04-02 | 周波数位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270704A JPH09270704A (ja) | 1997-10-14 |
| JP3331115B2 true JP3331115B2 (ja) | 2002-10-07 |
Family
ID=13711977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08020896A Expired - Fee Related JP3331115B2 (ja) | 1996-04-02 | 1996-04-02 | 周波数位相同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5939947A (ja) |
| JP (1) | JP3331115B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382328B1 (ko) * | 1997-01-23 | 2003-12-18 | 산요 덴키 가부시키가이샤 | Pll회로및위상록검출회로 |
| US6148052A (en) * | 1997-12-10 | 2000-11-14 | Nortel Networks Corporation | Digital phase detector with ring oscillator capture and inverter delay calibration |
| JP3447617B2 (ja) * | 1999-06-04 | 2003-09-16 | エヌイーシーマイクロシステム株式会社 | ディジタル可変周波数オシレータ |
| JP2002271193A (ja) * | 2001-03-06 | 2002-09-20 | Fujitsu Ltd | 位相同期発振器および通信装置 |
| US6831498B2 (en) * | 2002-12-09 | 2004-12-14 | Douglas G Marsh | High speed integrated circuit current switch |
| TWI258134B (en) * | 2003-04-10 | 2006-07-11 | Via Optical Solution Inc | Method and related apparatus for evaluating beta-parameter according to write-in result of portion of write-in data with specific content while performing optimal power control of optical disk drive |
| US7352837B2 (en) * | 2004-05-28 | 2008-04-01 | Agere Systems Inc. | Digital phase-locked loop |
| US7382169B2 (en) * | 2006-01-17 | 2008-06-03 | Lattice Semiconductor Corporation | Systems and methods for reducing static phase error |
| US7511762B2 (en) * | 2006-09-06 | 2009-03-31 | Amimon Ltd. | Generation of a frame synchronized clock for a wireless video receiver |
| JP4866707B2 (ja) * | 2006-11-10 | 2012-02-01 | パナソニック株式会社 | Ｐｌｌ回路及び信号送受信システム |
| US8855192B2 (en) * | 2007-09-05 | 2014-10-07 | Amimon, Ltd. | Device, method and system for transmitting video data between a video source and a video sink |
| US8132040B1 (en) | 2007-10-25 | 2012-03-06 | Lattice Semiconductor Corporation | Channel-to-channel deskew systems and methods |
| JP2009159038A (ja) * | 2007-12-25 | 2009-07-16 | Hitachi Ltd | Ｐｌｌ回路 |
| WO2011034674A2 (en) * | 2009-09-18 | 2011-03-24 | National Beef Packing Company, Llc | Antimicrobial packaging system |
| CN102959861A (zh) * | 2010-06-28 | 2013-03-06 | 松下电器产业株式会社 | 基准频率生成电路、半导体集成电路及电子设备 |
| JP2014175694A (ja) * | 2013-03-06 | 2014-09-22 | Toppan Printing Co Ltd | Ｐｌｌ回路 |
| US20190115986A1 (en) * | 2017-10-18 | 2019-04-18 | Texas Instruments Incorporated | SWITCH MODE DIRECT CURRENT-TO-DIRECT CURRENT (DC-to-DC) CONVERTERS WITH REDUCED SPURIOUS NOISE EMISSION |
-
1996
- 1996-04-02 JP JP08020896A patent/JP3331115B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-01 US US08/831,096 patent/US5939947A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5939947A (en) | 1999-08-17 |
| JPH09270704A (ja) | 1997-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3331115B2 (ja) | 周波数位相同期回路 | |
| JP2795323B2 (ja) | 位相差検出回路 | |
| KR100337998B1 (ko) | 위상동기루프회로 | |
| US5831483A (en) | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit | |
| US6704381B1 (en) | Frequency acquisition rate control in phase lock loop circuits | |
| EP0777333B1 (en) | Power saving PLL circuit | |
| JP3320353B2 (ja) | 可変速度位相ロック・ループ・システムおよびその方法 | |
| JPH07307665A (ja) | 位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器 | |
| US7046093B1 (en) | Dynamic phase-locked loop circuits and methods of operation thereof | |
| US6496046B2 (en) | Method for increasing the control bandwidth of a frequency control circuit | |
| US7459964B2 (en) | Switched capacitor filter and feedback system | |
| EP2359469B1 (en) | A phase frequency detector | |
| US6914490B2 (en) | Method for clock generator lock-time reduction during speedstep transition | |
| US7436264B2 (en) | Charge supply apparatus and method in frequency synthesizer | |
| US7352837B2 (en) | Digital phase-locked loop | |
| JP2004120515A (ja) | フェーズロックループ回路 | |
| KR100665006B1 (ko) | 위상 동기 루프 장치 | |
| JP2000049597A (ja) | Ｐｌｌ回路 | |
| EP1538451B1 (en) | Phase -locked loop with a programmable frequency detector | |
| JP2001332969A (ja) | 発振装置 | |
| JP2004080624A (ja) | 周波数シンセサイザ | |
| US6310927B1 (en) | First order tuning circuit for a phase-locked loop | |
| JPH07312550A (ja) | 周波数範囲検出器 | |
| Hikawa et al. | Enhanced digital frequency synthesizer and its analysis | |
| JPH09261046A (ja) | Ｐｌｌ周波数シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100719 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |