JPH07307665A - 位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器 - Google Patents
位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器Info
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- JPH07307665A JPH07307665A JP5311140A JP31114093A JPH07307665A JP H07307665 A JPH07307665 A JP H07307665A JP 5311140 A JP5311140 A JP 5311140A JP 31114093 A JP31114093 A JP 31114093A JP H07307665 A JPH07307665 A JP H07307665A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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- H03K3/354—Astable circuits
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 温度やプロセスの変動に依存しないで、所望
の周波数で動作する位相同期ループを実現する。 【構成】 本位相同期ループ（１０）は所望の動作周波
数に到達するまでＶＣＯ（２２）にデジタル的に負荷
（３８）をかけることによって、温度やプロセスの変動
に依存しないで動作する。ＶＣＯ内のインバータのスイ
ッチング電流を増加させるように複数の電流ミラー（１
６４−１６６）を制御することによって、ＶＣＯのルー
プノード電圧（１８）に対する応答を遅くすることなく
最悪の場合のプロセスにおいても、ＶＣＯは高い出力周
波数へ到達できる。周波数範囲検出器（３４）はＶＣＯ
の出力周波数を監視し、制御信号を負荷制御回路（３
８）へ送ってデジタル負荷を能動化し、ＶＣＯを所望の
動作周波数へ下げる。
の周波数で動作する位相同期ループを実現する。 【構成】 本位相同期ループ（１０）は所望の動作周波
数に到達するまでＶＣＯ（２２）にデジタル的に負荷
（３８）をかけることによって、温度やプロセスの変動
に依存しないで動作する。ＶＣＯ内のインバータのスイ
ッチング電流を増加させるように複数の電流ミラー（１
６４−１６６）を制御することによって、ＶＣＯのルー
プノード電圧（１８）に対する応答を遅くすることなく
最悪の場合のプロセスにおいても、ＶＣＯは高い出力周
波数へ到達できる。周波数範囲検出器（３４）はＶＣＯ
の出力周波数を監視し、制御信号を負荷制御回路（３
８）へ送ってデジタル負荷を能動化し、ＶＣＯを所望の
動作周波数へ下げる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には位相同期ル
ープ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に関
し、より特定的には、温度やプロセスの変動に依存しな
いで動作するデジタル制御負荷を有する高周波数電圧制
御発振器に関する。本願は、“高周波数電圧制御発振
器”と題する同時係属中の米国出願 第０７／
、代理人整理番号ＣＸ０９２００９に関連し、該米国
出願は、１９９２年９月にアハマッド・アトリス他によ
って出願され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃ
ｏｒｐ．（コーデックス・コーポレイション）に譲渡さ
れている。
ープ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に関
し、より特定的には、温度やプロセスの変動に依存しな
いで動作するデジタル制御負荷を有する高周波数電圧制
御発振器に関する。本願は、“高周波数電圧制御発振
器”と題する同時係属中の米国出願 第０７／
、代理人整理番号ＣＸ０９２００９に関連し、該米国
出願は、１９９２年９月にアハマッド・アトリス他によ
って出願され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃ
ｏｒｐ．（コーデックス・コーポレイション）に譲渡さ
れている。
【０００２】さらに、本願は、“周波数範囲検出器”と
題する同時係属中の米国出願 第０７／ 、代理
人整理番号ＣＸ０９２００５に関連し、該米国出願は、
１９９２年９月にアハマッド・アトリス他によって出願
され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃｏｒｐ．
に譲渡されている。
題する同時係属中の米国出願 第０７／ 、代理
人整理番号ＣＸ０９２００５に関連し、該米国出願は、
１９９２年９月にアハマッド・アトリス他によって出願
され、かつ本件と同じ譲受人、Ｃｏｄｅｘ，Ｃｏｒｐ．
に譲渡されている。
【０００３】
【従来の技術】従来の位相同期ループ（ＰＬＬ）は、一
般的に、入力信号と電圧制御発振器（ＶＣＯ）の出力信
号との間の位相差を監視するための位相検出器を含んで
いる。この位相検出器は、ＶＣＯの入力のループノード
においてループフィルタを充電および放電するチャージ
ポンプのために、アップ制御信号とダウン制御信号を生
成する。ループフィルタに現れたループ電圧は、ＶＣＯ
の出力周波数を決定する。よく解っていることである
が、チャージポンプを駆動するアップおよびダウン制御
信号は、ＶＣＯの入力における適切なループフィルタ電
圧を、位相検出器へ供給される（２つの）信号間の予め
決められた位相関係を維持するように設定する。
般的に、入力信号と電圧制御発振器（ＶＣＯ）の出力信
号との間の位相差を監視するための位相検出器を含んで
いる。この位相検出器は、ＶＣＯの入力のループノード
においてループフィルタを充電および放電するチャージ
ポンプのために、アップ制御信号とダウン制御信号を生
成する。ループフィルタに現れたループ電圧は、ＶＣＯ
の出力周波数を決定する。よく解っていることである
が、チャージポンプを駆動するアップおよびダウン制御
信号は、ＶＣＯの入力における適切なループフィルタ電
圧を、位相検出器へ供給される（２つの）信号間の予め
決められた位相関係を維持するように設定する。
【０００４】ＰＬＬは、データ通信、コンピュータ用途
におけるローカル・エリア・ネットワーク、マイクロプ
ロセッサ、およびデータ転送を制御するためのデータ蓄
積の用途に広く使用されている。ＰＬＬは、しばしば低
コストおよび低電力動作を提供するために、ＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で実現され、そ
れによってシステム設計者はトラッキング範囲や周波数
補助のアクイジション（ｆｒｅｑｕｅｎｃｙ−ａｉｄｅ
ｄ ａｃｑｕｉｓｉｔｉｏｎ：周波数差を使用した引き
込みを意味する）を拡張することができる。ＰＬＬの動
作周波数は、より高い通信データレートの要求に応じる
ために増加し続けているので、システム設計者は、（そ
の高周波数の）ＰＬＬの動作に影響を及ぼす温度や製造
プロセスの変動の問題を処理しなければならない。ＶＣ
Ｏは、温度とプロセスに最も敏感な構成要素であり、高
周波数ＰＬＬの動作に影響を及ぼす。
におけるローカル・エリア・ネットワーク、マイクロプ
ロセッサ、およびデータ転送を制御するためのデータ蓄
積の用途に広く使用されている。ＰＬＬは、しばしば低
コストおよび低電力動作を提供するために、ＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で実現され、そ
れによってシステム設計者はトラッキング範囲や周波数
補助のアクイジション（ｆｒｅｑｕｅｎｃｙ−ａｉｄｅ
ｄ ａｃｑｕｉｓｉｔｉｏｎ：周波数差を使用した引き
込みを意味する）を拡張することができる。ＰＬＬの動
作周波数は、より高い通信データレートの要求に応じる
ために増加し続けているので、システム設計者は、（そ
の高周波数の）ＰＬＬの動作に影響を及ぼす温度や製造
プロセスの変動の問題を処理しなければならない。ＶＣ
Ｏは、温度とプロセスに最も敏感な構成要素であり、高
周波数ＰＬＬの動作に影響を及ぼす。
【０００５】
【発明が解決しようとする課題】ところが、ＣＭＯＳ技
術で実現したＶＣＯ（例えば、奇数個のインバータをル
ープ状に接続したリング・オシレータなど）は、一般的
に温度とプロセスに対して、ゲートの遅延量が変化する
と、制御電圧に対する発振周波数変化量（周波数利得）
も大きく変動し、ＰＬＬの同期特性に大きな影響を与え
る欠点があった。以下にその一例を示す。
術で実現したＶＣＯ（例えば、奇数個のインバータをル
ープ状に接続したリング・オシレータなど）は、一般的
に温度とプロセスに対して、ゲートの遅延量が変化する
と、制御電圧に対する発振周波数変化量（周波数利得）
も大きく変動し、ＰＬＬの同期特性に大きな影響を与え
る欠点があった。以下にその一例を示す。
【０００６】従来のＣＭＯＳ−ＶＣＯの一般的な最大動
作周波数は、最悪の場合のプロセスにおいて１００ＭＨ
ｚである。動作環境およびウエハの特性に基づいた最悪
の場合のプロセスや高温の条件下でさえ、ＶＣＯは、最
大のループノード電圧（ＶＤＤ）で、少なくとも２００
ＭＨｚで動作することが望ましい。しかし、最良の場合
の温度およびプロセスの条件下では、同じＶＣＯの設計
は、同じループノード電圧ＶＤＤで、極めて高い周波
数、たとえば８６０ＭＨｚで動作できるかもしれない。
実際のところ、ＶＣＯ動作の全周波数利得カーブ（ＭＨ
ｚ／ｖｏｌｔ）は、温度およびプロセスの条件によって
影響を受ける。例えば、最悪の場合のプロセスにおける
ＶＣＯの周波数利得は、２００ＭＨｚで１７ＭＨｚ／ｖ
ｏｌｔであり、一方、最良の場合のプロセスの条件にお
いては、ＶＣＯの周波数利得は３６５ＭＨｚ／ｖｏｌｔ
である。従って、ＶＣＯの出力周波数の不確実性は、ル
ープノード電圧が与えられれば温度とプロセスのパラメ
ータの関数として、ＰＬＬの精度、安定性、ジッタ、お
よび同調範囲に影響を与える。
作周波数は、最悪の場合のプロセスにおいて１００ＭＨ
ｚである。動作環境およびウエハの特性に基づいた最悪
の場合のプロセスや高温の条件下でさえ、ＶＣＯは、最
大のループノード電圧（ＶＤＤ）で、少なくとも２００
ＭＨｚで動作することが望ましい。しかし、最良の場合
の温度およびプロセスの条件下では、同じＶＣＯの設計
は、同じループノード電圧ＶＤＤで、極めて高い周波
数、たとえば８６０ＭＨｚで動作できるかもしれない。
実際のところ、ＶＣＯ動作の全周波数利得カーブ（ＭＨ
ｚ／ｖｏｌｔ）は、温度およびプロセスの条件によって
影響を受ける。例えば、最悪の場合のプロセスにおける
ＶＣＯの周波数利得は、２００ＭＨｚで１７ＭＨｚ／ｖ
ｏｌｔであり、一方、最良の場合のプロセスの条件にお
いては、ＶＣＯの周波数利得は３６５ＭＨｚ／ｖｏｌｔ
である。従って、ＶＣＯの出力周波数の不確実性は、ル
ープノード電圧が与えられれば温度とプロセスのパラメ
ータの関数として、ＰＬＬの精度、安定性、ジッタ、お
よび同調範囲に影響を与える。
【０００７】従って、温度やプロセスの変動に依存する
ことなくループノード電圧が与えられると知られた周波
数で動作する高周波数ＶＣＯが必要となる。
ことなくループノード電圧が与えられると知られた周波
数で動作する高周波数ＶＣＯが必要となる。
【０００８】本発明の目的は、前述の従来例の装置にお
ける問題点に鑑み、ＰＬＬにおいて、温度およびプロセ
スの変動によってＰＬＬ内の各回路の特性が大きく変動
する場合においても、高精度、高安定、低ジッタ、広い
同調範囲、および高速動作を確保することにある。
ける問題点に鑑み、ＰＬＬにおいて、温度およびプロセ
スの変動によってＰＬＬ内の各回路の特性が大きく変動
する場合においても、高精度、高安定、低ジッタ、広い
同調範囲、および高速動作を確保することにある。
【０００９】
【課題を解決するための手段および作用】簡潔に述べれ
ば、本発明は、位相同期ループに関するものであって、
第１及び第２の入力信号の位相差を比較して、ループノ
ードを充電及び放電するための出力信号を生成する第１
の回路を含む。ＶＣＯは、第１の回路の出力信号を受信
するように結合された入力と、発振器信号を提供するた
めの出力を含む。第２の回路は、発振器信号を第１及び
第２の分周された発振器信号へ分周する。第１の分周さ
れた発振器信号は、第１の回路の第２の入力信号として
動作する。第３の回路は、第２の分周された発振器信号
と第１の入力信号を受信し、第２の分周された発振器信
号が、第１の入力信号の第１の論理状態の間、予め決め
られた回数よりも多く論理状態が変化したとき、第１の
負荷制御信号を生成するように結合されている。第１の
負荷回路が、ＶＣＯの出力へ結合されており、第１の負
荷制御信号に応答して動作しＶＣＯの出力における負荷
を増大する。
ば、本発明は、位相同期ループに関するものであって、
第１及び第２の入力信号の位相差を比較して、ループノ
ードを充電及び放電するための出力信号を生成する第１
の回路を含む。ＶＣＯは、第１の回路の出力信号を受信
するように結合された入力と、発振器信号を提供するた
めの出力を含む。第２の回路は、発振器信号を第１及び
第２の分周された発振器信号へ分周する。第１の分周さ
れた発振器信号は、第１の回路の第２の入力信号として
動作する。第３の回路は、第２の分周された発振器信号
と第１の入力信号を受信し、第２の分周された発振器信
号が、第１の入力信号の第１の論理状態の間、予め決め
られた回数よりも多く論理状態が変化したとき、第１の
負荷制御信号を生成するように結合されている。第１の
負荷回路が、ＶＣＯの出力へ結合されており、第１の負
荷制御信号に応答して動作しＶＣＯの出力における負荷
を増大する。
【００１０】他の態様においては、本発明は、位相同期
ループの最大動作周波数を制御する方法であって、第１
及び第２の入力信号の位相差を比較して、ループノード
を充電及び放電する出力信号を生成し、ループノード電
圧を生成する段階と、ループノード電圧を予め決められ
たレベルに初期化する段階と、ループノード電圧によっ
て決められた周波数で動作する発振器信号を生成する段
階と、発振器信号を第１及び第２の分周された発振器信
号に分周し、この場合第１の分周された発振器信号を第
２の入力信号として動作せしめる段階と、第２の分周さ
れた発振器信号が、第１の入力信号の第１の論理状態の
間に予め決められた回数よりも多く論理状態が変化した
とき、第１の負荷制御信号を生成する段階と、第１の負
荷制御信号に応答して、発振器信号の負荷を増やすこと
によって発振器信号の周波数を減少させる段階と、を備
える。
ループの最大動作周波数を制御する方法であって、第１
及び第２の入力信号の位相差を比較して、ループノード
を充電及び放電する出力信号を生成し、ループノード電
圧を生成する段階と、ループノード電圧を予め決められ
たレベルに初期化する段階と、ループノード電圧によっ
て決められた周波数で動作する発振器信号を生成する段
階と、発振器信号を第１及び第２の分周された発振器信
号に分周し、この場合第１の分周された発振器信号を第
２の入力信号として動作せしめる段階と、第２の分周さ
れた発振器信号が、第１の入力信号の第１の論理状態の
間に予め決められた回数よりも多く論理状態が変化した
とき、第１の負荷制御信号を生成する段階と、第１の負
荷制御信号に応答して、発振器信号の負荷を増やすこと
によって発振器信号の周波数を減少させる段階と、を備
える。
【００１１】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。デジタル位相同期ループ（ＰＬＬ）は、図１
に示されており、従来のＣＭＯＳ集積回路プロセスを用
いた集積回路として製造するのに適している。例えば２
ＭＨｚで動作するデジタル入力信号ＶＲＥＦは、位相検
出器１４の第１の入力に供給され、アップ制御信号とダ
ウン制御信号をチャージポンプ１６に対して生成する。
チャージポンプ１６の出力は、ループノード１８を駆動
し、ループノード１８とグランドの電位との間に結合さ
れたキャパシタ（ここには示されていない）を含むルー
プフィルタ２０を充電および放電する。ループノード１
８のループ電圧は、ＶＣＯ２２を制御して出力２４に発
振器信号ＯＳＣＯＵＴを発生させる。ＯＳＣＯＵＴ信号
は、逆位相クロック発生器２８によって逆位相クロック
信号ＰＸおよびＰＹに分けられ、さらにプログラマブル
Ｎ分周回路３０によって周波数分周されＯＳＣＯＵＴ／
Ｎ信号を提供し、位相検出器１４の第２入力に供給され
る。プログラマブルＮ分周回路３０は、外部の制御信号
Ｎを受信し、分周数（ｄｉｖｉｓｏｒ）Ｎ、例えばＮ＝
１００を選択する。
説明する。デジタル位相同期ループ（ＰＬＬ）は、図１
に示されており、従来のＣＭＯＳ集積回路プロセスを用
いた集積回路として製造するのに適している。例えば２
ＭＨｚで動作するデジタル入力信号ＶＲＥＦは、位相検
出器１４の第１の入力に供給され、アップ制御信号とダ
ウン制御信号をチャージポンプ１６に対して生成する。
チャージポンプ１６の出力は、ループノード１８を駆動
し、ループノード１８とグランドの電位との間に結合さ
れたキャパシタ（ここには示されていない）を含むルー
プフィルタ２０を充電および放電する。ループノード１
８のループ電圧は、ＶＣＯ２２を制御して出力２４に発
振器信号ＯＳＣＯＵＴを発生させる。ＯＳＣＯＵＴ信号
は、逆位相クロック発生器２８によって逆位相クロック
信号ＰＸおよびＰＹに分けられ、さらにプログラマブル
Ｎ分周回路３０によって周波数分周されＯＳＣＯＵＴ／
Ｎ信号を提供し、位相検出器１４の第２入力に供給され
る。プログラマブルＮ分周回路３０は、外部の制御信号
Ｎを受信し、分周数（ｄｉｖｉｓｏｒ）Ｎ、例えばＮ＝
１００を選択する。
【００１２】アップ制御信号は、ループ電圧を増加さ
せ、それによってＶＣＯ２２の出力周波数が高くなり、
一方、ダウン制御信号は、ループ電圧を減少させ、それ
によってＶＣＯ２２の出力周波数が低くなる。アップお
よびダウン制御信号のパルス幅によって、ループフィル
タ２０へ送り込まれる電荷量が決まる。入力信号Ｖ
ＲＥＦとＯＳＣＯＵＴ／Ｎ信号との間の位相差が大きく
なると、アップ或いはダウン制御信号のパルス幅も大き
くなり、またチャージポンプ１６からの充電電流が流れ
る時間も長くなり、ループノード１８は、位相差を最小
にするようにＶＣＯの周波数を変える電圧へ駆動され
る。従って、相互に排他的な（同時にアクティブになる
ことがない）アップおよびダウン制御信号は、ＶＣＯ２
２を、位相検出器１４の第１および第２の入力に供給さ
れる２つの信号間の予め決められた位相関係を維持する
ように駆動する。
せ、それによってＶＣＯ２２の出力周波数が高くなり、
一方、ダウン制御信号は、ループ電圧を減少させ、それ
によってＶＣＯ２２の出力周波数が低くなる。アップお
よびダウン制御信号のパルス幅によって、ループフィル
タ２０へ送り込まれる電荷量が決まる。入力信号Ｖ
ＲＥＦとＯＳＣＯＵＴ／Ｎ信号との間の位相差が大きく
なると、アップ或いはダウン制御信号のパルス幅も大き
くなり、またチャージポンプ１６からの充電電流が流れ
る時間も長くなり、ループノード１８は、位相差を最小
にするようにＶＣＯの周波数を変える電圧へ駆動され
る。従って、相互に排他的な（同時にアクティブになる
ことがない）アップおよびダウン制御信号は、ＶＣＯ２
２を、位相検出器１４の第１および第２の入力に供給さ
れる２つの信号間の予め決められた位相関係を維持する
ように駆動する。
【００１３】回路３２は、ループノード１８へ結合され
た出力を含み、入力信号ＶＲＥＦに応答して動作し、シ
ステムの動作開始時或いはシステムリセット時に、ルー
プノード１８を正の電源電位ＶＤＤ（５．０ボルト）に
初期化する。さらにまた、Ｎ分周回路３０は、ＯＳＣＯ
ＵＴ／２信号、すなわちＯＳＣＯＵＴＳ信号の２分の１
の割合で動作する信号を、周波数範囲検出器３４へ提供
し、そこでＯＳＣＯＵＴ信号が予め決められた周波数範
囲内にあるか否かを検出する。周波数範囲検出器３４
は、制御信号を負荷制御回路３６へ送り、そこでデジタ
ル制御される負荷３８のための負荷制御信号ＤＬ０−Ｄ
Ｌ５を発生する。周波数範囲検出器３４および負荷制御
回路３６は、ＶＣＯ２２の出力周波数を監視することに
よってキャパシティブな負荷を調整し、従ってＶＣＯ２
２の動作速度を調整することによって、特定のループノ
ード電圧で与えられる予め決められた出力周波数が得ら
れる。従って、ＶＣＯ２２は、デジタル制御される負荷
を用いてＶＣＯ２２の出力周波数を調整する方法によっ
て、温度やプロセスに依存しないで動作する。
た出力を含み、入力信号ＶＲＥＦに応答して動作し、シ
ステムの動作開始時或いはシステムリセット時に、ルー
プノード１８を正の電源電位ＶＤＤ（５．０ボルト）に
初期化する。さらにまた、Ｎ分周回路３０は、ＯＳＣＯ
ＵＴ／２信号、すなわちＯＳＣＯＵＴＳ信号の２分の１
の割合で動作する信号を、周波数範囲検出器３４へ提供
し、そこでＯＳＣＯＵＴ信号が予め決められた周波数範
囲内にあるか否かを検出する。周波数範囲検出器３４
は、制御信号を負荷制御回路３６へ送り、そこでデジタ
ル制御される負荷３８のための負荷制御信号ＤＬ０−Ｄ
Ｌ５を発生する。周波数範囲検出器３４および負荷制御
回路３６は、ＶＣＯ２２の出力周波数を監視することに
よってキャパシティブな負荷を調整し、従ってＶＣＯ２
２の動作速度を調整することによって、特定のループノ
ード電圧で与えられる予め決められた出力周波数が得ら
れる。従って、ＶＣＯ２２は、デジタル制御される負荷
を用いてＶＣＯ２２の出力周波数を調整する方法によっ
て、温度やプロセスに依存しないで動作する。
【００１４】図２へ移ると、ＶＤＤに初期化の回路（Ｉ
ＮＩＴＩＡＬＩＺＥ−ＴＯ−ＶＤＤ）３２がより詳細に
示されており、出力がループノード１８へ結合されて、
システムの動作開始時或いはシステムリセット時にルー
プノード１８を最大の正の電源電位ＶＤＤに設定するこ
とによって、ＶＣＯ２２は最大動作周波数へ初期化され
る。ＶＣＯの周波数の広がりは、最悪の場合のプロセス
と最良の場合のプロセスとの間で最大となり、ＶＤＤな
るループノード電圧では、２００ＭＨｚから８６０ＭＨ
ｚの間で変化する。この広い周波数の広がりは、温度や
プロセスに依存しない（でＰＬＬが動作できる）２００
ＭＨｚの範囲に、ＶＣＯ周波数を低下させるのに必要な
負荷の数を決定するのに重要である。デジタル負荷制御
はＶＣＯ２２をより低い動作周波数へ調整するのみに必
要とされるので、初期化のプロセスによって、全体の設
計は簡単になる。
ＮＩＴＩＡＬＩＺＥ−ＴＯ−ＶＤＤ）３２がより詳細に
示されており、出力がループノード１８へ結合されて、
システムの動作開始時或いはシステムリセット時にルー
プノード１８を最大の正の電源電位ＶＤＤに設定するこ
とによって、ＶＣＯ２２は最大動作周波数へ初期化され
る。ＶＣＯの周波数の広がりは、最悪の場合のプロセス
と最良の場合のプロセスとの間で最大となり、ＶＤＤな
るループノード電圧では、２００ＭＨｚから８６０ＭＨ
ｚの間で変化する。この広い周波数の広がりは、温度や
プロセスに依存しない（でＰＬＬが動作できる）２００
ＭＨｚの範囲に、ＶＣＯ周波数を低下させるのに必要な
負荷の数を決定するのに重要である。デジタル負荷制御
はＶＣＯ２２をより低い動作周波数へ調整するのみに必
要とされるので、初期化のプロセスによって、全体の設
計は簡単になる。
【００１５】システムリセット時では、能動論理（ａｃ
ｔｉｖｅ ｌｏｇｉｃ）“１”のリセット信号が、トラ
ンジスタ４０をオンし、ノード４２をグランド電位で動
作する電源導体４４からの論理“０”へ引く（ノード４
２を電源導体４４と同電位にするという意味）。トラン
ジスタ４６，４８，５０，５２，５４，および５６は、
ヒステリシスを持つインバータ（シュミット・トリガ）
として動作し、それによって、シュミット・トリガ４６
−５６の低い方の閾値（１．６ボルト）よりも低いノー
ド４２のローレベル信号によって、トランジスタ４６お
よび４８がオンし、インバータ６０の入力におけるノー
ド５８を論理“１”にし、またインバータ６０の出力を
論理“０”にする。トランジスタ５０および５２は、こ
の時非導通である。
ｔｉｖｅ ｌｏｇｉｃ）“１”のリセット信号が、トラ
ンジスタ４０をオンし、ノード４２をグランド電位で動
作する電源導体４４からの論理“０”へ引く（ノード４
２を電源導体４４と同電位にするという意味）。トラン
ジスタ４６，４８，５０，５２，５４，および５６は、
ヒステリシスを持つインバータ（シュミット・トリガ）
として動作し、それによって、シュミット・トリガ４６
−５６の低い方の閾値（１．６ボルト）よりも低いノー
ド４２のローレベル信号によって、トランジスタ４６お
よび４８がオンし、インバータ６０の入力におけるノー
ド５８を論理“１”にし、またインバータ６０の出力を
論理“０”にする。トランジスタ５０および５２は、こ
の時非導通である。
【００１６】能動論理“１”のリセット信号は、インバ
ータ６１で反転され、ＡＮＤゲート６２の出力を論理
“０”へ駆動してトランジスタ６４をオンにする。しか
し、インバータ６０の出力における論理“０”は、論理
“１”のリセット信号と組み合わされて、ＮＯＲゲート
６６の出力に論理“０”を提供し、トランジスタ６８を
オフにしてリセットが能動のときノード４２をＶＤＤか
ら絶縁する。また、論理“１”のリセット信号は、トラ
ンジスタ７０，７２，７４，７６，および７８、とイン
バータ８０，８２，８４，８６，８８，および９０を含
む遅延回路をも初期化する。トランジスタ９２，９４，
９６，９８、および１００のゲートにおける論理“１”
によって、インバータ８０，８４，および８８の入力
は、電源導体４４からの論理“０”が提供され、インバ
ータ８２および８６の入力には、ＶＤＤのような正の電
位で動作する電源導体１０２からの論理“１”が提供さ
れる。ＶＤＤ ＤＥＴＥＣＴ信号は、能動のリセット信
号の間インバータ８８の入力が論理“０”に設定されて
いるとすれば、インバータ６０の出力から偶数の反転に
続いて論理“０”となる。論理“０”のＶＤＤ ＤＥＴ
ＥＣＴ信号は、図１に示すように、ＡＮＤゲート１０３
の手段によって周波数検出器３４からの反転されたＨＩ
ＧＨ ＦＲＥＱ２信号と“ＡＮＤ動作（論理積）”さ
れ、チャージポンプ１６はディスエイブル化（外部から
の制御を受け付けなくすることを意味する）される。デ
ィスエイブル機能を有するチャージポンプ回路は、ＰＬ
Ｌの技術では良く知られており、例えば、ＡＮＤゲート
１０３の出力信号を、チャージポンプ１６の充電および
放電用のトランジスタを駆動するためのアップ制御信号
とダウン制御信号とで別々に“ＡＮＤをとる”ことによ
り構成できる。
ータ６１で反転され、ＡＮＤゲート６２の出力を論理
“０”へ駆動してトランジスタ６４をオンにする。しか
し、インバータ６０の出力における論理“０”は、論理
“１”のリセット信号と組み合わされて、ＮＯＲゲート
６６の出力に論理“０”を提供し、トランジスタ６８を
オフにしてリセットが能動のときノード４２をＶＤＤか
ら絶縁する。また、論理“１”のリセット信号は、トラ
ンジスタ７０，７２，７４，７６，および７８、とイン
バータ８０，８２，８４，８６，８８，および９０を含
む遅延回路をも初期化する。トランジスタ９２，９４，
９６，９８、および１００のゲートにおける論理“１”
によって、インバータ８０，８４，および８８の入力
は、電源導体４４からの論理“０”が提供され、インバ
ータ８２および８６の入力には、ＶＤＤのような正の電
位で動作する電源導体１０２からの論理“１”が提供さ
れる。ＶＤＤ ＤＥＴＥＣＴ信号は、能動のリセット信
号の間インバータ８８の入力が論理“０”に設定されて
いるとすれば、インバータ６０の出力から偶数の反転に
続いて論理“０”となる。論理“０”のＶＤＤ ＤＥＴ
ＥＣＴ信号は、図１に示すように、ＡＮＤゲート１０３
の手段によって周波数検出器３４からの反転されたＨＩ
ＧＨ ＦＲＥＱ２信号と“ＡＮＤ動作（論理積）”さ
れ、チャージポンプ１６はディスエイブル化（外部から
の制御を受け付けなくすることを意味する）される。デ
ィスエイブル機能を有するチャージポンプ回路は、ＰＬ
Ｌの技術では良く知られており、例えば、ＡＮＤゲート
１０３の出力信号を、チャージポンプ１６の充電および
放電用のトランジスタを駆動するためのアップ制御信号
とダウン制御信号とで別々に“ＡＮＤをとる”ことによ
り構成できる。
【００１７】２．０ＭＨｚの入力信号ＶＲＥＦは、Ｎ分
周回路１０４によって１２５ｋＨｚに分周され、その後
逆位相クロック発生器１０８で逆位相クロック信号Ｘ
ＣＬＫおよびＹ ＣＬＫが提供される。Ｎ＝１６のＮ分
周回路は、技術上良く知られている。逆位相クロック発
生器２８および１０８の実施例は、図３に示されてお
り、ＶＣＯ２２からのＯＳＣＯＵＴ信号は、インバータ
１２６，１２８，１３０，および１３２を通してＡＮＤ
ゲート１３４の第１の入力へ供給される。インバータ１
２６の出力は、インバータ１３６および１３８を通して
ＡＮＤゲート１４０の第１の入力へ結合される。ＡＮＤ
ゲート１３４の出力によって、ＰＸクロック信号が提供
され、同時にそれはインバータ１４２を通してＡＮＤゲ
ート１４０の第２の入力へ供給される。同様に、ＡＮＤ
ゲート１４０の出力によって、ＰＹクロック信号が提供
され、同時にそれはインバータ１４４を通してＡＮＤゲ
ート１３４の第２の入力へ供給される。ノード１４６に
おけるインバータ１３０の出力は、インバータ１４７を
通してインバータ１３８の入力へ結合され、一方ノード
１４８におけるインバータ１３６の出力は、インバータ
１４９を通してインバータ１３２の入力へ結合される。
周回路１０４によって１２５ｋＨｚに分周され、その後
逆位相クロック発生器１０８で逆位相クロック信号Ｘ
ＣＬＫおよびＹ ＣＬＫが提供される。Ｎ＝１６のＮ分
周回路は、技術上良く知られている。逆位相クロック発
生器２８および１０８の実施例は、図３に示されてお
り、ＶＣＯ２２からのＯＳＣＯＵＴ信号は、インバータ
１２６，１２８，１３０，および１３２を通してＡＮＤ
ゲート１３４の第１の入力へ供給される。インバータ１
２６の出力は、インバータ１３６および１３８を通して
ＡＮＤゲート１４０の第１の入力へ結合される。ＡＮＤ
ゲート１３４の出力によって、ＰＸクロック信号が提供
され、同時にそれはインバータ１４２を通してＡＮＤゲ
ート１４０の第２の入力へ供給される。同様に、ＡＮＤ
ゲート１４０の出力によって、ＰＹクロック信号が提供
され、同時にそれはインバータ１４４を通してＡＮＤゲ
ート１３４の第２の入力へ供給される。ノード１４６に
おけるインバータ１３０の出力は、インバータ１４７を
通してインバータ１３８の入力へ結合され、一方ノード
１４８におけるインバータ１３６の出力は、インバータ
１４９を通してインバータ１３２の入力へ結合される。
【００１８】ＯＳＣＯＵＴ信号が論理“０”へ切り換っ
たとき、インバータ１２６の出力は論理“１”となる。
インバータ１３６は、ノード１４６が論理“１”に切り
換る前にノード１４８の論理“０”への切り換りを試み
る、なぜならばノード１４８は、ＯＳＣＯＵＴ信号から
はインバータ２つ分のみの遅延であり、一方ノード１４
６はインバータ３つ分の遅延であるためである。しか
し、ノード１４８の論理“０”への遷移は、インバータ
１４７によって遅くなる、これはノード１４６が、ＯＳ
ＣＯＵＴ信号が論理“０”へ変化してからインバータ２
つ分の遅延後も論理“０”だからである。インバータ１
４７は、インバータ１３０の出力が状態を変化させるま
で、ノード１４８を論理“１”にホールドするよう作用
する。ＯＳＣＯＵＴ信号が論理“１”に切り換るときも
同様のシナリオに従う。従って、インバータ１３２およ
び１３８の遷移は１８０°位相がずれた状態で重なり、
またマークレベルが約５０％の所で交差し、それによっ
て、ＯＳＣＯＵＴ信号とノード１４６および１４８との
間の不平衡なインバータの数によって負わされた遅延差
を解消する。
たとき、インバータ１２６の出力は論理“１”となる。
インバータ１３６は、ノード１４６が論理“１”に切り
換る前にノード１４８の論理“０”への切り換りを試み
る、なぜならばノード１４８は、ＯＳＣＯＵＴ信号から
はインバータ２つ分のみの遅延であり、一方ノード１４
６はインバータ３つ分の遅延であるためである。しか
し、ノード１４８の論理“０”への遷移は、インバータ
１４７によって遅くなる、これはノード１４６が、ＯＳ
ＣＯＵＴ信号が論理“０”へ変化してからインバータ２
つ分の遅延後も論理“０”だからである。インバータ１
４７は、インバータ１３０の出力が状態を変化させるま
で、ノード１４８を論理“１”にホールドするよう作用
する。ＯＳＣＯＵＴ信号が論理“１”に切り換るときも
同様のシナリオに従う。従って、インバータ１３２およ
び１３８の遷移は１８０°位相がずれた状態で重なり、
またマークレベルが約５０％の所で交差し、それによっ
て、ＯＳＣＯＵＴ信号とノード１４６および１４８との
間の不平衡なインバータの数によって負わされた遅延差
を解消する。
【００１９】インバータ１３２の出力が論理“０”のと
き、ＡＮＤゲート１３４の出力におけるＰＸクロック信
号は、論理“０”になる。ＡＮＤゲート１４０は、イン
バータ１４２および１３８の出力からそれぞれ論理
“１”を受信し、論理“１”のＰＹクロック信号を提供
する。インバータ１３８の出力が論理“０”になったと
きは、ＰＹクロック信号は論理“０”となる。ＡＮＤゲ
ート１３４は、インバータ１３２および１４４の出力か
らそれぞれ論理“１”を受信し、論理“１”のＰＸクロ
ック信号を提供する。よって、ＰＸおよびＰＹクロック
信号は、実質的にマークレベルが５０％の所で逆位相で
切り換り、ＯＳＣＯＵＴ信号の周波数で動作する。クロ
ック発生器１０８で供給されるＸ ＣＬＫおよびＹ Ｃ
ＬＫクロック信号も、同様に実質的にマークレベルが５
０％の所で逆位相で切り換り、ＶＲＥＦ信号が１６分周
された周波数で動作する。
き、ＡＮＤゲート１３４の出力におけるＰＸクロック信
号は、論理“０”になる。ＡＮＤゲート１４０は、イン
バータ１４２および１３８の出力からそれぞれ論理
“１”を受信し、論理“１”のＰＹクロック信号を提供
する。インバータ１３８の出力が論理“０”になったと
きは、ＰＹクロック信号は論理“０”となる。ＡＮＤゲ
ート１３４は、インバータ１３２および１４４の出力か
らそれぞれ論理“１”を受信し、論理“１”のＰＸクロ
ック信号を提供する。よって、ＰＸおよびＰＹクロック
信号は、実質的にマークレベルが５０％の所で逆位相で
切り換り、ＯＳＣＯＵＴ信号の周波数で動作する。クロ
ック発生器１０８で供給されるＸ ＣＬＫおよびＹ Ｃ
ＬＫクロック信号も、同様に実質的にマークレベルが５
０％の所で逆位相で切り換り、ＶＲＥＦ信号が１６分周
された周波数で動作する。
【００２０】図２において、システムリセットに続い
て、リセット信号は論理“０”になり、トランジスタ４
０がオフとなってノード４２は切り離される。トランジ
スタ９２−１００は、もはや導通しない。インバータ１
１０はＡＮＤゲート１１２および１１４のそれぞれの第
１の入力に論理“１”を供給し、一方、同じＡＮＤゲー
トの第２の入力は、それぞれＸ ＣＬＫおよびＹ ＣＬ
Ｋクロック信号を受信する。Ｘ ＣＬＫ信号が論理
“１”となっている時間の間、トランジスタ７０，７
４，および７８は導通となり、前段のインバータからの
論理状態を通過させる。Ｙ ＣＬＫ信号が論理“１”と
なっている時間の間、トランジスタ７２および７６は導
通となり、前段のインバータからの論理状態を通過させ
る。従って、システムリセットに続くインバータ６０の
出力における論理“０”の状態は、Ｘ ＣＬＫおよびＹ
ＣＬＫクロック信号の３つのクロックの周期の後、ト
ランジスタ７０−７８およびインバータ８０−９０を通
過する。ＶＤＤ ＤＥＴＥＣＴ信号は論理“０”のまま
である。
て、リセット信号は論理“０”になり、トランジスタ４
０がオフとなってノード４２は切り離される。トランジ
スタ９２−１００は、もはや導通しない。インバータ１
１０はＡＮＤゲート１１２および１１４のそれぞれの第
１の入力に論理“１”を供給し、一方、同じＡＮＤゲー
トの第２の入力は、それぞれＸ ＣＬＫおよびＹ ＣＬ
Ｋクロック信号を受信する。Ｘ ＣＬＫ信号が論理
“１”となっている時間の間、トランジスタ７０，７
４，および７８は導通となり、前段のインバータからの
論理状態を通過させる。Ｙ ＣＬＫ信号が論理“１”と
なっている時間の間、トランジスタ７２および７６は導
通となり、前段のインバータからの論理状態を通過させ
る。従って、システムリセットに続くインバータ６０の
出力における論理“０”の状態は、Ｘ ＣＬＫおよびＹ
ＣＬＫクロック信号の３つのクロックの周期の後、ト
ランジスタ７０−７８およびインバータ８０−９０を通
過する。ＶＤＤ ＤＥＴＥＣＴ信号は論理“０”のまま
である。
【００２１】ＨＩＧＨ ＦＲＥＱ１が、インバータ１１
６の入力において、論理“１”であると仮定する。リセ
ット信号が非能動になった後、論理“０”のＶＤＤ Ｄ
ＥＴＥＣＴ信号とＨＩＧＨ ＦＲＥＱ１信号によって、
ＡＮＤゲート６２の出力は論理“０”に維持され、トラ
ンジスタ６４は導通する。トランジスタ６４は、ループ
ノード１８へ、その電位を導体１０２からの電源電位Ｖ
ＤＤの方へ充電するために、電流を注ぐ。その論理
“０”のリセット信号によって、ＮＯＲゲート６６の出
力は論理“１”に駆動され、トランジスタ６８はオンと
なる。トランジスタ１１８と１２０は、それらのドレイ
ンとソースが互いに結合されて構成されており、そのた
めノード４２の電位は、トランジスタ６８のドレイン−
ソース間の電位を無視すると、ループノード１８よりも
ゲート−ソース間の接合電位（ＶＧＳ＝０．８ボルト）
２つ分低い。ループノード１８の電圧が例えば４．０ボ
ルトになり、かつノード４２がシュミットトリガ４６−
５６の上位のヒステリシスの閾値、例えば２．４ボルト
（４．０ボルト−２ＶＧＳ）であると、トランジスタ５
０および５２は導通となりノード５８は論理“０”に引
き寄せられる。インバータ６０の出力は、論理“１”に
切り換る。
６の入力において、論理“１”であると仮定する。リセ
ット信号が非能動になった後、論理“０”のＶＤＤ Ｄ
ＥＴＥＣＴ信号とＨＩＧＨ ＦＲＥＱ１信号によって、
ＡＮＤゲート６２の出力は論理“０”に維持され、トラ
ンジスタ６４は導通する。トランジスタ６４は、ループ
ノード１８へ、その電位を導体１０２からの電源電位Ｖ
ＤＤの方へ充電するために、電流を注ぐ。その論理
“０”のリセット信号によって、ＮＯＲゲート６６の出
力は論理“１”に駆動され、トランジスタ６８はオンと
なる。トランジスタ１１８と１２０は、それらのドレイ
ンとソースが互いに結合されて構成されており、そのた
めノード４２の電位は、トランジスタ６８のドレイン−
ソース間の電位を無視すると、ループノード１８よりも
ゲート−ソース間の接合電位（ＶＧＳ＝０．８ボルト）
２つ分低い。ループノード１８の電圧が例えば４．０ボ
ルトになり、かつノード４２がシュミットトリガ４６−
５６の上位のヒステリシスの閾値、例えば２．４ボルト
（４．０ボルト−２ＶＧＳ）であると、トランジスタ５
０および５２は導通となりノード５８は論理“０”に引
き寄せられる。インバータ６０の出力は、論理“１”に
切り換る。
【００２２】ノード５８における論理“０”によって、
また、トランジスタ５４がオンになり、シュミットトリ
ガ４６−５６の下位のヒステリシスの閾値が、トランジ
スタ４８のソースに設定される（これは、トランジスタ
４８のソース（ノード５８の反対側）が０ボルトになる
ことによって、ＶＤＤ＝４ボルトのとき、ノード４２が
２ボルト以下でトランジスタ４６がオンになっても、直
ちにトランジスタ４８のソースが４ボルトにならないた
め、トランジスタ４８の下位の閾値が４ボルト／２以下
になることを意味する）。すなわち、ノード４２は、ノ
ード５８が論理“１”へ切り換って戻るためには、１．
６ボルトより低くならなければならない。（ノード５８
が論理“０”のとき）トランジスタ１２４もまた導通で
あり、ノード４２をＶＤＤからの論理“１”へ引き寄せ
る。インバータ６０の出力における論理“１”は、トラ
ンジスタ７０−７８を通してＸ ＣＬＫおよびＹ ＣＬ
Ｋ信号の３つの周期の間にクロック伝達され、ＶＤＤ
ＤＥＴＥＣＴ信号を論理“１”に切り換え、ループノー
ド１８が実質的にＶＤＤで動作していることを表す。ト
ランジスタ１２２は、連続的な論理“１”のＶＤＤ Ｄ
ＥＴＥＣＴ信号のために、ノード４２を論理“１”に、
かつインバータ６０の出力を論理“１”に保つためのフ
ィードバックを提供する。トランジスタ７０−７８を通
した遅延によって、ループノード１８が４．０ボルトか
ら実質的に５．０ボルトに増加するための余分の時間が
提供される。この遅延は、７０−７８のようなトランジ
スタや８０−８８のようなインバータを追加したり取り
除いたりすることによって、特定の用途に対して必要に
応じて増加したり減少させたりすることができる。
また、トランジスタ５４がオンになり、シュミットトリ
ガ４６−５６の下位のヒステリシスの閾値が、トランジ
スタ４８のソースに設定される（これは、トランジスタ
４８のソース（ノード５８の反対側）が０ボルトになる
ことによって、ＶＤＤ＝４ボルトのとき、ノード４２が
２ボルト以下でトランジスタ４６がオンになっても、直
ちにトランジスタ４８のソースが４ボルトにならないた
め、トランジスタ４８の下位の閾値が４ボルト／２以下
になることを意味する）。すなわち、ノード４２は、ノ
ード５８が論理“１”へ切り換って戻るためには、１．
６ボルトより低くならなければならない。（ノード５８
が論理“０”のとき）トランジスタ１２４もまた導通で
あり、ノード４２をＶＤＤからの論理“１”へ引き寄せ
る。インバータ６０の出力における論理“１”は、トラ
ンジスタ７０−７８を通してＸ ＣＬＫおよびＹ ＣＬ
Ｋ信号の３つの周期の間にクロック伝達され、ＶＤＤ
ＤＥＴＥＣＴ信号を論理“１”に切り換え、ループノー
ド１８が実質的にＶＤＤで動作していることを表す。ト
ランジスタ１２２は、連続的な論理“１”のＶＤＤ Ｄ
ＥＴＥＣＴ信号のために、ノード４２を論理“１”に、
かつインバータ６０の出力を論理“１”に保つためのフ
ィードバックを提供する。トランジスタ７０−７８を通
した遅延によって、ループノード１８が４．０ボルトか
ら実質的に５．０ボルトに増加するための余分の時間が
提供される。この遅延は、７０−７８のようなトランジ
スタや８０−８８のようなインバータを追加したり取り
除いたりすることによって、特定の用途に対して必要に
応じて増加したり減少させたりすることができる。
【００２３】ＰＬＬ１０の初期化プロセスの第１のフェ
ーズは、ループノード１８がＶＤＤになったときに完了
する。第２のフェーズは、最大ループノード電圧ＶＤＤ
が与えられたとき知られた最大出力周波数、例えば２０
０ＭＨｚを発生するために、ＶＣＯ２２の負荷を調整す
ることを含む。ＶＣＯ２２が、ループノード電圧ＶＤＤ
で２００ＭＨｚで発振するように適切に負荷がかけられ
ると、ＰＬＬ１０は、通常の動作を開始することができ
る。そして、必要なときに、他のリセット信号によって
再度全てにわたる初期化プロセスが始まる。
ーズは、ループノード１８がＶＤＤになったときに完了
する。第２のフェーズは、最大ループノード電圧ＶＤＤ
が与えられたとき知られた最大出力周波数、例えば２０
０ＭＨｚを発生するために、ＶＣＯ２２の負荷を調整す
ることを含む。ＶＣＯ２２が、ループノード電圧ＶＤＤ
で２００ＭＨｚで発振するように適切に負荷がかけられ
ると、ＰＬＬ１０は、通常の動作を開始することができ
る。そして、必要なときに、他のリセット信号によって
再度全てにわたる初期化プロセスが始まる。
【００２４】図４には、ＶＣＯ２２が、リングオシレー
タとして示されており、それは電流利得（ｃｕｒｒｅｎ
ｔ−ｇａｉｎ）が制御可能な３つのインバータ段と、各
インバータ段の出力におけるデジタル制御される負荷３
８とを有している。ループノード１８におけるループノ
ード電圧は、電流源トランジスタ１５０，１５２，１５
４，１５６，１５８，および１６０のゲートに供給され
る。トランジスタ１６２は、ノード１６８，１７０，お
よび１７２にそれぞれ接続されたトランジスタ１６４，
１６５，および１６６のドレインにおける３つの等しい
出力を有する第１の電流ミラー回路の入力として動作す
る。トランジスタ１５０および１６２を通る電流の流れ
によって、トランジスタ１６４−１６６に対してＶＧＳ
が設定され、それぞれ同じ電流を流すようにする。同様
に、トランジスタ１７４は、ノード１６８，１７０，お
よび１７２にそれぞれ接続されたトランジスタ１７６，
１７８，および１８０のドレインにおける３つの等しい
出力を有する第２の電流ミラー回路の入力として動作す
る。トランジスタ１５２および１７４を通る電流の流れ
によって、トランジスタ１７６−１８０に対してＶＧＳ
が設定され、それぞれ同じ電流を流すようにする。トラ
ンジスタ１８２は、ノード１６８，１７０，および１７
２にそれぞれ接続されたトランジスタ１８４，１８６，
および１８８のドレインにおける３つの等しい出力を有
する第３の電流ミラー回路の入力として動作する。トラ
ンジスタ１５４および１８２を通る電流の流れによっ
て、トランジスタ１８４−１８８に対してＶＧＳが設定
され、それぞれ同じ電流を流すようにする。
タとして示されており、それは電流利得（ｃｕｒｒｅｎ
ｔ−ｇａｉｎ）が制御可能な３つのインバータ段と、各
インバータ段の出力におけるデジタル制御される負荷３
８とを有している。ループノード１８におけるループノ
ード電圧は、電流源トランジスタ１５０，１５２，１５
４，１５６，１５８，および１６０のゲートに供給され
る。トランジスタ１６２は、ノード１６８，１７０，お
よび１７２にそれぞれ接続されたトランジスタ１６４，
１６５，および１６６のドレインにおける３つの等しい
出力を有する第１の電流ミラー回路の入力として動作す
る。トランジスタ１５０および１６２を通る電流の流れ
によって、トランジスタ１６４−１６６に対してＶＧＳ
が設定され、それぞれ同じ電流を流すようにする。同様
に、トランジスタ１７４は、ノード１６８，１７０，お
よび１７２にそれぞれ接続されたトランジスタ１７６，
１７８，および１８０のドレインにおける３つの等しい
出力を有する第２の電流ミラー回路の入力として動作す
る。トランジスタ１５２および１７４を通る電流の流れ
によって、トランジスタ１７６−１８０に対してＶＧＳ
が設定され、それぞれ同じ電流を流すようにする。トラ
ンジスタ１８２は、ノード１６８，１７０，および１７
２にそれぞれ接続されたトランジスタ１８４，１８６，
および１８８のドレインにおける３つの等しい出力を有
する第３の電流ミラー回路の入力として動作する。トラ
ンジスタ１５４および１８２を通る電流の流れによっ
て、トランジスタ１８４−１８８に対してＶＧＳが設定
され、それぞれ同じ電流を流すようにする。
【００２５】トランジスタ１９０および１９２は、第１
のインバータを形成し、トランジスタ１９０のソース
は、ノード１６８へ結合された第１の導電端子として作
用し、一方トランジスタ１９２のソースは、トランジス
タ１５６のドレインに結合された第２の導電端子であ
る。トランジスタ１９０および１９２のドレインは、ノ
ード１９６でデジタル負荷１９４へ共に結合され、デジ
タル負荷制御信号ＤＬ０およびＤＬ１に応答してキャパ
シティブな負荷が提供される。トランジスタ２００およ
び２０２は、ノード１７０とトランジスタ１５８のドレ
インとの間に結合される第２のインバータを形成する。
トランジスタ２００および２０２のドレインは、ノード
２０６でデジタル負荷２０４へ共に結合され、デジタル
負荷制御信号ＤＬ２およびＤＬ３に応答してキャパシテ
ィブな負荷が提供される。トランジスタ２０８および２
１０は、ノード１７２とトランジスタ１６０のドレイン
との間に結合される第３のインバータを形成する。トラ
ンジスタ２０８および２１０のドレインは、出力２４で
デジタル負荷２１２へ共に結合され、デジタル負荷制御
信号ＤＬ４およびＤＬ５に応答してキャパシティブな負
荷が提供される。
のインバータを形成し、トランジスタ１９０のソース
は、ノード１６８へ結合された第１の導電端子として作
用し、一方トランジスタ１９２のソースは、トランジス
タ１５６のドレインに結合された第２の導電端子であ
る。トランジスタ１９０および１９２のドレインは、ノ
ード１９６でデジタル負荷１９４へ共に結合され、デジ
タル負荷制御信号ＤＬ０およびＤＬ１に応答してキャパ
シティブな負荷が提供される。トランジスタ２００およ
び２０２は、ノード１７０とトランジスタ１５８のドレ
インとの間に結合される第２のインバータを形成する。
トランジスタ２００および２０２のドレインは、ノード
２０６でデジタル負荷２０４へ共に結合され、デジタル
負荷制御信号ＤＬ２およびＤＬ３に応答してキャパシテ
ィブな負荷が提供される。トランジスタ２０８および２
１０は、ノード１７２とトランジスタ１６０のドレイン
との間に結合される第３のインバータを形成する。トラ
ンジスタ２０８および２１０のドレインは、出力２４で
デジタル負荷２１２へ共に結合され、デジタル負荷制御
信号ＤＬ４およびＤＬ５に応答してキャパシティブな負
荷が提供される。
【００２６】３インバータのリングオシレータの動作
は、技術上良く知られている。簡単に言えば、第３のイ
ンバータ２０８−２１０の出力は、第１のインバータ１
９０−１９２の入力へフィードバックされ、各インバー
タ段が１８０°の位相シフトを生じることによって回路
全体として発振が引き起こされる。トランジスタ２１８
および２２０は、電源導体１０２と４４の間に結合され
て、トランジスタ２０８−２１０のようにインバータと
して動作し、ｐチャネルトランジスタ１９０，２００，
および２０８と、ｎチャネルトランジスタ１９２，２０
２，および２１０との間の不整合（ｍｉｓｍａｔｃｈｅ
ｓ）を補償する。トランジスタの不整合を低減すること
によって、ＯＳＣＯＵＴ信号に対して５０％のデューテ
ィサイクルが提供できる。トランジスタ２１８および２
２０のより詳細な動作は、米国特許第５，０８１，４２
８号に開示されており、参照のためここに導入される。
は、技術上良く知られている。簡単に言えば、第３のイ
ンバータ２０８−２１０の出力は、第１のインバータ１
９０−１９２の入力へフィードバックされ、各インバー
タ段が１８０°の位相シフトを生じることによって回路
全体として発振が引き起こされる。トランジスタ２１８
および２２０は、電源導体１０２と４４の間に結合され
て、トランジスタ２０８−２１０のようにインバータと
して動作し、ｐチャネルトランジスタ１９０，２００，
および２０８と、ｎチャネルトランジスタ１９２，２０
２，および２１０との間の不整合（ｍｉｓｍａｔｃｈｅ
ｓ）を補償する。トランジスタの不整合を低減すること
によって、ＯＳＣＯＵＴ信号に対して５０％のデューテ
ィサイクルが提供できる。トランジスタ２１８および２
２０のより詳細な動作は、米国特許第５，０８１，４２
８号に開示されており、参照のためここに導入される。
【００２７】ＶＣＯ２２において、電流源トランジスタ
１５０および１５６−１６０は、インバータ用トランジ
スタ１９０−１９２，２００−２０２，および２０８−
２１０のスイッチング速度を、電流ミラートランジスタ
１６２−１６６を通して制御する。ループノード電圧が
増加すると、トランジスタ１５０および１５６−１６２
はより多くの電流を流す。トランジスタ１５０および１
６２を通る電流の流れは、トランジスタ１６４を通る流
れに反映される（ｍｉｒｒｏｒｅｄ）。従って、インバ
ータ用トランジスタ１９０−１９２は、ループノード電
圧が増加するに従ってより多くの電流を流し、トランジ
スタ２００−２０２のゲートにおけるキャパシタンスを
充放電し、それによって後者のトランジスタ２００−２
０２がより高い周波数でスイッチングできるようにな
る。トランジスタ１６５および１５８もまた、トランジ
スタ２００−２０２により多くの電流を流し、トランジ
スタ２０８−２１０のゲートにおけるキャパシタンスを
充放電し、それによって後者のトランジスタ２０８−２
１０がより高い周波数でスイッチングできるようにな
る。同様に、トランジスタ１６６および１６０は、トラ
ンジスタ２０８−２１０を通してより多くの電流を引き
込みかつ供給し、それによってトランジスタ１９０−１
９２がより高い周波数でスイッチングできるようにな
る。総合的な効果は、ＶＣＯがループノード電圧の増加
に伴いより高い出力周波数のＯＳＣＯＵＴを発生するこ
とである。より低いループノード電圧では、トランジス
タ１５０および１５６−１６６とそれぞれのインバータ
用トランジスタ段を流れる電流が減少し、それによって
ＶＣＯ２２の出力周波数が低くなる。
１５０および１５６−１６０は、インバータ用トランジ
スタ１９０−１９２，２００−２０２，および２０８−
２１０のスイッチング速度を、電流ミラートランジスタ
１６２−１６６を通して制御する。ループノード電圧が
増加すると、トランジスタ１５０および１５６−１６２
はより多くの電流を流す。トランジスタ１５０および１
６２を通る電流の流れは、トランジスタ１６４を通る流
れに反映される（ｍｉｒｒｏｒｅｄ）。従って、インバ
ータ用トランジスタ１９０−１９２は、ループノード電
圧が増加するに従ってより多くの電流を流し、トランジ
スタ２００−２０２のゲートにおけるキャパシタンスを
充放電し、それによって後者のトランジスタ２００−２
０２がより高い周波数でスイッチングできるようにな
る。トランジスタ１６５および１５８もまた、トランジ
スタ２００−２０２により多くの電流を流し、トランジ
スタ２０８−２１０のゲートにおけるキャパシタンスを
充放電し、それによって後者のトランジスタ２０８−２
１０がより高い周波数でスイッチングできるようにな
る。同様に、トランジスタ１６６および１６０は、トラ
ンジスタ２０８−２１０を通してより多くの電流を引き
込みかつ供給し、それによってトランジスタ１９０−１
９２がより高い周波数でスイッチングできるようにな
る。総合的な効果は、ＶＣＯがループノード電圧の増加
に伴いより高い出力周波数のＯＳＣＯＵＴを発生するこ
とである。より低いループノード電圧では、トランジス
タ１５０および１５６−１６６とそれぞれのインバータ
用トランジスタ段を流れる電流が減少し、それによって
ＶＣＯ２２の出力周波数が低くなる。
【００２８】ＶＣＯ２２の最大出力周波数を高くする１
つの技術は、１９０−１９２，２００−２０２，および
２０８−２１０のようなインバータ用トランジスタのゲ
ート幅の拡張、および／またはゲート長の縮小を含み、
それによって与えられたゲート電圧に対してそれぞれが
より多くの電流をながすようにすることである。他のア
プローチは、１５０および１５６−１６６のような電流
源トランジスタのゲート幅を拡張すること、および／ま
たはゲート長を縮小することである。ループノード電圧
をによるトランジスタ１５０および１６２における電流
の変化に即座に応答することを保証するため、トランジ
スタ１６４−１６６のゲートにおける負荷を最小にする
ことは重要である。このアプローチには、ゲートの幾何
学的形状の増大によって前のインバータ回路段から見た
ゲートキャパシタンスや拡散キャパシタンスも増大する
ことにより、上限が存在する。追加されるキャパシタン
スによって、発振は遅くなっていく。ＣＭＯＳデバイス
の実践的な上限は、最悪のプロセスの場合において約１
００ＭＨｚである。
つの技術は、１９０−１９２，２００−２０２，および
２０８−２１０のようなインバータ用トランジスタのゲ
ート幅の拡張、および／またはゲート長の縮小を含み、
それによって与えられたゲート電圧に対してそれぞれが
より多くの電流をながすようにすることである。他のア
プローチは、１５０および１５６−１６６のような電流
源トランジスタのゲート幅を拡張すること、および／ま
たはゲート長を縮小することである。ループノード電圧
をによるトランジスタ１５０および１６２における電流
の変化に即座に応答することを保証するため、トランジ
スタ１６４−１６６のゲートにおける負荷を最小にする
ことは重要である。このアプローチには、ゲートの幾何
学的形状の増大によって前のインバータ回路段から見た
ゲートキャパシタンスや拡散キャパシタンスも増大する
ことにより、上限が存在する。追加されるキャパシタン
スによって、発振は遅くなっていく。ＣＭＯＳデバイス
の実践的な上限は、最悪のプロセスの場合において約１
００ＭＨｚである。
【００２９】ＶＣＯ２２のキーとなる特徴は、付加的な
電流ミラー回路の使用であり、これによりトランジスタ
１６４−１６６のゲートにおけるキャパシティブな負荷
が減少し、一方インバータ用トランジスタ１９０−１９
２，２００−２０２，および２０８−２１０を流れる電
流が増加する。従って、電流源トランジスタ１５２は、
電流ミラートランジスタ１７４−１８０を通して、イン
バータ用トランジスタ１９０−１９２，２００−２０
２，および２０８−２１０のスイッチング速度の制御を
助ける。ループノード電圧が増加すると、トランジスタ
１５２および１７４はより多くの電流を流し、この電流
はトランジスタ１７６−１８０を通って反映される（ｍ
ｉｒｒｏｒｅｄ）。同様に、電流源トランジスタ１５４
は、電流ミラートランジスタ１８２−１８８を通して、
インバータ用トランジスタ１９０−１９２，２００−２
０２，および２０８−２１０のスイッチング速度の制御
を助ける。ループノード電圧が増加すると、トランジス
タ１５４および１８２はより多くの電流を流し、この電
流はトランジスタ１８４−１８８を通って反映される
（ｍｉｒｒｏｒｅｄ）。
電流ミラー回路の使用であり、これによりトランジスタ
１６４−１６６のゲートにおけるキャパシティブな負荷
が減少し、一方インバータ用トランジスタ１９０−１９
２，２００−２０２，および２０８−２１０を流れる電
流が増加する。従って、電流源トランジスタ１５２は、
電流ミラートランジスタ１７４−１８０を通して、イン
バータ用トランジスタ１９０−１９２，２００−２０
２，および２０８−２１０のスイッチング速度の制御を
助ける。ループノード電圧が増加すると、トランジスタ
１５２および１７４はより多くの電流を流し、この電流
はトランジスタ１７６−１８０を通って反映される（ｍ
ｉｒｒｏｒｅｄ）。同様に、電流源トランジスタ１５４
は、電流ミラートランジスタ１８２−１８８を通して、
インバータ用トランジスタ１９０−１９２，２００−２
０２，および２０８−２１０のスイッチング速度の制御
を助ける。ループノード電圧が増加すると、トランジス
タ１５４および１８２はより多くの電流を流し、この電
流はトランジスタ１８４−１８８を通って反映される
（ｍｉｒｒｏｒｅｄ）。
【００３０】トランジスタ１６４，１７６，および１８
４からノード１６８へ流れ込む電流の和によって、イン
バータ用トランジスタ１９０−１９２には、トランジス
タ１６４，１７６，および１８４のゲートにおけるキャ
パシタンスを増加させることなく、トランジスタ２００
−２０２のゲートにおけるキャパシタンスを充放電する
電流の３倍の電流を流すことができる。同様に、トラン
ジスタ１６５，１７８，および１８６からノード１７０
へ流れ込む電流の和によって、インバータ用トランジス
タ２００−２０２には、トランジスタ１６５，１７８，
および１８６のゲートにおけるキャパシタンスを増加さ
せることなく、トランジスタ２０８−２１０のゲートに
おけるキャパシタンスを充放電する電流の３倍の電流を
流すことができる。最後に、トランジスタ１６６，１８
０，および１８８からノード１７２へ流れ込む電流の和
によって、インバータ用トランジスタ２０８−２１０に
は、トランジスタ１６６，１８０，および１８８のゲー
トにおけるキャパシタンスを増加させることなく、トラ
ンジスタ１９０−１９２のゲートにおけるキャパシタン
スを充放電する電流の３倍の電流を流すことができる。
トランジスタ１５０−１５４および１６２−１８８は、
与えられたループノード電圧の値で同様の電流をそれぞ
れ流すような同じ幾何学的な形状で構成されている。ト
ランジスタ１５６−１６０は、それぞれノード１６８，
１７０，および１７２のノードへ流れ込む総電流を引き
込む（ｓｉｎｋ）ために、トランジスタ１５０−１５４
の幅／長さの比率の３倍で形成されている。
４からノード１６８へ流れ込む電流の和によって、イン
バータ用トランジスタ１９０−１９２には、トランジス
タ１６４，１７６，および１８４のゲートにおけるキャ
パシタンスを増加させることなく、トランジスタ２００
−２０２のゲートにおけるキャパシタンスを充放電する
電流の３倍の電流を流すことができる。同様に、トラン
ジスタ１６５，１７８，および１８６からノード１７０
へ流れ込む電流の和によって、インバータ用トランジス
タ２００−２０２には、トランジスタ１６５，１７８，
および１８６のゲートにおけるキャパシタンスを増加さ
せることなく、トランジスタ２０８−２１０のゲートに
おけるキャパシタンスを充放電する電流の３倍の電流を
流すことができる。最後に、トランジスタ１６６，１８
０，および１８８からノード１７２へ流れ込む電流の和
によって、インバータ用トランジスタ２０８−２１０に
は、トランジスタ１６６，１８０，および１８８のゲー
トにおけるキャパシタンスを増加させることなく、トラ
ンジスタ１９０−１９２のゲートにおけるキャパシタン
スを充放電する電流の３倍の電流を流すことができる。
トランジスタ１５０−１５４および１６２−１８８は、
与えられたループノード電圧の値で同様の電流をそれぞ
れ流すような同じ幾何学的な形状で構成されている。ト
ランジスタ１５６−１６０は、それぞれノード１６８，
１７０，および１７２のノードへ流れ込む総電流を引き
込む（ｓｉｎｋ）ために、トランジスタ１５０−１５４
の幅／長さの比率の３倍で形成されている。
【００３１】各電流ミラー回路は、分離された電流源ト
ランジスタ１５０−１５４を用いたそれ自体の入力を有
する。例えば、トランジスタ１７６および１８４は、ト
ランジスタ１６４のゲートに負荷を与えない。同様に、
トランジスタ１６４および１８４は、トランジスタ１７
６のゲートに負荷を与えず、またトランジスタ１６４お
よび１７６は、トランジスタ１８４のゲートに負荷を与
えない。さらに、ノード１６８へ流れる電流の和によっ
て、インバータ用トランジスタ１９０−１９２がより高
い速度で、ノード１９６の論理状態を切り換えることが
できる。電流ミラー回路の入力における余分の負荷は、
ループノード電圧の変化への応答を遅くするが、そのよ
うな負荷を与えることなく、インバータ用トランジスタ
を流れる電流を増加させることによって、最悪の場合の
プロセスにおいてＶＣＯ２２の最大動作周波数を２００
ＭＨｚへ増大できるという望ましい結果が達成される。
ランジスタ１５０−１５４を用いたそれ自体の入力を有
する。例えば、トランジスタ１７６および１８４は、ト
ランジスタ１６４のゲートに負荷を与えない。同様に、
トランジスタ１６４および１８４は、トランジスタ１７
６のゲートに負荷を与えず、またトランジスタ１６４お
よび１７６は、トランジスタ１８４のゲートに負荷を与
えない。さらに、ノード１６８へ流れる電流の和によっ
て、インバータ用トランジスタ１９０−１９２がより高
い速度で、ノード１９６の論理状態を切り換えることが
できる。電流ミラー回路の入力における余分の負荷は、
ループノード電圧の変化への応答を遅くするが、そのよ
うな負荷を与えることなく、インバータ用トランジスタ
を流れる電流を増加させることによって、最悪の場合の
プロセスにおいてＶＣＯ２２の最大動作周波数を２００
ＭＨｚへ増大できるという望ましい結果が達成される。
【００３２】付加的な電流ミラー回路は、これらの電流
ミラー回路の入力におけるキャパシティブな負荷を増や
すことなしに、インバータ用トランジスタ段を流れる電
流をさらに増加させるために加えられていると理解され
る。各電流ミラー回路は、１５０およびノード１６８−
１７２へそれぞれ接続される１６２−１６６のようなト
ランジスタを含むであろう。さらに、各電流ミラー回路
からの対応する手段を備えたより多くのインバータ段を
含めることによって、さらなる拡張が可能である。例え
ば、５つのインバータ用トランジスタ段の場合では、各
電流ミラー回路は、各インバータ段のｐチャネルトラン
ジスタのソースへそれぞれ１つずつ接続される５つの出
力を有することが必要となろう。他の選択肢として、電
流ミラー回路の数を最小の２つ、例えば、トランジスタ
１５０，１６２−１６６と、トランジスタ１５２，１７
４−１８０とに低減することもできる。
ミラー回路の入力におけるキャパシティブな負荷を増や
すことなしに、インバータ用トランジスタ段を流れる電
流をさらに増加させるために加えられていると理解され
る。各電流ミラー回路は、１５０およびノード１６８−
１７２へそれぞれ接続される１６２−１６６のようなト
ランジスタを含むであろう。さらに、各電流ミラー回路
からの対応する手段を備えたより多くのインバータ段を
含めることによって、さらなる拡張が可能である。例え
ば、５つのインバータ用トランジスタ段の場合では、各
電流ミラー回路は、各インバータ段のｐチャネルトラン
ジスタのソースへそれぞれ１つずつ接続される５つの出
力を有することが必要となろう。他の選択肢として、電
流ミラー回路の数を最小の２つ、例えば、トランジスタ
１５０，１６２−１６６と、トランジスタ１５２，１７
４−１８０とに低減することもできる。
【００３３】ＶＣＯ２２の他の特徴は、ノード１９６，
２０６，および出力２４においてデジタル的に負荷をか
けることである。周波数範囲検出器３４は、ＶＣＯ２２
の出力周波数を監視し、また負荷制御回路３６へ制御信
号ＤＬ０−ＤＬ５を送信して、デジタル負荷１９４，２
０４，および２１２を能動化しＶＣＯ２２を望ましい動
作周波数に下げる。ＶＤＤに初期化の回路３２がループ
ノード電圧をＶＤＤに設定し、そのため負荷制御回路３
６はＶＣＯ２２を２００ＭＨｚの望ましい動作周波数に
下げるために負荷を増加するのみでよい。ＶＣＯ２２は
最悪の場合のプロセスに対して２００ＭＨｚで動作する
よう設計されることを思い起こすべきである。従って、
最悪の場合の条件下においては、負荷を最小にするか或
いは加える必要はない。しかし、よりよい条件において
は、負荷制御回路３６は、キャパシティブ負荷を増加す
ることによって、ＶＣＯのインバータ段のスイッチング
速度を下げなければならない。
２０６，および出力２４においてデジタル的に負荷をか
けることである。周波数範囲検出器３４は、ＶＣＯ２２
の出力周波数を監視し、また負荷制御回路３６へ制御信
号ＤＬ０−ＤＬ５を送信して、デジタル負荷１９４，２
０４，および２１２を能動化しＶＣＯ２２を望ましい動
作周波数に下げる。ＶＤＤに初期化の回路３２がループ
ノード電圧をＶＤＤに設定し、そのため負荷制御回路３
６はＶＣＯ２２を２００ＭＨｚの望ましい動作周波数に
下げるために負荷を増加するのみでよい。ＶＣＯ２２は
最悪の場合のプロセスに対して２００ＭＨｚで動作する
よう設計されることを思い起こすべきである。従って、
最悪の場合の条件下においては、負荷を最小にするか或
いは加える必要はない。しかし、よりよい条件において
は、負荷制御回路３６は、キャパシティブ負荷を増加す
ることによって、ＶＣＯのインバータ段のスイッチング
速度を下げなければならない。
【００３４】例えば、ＶＣＯ２２が、システムの起動
後、４００ＭＨｚで動作を始めたと仮定する。周波数範
囲検出器３４は、望ましい周波数よりもより高い周波数
を検出し、負荷制御回路３６に対して負荷を増大するよ
うに促す。負荷制御回路３６はＤＬ０の負荷制御信号を
論理“１”にし、図５の伝達ゲート２２４をイネーブル
（ここでは導通を意味する）にする。伝達ゲート２２４
は、ｐチャネルおよびｎチャネルのＣＭＯＳトランジス
タ（ここでは示されていない）で、それらのドレインと
ソースを互いに結合させて構成することができる。イン
バータ２２６は、ＤＬ０を反転させてｐチャネルトラン
ジスタをイネーブルにする。伝達ゲート２２４の第１の
導電端子は、ノード１９６に結合されている。キャパシ
タ２２８は、伝達ゲート２２４の第２の導電端子と電源
導体４４との間に結合されている。ノード１９６におけ
る負荷は、伝達ゲート２２４を通るキャパシタ２２８の
値によって増加する。ＶＣＯ２２の出力周波数は、キャ
パシタ２２８によって負わされた付加的な遅延のため
に、低くなる。もし、ＶＣＯ２２が、まだ望ましい２０
０ＭＨｚなる周波数よりも高い周波数で動作している場
合、負荷制御回路３６はＤＬ１信号を論理“１”にして
伝達ゲート２３０をイネーブルにする。インバータ２３
２は、伝達ゲート２３０のｐチャネル側をイネーブルに
する。伝達ゲート２３０の第１の導電端子は、ノード１
９６に結合されている。キャパシタ２３４は、伝達ゲー
ト２３０の第２の導電端子と電源導体４４との間に結合
されている。ノード１９６における負荷は、伝達ゲート
２３０を介して接続されるキャパシタ２３４によって増
加する。キャパシタ２２８および２３４の値によって、
周波数の減少のステップが決まる。
後、４００ＭＨｚで動作を始めたと仮定する。周波数範
囲検出器３４は、望ましい周波数よりもより高い周波数
を検出し、負荷制御回路３６に対して負荷を増大するよ
うに促す。負荷制御回路３６はＤＬ０の負荷制御信号を
論理“１”にし、図５の伝達ゲート２２４をイネーブル
（ここでは導通を意味する）にする。伝達ゲート２２４
は、ｐチャネルおよびｎチャネルのＣＭＯＳトランジス
タ（ここでは示されていない）で、それらのドレインと
ソースを互いに結合させて構成することができる。イン
バータ２２６は、ＤＬ０を反転させてｐチャネルトラン
ジスタをイネーブルにする。伝達ゲート２２４の第１の
導電端子は、ノード１９６に結合されている。キャパシ
タ２２８は、伝達ゲート２２４の第２の導電端子と電源
導体４４との間に結合されている。ノード１９６におけ
る負荷は、伝達ゲート２２４を通るキャパシタ２２８の
値によって増加する。ＶＣＯ２２の出力周波数は、キャ
パシタ２２８によって負わされた付加的な遅延のため
に、低くなる。もし、ＶＣＯ２２が、まだ望ましい２０
０ＭＨｚなる周波数よりも高い周波数で動作している場
合、負荷制御回路３６はＤＬ１信号を論理“１”にして
伝達ゲート２３０をイネーブルにする。インバータ２３
２は、伝達ゲート２３０のｐチャネル側をイネーブルに
する。伝達ゲート２３０の第１の導電端子は、ノード１
９６に結合されている。キャパシタ２３４は、伝達ゲー
ト２３０の第２の導電端子と電源導体４４との間に結合
されている。ノード１９６における負荷は、伝達ゲート
２３０を介して接続されるキャパシタ２３４によって増
加する。キャパシタ２２８および２３４の値によって、
周波数の減少のステップが決まる。
【００３５】デジタル負荷２０４および２１２は、図５
においてデジタル負荷１９４について述べたのと同様の
構成に従う。負荷をかけるプロセスは、ＶＣＯ２２を望
ましい２００ＭＨｚなる動作周波数に下げるまで、負荷
制御回路３６がＤＬ２，ＤＬ３，ＤＬ４，およびＤＬ５
信号を順次能動化することによって続けられる。実践的
には、より多くのキャパシティブな負荷、例えば、１ノ
ード当たり９個のキャパシタを、ノード１９６、２０
６、およびＶＣＯ２２の出力２４に接続することができ
る。負荷制御回路３６は、各キャパシティブな負荷に対
して１つの負荷制御信号を供給しなければならず、３つ
のノードそれぞれへ接続される９個のキャパシタに対し
ては２７の負荷制御信号を供給しなければならない。各
々０．１ｐＦの値を有する２７個のキャパシタによっ
て、ＶＣＯ２２の全調整範囲は２００−８６０ＭＨｚと
なり、６００ＭＨｚを越える動作の場合の５０ＭＨｚの
ステップから、２００ＭＨｚに近い動作の場合の８．０
ＭＨｚのステップまでを範囲とする非線形なステップで
ある。追加的な負荷のキャパシタ、および／またはより
大きい周波数ステップを、最悪の場合のプロセスおよび
高温の環境と、最良の場合のプロセスおよび低温の環境
との間における周波数の広がりに依存して使用できる。
実際に、周波数範囲検出器３４は、ＩＣの温度は正規の
動作が始まった後上昇するので、２００ＭＨｚより少し
高い周波数、たとえば２３０ＭＨｚを検出するように設
計すべきである。さらにまた、そのより高い周波数で
は、ＶＣＯ２２を減速するために少なくとも１つのキャ
パシティブな負荷が能動化されることは確実である。
においてデジタル負荷１９４について述べたのと同様の
構成に従う。負荷をかけるプロセスは、ＶＣＯ２２を望
ましい２００ＭＨｚなる動作周波数に下げるまで、負荷
制御回路３６がＤＬ２，ＤＬ３，ＤＬ４，およびＤＬ５
信号を順次能動化することによって続けられる。実践的
には、より多くのキャパシティブな負荷、例えば、１ノ
ード当たり９個のキャパシタを、ノード１９６、２０
６、およびＶＣＯ２２の出力２４に接続することができ
る。負荷制御回路３６は、各キャパシティブな負荷に対
して１つの負荷制御信号を供給しなければならず、３つ
のノードそれぞれへ接続される９個のキャパシタに対し
ては２７の負荷制御信号を供給しなければならない。各
々０．１ｐＦの値を有する２７個のキャパシタによっ
て、ＶＣＯ２２の全調整範囲は２００−８６０ＭＨｚと
なり、６００ＭＨｚを越える動作の場合の５０ＭＨｚの
ステップから、２００ＭＨｚに近い動作の場合の８．０
ＭＨｚのステップまでを範囲とする非線形なステップで
ある。追加的な負荷のキャパシタ、および／またはより
大きい周波数ステップを、最悪の場合のプロセスおよび
高温の環境と、最良の場合のプロセスおよび低温の環境
との間における周波数の広がりに依存して使用できる。
実際に、周波数範囲検出器３４は、ＩＣの温度は正規の
動作が始まった後上昇するので、２００ＭＨｚより少し
高い周波数、たとえば２３０ＭＨｚを検出するように設
計すべきである。さらにまた、そのより高い周波数で
は、ＶＣＯ２２を減速するために少なくとも１つのキャ
パシティブな負荷が能動化されることは確実である。
【００３６】ＶＣＯ２２の出力周波数を監視するため
に、ＯＳＣＯＵＴ信号が、Ｎ分周回路によって１／２分
周され、図６に示すように逆位相クロック発生器２４０
にＯＳＣＯＵＴ／２として供給されＰＸ２およびＰＹ２
クロック信号を提供する。逆位相クロック発生器２４０
は図３で述べたのと同じ構成とすることができる。入力
信号ＶＲＥＦは、逆位相クロック発生器２４２へ供給さ
れ、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号を提
供する。逆位相クロック発生器２４２は、さらに図７で
説明されており、入力信号ＶＲＥＦは、インバータ２４
４によって反転されてからＡＮＤゲート２４８の第１の
入力へ供給され、該ＡＮＤゲート２４８はその出力にお
いてＹ ＣＬＫ２クロック信号を提供する。入力信号Ｖ
ＲＥＦはまた、ＡＮＤゲート２５０の第１の入力へ供給
され、該ＡＮＤゲート２５０はその出力においてＸ Ｃ
ＬＫ２クロック信号を提供する。Ｘ ＣＬＫ２クロック
信号は、インバータ２５２によって反転され、ＡＮＤゲ
ート２４８の第２の入力へ供給される。Ｙ ＣＬＫ２ク
ロック信号は、インバータ２５４によって反転され、Ａ
ＮＤゲート２５０の第２の入力へ供給される。
に、ＯＳＣＯＵＴ信号が、Ｎ分周回路によって１／２分
周され、図６に示すように逆位相クロック発生器２４０
にＯＳＣＯＵＴ／２として供給されＰＸ２およびＰＹ２
クロック信号を提供する。逆位相クロック発生器２４０
は図３で述べたのと同じ構成とすることができる。入力
信号ＶＲＥＦは、逆位相クロック発生器２４２へ供給さ
れ、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号を提
供する。逆位相クロック発生器２４２は、さらに図７で
説明されており、入力信号ＶＲＥＦは、インバータ２４
４によって反転されてからＡＮＤゲート２４８の第１の
入力へ供給され、該ＡＮＤゲート２４８はその出力にお
いてＹ ＣＬＫ２クロック信号を提供する。入力信号Ｖ
ＲＥＦはまた、ＡＮＤゲート２５０の第１の入力へ供給
され、該ＡＮＤゲート２５０はその出力においてＸ Ｃ
ＬＫ２クロック信号を提供する。Ｘ ＣＬＫ２クロック
信号は、インバータ２５２によって反転され、ＡＮＤゲ
ート２４８の第２の入力へ供給される。Ｙ ＣＬＫ２ク
ロック信号は、インバータ２５４によって反転され、Ａ
ＮＤゲート２５０の第２の入力へ供給される。
【００３７】入力信号ＶＲＥＦが論理“０”のとき、Ａ
ＮＤゲート２５０の出力におけるＸ ＣＬＫ２クロック信
号は論理“０”になる。ＡＮＤゲート２４８は、インバ
ータ２４４および２５２の出力から共に論理“１”を受
信し、論理“１”なるＹ ＣＬＫ２クロック信号を提供す
る。入力信号ＶＲＥＦが論理“１”になると、Ｙ ＣＬＫ
２クロック信号はインバータ２４４のために論理“０”
になる。ＡＮＤゲート２５０は、入力信号ＶＲＥＦおよ
びインバータ２５４の出力から共に論理“１”を受信
し、論理“１”なるＸ ＣＬＫ２クロック信号を提供す
る。従って、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック
信号は、入力信号ＶＲＥＦの周波数で動作する逆位相の
信号である。
ＮＤゲート２５０の出力におけるＸ ＣＬＫ２クロック信
号は論理“０”になる。ＡＮＤゲート２４８は、インバ
ータ２４４および２５２の出力から共に論理“１”を受
信し、論理“１”なるＹ ＣＬＫ２クロック信号を提供す
る。入力信号ＶＲＥＦが論理“１”になると、Ｙ ＣＬＫ
２クロック信号はインバータ２４４のために論理“０”
になる。ＡＮＤゲート２５０は、入力信号ＶＲＥＦおよ
びインバータ２５４の出力から共に論理“１”を受信
し、論理“１”なるＸ ＣＬＫ２クロック信号を提供す
る。従って、Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック
信号は、入力信号ＶＲＥＦの周波数で動作する逆位相の
信号である。
【００３８】図６に戻れば、Ｘ ＣＬＫ２およびＹ Ｃ
ＬＫ２クロック信号は、５００ナノセカンド（ｎｓ）の
周期を有する２．０ＭＨｚで動作し、一方ＰＸ２および
ＰＹ２クロック信号は、１０ｎｓの周期を有する１００
ＭＨｚで動作する。ダウン検出回路２６０は、ＰＸ２お
よびＰＹ２クロック信号に応答して動作し、Ｙ ＣＬＫ
２クロック信号の“０”方向への遷移を検出したとき
に、１０ｎｓの論理“１”なるＤＯＷＮ ＰＵＬＳＥを
提供する。ダウン検出回路２６０のさらなる詳細が図８
に示されている。Ｙ ＣＬＫ２クロック信号が、図９の
時間ｔ０において論理“１”のとき、インバータ２６２
の出力は論理“０”であり、ＡＮＤゲート２６４の出力
におけるＤＯＷＮ ＰＵＬＳＥ信号は論理“０”であ
る、図８参照。ＰＸ２クロック信号が論理“１”のと
き、論理“１”なるＹ ＣＬＫ２クロック信号はトラン
ジスタ２６６を通過する。インバータ２６８は、Ｙ Ｃ
ＬＫ２クロック信号を反転し、トランジスタ２７０はＰ
Ｙ２クロック信号が論理“１”になったときに、反転さ
れたＹ ＣＬＫ２クロック信号を通過させる。Ｙ ＣＬ
Ｋ２クロック信号は、インバータ２７２の出力において
論理“１”に戻り、かつＰＸ２クロック信号の引き続く
ハイの状態の間トランジスタ２７４を通過する。インバ
ータ２７６および２７８を通ってさらに２回反転した
後、論理“１”なるＹ ＣＬＫ２クロック信号は、ＡＮＤ
ゲート２６４の第１の入力に到達する。ＤＯＷＮ ＰＵ
ＬＳＥ信号は、その（ＡＮＤゲート２６４の）第２の入
力における論理“０”のために、論理“０”のままであ
る。
ＬＫ２クロック信号は、５００ナノセカンド（ｎｓ）の
周期を有する２．０ＭＨｚで動作し、一方ＰＸ２および
ＰＹ２クロック信号は、１０ｎｓの周期を有する１００
ＭＨｚで動作する。ダウン検出回路２６０は、ＰＸ２お
よびＰＹ２クロック信号に応答して動作し、Ｙ ＣＬＫ
２クロック信号の“０”方向への遷移を検出したとき
に、１０ｎｓの論理“１”なるＤＯＷＮ ＰＵＬＳＥを
提供する。ダウン検出回路２６０のさらなる詳細が図８
に示されている。Ｙ ＣＬＫ２クロック信号が、図９の
時間ｔ０において論理“１”のとき、インバータ２６２
の出力は論理“０”であり、ＡＮＤゲート２６４の出力
におけるＤＯＷＮ ＰＵＬＳＥ信号は論理“０”であ
る、図８参照。ＰＸ２クロック信号が論理“１”のと
き、論理“１”なるＹ ＣＬＫ２クロック信号はトラン
ジスタ２６６を通過する。インバータ２６８は、Ｙ Ｃ
ＬＫ２クロック信号を反転し、トランジスタ２７０はＰ
Ｙ２クロック信号が論理“１”になったときに、反転さ
れたＹ ＣＬＫ２クロック信号を通過させる。Ｙ ＣＬ
Ｋ２クロック信号は、インバータ２７２の出力において
論理“１”に戻り、かつＰＸ２クロック信号の引き続く
ハイの状態の間トランジスタ２７４を通過する。インバ
ータ２７６および２７８を通ってさらに２回反転した
後、論理“１”なるＹ ＣＬＫ２クロック信号は、ＡＮＤ
ゲート２６４の第１の入力に到達する。ＤＯＷＮ ＰＵ
ＬＳＥ信号は、その（ＡＮＤゲート２６４の）第２の入
力における論理“０”のために、論理“０”のままであ
る。
【００３９】Ｙ ＣＬＫ２クロック信号が、図９のｔ１
の時刻において論理“０”へ遷移したとき、インバータ
２６２の出力は論理“１”となり、そしてＡＮＤゲート
２６４の出力におけるＤＯＷＮ ＰＵＬＳＥ信号は、イ
ンバータ２７８の出力が時刻ｔ１においてまだ論理
“１”であるため、論理“１”に切り換る、図９参照。
ＰＸ２クロック信号の完全な１周期（論理“１”から論
理“０”に遷移し再び論理“１”へ）の後、論理“０”
なるＹ ＣＬＫ２は、トランジスタ２６６，２７０，お
よび２７４と、インバータ２６８，２７２，２７６，お
よび２７８とを通過し、ＡＮＤゲート２６４の第１の入
力に到達する。ＤＯＷＮ ＰＵＬＳＥ信号は、時刻ｔ２
において論理“０”へ戻る。Ｙ ＣＬＫ２クロック信号
は、次の論理“１”なるＤＯＷＮ ＰＵＬＳＥ信号が発
生するまでに、インバータ２７８の出力を論理“１”に
プリセットするために論理“１”に切り換えて戻らねば
ならない。このようにして、ＤＯＷＮ ＰＵＬＳＥ信号
は、Ｙ ＣＬＫ２クロック信号の論理“０”への遷移ご
とに、ＰＸ２クロック信号の約１周期の間、論理“１”
となる。
の時刻において論理“０”へ遷移したとき、インバータ
２６２の出力は論理“１”となり、そしてＡＮＤゲート
２６４の出力におけるＤＯＷＮ ＰＵＬＳＥ信号は、イ
ンバータ２７８の出力が時刻ｔ１においてまだ論理
“１”であるため、論理“１”に切り換る、図９参照。
ＰＸ２クロック信号の完全な１周期（論理“１”から論
理“０”に遷移し再び論理“１”へ）の後、論理“０”
なるＹ ＣＬＫ２は、トランジスタ２６６，２７０，お
よび２７４と、インバータ２６８，２７２，２７６，お
よび２７８とを通過し、ＡＮＤゲート２６４の第１の入
力に到達する。ＤＯＷＮ ＰＵＬＳＥ信号は、時刻ｔ２
において論理“０”へ戻る。Ｙ ＣＬＫ２クロック信号
は、次の論理“１”なるＤＯＷＮ ＰＵＬＳＥ信号が発
生するまでに、インバータ２７８の出力を論理“１”に
プリセットするために論理“１”に切り換えて戻らねば
ならない。このようにして、ＤＯＷＮ ＰＵＬＳＥ信号
は、Ｙ ＣＬＫ２クロック信号の論理“０”への遷移ご
とに、ＰＸ２クロック信号の約１周期の間、論理“１”
となる。
【００４０】Ｘ ＣＬＫ２信号は、図６に示すようにＡ
ＮＤゲート２８０の第１の入力に供給される。ＤＯＷＮ
ＰＵＬＳＥ信号は、インバータ２８２によって反転さ
れ、そしてＡＮＤゲート２８０の第２の入力に供給され
る。シフトレジスタ２８４は、ＡＮＤゲート２８０の出
力からのデータを受信し、該データをＰＸ２およびＰＹ
２クロック信号に応答して、直列につながった２５のビ
ット位置に沿ってシフトする。ＡＮＤゲート２８０の出
力が論理“１”のとき、ＡＮＤゲート２８５はＰＸ２ク
ロック信号をシフトレジスタ２８４へ通し、またＡＮＤ
ゲート２８６はＰＹ２クロック信号をシフトレジスタ２
８４へ通す。シフトレジスタ２８４の最終段のビット
は、インバータ２８８および２９０によってバッファリ
ングされ、ＨＩＧＨ ＦＲＥＱ１信号を提供する。論理
“１”なるＤＯＷＮ ＰＵＬＳＥは、例えば、図９の時
刻ｔ１において、シフトレジスタ２８４の２５ビットを
論理“０”へリセットする。
ＮＤゲート２８０の第１の入力に供給される。ＤＯＷＮ
ＰＵＬＳＥ信号は、インバータ２８２によって反転さ
れ、そしてＡＮＤゲート２８０の第２の入力に供給され
る。シフトレジスタ２８４は、ＡＮＤゲート２８０の出
力からのデータを受信し、該データをＰＸ２およびＰＹ
２クロック信号に応答して、直列につながった２５のビ
ット位置に沿ってシフトする。ＡＮＤゲート２８０の出
力が論理“１”のとき、ＡＮＤゲート２８５はＰＸ２ク
ロック信号をシフトレジスタ２８４へ通し、またＡＮＤ
ゲート２８６はＰＹ２クロック信号をシフトレジスタ２
８４へ通す。シフトレジスタ２８４の最終段のビット
は、インバータ２８８および２９０によってバッファリ
ングされ、ＨＩＧＨ ＦＲＥＱ１信号を提供する。論理
“１”なるＤＯＷＮ ＰＵＬＳＥは、例えば、図９の時
刻ｔ１において、シフトレジスタ２８４の２５ビットを
論理“０”へリセットする。
【００４１】図９の時刻ｔ２の後、Ｘ ＣＬＫ２クロッ
ク信号は論理“１”でかつインバータ２８２の出力は論
理“１”であり、これによりシフトレジスタ２８４のデ
ータ入力は論理“１”を受信できる。ＰＸ２およびＰＹ
２クロック信号は、Ｘ ＣＬＫ２クロック信号がハイの
状態の間、シフトレジスタ２８４に沿って論理“１”を
シフトし始める。ＯＳＣＯＵＴ／２信号はＶＣＯ２２の
出力周波数の１／２であり、一方Ｘ ＣＬＫ２およびＹ
ＣＬＫ２クロック信号の周期は５００ｎｓであること
は前に述べた。Ｘ ＣＬＫ２クロック信号のハイの状態
は、２５０ｎｓである。もし、ＯＳＣＯＵＴ／２の周波
数が２００ＭＨｚよりも高いと、ＰＸ２およびＰＹ２ク
ロックの周期は１０ｎｓよりも短くなり、（Ｘ ＣＬＫ
２クロック信号のハイ状態である）論理“１”は、Ｘ
ＣＬＫ２クロック信号が論理“０”に戻る前にシフトレ
ジスタ２８４の２５番目のビット位置へ到達する。そし
てＨＩＧＨ ＦＲＥＱ１信号は論理“１”となる。一度
Ｘ ＣＬＫ２クロック信号が論理“０”に切り換わる
と、ＡＮＤゲート２８０の出力は論理“０”となりかつ
ＡＮＤゲート２８５および２８６なる手段によって、シ
フトレジスタ２８４へクロックがこれ以上到達しないよ
うになる。シフトレジスタ２８４の２５番目のビット位
置の最後の値は、Ｘ ＣＬＫ２クロック信号がロー状態
の間、ＨＩＧＨ ＦＲＥＱ１信号として維持される。以上
示した代わりに、もしＯＳＣＯＵＴ／２信号が望み通り
に１００ＭＨｚで動作しているとすると、ＰＸ２および
ＰＹ２クロックの周期は１０ｎｓとなりシフトレジスタ
２８４の２５番目のビット位置は、Ｘ ＣＬＫ２クロッ
ク信号が論理“０”へ切り換ったときは、まだ論理
“０”である。ＨＩＧＨ ＦＲＥＱ１信号はまた、図２
のインバータ１１６へ向かい、周波数範囲検出器３４お
よび負荷制御回路３６が所望の動作周波数を達成するた
めＶＣＯ２２の負荷を調整している間、ループノード１
８においてＶＤＤを維持するために図２のトランジスタ
６４を導通させたままにする。一度ＶＣＯ２２が２００
ＭＨｚで動作するようになると、ＨＩＧＨ ＦＲＥＱ１
信号は論理“０”となり、トランジスタ６４はオフとな
る。
ク信号は論理“１”でかつインバータ２８２の出力は論
理“１”であり、これによりシフトレジスタ２８４のデ
ータ入力は論理“１”を受信できる。ＰＸ２およびＰＹ
２クロック信号は、Ｘ ＣＬＫ２クロック信号がハイの
状態の間、シフトレジスタ２８４に沿って論理“１”を
シフトし始める。ＯＳＣＯＵＴ／２信号はＶＣＯ２２の
出力周波数の１／２であり、一方Ｘ ＣＬＫ２およびＹ
ＣＬＫ２クロック信号の周期は５００ｎｓであること
は前に述べた。Ｘ ＣＬＫ２クロック信号のハイの状態
は、２５０ｎｓである。もし、ＯＳＣＯＵＴ／２の周波
数が２００ＭＨｚよりも高いと、ＰＸ２およびＰＹ２ク
ロックの周期は１０ｎｓよりも短くなり、（Ｘ ＣＬＫ
２クロック信号のハイ状態である）論理“１”は、Ｘ
ＣＬＫ２クロック信号が論理“０”に戻る前にシフトレ
ジスタ２８４の２５番目のビット位置へ到達する。そし
てＨＩＧＨ ＦＲＥＱ１信号は論理“１”となる。一度
Ｘ ＣＬＫ２クロック信号が論理“０”に切り換わる
と、ＡＮＤゲート２８０の出力は論理“０”となりかつ
ＡＮＤゲート２８５および２８６なる手段によって、シ
フトレジスタ２８４へクロックがこれ以上到達しないよ
うになる。シフトレジスタ２８４の２５番目のビット位
置の最後の値は、Ｘ ＣＬＫ２クロック信号がロー状態
の間、ＨＩＧＨ ＦＲＥＱ１信号として維持される。以上
示した代わりに、もしＯＳＣＯＵＴ／２信号が望み通り
に１００ＭＨｚで動作しているとすると、ＰＸ２および
ＰＹ２クロックの周期は１０ｎｓとなりシフトレジスタ
２８４の２５番目のビット位置は、Ｘ ＣＬＫ２クロッ
ク信号が論理“０”へ切り換ったときは、まだ論理
“０”である。ＨＩＧＨ ＦＲＥＱ１信号はまた、図２
のインバータ１１６へ向かい、周波数範囲検出器３４お
よび負荷制御回路３６が所望の動作周波数を達成するた
めＶＣＯ２２の負荷を調整している間、ループノード１
８においてＶＤＤを維持するために図２のトランジスタ
６４を導通させたままにする。一度ＶＣＯ２２が２００
ＭＨｚで動作するようになると、ＨＩＧＨ ＦＲＥＱ１
信号は論理“０”となり、トランジスタ６４はオフとな
る。
【００４２】実践的には、ＶＣＯ２２が２００ＭＨｚよ
り下回らないことを保証するためには、シフトレジスタ
２８４は２９ビットに広げることができる。より長いシ
フトレジスタ２８４によって、Ｘ ＣＬＫ２クロック信
号が論理“１”となっている間に論理“１”を最終段の
ビット位置までシフトさせることなく、ＯＳＣＯＵＴ／
２信号の周波数をより高くできる。その結果、負荷がよ
り少なくなり、それに応じてＶＣＯ２２の出力周波数が
より高くなる。
り下回らないことを保証するためには、シフトレジスタ
２８４は２９ビットに広げることができる。より長いシ
フトレジスタ２８４によって、Ｘ ＣＬＫ２クロック信
号が論理“１”となっている間に論理“１”を最終段の
ビット位置までシフトさせることなく、ＯＳＣＯＵＴ／
２信号の周波数をより高くできる。その結果、負荷がよ
り少なくなり、それに応じてＶＣＯ２２の出力周波数が
より高くなる。
【００４３】ＶＣＯ２２が望ましい周波数で動作してい
るか否かの実際の決定は、ＳＡＭＰＬＥパルスの発生時
におけるＨＩＧＨ ＦＲＥＱ２信号の状態によって行わ
れる。Ｙ ＣＬＫ２クロック信号は、トランジスタ２９
４，２９６，２９８および３００と、インバータ３０
２，３０４，３０６，３０８および３１０とを含む遅延
回路を通って遅延される。トランジスタ２９４および２
９８のゲートは、ＰＸ２クロック信号を受信し、一方ト
ランジスタ２９６および３００のゲートはＰＹ２クロッ
ク信号を受信する。ダウン検出回路３１２は、図８にお
いて述べた回路２６０と同様の構成に従い、Ｙ ＣＬＫ
２クロック信号の立上がりエッジがあってから予め決め
られた遅延の後、１０ｎｓの論理“１”のパルスを出力
する。
るか否かの実際の決定は、ＳＡＭＰＬＥパルスの発生時
におけるＨＩＧＨ ＦＲＥＱ２信号の状態によって行わ
れる。Ｙ ＣＬＫ２クロック信号は、トランジスタ２９
４，２９６，２９８および３００と、インバータ３０
２，３０４，３０６，３０８および３１０とを含む遅延
回路を通って遅延される。トランジスタ２９４および２
９８のゲートは、ＰＸ２クロック信号を受信し、一方ト
ランジスタ２９６および３００のゲートはＰＹ２クロッ
ク信号を受信する。ダウン検出回路３１２は、図８にお
いて述べた回路２６０と同様の構成に従い、Ｙ ＣＬＫ
２クロック信号の立上がりエッジがあってから予め決め
られた遅延の後、１０ｎｓの論理“１”のパルスを出力
する。
【００４４】Ｙ ＣＬＫ２クロック信号は、インバータ
３０２によって反転され、ＰＸ２クロック信号がハイの
状態の間にトランジスタ２９４を通過する。Ｙ ＣＬＫ
２クロック信号は、インバータ３０４によって再度反転
され、ＰＹ２クロック信号がハイの状態の間にトランジ
スタ２９６を通過する。それぞれＰＸ２およびＰＹ２ク
ロック信号が次のハイの状態の間に、２重の反転がイン
バータ３０６および３０８とトランジスタ２９８および
３００をそれぞれ通して、繰り返される。インバータ３
１０によってＹ ＣＬＫ２クロック信号の奇数回の反転
が行われ、それによってダウン検出回路３１２は、Ｙ
ＣＬＫ２クロック信号の立上がりエッジがあってからＰ
Ｘ２およびＰＹ２の２つのクロックの周期の後、論理
“１”のパルスを提供する。ダウン検出回路３１２は、
図９の時刻ｔ３において論理“１”のＳＡＭＰＬＥパル
スを生成し、トランジスタ３１６をイネーブル（導通状
態を意味する）にし、ＨＩＧＨ ＦＲＥＱ１信号をイン
バータ３１８および３２０を通してＨＩＧＨ ＦＲＥＱ
２信号とする、図９参照。ＨＩＧＨ ＦＲＥＱ２信号が
ＳＡＭＰＬＥパルスの後、論理“１”であると、その時
は負荷制御回路３６は次のデジタル負荷信号を発行しＶ
ＣＯ２２にかかる負荷を増加させる。ＨＩＧＨ ＦＲＥＱ
２信号がＳＡＭＰＬＥパルスの後、論理“０”であるな
らば、その時はＶＣＯ２２は望ましい周波数で動作して
いる。
３０２によって反転され、ＰＸ２クロック信号がハイの
状態の間にトランジスタ２９４を通過する。Ｙ ＣＬＫ
２クロック信号は、インバータ３０４によって再度反転
され、ＰＹ２クロック信号がハイの状態の間にトランジ
スタ２９６を通過する。それぞれＰＸ２およびＰＹ２ク
ロック信号が次のハイの状態の間に、２重の反転がイン
バータ３０６および３０８とトランジスタ２９８および
３００をそれぞれ通して、繰り返される。インバータ３
１０によってＹ ＣＬＫ２クロック信号の奇数回の反転
が行われ、それによってダウン検出回路３１２は、Ｙ
ＣＬＫ２クロック信号の立上がりエッジがあってからＰ
Ｘ２およびＰＹ２の２つのクロックの周期の後、論理
“１”のパルスを提供する。ダウン検出回路３１２は、
図９の時刻ｔ３において論理“１”のＳＡＭＰＬＥパル
スを生成し、トランジスタ３１６をイネーブル（導通状
態を意味する）にし、ＨＩＧＨ ＦＲＥＱ１信号をイン
バータ３１８および３２０を通してＨＩＧＨ ＦＲＥＱ
２信号とする、図９参照。ＨＩＧＨ ＦＲＥＱ２信号が
ＳＡＭＰＬＥパルスの後、論理“１”であると、その時
は負荷制御回路３６は次のデジタル負荷信号を発行しＶ
ＣＯ２２にかかる負荷を増加させる。ＨＩＧＨ ＦＲＥＱ
２信号がＳＡＭＰＬＥパルスの後、論理“０”であるな
らば、その時はＶＣＯ２２は望ましい周波数で動作して
いる。
【００４５】図１０へ移ると、負荷制御回路３６が、Ｘ
ＣＬＫ２およびＹ ＣＬＫ２クロック信号と、ＨＩＧ
Ｈ ＦＲＥＱ２信号と、ＶＤＤ ＤＥＴＥＣＴ信号と、
ＲＥＳＥＴ信号と、を受信する負荷セル３２２と共に示
されている。負荷セル３２４は、Ｘ ＣＬＫ２およびＹ
ＣＬＫ２クロック信号と、ＨＩＧＨ ＦＲＥＱ２信号
と、ＲＥＳＥＴ信号と、負荷セル３２２からのＤＬ０制
御信号と、を受信する。負荷セル３２２は、電源導体１
０２から論理“１”を受信するために結合されている入
力を含んでいる。負荷セル３２２の第１の出力は、負荷
セル３２４の入力に結合されており、一方負荷セル３２
２の第２の出力は、デジタル負荷制御信号ＤＬ０を提供
する。負荷セル３２４の第１の出力は、次の負荷セルの
入力に結合されており、一方負荷セル３２４の第２の出
力は、デジタル負荷制御信号ＤＬ１を提供する。負荷制
御回路３６は、他に４つの負荷セルを含み（図には示さ
れていない）、デジタル負荷制御信号ＤＬ２，ＤＬ３，
ＤＬ４およびＤＬ５を提供する。各負荷セルは、負荷セ
ル３２２の入力が固定的な論理“１”を受信することを
除いて同様の構成に従っている。加えて、負荷セル３２
４と残りの負荷セルは、ＶＤＤ ＤＥＴＥＣＴ信号の代
わりに、前段からの負荷制御信号を受信する。
ＣＬＫ２およびＹ ＣＬＫ２クロック信号と、ＨＩＧ
Ｈ ＦＲＥＱ２信号と、ＶＤＤ ＤＥＴＥＣＴ信号と、
ＲＥＳＥＴ信号と、を受信する負荷セル３２２と共に示
されている。負荷セル３２４は、Ｘ ＣＬＫ２およびＹ
ＣＬＫ２クロック信号と、ＨＩＧＨ ＦＲＥＱ２信号
と、ＲＥＳＥＴ信号と、負荷セル３２２からのＤＬ０制
御信号と、を受信する。負荷セル３２２は、電源導体１
０２から論理“１”を受信するために結合されている入
力を含んでいる。負荷セル３２２の第１の出力は、負荷
セル３２４の入力に結合されており、一方負荷セル３２
２の第２の出力は、デジタル負荷制御信号ＤＬ０を提供
する。負荷セル３２４の第１の出力は、次の負荷セルの
入力に結合されており、一方負荷セル３２４の第２の出
力は、デジタル負荷制御信号ＤＬ１を提供する。負荷制
御回路３６は、他に４つの負荷セルを含み（図には示さ
れていない）、デジタル負荷制御信号ＤＬ２，ＤＬ３，
ＤＬ４およびＤＬ５を提供する。各負荷セルは、負荷セ
ル３２２の入力が固定的な論理“１”を受信することを
除いて同様の構成に従っている。加えて、負荷セル３２
４と残りの負荷セルは、ＶＤＤ ＤＥＴＥＣＴ信号の代
わりに、前段からの負荷制御信号を受信する。
【００４６】図１１に示された負荷セル３２２の動作に
ついて検討する。論理“１”のＲＥＳＥＴ信号によっ
て、トランジスタ３２６はオンされ、ノード３２８は電
源導体４４によって論理“０”へ引かれる。この論理
“０”は、インバータ３３０および３３２と、Ｘ ＣＬ
Ｋ２クロック信号の次のハイ状態においてトランジスタ
３３４とを通過する。負荷セル３２２の第１の出力は、
インバータ３３６および３３８に続いて論理“０”とな
り、一方、ＤＬ０信号は論理“０”となる。論理“１”
のＲＥＳＥＴ信号によって、ＶＤＤに初期化の回路３２
で初期化のプロセスが開始したことを思い出すと、ＶＤ
Ｄ ＤＥＴＥＣＴ信号はループノード１８がＶＤＤにな
るまで論理“０”がに留まる。ＡＮＤゲート３４０の出
力は、論理“０”であり、トランジスタ３４２は導通し
ない。従って、システムリセットによって、デジタル負
荷制御信号ＤＬ０−ＤＬ５は論理“０”に設定される。
ついて検討する。論理“１”のＲＥＳＥＴ信号によっ
て、トランジスタ３２６はオンされ、ノード３２８は電
源導体４４によって論理“０”へ引かれる。この論理
“０”は、インバータ３３０および３３２と、Ｘ ＣＬ
Ｋ２クロック信号の次のハイ状態においてトランジスタ
３３４とを通過する。負荷セル３２２の第１の出力は、
インバータ３３６および３３８に続いて論理“０”とな
り、一方、ＤＬ０信号は論理“０”となる。論理“１”
のＲＥＳＥＴ信号によって、ＶＤＤに初期化の回路３２
で初期化のプロセスが開始したことを思い出すと、ＶＤ
Ｄ ＤＥＴＥＣＴ信号はループノード１８がＶＤＤにな
るまで論理“０”がに留まる。ＡＮＤゲート３４０の出
力は、論理“０”であり、トランジスタ３４２は導通し
ない。従って、システムリセットによって、デジタル負
荷制御信号ＤＬ０−ＤＬ５は論理“０”に設定される。
【００４７】システムリセットの後では、ＲＥＳＥＴ信
号は論理“０”となり、トランジスタ３２６はオフとな
りノード３２８は解放される。ＶＤＤ ＤＥＴＥＣＴ信
号は、ループノード１８の初期化の後、論理“１”に切
り換る。Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号
の引き続くサイクルの間、周波数範囲検出器３４はＶＣ
Ｏ２２の出力周波数をチェックし、もし２００ＭＨｚを
越えていると、論理“１”のＨＩＧＨ ＦＲＥＱ２信号
を発行する。ＶＤＤ ＤＥＴＥＣＴ信号と、ＨＩＧＨ
ＦＲＥＱ２信号と、Ｙ ＣＬＫ２クロック信号とが全て
論理“１”のとき、ＡＮＤゲート３４０は論理“１”と
なり、トランジスタ３４２はオンにされ論理“１”が電
源導体１０２からノード３２８へ通される。インバータ
３３０の出力は論理“０”へ切り換り、インバータ３３
２の出力は論理“１”となる。トランジスタ３４４は、
インバータ３３０の出力における論理“０”を保持する
ために、インバータ３３２の出力における論理“１”を
ラッチしてインバータ３３０の入力へ戻している。ＤＬ
０信号は、インバータ３４６に続いて論理“１”とな
る。Ｘ ＣＬＫ２クロック信号の次のハイ状態の間、ト
ランジスタ３３４はオンとなり論理“１”がインバータ
３３６および３３８を通して負荷セル３２４の入力へ送
られる。論理“１”のＤＬ０信号によって、図５の伝達
ゲート２２４はイネーブル（導通化）され、また以前に
述べたように図４のノード１９６の負荷が増大される。
号は論理“０”となり、トランジスタ３２６はオフとな
りノード３２８は解放される。ＶＤＤ ＤＥＴＥＣＴ信
号は、ループノード１８の初期化の後、論理“１”に切
り換る。Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック信号
の引き続くサイクルの間、周波数範囲検出器３４はＶＣ
Ｏ２２の出力周波数をチェックし、もし２００ＭＨｚを
越えていると、論理“１”のＨＩＧＨ ＦＲＥＱ２信号
を発行する。ＶＤＤ ＤＥＴＥＣＴ信号と、ＨＩＧＨ
ＦＲＥＱ２信号と、Ｙ ＣＬＫ２クロック信号とが全て
論理“１”のとき、ＡＮＤゲート３４０は論理“１”と
なり、トランジスタ３４２はオンにされ論理“１”が電
源導体１０２からノード３２８へ通される。インバータ
３３０の出力は論理“０”へ切り換り、インバータ３３
２の出力は論理“１”となる。トランジスタ３４４は、
インバータ３３０の出力における論理“０”を保持する
ために、インバータ３３２の出力における論理“１”を
ラッチしてインバータ３３０の入力へ戻している。ＤＬ
０信号は、インバータ３４６に続いて論理“１”とな
る。Ｘ ＣＬＫ２クロック信号の次のハイ状態の間、ト
ランジスタ３３４はオンとなり論理“１”がインバータ
３３６および３３８を通して負荷セル３２４の入力へ送
られる。論理“１”のＤＬ０信号によって、図５の伝達
ゲート２２４はイネーブル（導通化）され、また以前に
述べたように図４のノード１９６の負荷が増大される。
【００４８】Ｘ ＣＬＫ２およびＹ ＣＬＫ２クロック
信号の次のサイクルの間において、周波数範囲検出器３
４が再びＶＣＯ２２の出力周波数が高すぎると判断した
場合、周波数範囲検出器３４は、さらに別の論理“１”
なるＨＩＧＨ ＦＲＥＱ２信号を論理“１”のるＳＡＭ
ＰＬＥパルスに続いて発行する。負荷セル３２２からの
ＤＬ０信号は、負荷セル３２４のトランジスタ３４２を
イネーブル（導通化）するために、負荷セル３２４のＡ
ＮＤゲート３４０へ論理“１”を供給する。さらに論理
“１”なるＹ ＣＬＫ２クロック信号や論理“１”なる
ＨＩＧＨ ＦＲＥＱ２信号によって、負荷セル３２２の
インバータ３３８の出力における論理“１”が、負荷セ
ル３２４の３４２のようなトランジスタを通過し、図１
１で述べたように内部でラッチされる。ＤＬ１信号は論
理“１”となり、図５の伝達ゲート２３０を能動化し、
ノード１９６にさらに負荷をかける。それに従ってＶＣ
Ｏ２２の出力周波数は低下する。負荷セル３２４を通し
て処理された論理“１”は、必要な場合次の負荷セルへ
送るための準備としてＸ ＣＬＫ２クロック信号の次の
ハイ状態に続いて、負荷セル３２４の３３８のようなイ
ンバータの出力においてラッチされる。
信号の次のサイクルの間において、周波数範囲検出器３
４が再びＶＣＯ２２の出力周波数が高すぎると判断した
場合、周波数範囲検出器３４は、さらに別の論理“１”
なるＨＩＧＨ ＦＲＥＱ２信号を論理“１”のるＳＡＭ
ＰＬＥパルスに続いて発行する。負荷セル３２２からの
ＤＬ０信号は、負荷セル３２４のトランジスタ３４２を
イネーブル（導通化）するために、負荷セル３２４のＡ
ＮＤゲート３４０へ論理“１”を供給する。さらに論理
“１”なるＹ ＣＬＫ２クロック信号や論理“１”なる
ＨＩＧＨ ＦＲＥＱ２信号によって、負荷セル３２２の
インバータ３３８の出力における論理“１”が、負荷セ
ル３２４の３４２のようなトランジスタを通過し、図１
１で述べたように内部でラッチされる。ＤＬ１信号は論
理“１”となり、図５の伝達ゲート２３０を能動化し、
ノード１９６にさらに負荷をかける。それに従ってＶＣ
Ｏ２２の出力周波数は低下する。負荷セル３２４を通し
て処理された論理“１”は、必要な場合次の負荷セルへ
送るための準備としてＸ ＣＬＫ２クロック信号の次の
ハイ状態に続いて、負荷セル３２４の３３８のようなイ
ンバータの出力においてラッチされる。
【００４９】このプロセスは、Ｘ ＣＬＫ２およびＹ
ＣＬＫ２クロック信号のそれぞれのサイクルの間、ＶＣ
Ｏ２２が所望の動作周波数に低下するまで続けられ、デ
ジタル負荷制御信号ＤＬ２，ＤＬ３，ＤＬ４およびＤＬ
５を順次イネーブル（論理“１”とし負荷をかけること
を意味する）する。ＰＸ２およびＰＹ２クロック信号
は、Ｘ ＣＬＫ２クロック信号のハイ状態の間に、シフ
トレジスタ２８４が論理“１”を２５ビット目の位置に
シフトしないような適切な周期に広がる。ＨＩＧＨ Ｆ
ＲＥＱ１信号は、論理“０”のまま保持され、また、Ｈ
ＩＧＨ ＦＲＥＱ２信号は、論理“１”なるＳＡＭＰＬ
Ｅパルスで論理“０”となる。次の負荷セルにおいて３
４０のようなＡＮＤゲートの出力は、論理“０”となり
かつ３４２のようなトランジスタをディスエーブル（非
導通）する。よって、前段の負荷セルからの論理“１”
は次の負荷セルへ送られない。このようにして、ＶＣＯ
２２は、所望の周波数で動作する。
ＣＬＫ２クロック信号のそれぞれのサイクルの間、ＶＣ
Ｏ２２が所望の動作周波数に低下するまで続けられ、デ
ジタル負荷制御信号ＤＬ２，ＤＬ３，ＤＬ４およびＤＬ
５を順次イネーブル（論理“１”とし負荷をかけること
を意味する）する。ＰＸ２およびＰＹ２クロック信号
は、Ｘ ＣＬＫ２クロック信号のハイ状態の間に、シフ
トレジスタ２８４が論理“１”を２５ビット目の位置に
シフトしないような適切な周期に広がる。ＨＩＧＨ Ｆ
ＲＥＱ１信号は、論理“０”のまま保持され、また、Ｈ
ＩＧＨ ＦＲＥＱ２信号は、論理“１”なるＳＡＭＰＬ
Ｅパルスで論理“０”となる。次の負荷セルにおいて３
４０のようなＡＮＤゲートの出力は、論理“０”となり
かつ３４２のようなトランジスタをディスエーブル（非
導通）する。よって、前段の負荷セルからの論理“１”
は次の負荷セルへ送られない。このようにして、ＶＣＯ
２２は、所望の周波数で動作する。
【００５０】さらにまた、図２のＡＮＤゲート６２の３
つの入力がそれぞれ論理“１”である場合、そのＡＮＤ
ゲート６２の出力は論理“１”となりトランジスタ６４
をターンオフし、それによってＰＬＬ１０からＶＤＤに
初期化の回路３２を効果的に取り去ることができる。論
理“１”なるＶＤＤ ＤＥＴＥＣＴ信号および論理
“０”なるＨＩＧＨ ＦＲＥＱ２信号によって、チャー
ジポンプ１６がイネーブル（動作可能状態とされること
を意味する）され、通常動作の間にループノード１８が
制御される。
つの入力がそれぞれ論理“１”である場合、そのＡＮＤ
ゲート６２の出力は論理“１”となりトランジスタ６４
をターンオフし、それによってＰＬＬ１０からＶＤＤに
初期化の回路３２を効果的に取り去ることができる。論
理“１”なるＶＤＤ ＤＥＴＥＣＴ信号および論理
“０”なるＨＩＧＨ ＦＲＥＱ２信号によって、チャー
ジポンプ１６がイネーブル（動作可能状態とされること
を意味する）され、通常動作の間にループノード１８が
制御される。
【００５１】本発明の特定の実施例が示され述べられた
が、さらなる修正や改善が当業者によって考えられるで
あろう。本発明はここに示した特定の構成に限られたも
のではないことが理解され、また添付の請求項によって
本発明の真の精神および範囲から離れていない全ての修
正をカバーすることが意図されている。
が、さらなる修正や改善が当業者によって考えられるで
あろう。本発明はここに示した特定の構成に限られたも
のではないことが理解され、また添付の請求項によって
本発明の真の精神および範囲から離れていない全ての修
正をカバーすることが意図されている。
【００５２】
【発明の効果】以上のように，本発明によれば、ＶＣＯ
の周波数の特性を検出して、ＶＣＯの負荷をデジタル的
に調整し該ＶＣＯの特性をＰＬＬが位相を引き込める範
囲内に設定するため、ＶＣＯのプロセス条件が変動しそ
の周波数特性に不確実性が存在しても、高精度、高安
定、低ジッタのＰＬＬ動作が得られる。
の周波数の特性を検出して、ＶＣＯの負荷をデジタル的
に調整し該ＶＣＯの特性をＰＬＬが位相を引き込める範
囲内に設定するため、ＶＣＯのプロセス条件が変動しそ
の周波数特性に不確実性が存在しても、高精度、高安
定、低ジッタのＰＬＬ動作が得られる。
【図１】本発明の１実施例に係るＰＬＬを示すブロック
図である。
図である。
【図２】図１の回路におけるＶＤＤに初期化の回路を示
す電気回路およびブロック図である。
す電気回路およびブロック図である。
【図３】図１の回路における逆位相クロック発生器を示
す電気回路図である。
す電気回路図である。
【図４】図１の回路における高周波数ＶＣＯを示す電気
回路およびブロック図である。
回路およびブロック図である。
【図５】図４の回路におけるデジタル負荷を示す電気回
路図である。
路図である。
【図６】図１の回路における周波数範囲検出器を示す電
気回路およびブロック図である。
気回路およびブロック図である。
【図７】図６の回路における逆位相クロック発生器を示
す電気回路図である。
す電気回路図である。
【図８】図６の回路におけるダウン検出器を示す電気回
路図である。
路図である。
【図９】図６の回路における周波数範囲検出器の説明で
有用な波形図である。
有用な波形図である。
【図１０】図１の回路における負荷制御回路を示すブロ
ック図である。
ック図である。
【図１１】図１０回路におけるの負荷セルを示す電気回
路図である。
路図である。
１０ 位相同期ループ １４ 位相検出器 １６ チャージポンプ １８ ループノード ２０ ループフィルタ ２２ ＶＣＯ ２４ 出力 ２８ 逆位相クロック発生器 ３０ プログラマブルＮ分周回路 ３２ ＶＤＤに初期化の回路 ３４ 周波数範囲検出器 ３６ 負荷制御回路 ３８ デジタル制御される負荷 ４０ トランジスタ ４２，５８ ノード ４４ グランド電位で動作する電源導体 ４６，４８，５４ シュミットトリガインバータを構成
するトランジスタ ５０，５２，５６ シュミットトリガインバータを構成
するトランジスタ ６０，６１ インバータ ６２ ＡＮＤゲート ６４ トランジスタ ６６ ＮＯＲゲート ６８ トランジスタ ７０，７２，７４，７６，７８ トランジスタ ８０，８２，８４，８６，８８，９０ インバータ ９２，９４，９６，９８，１００ トランジスタ １０２ 正の電位で動作する電源導体 １０３ ＡＮＤゲート １０４ Ｎ分周回路 １０８ 逆位相クロック発生器 １１０ インバータ １１２，１１４ ＡＮＤゲート １１６ インバータ １１８，１２０ トランジスタ １２２ トランジスタ １２４ トランジスタ １２６，１２８，１３０，１３２，１３６，１３８，１
４２，１４４， １４７，１４９ インバータ １４６，１４８ ノード １３４，１４０ ＡＮＤゲート １５０，１５２，１５４，１５６，１５８，１６０ 電
流源トランジスタ １６２，１６４，１６４，１６６ トランジスタ １７４，１７６，１７８，１８０ トランジスタ １８２，１８４，１８６，１８８ トランジスタ １６８，１７０，１７２ ノード １９０，２００，２０８，２１８ ｐチャネルトランジ
スタ １９２，２０２，２１０，２２０ ｎチャネルトランジ
スタ １９４，２０４，２１２ デジタル負荷 １９６，２０６ ノード ２２４，２３０ 伝達ゲート ２２６，２３２ インバータ ２２８，２３４ キャパシタ ２４０，２４２ 逆位相クロック発生器 ２４４，２５２，２５４ インバータ ２４８，２５０ ＡＮＤゲート ２６０，３１２ ダウン検出回路 ２６２，２６８，２７２，２７６，２７８ インバータ ２６４ ＡＮＤゲート ２６６，２７０，２７４ トランジスタ ２８０，２８５，２８６ ＡＮＤゲート ２８２，２８８，２９０，３１８，３２０ インバータ ２８４ シフトレジスタ ２９４，２９６，２９８，３００ トランジスタ ３０２，３０４，３０６，３０８，３１０ インバータ ３１６ トランジスタ ３２２，３２４ 負荷セル ３２６，３３４，３４２，３４４ トランジスタ ３２８ ノード ３３０，３３２，３３６，３３８，３４６ インバータ ３４０ ＡＮＤゲート
するトランジスタ ５０，５２，５６ シュミットトリガインバータを構成
するトランジスタ ６０，６１ インバータ ６２ ＡＮＤゲート ６４ トランジスタ ６６ ＮＯＲゲート ６８ トランジスタ ７０，７２，７４，７６，７８ トランジスタ ８０，８２，８４，８６，８８，９０ インバータ ９２，９４，９６，９８，１００ トランジスタ １０２ 正の電位で動作する電源導体 １０３ ＡＮＤゲート １０４ Ｎ分周回路 １０８ 逆位相クロック発生器 １１０ インバータ １１２，１１４ ＡＮＤゲート １１６ インバータ １１８，１２０ トランジスタ １２２ トランジスタ １２４ トランジスタ １２６，１２８，１３０，１３２，１３６，１３８，１
４２，１４４， １４７，１４９ インバータ １４６，１４８ ノード １３４，１４０ ＡＮＤゲート １５０，１５２，１５４，１５６，１５８，１６０ 電
流源トランジスタ １６２，１６４，１６４，１６６ トランジスタ １７４，１７６，１７８，１８０ トランジスタ １８２，１８４，１８６，１８８ トランジスタ １６８，１７０，１７２ ノード １９０，２００，２０８，２１８ ｐチャネルトランジ
スタ １９２，２０２，２１０，２２０ ｎチャネルトランジ
スタ １９４，２０４，２１２ デジタル負荷 １９６，２０６ ノード ２２４，２３０ 伝達ゲート ２２６，２３２ インバータ ２２８，２３４ キャパシタ ２４０，２４２ 逆位相クロック発生器 ２４４，２５２，２５４ インバータ ２４８，２５０ ＡＮＤゲート ２６０，３１２ ダウン検出回路 ２６２，２６８，２７２，２７６，２７８ インバータ ２６４ ＡＮＤゲート ２６６，２７０，２７４ トランジスタ ２８０，２８５，２８６ ＡＮＤゲート ２８２，２８８，２９０，３１８，３２０ インバータ ２８４ シフトレジスタ ２９４，２９６，２９８，３００ トランジスタ ３０２，３０４，３０６，３０８，３１０ インバータ ３１６ トランジスタ ３２２，３２４ 負荷セル ３２６，３３４，３４２，３４４ トランジスタ ３２８ ノード ３３０，３３２，３３６，３３８，３４６ インバータ ３４０ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラニー・エル・パーカー アメリカ合衆国アリゾナ州85202、メサ、 ウエスト・ロス・ラゴス 1264
Claims (2)
- 【請求項１】 位相同期ループであって、 第１及び第２の入力信号の位相差を比較して、ループノ
ードを充電及び放電するための出力信号を生成する第１
の手段（１４）と、 前記第１の手段の前記出力信号を受信するよう結合され
た入力を有し、かつ発振器信号を提供するための出力を
有するＶＣＯ（２２）と、 前記発振器信号を第１及び第２の分周された発振器信号
へ分周し、前記第１の分周された発振器信号を前記第１
の手段の前記第２の入力信号として動作せしめる第２の
手段（２８、３０）と、 前記第２の分周された発振器信号と前記第１の入力信号
を受信し、前記第２の分周された発振器信号が、前記第
１の入力信号の第１の論理状態の間、予め決められた回
数よりも多く論理状態が変化したとき、第１の負荷制御
信号を生成するよう結合された第３の手段（３４、３
６）と、 前記ＶＣＯの前記出力へ結合され、前記第１の負荷制御
信号に応答して動作し前記ＶＣＯの前記出力における負
荷を増やす第１の負荷回路（３８）と、 を具備することを特徴とする位相同期ループ。 - 【請求項２】 位相同期ループの最大動作周波数を制御
する方法であって、 第１及び第２の入力信号の位相差を比較して、ループノ
ードを充電及び放電する出力信号を発生し、ループノー
ド電圧を生成する段階と、 前記ループノード電圧を予め決められたレベルに初期化
する段階と、 前記ループノード電圧によって決められた周波数で動作
する発振器信号を生成する段階と、 前記発振器信号を第１及び第２の分周された発振器信号
に分周し、前記第１の分周された発振器信号を前記第２
の入力信号として動作せしめる段階と、 前記第２の分周された発振器信号が、前記第１の入力信
号の第１の論理状態の間に予め決められた回数よりも多
く論理状態が変化したとき、第１の負荷制御信号を発生
する段階と、 前記第１の負荷制御信号に応答して、前記発振器信号の
負荷を増やすことによって前記発振器信号の前記周波数
を減少させる段階と、 を具備することを特徴とする位相同期ループの最大動作
周波数を制御する方法。
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