JP3492402B2 - 高周波電圧制御発振器 - Google Patents
高周波電圧制御発振器Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
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- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
Description
【０００１】
【産業上の利用分野】本発明は、一般に電圧制御発振器
に関し、さらに詳しくは、高周波電圧制御発振器に関す
る。
に関し、さらに詳しくは、高周波電圧制御発振器に関す
る。
【０００２】
【従来の技術】従来の位相ロック・ループ（ＰＬＬ:pha
se lock loop）は一般に、電圧制御発振器（ＶＣＯ:vol
tage controlled oscillator）の入力信号と出力信号と
の位相差を監視するための位相検出器を含む。位相検出
器は、充電ポンプ（charge pump ）のためのアップ制御
信号（up control signal ）とダウン制御信号（down c
ontrol signal ）とを発生して、ＶＣＯの入力における
ループ・ノードでループ・フィルタの充電および放電を
行う。ループ・フィルタの両端に発生するループ電圧
が、ＶＣＯの出力周波数を決定する。充電ポンプを駆動
するアップおよびダウン制御信号は、ＶＣＯの入力で適
切なループ・フィルタ電圧を設定し、周知のように、位
相検出器に印加された信号間の所定の位相関係を維持す
る。
se lock loop）は一般に、電圧制御発振器（ＶＣＯ:vol
tage controlled oscillator）の入力信号と出力信号と
の位相差を監視するための位相検出器を含む。位相検出
器は、充電ポンプ（charge pump ）のためのアップ制御
信号（up control signal ）とダウン制御信号（down c
ontrol signal ）とを発生して、ＶＣＯの入力における
ループ・ノードでループ・フィルタの充電および放電を
行う。ループ・フィルタの両端に発生するループ電圧
が、ＶＣＯの出力周波数を決定する。充電ポンプを駆動
するアップおよびダウン制御信号は、ＶＣＯの入力で適
切なループ・フィルタ電圧を設定し、周知のように、位
相検出器に印加された信号間の所定の位相関係を維持す
る。
【０００３】ＰＬＬは、データ通信，コンピュータ用の
局部地域網，マイクロプロセッサおよびデータ記憶装置
などでデータの転送を制御するために広く用いられる。
ＰＬＬは、相補型金属酸化膜半導体（ＣＭＯＳ：Comple
mentary Metal Oxide Semiconductor ）技術と共に実現
されて、システム設計者が追跡範囲と周波数支援捕捉の
拡大を行うことができるような低価格低電力の動作を行
うことができるようにすることが多い。より高い通信デ
ータ速度に対する需要を満たすためにＰＬＬの動作周波
数は上がり続けているので、システム設計者はＰＬＬの
動作に影響を与える温度と製造過程の変動という問題を
処理しなければならない。ＶＣＯは、高周波のＰＬＬ動
作に影響を与える一次温度と処理過程とに敏感な部品で
ある。
局部地域網，マイクロプロセッサおよびデータ記憶装置
などでデータの転送を制御するために広く用いられる。
ＰＬＬは、相補型金属酸化膜半導体（ＣＭＯＳ：Comple
mentary Metal Oxide Semiconductor ）技術と共に実現
されて、システム設計者が追跡範囲と周波数支援捕捉の
拡大を行うことができるような低価格低電力の動作を行
うことができるようにすることが多い。より高い通信デ
ータ速度に対する需要を満たすためにＰＬＬの動作周波
数は上がり続けているので、システム設計者はＰＬＬの
動作に影響を与える温度と製造過程の変動という問題を
処理しなければならない。ＶＣＯは、高周波のＰＬＬ動
作に影響を与える一次温度と処理過程とに敏感な部品で
ある。
【０００４】従来のＶＣＯの通常の最大動作周波数は、
最悪の場合の処理条件下で１００ＭＨｚである。動作環
境とウェーハ特性とに基づく最悪の処理および高温条件
下でさえ、ＶＣＯはループ・ノード電圧（ＶDD）が最大
の場合は少なくとも２００ＭＨｚで動作することが望ま
しい。しかし、最良の温度および処理条件下では、同じ
ＶＣＯ設計が、ループ・ノード電圧ＶDDが同じでもはる
かに高い周波数、たとえば８６０ＭＨｚで動作すること
がある。実際は、ＶＣＯ動作の全体的な周波数−ゲイン
曲線（ＭＨｚ／ボルト）は、温度および処理条件の影響
を受ける。たとえば、最悪の処理条件下でのＶＣＯ周波
数ゲインは２００ＭＨｚで１７ＭＨｚ／ボルトであるの
に対して、最良の処理条件下では、ＶＣＯ周波数ゲイン
は３６５ＭＨｚ／ボルトである。このため、あるループ
・ノード電圧が与えられた場合の温度およびプロセス・
パラメータの関数としてのＶＣＯ出力周波数の不安定性
がＰＬＬの精度，安定性，ジッタおよび同調範囲に影響
を与える。
最悪の場合の処理条件下で１００ＭＨｚである。動作環
境とウェーハ特性とに基づく最悪の処理および高温条件
下でさえ、ＶＣＯはループ・ノード電圧（ＶDD）が最大
の場合は少なくとも２００ＭＨｚで動作することが望ま
しい。しかし、最良の温度および処理条件下では、同じ
ＶＣＯ設計が、ループ・ノード電圧ＶDDが同じでもはる
かに高い周波数、たとえば８６０ＭＨｚで動作すること
がある。実際は、ＶＣＯ動作の全体的な周波数−ゲイン
曲線（ＭＨｚ／ボルト）は、温度および処理条件の影響
を受ける。たとえば、最悪の処理条件下でのＶＣＯ周波
数ゲインは２００ＭＨｚで１７ＭＨｚ／ボルトであるの
に対して、最良の処理条件下では、ＶＣＯ周波数ゲイン
は３６５ＭＨｚ／ボルトである。このため、あるループ
・ノード電圧が与えられた場合の温度およびプロセス・
パラメータの関数としてのＶＣＯ出力周波数の不安定性
がＰＬＬの精度，安定性，ジッタおよび同調範囲に影響
を与える。
【０００５】
【発明が解決しようとする課題】それゆえ、高いデータ
速度に対する需要が増大しているために、高出力周波数
で動作するＶＣＯの必要がある。
速度に対する需要が増大しているために、高出力周波数
で動作するＶＣＯの必要がある。
【０００６】
【課題を解決するための手段】簡単に述べると、本発明
は制御信号を受信する制御入力を有する電圧制御発振器
によって構成される。本電圧制御発振器は、リング状に
直列に結合された複数のインバータによって構成され
る。第１電流供給回路には、制御入力と、第１および第
２電流を設ける第１および第２出力とが含まれる。第２
電流供給回路には、制御入力と、第１インバータの第１
導通端子に第３電流を与える出力とが含まれる。これら
の制御入力が制御信号を受信する。第１電流ミラー回路
には、第１電流供給の第１出力に結合された入力と、第
１インバータの第２導通端子に結合された出力とが含ま
れる。第２電流ミラー回路には、第１電流供給回路の第
２出力に結合された入力と、第１インバータの第２導通
端子に結合された出力とが含まれる。
は制御信号を受信する制御入力を有する電圧制御発振器
によって構成される。本電圧制御発振器は、リング状に
直列に結合された複数のインバータによって構成され
る。第１電流供給回路には、制御入力と、第１および第
２電流を設ける第１および第２出力とが含まれる。第２
電流供給回路には、制御入力と、第１インバータの第１
導通端子に第３電流を与える出力とが含まれる。これら
の制御入力が制御信号を受信する。第１電流ミラー回路
には、第１電流供給の第１出力に結合された入力と、第
１インバータの第２導通端子に結合された出力とが含ま
れる。第２電流ミラー回路には、第１電流供給回路の第
２出力に結合された入力と、第１インバータの第２導通
端子に結合された出力とが含まれる。
【０００７】
【実施例】従来のＣＭＯＳ集積回路プロセス（処理過
程）を用いた集積回路として製造に適したデジタル位相
ロック・ループ（ＰＬＬ）１０を図１に示す。たとえば
２．０ＭＨｚで動作するデジタル入力信号ＶREF が位相
検出器１４の第１入力に印加され、充電ポンプ１６のた
めのUP（アップ）制御信号とDOWN（ダウン）制御信号と
を発生する。充電ポンプ１６の出力は、ループ・ノード
１８を駆動して、ループ・ノード１８と接地電位との間
に結合されるコンデンサ（図示せず）によって構成され
るループ・フィルタ２０を充電および放電する。ループ
・ノード１８のループ電圧はＶＣＯ２２を制御して、出
力２４において発振器信号OSCOUTを発生させる。OSCOUT
信号は、対向位相クロック発生器２８により対向する位
相クロック信号PX,PY に分割されて、さらにプログラミ
ング可能なＮ分周回路３０により分周されて、位相検出
器１４の第２入力に印加されるようなOSCOUT/N信号を設
ける。プログラミング可能なＮ分周回路３０は、外部制
御信号Ｎを受信して、除数Ｎ、たとえばＮ＝１００を選
択する。
程）を用いた集積回路として製造に適したデジタル位相
ロック・ループ（ＰＬＬ）１０を図１に示す。たとえば
２．０ＭＨｚで動作するデジタル入力信号ＶREF が位相
検出器１４の第１入力に印加され、充電ポンプ１６のた
めのUP（アップ）制御信号とDOWN（ダウン）制御信号と
を発生する。充電ポンプ１６の出力は、ループ・ノード
１８を駆動して、ループ・ノード１８と接地電位との間
に結合されるコンデンサ（図示せず）によって構成され
るループ・フィルタ２０を充電および放電する。ループ
・ノード１８のループ電圧はＶＣＯ２２を制御して、出
力２４において発振器信号OSCOUTを発生させる。OSCOUT
信号は、対向位相クロック発生器２８により対向する位
相クロック信号PX,PY に分割されて、さらにプログラミ
ング可能なＮ分周回路３０により分周されて、位相検出
器１４の第２入力に印加されるようなOSCOUT/N信号を設
ける。プログラミング可能なＮ分周回路３０は、外部制
御信号Ｎを受信して、除数Ｎ、たとえばＮ＝１００を選
択する。
【０００８】UP制御信号はループ電圧を上げて、ＶＣＯ
２２の出力周波数を上げ、DOWN制御信号はループ電圧を
下げて、ＶＣＯ２２の出力周波数を下げる。UPおよびDO
WN制御信号のパルス幅が、ループ・フィルタ２０に転送
される電荷量を決める。入力信号ＶREF とOSCOUT/N信号
との位相差が大きければ大きいほど、UP制御信号または
DOWN制御信号のパルス幅は大きくなり、充電ポンプ１６
からの充電電流が、ＶＣＯ周波数を変化させて位相差を
最小限にする電圧に向かってループ・ノード１８を駆動
する時間は長くなる。これにより、互いに排他的なUPお
よびDOWN制御信号がＶＣＯ２２を駆動して、位相検出器
１４の第１および第２入力に印加された信号間の所定の
位相関係を維持する。
２２の出力周波数を上げ、DOWN制御信号はループ電圧を
下げて、ＶＣＯ２２の出力周波数を下げる。UPおよびDO
WN制御信号のパルス幅が、ループ・フィルタ２０に転送
される電荷量を決める。入力信号ＶREF とOSCOUT/N信号
との位相差が大きければ大きいほど、UP制御信号または
DOWN制御信号のパルス幅は大きくなり、充電ポンプ１６
からの充電電流が、ＶＣＯ周波数を変化させて位相差を
最小限にする電圧に向かってループ・ノード１８を駆動
する時間は長くなる。これにより、互いに排他的なUPお
よびDOWN制御信号がＶＣＯ２２を駆動して、位相検出器
１４の第１および第２入力に印加された信号間の所定の
位相関係を維持する。
【０００９】回路３２には、ループ・ノード１８に結合
された出力が含まれ、入力信号ＶREF に応答して動作
し、ループ・ノード１８をシステム起動時またはシステ
ム・リセット時の正の電源電位ＶDD( ５．０ボルト）に
初期化する。さらに、Ｎ分周回路３０も、OSCOUT信号の
１／２の速度で動作するOSCOUT/2信号を周波数レンジ検
出器３４に供給して、OSCOUT信号が所定の周波数レンジ
内にあるか否かを検出する。周波数レンジ検出器３４
は、制御信号を負荷制御回路３６に送り、デジタル制御
された負荷３８に関して負荷制御信号DL0 ないしDL5 を
発生する。ＶＣＯ２２の出力周波数を監視することによ
り、周波数レンジ検出器３４と負荷制御回路３６とは、
ＶＣＯ２２の容量性負荷すなわち動作速度を調整して、
特定のループ・ノード電圧が与えられたときに所定の出
力周波数を得る。これにより、ＶＣＯ２２は、その出力
周波数に対してデジタル制御負荷によりなされた調整に
よって、温度とプロセスからは独立して動作する。
された出力が含まれ、入力信号ＶREF に応答して動作
し、ループ・ノード１８をシステム起動時またはシステ
ム・リセット時の正の電源電位ＶDD( ５．０ボルト）に
初期化する。さらに、Ｎ分周回路３０も、OSCOUT信号の
１／２の速度で動作するOSCOUT/2信号を周波数レンジ検
出器３４に供給して、OSCOUT信号が所定の周波数レンジ
内にあるか否かを検出する。周波数レンジ検出器３４
は、制御信号を負荷制御回路３６に送り、デジタル制御
された負荷３８に関して負荷制御信号DL0 ないしDL5 を
発生する。ＶＣＯ２２の出力周波数を監視することによ
り、周波数レンジ検出器３４と負荷制御回路３６とは、
ＶＣＯ２２の容量性負荷すなわち動作速度を調整して、
特定のループ・ノード電圧が与えられたときに所定の出
力周波数を得る。これにより、ＶＣＯ２２は、その出力
周波数に対してデジタル制御負荷によりなされた調整に
よって、温度とプロセスからは独立して動作する。
【００１０】図２には、ＶDDへの初期化回路３２がさら
に詳細に示され、出力がループ・ノード１８に結合され
て、ループ・ノード１８を正の最大電源電位ＶDDに設定
することにより、ＶＣＯ２２をシステム起動時またはシ
ステム・リセット時に最大動作周波数に初期化する。最
悪の場合の処理と最良の場合の処理との間のＶＣＯ周波
数の広がりが最大となり、ループ・ノード電圧がＶDDの
とき２００ＭＨｚないし８６０ＭＨｚで可変する。ＶＣ
Ｏ周波数を温度および処理から独立して２００ＭＨｚレ
ンジまで減らすために必要な負荷数を決定する際には、
広い周波数の広がりが重要である。デジタル負荷制御
は、より低速の動作周波数に向かってＶＣＯ２２を調整
するだけでよいので、この初期化の過程により全体の設
計が簡素になる。
に詳細に示され、出力がループ・ノード１８に結合され
て、ループ・ノード１８を正の最大電源電位ＶDDに設定
することにより、ＶＣＯ２２をシステム起動時またはシ
ステム・リセット時に最大動作周波数に初期化する。最
悪の場合の処理と最良の場合の処理との間のＶＣＯ周波
数の広がりが最大となり、ループ・ノード電圧がＶDDの
とき２００ＭＨｚないし８６０ＭＨｚで可変する。ＶＣ
Ｏ周波数を温度および処理から独立して２００ＭＨｚレ
ンジまで減らすために必要な負荷数を決定する際には、
広い周波数の広がりが重要である。デジタル負荷制御
は、より低速の動作周波数に向かってＶＣＯ２２を調整
するだけでよいので、この初期化の過程により全体の設
計が簡素になる。
【００１１】システム・リセット時には、能動論理１の
RESET （リセット）信号がトランジスタ４０をオンにし
て、接地電位で動作する電源導体４４からノード４２を
論理０にする。トランジスタ４６，４８，５０，５２，
５４，５６は、ヒステリシス（シュミット・トリガ）を
もつインバータとして動作し、それによりシュミット・
トリガ４６〜５６（１．６ボルト）の下の閾値より低い
ノード４２の低レベル信号がトランジスタ４６，４８を
オンにして、インバータ６０の入力のノード５８を論理
１にし、インバータ６０の出力を論理０にする。トラン
ジスタ５０，５２は、このときは導通しない。
RESET （リセット）信号がトランジスタ４０をオンにし
て、接地電位で動作する電源導体４４からノード４２を
論理０にする。トランジスタ４６，４８，５０，５２，
５４，５６は、ヒステリシス（シュミット・トリガ）を
もつインバータとして動作し、それによりシュミット・
トリガ４６〜５６（１．６ボルト）の下の閾値より低い
ノード４２の低レベル信号がトランジスタ４６，４８を
オンにして、インバータ６０の入力のノード５８を論理
１にし、インバータ６０の出力を論理０にする。トラン
ジスタ５０，５２は、このときは導通しない。
【００１２】能動論理１のRESET 信号は、インバータ６
１により反転されて、ＡＮＤゲート６２の出力を論理０
に駆動し、トランジスタ６４をオンにする。しかし、イ
ンバータ６０の出力の論理０と論理０のRESET 信号とが
合成されて、ＮＯＲゲート６６の出力で論理０を生成し
て、トランジスタ６８をオフにして、RESET が能動状態
のときノード４２をＶDDから分離する。論理１RESET 信
号もまた、トランジスタ７０，７２，７４，７６，７８
とインバータ８０，８２，８４，８６，８８，９０とに
よって構成される遅延回路を初期化する。トランジスタ
９２，９４，９６，９８，１００のゲートの論理１は、
電源導体４４からインバータ８０，８４，８８の入力で
論理０を生成し、ＶDDなどの正の電位で動作する電源導
体１０２からインバータ８２，８６の入力で論理１を生
成する。VDD_DETECT（ＶＤＤ検出）信号は、インバータ
８８の入力が能動RESET 信号の間に論理０に設定される
と、インバータ６０の出力からの偶数回の反転に従い論
理０になる。論理０のVDD_DETECT信号は、ＡＮＤゲート
１０３により周波数検出器３４からの被反転HIGH_FREQ2
（高周波２）信号で「論理積（ＡＮＤ）処理」されて、
図１に示されるように充電ポンプ１６を動作不能にす
る。動作不能機能をもつ充電ポンプ回路は、ＰＬＬ技術
では周知であり、たとえば、ＡＮＤゲート１０３の出力
信号をUP制御信号とDOWN制御信号で別々に「論理積処
理」して、充電ポンプ１６の充電／放電トランジスタを
駆動するなどの方法がある。
１により反転されて、ＡＮＤゲート６２の出力を論理０
に駆動し、トランジスタ６４をオンにする。しかし、イ
ンバータ６０の出力の論理０と論理０のRESET 信号とが
合成されて、ＮＯＲゲート６６の出力で論理０を生成し
て、トランジスタ６８をオフにして、RESET が能動状態
のときノード４２をＶDDから分離する。論理１RESET 信
号もまた、トランジスタ７０，７２，７４，７６，７８
とインバータ８０，８２，８４，８６，８８，９０とに
よって構成される遅延回路を初期化する。トランジスタ
９２，９４，９６，９８，１００のゲートの論理１は、
電源導体４４からインバータ８０，８４，８８の入力で
論理０を生成し、ＶDDなどの正の電位で動作する電源導
体１０２からインバータ８２，８６の入力で論理１を生
成する。VDD_DETECT（ＶＤＤ検出）信号は、インバータ
８８の入力が能動RESET 信号の間に論理０に設定される
と、インバータ６０の出力からの偶数回の反転に従い論
理０になる。論理０のVDD_DETECT信号は、ＡＮＤゲート
１０３により周波数検出器３４からの被反転HIGH_FREQ2
（高周波２）信号で「論理積（ＡＮＤ）処理」されて、
図１に示されるように充電ポンプ１６を動作不能にす
る。動作不能機能をもつ充電ポンプ回路は、ＰＬＬ技術
では周知であり、たとえば、ＡＮＤゲート１０３の出力
信号をUP制御信号とDOWN制御信号で別々に「論理積処
理」して、充電ポンプ１６の充電／放電トランジスタを
駆動するなどの方法がある。
【００１３】２．０ＭＨｚの入力信号ＶREF は、Ｎ分周
回路１０４により１２５ＫＨｚに分割され、その後対向
位相クロック発生器回路１０８が対向位相クロック信号
X_CLK とY_CLK とを生成する。Ｎ＝１６のＮ分周回路
は、当技術では周知である。図３に対向位相クロック発
生器２８，１０８の実施例を示すが、ここではＶＣＯ２
２からのOSCOUT信号がインバータ１２６，１２８，１３
０，１３２を通じてＡＮＤゲート１３４の第１入力に印
加される。インバータ１２６の出力は、インバータ１３
６，１３８を通じてＡＮＤゲート１４０の第１入力に結
合される。ＡＮＤゲート１３４の出力は、インバータ１
４２を通じて印加されたPXクロック信号をＡＮＤゲート
１４０の第２入力に供給する。同様に、ＡＮＤゲート１
４０の出力は、インバータ１４４を通じて印加されたPY
クロック信号をＡＮＤゲート１３４の第２入力に供給す
る。ノード１４６のインバータ１３０の出力は、インバ
ータ１４７を通じてインバータ１３８の入力に結合さ
れ、ノード１４８のインバータ１３６の出力は、インバ
ータ１４９を通じてインバータ１３２の入力に結合され
る。
回路１０４により１２５ＫＨｚに分割され、その後対向
位相クロック発生器回路１０８が対向位相クロック信号
X_CLK とY_CLK とを生成する。Ｎ＝１６のＮ分周回路
は、当技術では周知である。図３に対向位相クロック発
生器２８，１０８の実施例を示すが、ここではＶＣＯ２
２からのOSCOUT信号がインバータ１２６，１２８，１３
０，１３２を通じてＡＮＤゲート１３４の第１入力に印
加される。インバータ１２６の出力は、インバータ１３
６，１３８を通じてＡＮＤゲート１４０の第１入力に結
合される。ＡＮＤゲート１３４の出力は、インバータ１
４２を通じて印加されたPXクロック信号をＡＮＤゲート
１４０の第２入力に供給する。同様に、ＡＮＤゲート１
４０の出力は、インバータ１４４を通じて印加されたPY
クロック信号をＡＮＤゲート１３４の第２入力に供給す
る。ノード１４６のインバータ１３０の出力は、インバ
ータ１４７を通じてインバータ１３８の入力に結合さ
れ、ノード１４８のインバータ１３６の出力は、インバ
ータ１４９を通じてインバータ１３２の入力に結合され
る。
【００１４】OSCOUT信号が論理０に切り替わると、イン
バータ１２６の出力は論理１になる。インバータ１３６
は、ノード１４６が論理１に切り替わる前にノード１４
８を論理０に切り換えようとするが、これはノード１４
８がOSCOUT信号から２インバータ遅延だけ離れているだ
けなのに、ノード１４６は３インバータ遅延離れている
ためである。しかし、ノード１４８の論理０への移行
は、インバータ１４７により遅くなるが、これはノード
１４６が依然として、OSCOUT信号が論理０に変わった後
も論理０の２インバータ遅延であるためである。インバ
ータ１４７はインバータ１３０の出力が状態を変えるま
で、ノード１４８を論理１に保持するように動作する。
OSCOUT信号が論理１に切り替わると、同様のことが起こ
る。このためインバータ１３２，１３８の移行は、１８
０度ずれた位相で重複して、ほぼ５０％のマークにおい
て交差し、それによりOSCOUT信号とノード１４６，１４
８との間のインバータの数が等しくないために起こる遅
延差を克服する。
バータ１２６の出力は論理１になる。インバータ１３６
は、ノード１４６が論理１に切り替わる前にノード１４
８を論理０に切り換えようとするが、これはノード１４
８がOSCOUT信号から２インバータ遅延だけ離れているだ
けなのに、ノード１４６は３インバータ遅延離れている
ためである。しかし、ノード１４８の論理０への移行
は、インバータ１４７により遅くなるが、これはノード
１４６が依然として、OSCOUT信号が論理０に変わった後
も論理０の２インバータ遅延であるためである。インバ
ータ１４７はインバータ１３０の出力が状態を変えるま
で、ノード１４８を論理１に保持するように動作する。
OSCOUT信号が論理１に切り替わると、同様のことが起こ
る。このためインバータ１３２，１３８の移行は、１８
０度ずれた位相で重複して、ほぼ５０％のマークにおい
て交差し、それによりOSCOUT信号とノード１４６，１４
８との間のインバータの数が等しくないために起こる遅
延差を克服する。
【００１５】インバータ１３２の出力が論理０のとき、
ＡＮＤゲート１３４の出力のPXクロック信号は論理０に
なる。ＡＮＤゲート１４０は、インバータ１４２，１３
８の出力から論理１を受け取り、論理１のPYクロック信
号を設ける。インバータ１３８の出力が論理０になる
と、PYクロック信号は論理０になる。ＡＮＤゲート１３
４は、インバータ１３２，１４４の出力から論理１を受
け取り、論理１のPXクロック信号を設ける。そのため、
PXおよびPYクロック信号は位相が逆になり、実質的に５
０％のマークで切り替わり、OSCOUT信号の周波数で動作
する。クロック発生器１０８により発生されたX_CLK お
よびY_CLK クロック信号も同様に位相が逆で、実質的に
５０％のマークで切り替わり、ＶREF 信号を１６で割っ
た信号の周波数で動作する。
ＡＮＤゲート１３４の出力のPXクロック信号は論理０に
なる。ＡＮＤゲート１４０は、インバータ１４２，１３
８の出力から論理１を受け取り、論理１のPYクロック信
号を設ける。インバータ１３８の出力が論理０になる
と、PYクロック信号は論理０になる。ＡＮＤゲート１３
４は、インバータ１３２，１４４の出力から論理１を受
け取り、論理１のPXクロック信号を設ける。そのため、
PXおよびPYクロック信号は位相が逆になり、実質的に５
０％のマークで切り替わり、OSCOUT信号の周波数で動作
する。クロック発生器１０８により発生されたX_CLK お
よびY_CLK クロック信号も同様に位相が逆で、実質的に
５０％のマークで切り替わり、ＶREF 信号を１６で割っ
た信号の周波数で動作する。
【００１６】システムのリセット後、RESET 信号は論理
０になり、図２のトランジスタ４０をオフにしてノード
４２を解放する。トランジスタ９２ないし１００は、も
う導通していない。インバータ１１０は、ＡＮＤゲート
１１２，１１４の第１入力に論理１を与え、同ゲートの
第２入力は、それぞれX_CLK およびY_CLK 信号を受信す
る。X_CLK 信号が論理１の間は、トランジスタ７０，７
４，７８が導通して前のインバータからの論理状態を伝
える。Y_CLK 信号が論理１の間は、トランジスタ７２，
７６が導通して前のインバータからの論理状態を伝え
る。このようにシステム・リセット後のインバータ６０
の出力における論理０状態は、３クロック期間のX_CLK
およびY_CLK 信号の後でトランジスタ７０ないし７８お
よびインバータ８０ないし９０を通過する。VDD_DETECT
信号は、論理０のままになる。
０になり、図２のトランジスタ４０をオフにしてノード
４２を解放する。トランジスタ９２ないし１００は、も
う導通していない。インバータ１１０は、ＡＮＤゲート
１１２，１１４の第１入力に論理１を与え、同ゲートの
第２入力は、それぞれX_CLK およびY_CLK 信号を受信す
る。X_CLK 信号が論理１の間は、トランジスタ７０，７
４，７８が導通して前のインバータからの論理状態を伝
える。Y_CLK 信号が論理１の間は、トランジスタ７２，
７６が導通して前のインバータからの論理状態を伝え
る。このようにシステム・リセット後のインバータ６０
の出力における論理０状態は、３クロック期間のX_CLK
およびY_CLK 信号の後でトランジスタ７０ないし７８お
よびインバータ８０ないし９０を通過する。VDD_DETECT
信号は、論理０のままになる。
【００１７】インバータ１１６の入力ではHIGH_FREQ1
（高周波１）が論理１であるとする。論理０のVDD_DETE
CTおよびHIGH_FREQ1信号は、RESET 信号が非能動になる
と、ＡＮＤゲート６２の出力を論理０に保ち、トランジ
スタ６４を導通状態に保つ。トランジスタ６４は、ルー
プ・ノード１８に電流を送り込み、その電位を導体１０
２からの電源電位ＶDDに向かって充電する。論理０のRE
SET 信号は、ＮＯＲゲート６６の出力を論理１に駆動
し、トランジスタ６８をオンにする。トランジスタ１１
８，１２０は、そのドレーンとゲートが共に結合され
て、トランジスタ６８のドレーン−ソース電位を無視す
ると、ノード４２の電位はループ・ノード１８より２ゲ
ート−ソース接合電位（ＶGS＝０．８ボルト）低くなる
ように設定されている。ループ・ノード１８の電圧がた
とえば４．０ボルトになり、ノード４２はシュミット・
トリガ４６〜５６の上限ヒステリシス閾値、たとえば
２．４ボルト（４．０ボルト−２ＶGS）になると、トラ
ンジスタ５０，５２が導通してノード５８を論理０にす
る。インバータ６０の出力は論理１に切り替わる。
（高周波１）が論理１であるとする。論理０のVDD_DETE
CTおよびHIGH_FREQ1信号は、RESET 信号が非能動になる
と、ＡＮＤゲート６２の出力を論理０に保ち、トランジ
スタ６４を導通状態に保つ。トランジスタ６４は、ルー
プ・ノード１８に電流を送り込み、その電位を導体１０
２からの電源電位ＶDDに向かって充電する。論理０のRE
SET 信号は、ＮＯＲゲート６６の出力を論理１に駆動
し、トランジスタ６８をオンにする。トランジスタ１１
８，１２０は、そのドレーンとゲートが共に結合され
て、トランジスタ６８のドレーン−ソース電位を無視す
ると、ノード４２の電位はループ・ノード１８より２ゲ
ート−ソース接合電位（ＶGS＝０．８ボルト）低くなる
ように設定されている。ループ・ノード１８の電圧がた
とえば４．０ボルトになり、ノード４２はシュミット・
トリガ４６〜５６の上限ヒステリシス閾値、たとえば
２．４ボルト（４．０ボルト−２ＶGS）になると、トラ
ンジスタ５０，５２が導通してノード５８を論理０にす
る。インバータ６０の出力は論理１に切り替わる。
【００１８】ノード５８の論理０によりトランジスタ５
４がオンになり、トランジスタ４８のソースにおけるシ
ュミット・トリガ４６〜５６の下限ヒステリシス閾値を
設定する。すなわち、ノード５８を論理１に戻すために
は、ノード４２は１．６ボルト未満に下がらなければな
らない。トランジスタ１２４も導通して、ノード４２を
ＶDDから論理１にする。インバータ６０の出力の論理１
は、３期間のX_CLK およびY_CLK 信号の間トランジスタ
７０ないし７８を通じてクロックして、VDD_DETECT信号
を論理１に切り換え、これによってループ・ノード１８
が実質的にＶDDで動作することを示す。トランジスタ１
２２はフィードバック信号を与えて、連続的に論理１の
VDD_DETECT信号に関して、ノード４２を論理１に、イン
バータ６０の出力を論理１に維持する。トランジスタ７
０ないし７８の遅延により、ループ・ノード１８には
４．０ボルトから実質的に５．０ボルトまで増加するた
めの追加時間が与えられる。この遅延は、特定の用途の
必要に応じて増加することも減少することもあるが、こ
れは７０ないし７８のようなトランジスタと８０ないし
８８のようなインバータとを追加または削除することに
より行う。
４がオンになり、トランジスタ４８のソースにおけるシ
ュミット・トリガ４６〜５６の下限ヒステリシス閾値を
設定する。すなわち、ノード５８を論理１に戻すために
は、ノード４２は１．６ボルト未満に下がらなければな
らない。トランジスタ１２４も導通して、ノード４２を
ＶDDから論理１にする。インバータ６０の出力の論理１
は、３期間のX_CLK およびY_CLK 信号の間トランジスタ
７０ないし７８を通じてクロックして、VDD_DETECT信号
を論理１に切り換え、これによってループ・ノード１８
が実質的にＶDDで動作することを示す。トランジスタ１
２２はフィードバック信号を与えて、連続的に論理１の
VDD_DETECT信号に関して、ノード４２を論理１に、イン
バータ６０の出力を論理１に維持する。トランジスタ７
０ないし７８の遅延により、ループ・ノード１８には
４．０ボルトから実質的に５．０ボルトまで増加するた
めの追加時間が与えられる。この遅延は、特定の用途の
必要に応じて増加することも減少することもあるが、こ
れは７０ないし７８のようなトランジスタと８０ないし
８８のようなインバータとを追加または削除することに
より行う。
【００１９】ＰＬＬ１０の初期化プロセスの第１段階
は、ループ・ノード１８がＶDDに達すると完了する。第
２段階には、ＶＣＯ２２の負荷を調整して、最大ループ
・ノード電圧ＶDDが与えられたときに、既知の最大出力
周波数、たとえば２００ＭＨｚを発生する段階が含まれ
る。ループ・ノード電圧がＶDDのときに、ＶＣＯ２２が
２００ＭＨｚで発振するように適切に負荷が印加される
と、ＰＬＬ１０は通常の動作を始めることができる。必
要に応じて、別のRESET 信号が初期化プロセス全体をも
う一度開始する。
は、ループ・ノード１８がＶDDに達すると完了する。第
２段階には、ＶＣＯ２２の負荷を調整して、最大ループ
・ノード電圧ＶDDが与えられたときに、既知の最大出力
周波数、たとえば２００ＭＨｚを発生する段階が含まれ
る。ループ・ノード電圧がＶDDのときに、ＶＣＯ２２が
２００ＭＨｚで発振するように適切に負荷が印加される
と、ＰＬＬ１０は通常の動作を始めることができる。必
要に応じて、別のRESET 信号が初期化プロセス全体をも
う一度開始する。
【００２０】図４には、ＶＣＯ２２が３個の電流−ゲイ
ン可制御インバータ・ステージと各インバータ・ステー
ジの出力におけるデジタル制御負荷３８とをもつリング
発振器として図示されている。ループ・ノード１８のル
ープ・ノード電圧が、電流−ソース・トランジスタ１５
０，１５２，１５４，１５６，１５８，１６０のゲート
に印加される。トランジスタ１６２は、第１電流ミラー
回路の入力として動作し、それぞれノード１６８，１７
０，１７２に接続されたトランジスタ１６４，１６５，
１６６のドレーンに３個の等しい出力を有する。トラン
ジスタ１５０，１６２を流れる電流は、トランジスタ１
６４ないし１６６に関してＶGSを設定し、それぞれが同
じ電流を導通する。同様にトランジスタ１７４は第２電
流ミラー回路の入力として動作して、それぞれがノード
１６８，１７０，１７２に接続されたトランジスタ１７
６，１７８，１８０のドレーンに３個の等しい出力を有
する。トランジスタ１５２，１７４を流れる電流は、ト
ランジスタ１７６ないし１８０に関してＶGSを設定し、
それぞれが同じ電流を導通する。トランジスタ１８２
は、第３電流ミラー回路の入力として動作し、それぞれ
がノード１６８，１７０，１７２に接続されたトランジ
スタ１８４，１８６，１８８のドレーンで３個の等しい
出力を有する。トランジスタ１５４，１８２を流れる電
流は、トランジスタ１８４ないし１８８に関してＶGSを
設定し、それぞれが同じ電流を導通する。
ン可制御インバータ・ステージと各インバータ・ステー
ジの出力におけるデジタル制御負荷３８とをもつリング
発振器として図示されている。ループ・ノード１８のル
ープ・ノード電圧が、電流−ソース・トランジスタ１５
０，１５２，１５４，１５６，１５８，１６０のゲート
に印加される。トランジスタ１６２は、第１電流ミラー
回路の入力として動作し、それぞれノード１６８，１７
０，１７２に接続されたトランジスタ１６４，１６５，
１６６のドレーンに３個の等しい出力を有する。トラン
ジスタ１５０，１６２を流れる電流は、トランジスタ１
６４ないし１６６に関してＶGSを設定し、それぞれが同
じ電流を導通する。同様にトランジスタ１７４は第２電
流ミラー回路の入力として動作して、それぞれがノード
１６８，１７０，１７２に接続されたトランジスタ１７
６，１７８，１８０のドレーンに３個の等しい出力を有
する。トランジスタ１５２，１７４を流れる電流は、ト
ランジスタ１７６ないし１８０に関してＶGSを設定し、
それぞれが同じ電流を導通する。トランジスタ１８２
は、第３電流ミラー回路の入力として動作し、それぞれ
がノード１６８，１７０，１７２に接続されたトランジ
スタ１８４，１８６，１８８のドレーンで３個の等しい
出力を有する。トランジスタ１５４，１８２を流れる電
流は、トランジスタ１８４ないし１８８に関してＶGSを
設定し、それぞれが同じ電流を導通する。
【００２１】トランジスタ１９０，１９２は、第１イン
バータを形成して、トランジスタ１９０のソースがノー
ド１６８に結合された第１導通端子として動作し、トラ
ンジスタ１９２のソースはトランジスタ１５６のドレー
ンに結合された第２導通端子となる。トランジスタ１９
０，１９２のドレーンは、ノード１９６で共にデジタル
負荷１９４に結合されて、デジタル負荷制御信号DL0,DL
1 に応答して容量性負荷を与える。トランジスタ２０
０，２０２は、ノード１７０とトランジスタ１５８のド
レーンとの間に結合された第２インバータを形成する。
トランジスタ２００，２０２のドレーンは、ノード２０
６で共にデジタル負荷２０４に結合されて、デジタル負
荷制御信号DL2,DL3 に応答して容量性負荷を与える。ト
ランジスタ２０８，２１０は、ノード１７２とトランジ
スタ１６０のドレーンとの間に第３インバータを形成す
る。トランジスタ２０８，２１０のドレーンは、出力２
４で共にデジタル負荷２１２に結合されて、デジタル負
荷制御信号DL4,DL5 に応答して容量性負荷を与える。
バータを形成して、トランジスタ１９０のソースがノー
ド１６８に結合された第１導通端子として動作し、トラ
ンジスタ１９２のソースはトランジスタ１５６のドレー
ンに結合された第２導通端子となる。トランジスタ１９
０，１９２のドレーンは、ノード１９６で共にデジタル
負荷１９４に結合されて、デジタル負荷制御信号DL0,DL
1 に応答して容量性負荷を与える。トランジスタ２０
０，２０２は、ノード１７０とトランジスタ１５８のド
レーンとの間に結合された第２インバータを形成する。
トランジスタ２００，２０２のドレーンは、ノード２０
６で共にデジタル負荷２０４に結合されて、デジタル負
荷制御信号DL2,DL3 に応答して容量性負荷を与える。ト
ランジスタ２０８，２１０は、ノード１７２とトランジ
スタ１６０のドレーンとの間に第３インバータを形成す
る。トランジスタ２０８，２１０のドレーンは、出力２
４で共にデジタル負荷２１２に結合されて、デジタル負
荷制御信号DL4,DL5 に応答して容量性負荷を与える。
【００２２】３個のインバータ・リング発振器の動作
は、当技術では周知のものである。簡単にいうと、第３
インバータ２０８ないし２１０の出力が第１インバータ
１９０ないし１９２の入力に帰還されて、回路全体を発
振させて、各インバータ・ステージが１８０度の移相を
設ける。トランジスタ２１８，２２０は、電源導体１０
２，４４の間に結合されて、トランジスタ２０８ないし
２１０のようなインバータとして動作し、ｐチャンネル
・トランジスタ１９０，２００，２０８とｎチャンネル
・トランジスタ１９２，２０２，２１０との間の不一致
を補償する。トランジスタの不一致を減らすことは、OS
COUT信号に５０％のデューティ・サイクルを与える助け
となる。トランジスタ２１８，２２０の動作の詳細は、
米国特許第５，０８１，４２８号に開示されており、本
件に参考として含まれている。
は、当技術では周知のものである。簡単にいうと、第３
インバータ２０８ないし２１０の出力が第１インバータ
１９０ないし１９２の入力に帰還されて、回路全体を発
振させて、各インバータ・ステージが１８０度の移相を
設ける。トランジスタ２１８，２２０は、電源導体１０
２，４４の間に結合されて、トランジスタ２０８ないし
２１０のようなインバータとして動作し、ｐチャンネル
・トランジスタ１９０，２００，２０８とｎチャンネル
・トランジスタ１９２，２０２，２１０との間の不一致
を補償する。トランジスタの不一致を減らすことは、OS
COUT信号に５０％のデューティ・サイクルを与える助け
となる。トランジスタ２１８，２２０の動作の詳細は、
米国特許第５，０８１，４２８号に開示されており、本
件に参考として含まれている。
【００２３】ＶＣＯ２２においては、電流−ソース・ト
ランジスタ１５０および１５６ないし１６０が電流ミラ
ー・トランジスタ１６２ないし１６６を通じて反転トラ
ンジスタ１９０ないし１９２，２００ないし２０２およ
び２０８ないし２１０の切り替え速度を制御する。ルー
プ・ノード電圧が上がると、トランジスタ１５０および
１５６ないし１６２は、より多くの電流を導通する。ト
ランジスタ１５０，１６２を通る電流が、トランジスタ
１６４を通じて反射される。このため、反転トランジス
タ１９０ないし１９２は、ループ・ノード電圧の上昇に
伴ってより多くの電流を導通して、トランジスタ２００
ないし２０２のゲートの容量を充電および放電し、後者
をより高い周波数で切り替えるようにする。トランジス
タ１６５，１５８もトランジスタ２００ないし２０２
に、より多くの電流を導通して、トランジスタ２０８な
いし２１０のゲートの容量を充電および放電し、後者を
より高い周波数で切り替えるようにする。同様にトラン
ジスタ１６６，１６０は低くなり、トランジスタ２０８
ないし２１０により多くの電流を送り、トランジスタ１
９０ないし１９２がより高い周波数で切り替わるように
する。全体の効果は、ループ・ノード電圧の上昇に伴
い、ＶＣＯがより高い出力周波数OSCOUTを発生すること
である。ループ・ノード電圧が低いと、トランジスタ１
５０および１５６ないし１６６とそれぞれの反転トラン
ジスタ・ステージを流れる電流が小さくなるために、Ｖ
ＣＯ２２の出力周波数が低くなる。
ランジスタ１５０および１５６ないし１６０が電流ミラ
ー・トランジスタ１６２ないし１６６を通じて反転トラ
ンジスタ１９０ないし１９２，２００ないし２０２およ
び２０８ないし２１０の切り替え速度を制御する。ルー
プ・ノード電圧が上がると、トランジスタ１５０および
１５６ないし１６２は、より多くの電流を導通する。ト
ランジスタ１５０，１６２を通る電流が、トランジスタ
１６４を通じて反射される。このため、反転トランジス
タ１９０ないし１９２は、ループ・ノード電圧の上昇に
伴ってより多くの電流を導通して、トランジスタ２００
ないし２０２のゲートの容量を充電および放電し、後者
をより高い周波数で切り替えるようにする。トランジス
タ１６５，１５８もトランジスタ２００ないし２０２
に、より多くの電流を導通して、トランジスタ２０８な
いし２１０のゲートの容量を充電および放電し、後者を
より高い周波数で切り替えるようにする。同様にトラン
ジスタ１６６，１６０は低くなり、トランジスタ２０８
ないし２１０により多くの電流を送り、トランジスタ１
９０ないし１９２がより高い周波数で切り替わるように
する。全体の効果は、ループ・ノード電圧の上昇に伴
い、ＶＣＯがより高い出力周波数OSCOUTを発生すること
である。ループ・ノード電圧が低いと、トランジスタ１
５０および１５６ないし１６６とそれぞれの反転トラン
ジスタ・ステージを流れる電流が小さくなるために、Ｖ
ＣＯ２２の出力周波数が低くなる。
【００２４】ＶＣＯ２２の最大出力周波数を大きくする
方法の１つとして、１９０ないし１９２，２００ないし
２０２および２０８ないし２１０などの反転トランジス
タのゲート幅を広げ、さらに／あるいはそのゲート長を
短くして、それによりそれぞれのトランジスタが一定の
ゲート電圧に関してより多くの電流を導通するようにす
る方法がある。別の方法としては、１５０および１５６
ないし１６６などの電流−ソース・トランジスタのゲー
ト幅を広げ、さらに／あるいはそのゲート長を短くする
方法がある。ループ・ノード電圧によるトランジスタ１
５０，１６２の電流変化に対して迅速に応答するために
は、トランジスタ１６４ないし１６６のゲートの負荷を
最小限に抑えることが重要である。ゲートの形状を大き
くすることにより、前のインバータ・ステージに見られ
たようにゲート容量と拡散容量が増加するので、この方
法には上限がある。容量が加わると、発振の速度が遅く
なる傾向がある。ＣＭＯＳデバイスの実際的な上限は、
最悪の処理条件下で約１００ＭＨｚである。
方法の１つとして、１９０ないし１９２，２００ないし
２０２および２０８ないし２１０などの反転トランジス
タのゲート幅を広げ、さらに／あるいはそのゲート長を
短くして、それによりそれぞれのトランジスタが一定の
ゲート電圧に関してより多くの電流を導通するようにす
る方法がある。別の方法としては、１５０および１５６
ないし１６６などの電流−ソース・トランジスタのゲー
ト幅を広げ、さらに／あるいはそのゲート長を短くする
方法がある。ループ・ノード電圧によるトランジスタ１
５０，１６２の電流変化に対して迅速に応答するために
は、トランジスタ１６４ないし１６６のゲートの負荷を
最小限に抑えることが重要である。ゲートの形状を大き
くすることにより、前のインバータ・ステージに見られ
たようにゲート容量と拡散容量が増加するので、この方
法には上限がある。容量が加わると、発振の速度が遅く
なる傾向がある。ＣＭＯＳデバイスの実際的な上限は、
最悪の処理条件下で約１００ＭＨｚである。
【００２５】ＶＣＯ２２の主要な特徴は、追加の電流ミ
ラー回路を用いて、トランジスタ１６４ないし１６６の
ゲートの容量性負荷を減らし、反転トランジスタ１９０
ないし１９２，２００ないし２０２および２０８ないし
２１０を流れる電流を増やすことである。従って、電流
−ソース・トランジスタ１５２は、電流ミラー・トラン
ジスタ１７４ないし１８０を通じて反転トランジスタ１
９０ないし１９２，２００ないし２０２および２０８な
いし２１０の切り替え速度の制御を助ける。ループ・ノ
ード電圧が上がると、トランジスタ１５２，１７４は、
より多くの電流を導通し、この電流はトランジスタ１７
６ないし１８０を通じて反射される。同様に、電流−ソ
ース・トランジスタ１５４は、電流ミラー・トランジス
タ１８２ないし１８８を通じて反転トランジスタ１９０
ないし１９２，２００ないし２０２および２０８ないし
２１０の切り替え速度の制御を助ける。ループ・ノード
電圧が上がると、トランジスタ１５４，１８２はより多
くの電流を導通し、この電流はトランジスタ１８４ない
し１８８を通じて反射される。
ラー回路を用いて、トランジスタ１６４ないし１６６の
ゲートの容量性負荷を減らし、反転トランジスタ１９０
ないし１９２，２００ないし２０２および２０８ないし
２１０を流れる電流を増やすことである。従って、電流
−ソース・トランジスタ１５２は、電流ミラー・トラン
ジスタ１７４ないし１８０を通じて反転トランジスタ１
９０ないし１９２，２００ないし２０２および２０８な
いし２１０の切り替え速度の制御を助ける。ループ・ノ
ード電圧が上がると、トランジスタ１５２，１７４は、
より多くの電流を導通し、この電流はトランジスタ１７
６ないし１８０を通じて反射される。同様に、電流−ソ
ース・トランジスタ１５４は、電流ミラー・トランジス
タ１８２ないし１８８を通じて反転トランジスタ１９０
ないし１９２，２００ないし２０２および２０８ないし
２１０の切り替え速度の制御を助ける。ループ・ノード
電圧が上がると、トランジスタ１５４，１８２はより多
くの電流を導通し、この電流はトランジスタ１８４ない
し１８８を通じて反射される。
【００２６】トランジスタ１６４，１７６，１８４から
ノード１６８に流れる総合電流により、反転トランジス
タ１９０ないし１９２に３倍の電流を導通させて、トラ
ンジスタ１６４，１７６，１８４のゲートの容量を増加
させずにトランジスタ２００ないし２０２のゲートの容
量を充電および放電する。同様に、トランジスタ１６
５，１７８，１８６からノード１７０に流れる総合電流
により、反転トランジスタ２００ないし２０２に３倍の
電流を導通させて、トランジスタ１６５，１７８，１８
６のゲートの容量を増加させずにトランジスタ２０８な
いし２１０のゲートの容量を充電および放電する。最後
に、トランジスタ１６６，１８０，１８８からノード１
７２に流れる総合電流により、反転トランジスタ２０８
ないし２１０に３倍の電流を導通させて、トランジスタ
１６６，１８０，１８８のゲートの容量を増加させずに
トランジスタ１９０ないし１９２のゲートの容量を充電
および放電する。トランジスタ１５０ないし１５４およ
び１６２ないし１８８は、同じ形状に構築され、ある値
のループ・ノード電圧を与えらえると、それぞれが同様
の電流を導通するようになっている。トランジスタ１５
６ないし１６０は、トランジスタ１５０ないし１５４の
３倍の幅／長さの比に作成されて、ノード１６８，１７
０，１７２にそれぞれ流れる総合電流を下げる。
ノード１６８に流れる総合電流により、反転トランジス
タ１９０ないし１９２に３倍の電流を導通させて、トラ
ンジスタ１６４，１７６，１８４のゲートの容量を増加
させずにトランジスタ２００ないし２０２のゲートの容
量を充電および放電する。同様に、トランジスタ１６
５，１７８，１８６からノード１７０に流れる総合電流
により、反転トランジスタ２００ないし２０２に３倍の
電流を導通させて、トランジスタ１６５，１７８，１８
６のゲートの容量を増加させずにトランジスタ２０８な
いし２１０のゲートの容量を充電および放電する。最後
に、トランジスタ１６６，１８０，１８８からノード１
７２に流れる総合電流により、反転トランジスタ２０８
ないし２１０に３倍の電流を導通させて、トランジスタ
１６６，１８０，１８８のゲートの容量を増加させずに
トランジスタ１９０ないし１９２のゲートの容量を充電
および放電する。トランジスタ１５０ないし１５４およ
び１６２ないし１８８は、同じ形状に構築され、ある値
のループ・ノード電圧を与えらえると、それぞれが同様
の電流を導通するようになっている。トランジスタ１５
６ないし１６０は、トランジスタ１５０ないし１５４の
３倍の幅／長さの比に作成されて、ノード１６８，１７
０，１７２にそれぞれ流れる総合電流を下げる。
【００２７】各電流ミラー回路には、別々の電流−ソー
ス・トランジスタ１５０ないし１５４をもつ入力があ
る。たとえば、トランジスタ１７６，１８４は、トラン
ジスタ１６４のゲートには負荷を与えない。同様にトラ
ンジスタ１６４，１８４は、トランジスタ１７６のゲー
トには負荷を与えず、トランジスタ１６４，１７６はト
ランジスタ１８４のゲートには負荷を与えない。それで
もノード１６８に入る総合電流により、反転トランジス
タ１９０ないし１９２はノード１９６の論理状態をより
高速で切り替える。ループ・ノード電圧の変化に対する
応答を遅くする電流ミラー回路の入力に余分な負荷を与
えずに反転トランジスタを流れる電流を増加させること
により、ＶＣＯ２２の最大動作周波数を最悪の場合の処
理条件でも２００ＭＨｚまで上げるという所望の結果が
得られる。
ス・トランジスタ１５０ないし１５４をもつ入力があ
る。たとえば、トランジスタ１７６，１８４は、トラン
ジスタ１６４のゲートには負荷を与えない。同様にトラ
ンジスタ１６４，１８４は、トランジスタ１７６のゲー
トには負荷を与えず、トランジスタ１６４，１７６はト
ランジスタ１８４のゲートには負荷を与えない。それで
もノード１６８に入る総合電流により、反転トランジス
タ１９０ないし１９２はノード１９６の論理状態をより
高速で切り替える。ループ・ノード電圧の変化に対する
応答を遅くする電流ミラー回路の入力に余分な負荷を与
えずに反転トランジスタを流れる電流を増加させること
により、ＶＣＯ２２の最大動作周波数を最悪の場合の処
理条件でも２００ＭＨｚまで上げるという所望の結果が
得られる。
【００２８】追加の電流ミラー回路が、電流ミラー回路
の入力の容量性負荷を増加させずに反転トランジスタ・
ステージを流れる電流をさらに増加させるために加えら
れるということは周知である。各電流ミラー回路は、そ
れぞれノード１６８ないし１７２に接続された１５０お
よび１６２ないし１６６のようなトランジスタによっっ
て構成される。さらに拡張する場合には、各電流ミラー
回路からの対応する出力を備えたより多くのインバータ
・ステージを入れてもよい。たとえば、５個の反転トラ
ンジスタ・ステージは、それぞれの電流ミラー回路が、
各インバータ・ステージのｐチャンネル・トランジスタ
のソースにそれぞれが結合された５個の出力を有するこ
とを必要とする。別の選択肢としては、電流ミラー回路
の数を最小限の２、たとえばトランジスタ１５０および
１６２ないし１６６と、トランジスタ１５２および１７
４ないし１８０とに減らす方法がある。
の入力の容量性負荷を増加させずに反転トランジスタ・
ステージを流れる電流をさらに増加させるために加えら
れるということは周知である。各電流ミラー回路は、そ
れぞれノード１６８ないし１７２に接続された１５０お
よび１６２ないし１６６のようなトランジスタによっっ
て構成される。さらに拡張する場合には、各電流ミラー
回路からの対応する出力を備えたより多くのインバータ
・ステージを入れてもよい。たとえば、５個の反転トラ
ンジスタ・ステージは、それぞれの電流ミラー回路が、
各インバータ・ステージのｐチャンネル・トランジスタ
のソースにそれぞれが結合された５個の出力を有するこ
とを必要とする。別の選択肢としては、電流ミラー回路
の数を最小限の２、たとえばトランジスタ１５０および
１６２ないし１６６と、トランジスタ１５２および１７
４ないし１８０とに減らす方法がある。
【００２９】ＶＣＯ２２の別の特徴は、ノード１９６，
２０６と出力２４とのデジタル負荷である。周波数レン
ジ検出器３４は、ＶＣＯ２２の出力周波数を監視して、
制御信号DL0 ないしDL5 を負荷制御回路３６に送り、デ
ジタル負荷１９４，２０４，２１２を起動してＶＣＯ２
２を所望の動作周波数まで低速化する。ＶＤＤへの初期
化回路３２は、ループ・ノード電圧をＶDDに設定して、
負荷制御回路３６がＶＣＯ２２を２００ＭＨｚという所
望の動作周波数まで低速化するための負荷を増加するだ
けですむようにする。ＶＣＯ２２は、最悪の処理条件に
関して２００ＭＨｚで動作するように設計されているこ
とを思い出してほしい。このため、最悪の条件でも、追
加の負荷は最小限になるか、あるいは全然必要ない。し
かし、より良い条件下では、負荷制御回路３６は容量性
負荷を増大させることによりＶＣＯインバータ・ステー
ジの切り替え速度を小さくしなければならない。
２０６と出力２４とのデジタル負荷である。周波数レン
ジ検出器３４は、ＶＣＯ２２の出力周波数を監視して、
制御信号DL0 ないしDL5 を負荷制御回路３６に送り、デ
ジタル負荷１９４，２０４，２１２を起動してＶＣＯ２
２を所望の動作周波数まで低速化する。ＶＤＤへの初期
化回路３２は、ループ・ノード電圧をＶDDに設定して、
負荷制御回路３６がＶＣＯ２２を２００ＭＨｚという所
望の動作周波数まで低速化するための負荷を増加するだ
けですむようにする。ＶＣＯ２２は、最悪の処理条件に
関して２００ＭＨｚで動作するように設計されているこ
とを思い出してほしい。このため、最悪の条件でも、追
加の負荷は最小限になるか、あるいは全然必要ない。し
かし、より良い条件下では、負荷制御回路３６は容量性
負荷を増大させることによりＶＣＯインバータ・ステー
ジの切り替え速度を小さくしなければならない。
【００３０】たとえば、ＶＣＯ２２が、システム通電後
４００ＭＨｚで動作を始めたとする。周波数レンジ検出
器３４は、所望の周波数よりも高い周波数を検出して、
負荷制御回路３６に対して負荷を増加するように促す。
負荷制御回路３６は、DL0 負荷制御信号を論理１にし
て、図５の伝送ゲート２２４を動作可能にする。伝送ゲ
ート２２４は、ドレーンとソースとが結合されているｐ
チャンネルおよびｎチャンネル・トランジスタ（図示せ
ず）で構成される。インバータ２２６は、DL0 信号を補
償して、ｐチャンネル・トランジスタを動作可能にす
る。伝送ゲート２２４の第１導通端子はノード１９６に
結合される。コンデンサ２２８は、伝送ゲート２２４の
第２導通端子と電源導体４４との間に結合される。ノー
ド１９６の負荷は、伝送ゲート２２４を通じコンデンサ
２２８の値だけ大きくなる。コンデンサ２２８により追
加の遅延が課されるために、ＶＣＯ２２の出力周波数は
小さくなる。ＶＣＯ２２が所望の２００ＭＨｚ周波数よ
り上で依然として動作している場合は、負荷制御回路３
６はDL1 信号を論理１にして伝送ゲート２３０を動作可
能にする。インバータ２３２は伝送ゲート２３０のｐチ
ャンネル側を動作可能にする。伝送ゲート２３０の第１
導通端子は、ノード１９６に結合される。コンデンサ２
３４は、伝送ゲート２３０の第２導通端子と、電源導体
４４との間に結合される。ノード１９６の負荷は、伝送
ゲート２３０を通じてコンデンサ２３４により増加す
る。コンデンサ２２８，２３４の値が、周波数減少のス
テップを決定する。
４００ＭＨｚで動作を始めたとする。周波数レンジ検出
器３４は、所望の周波数よりも高い周波数を検出して、
負荷制御回路３６に対して負荷を増加するように促す。
負荷制御回路３６は、DL0 負荷制御信号を論理１にし
て、図５の伝送ゲート２２４を動作可能にする。伝送ゲ
ート２２４は、ドレーンとソースとが結合されているｐ
チャンネルおよびｎチャンネル・トランジスタ（図示せ
ず）で構成される。インバータ２２６は、DL0 信号を補
償して、ｐチャンネル・トランジスタを動作可能にす
る。伝送ゲート２２４の第１導通端子はノード１９６に
結合される。コンデンサ２２８は、伝送ゲート２２４の
第２導通端子と電源導体４４との間に結合される。ノー
ド１９６の負荷は、伝送ゲート２２４を通じコンデンサ
２２８の値だけ大きくなる。コンデンサ２２８により追
加の遅延が課されるために、ＶＣＯ２２の出力周波数は
小さくなる。ＶＣＯ２２が所望の２００ＭＨｚ周波数よ
り上で依然として動作している場合は、負荷制御回路３
６はDL1 信号を論理１にして伝送ゲート２３０を動作可
能にする。インバータ２３２は伝送ゲート２３０のｐチ
ャンネル側を動作可能にする。伝送ゲート２３０の第１
導通端子は、ノード１９６に結合される。コンデンサ２
３４は、伝送ゲート２３０の第２導通端子と、電源導体
４４との間に結合される。ノード１９６の負荷は、伝送
ゲート２３０を通じてコンデンサ２３４により増加す
る。コンデンサ２２８，２３４の値が、周波数減少のス
テップを決定する。
【００３１】デジタル負荷２０４，２１２は、図５のデ
ジタル負荷１９４に関して説明されたのと同様の構造を
もつ。負荷のプロセスは、負荷制御回路３６により継続
され、ＶＣＯ２２が所望の２００ＭＨｚの動作周波数に
減るまで、DL2,DL3,DL4,DL5号を順に起動する。実際に
は、より多くの容量性負荷、たとえば１個のノードにつ
き９個のコンデンサをノード１９６，２０６およびＶＣ
Ｏ２２の出力２４に接続することもできる。負荷制御回
路３６は、各容量性負荷に対して１個の負荷制御信号を
供給しなければならない；すなわち３個のノードのそれ
ぞれに接続された９個のコンデンサのためには２７の信
号を供給しなければならない。それぞれ値が０．１ピコ
ファラドの２７個のコンデンサがあると、ＶＣＯ２２の
全体の調整範囲は２００ないし８６０ＭＨｚで、６００
ＭＨｚ以上で動作する場合の５０ＭＨｚから、２００Ｍ
Ｈｚにより近いところで動作する場合の８．０ＭＨｚの
ステップまで、非線形の段階で行われる。最悪の処理条
件と高温環境の場合と、最良の処理条件と低温環境の場
合との間の周波数の広がりによっては、負荷コンデンサ
を追加したり、さらに／あるいは周波数ステップを増や
してもよい。実際には、周波数レンジ検出器３４は、２
００ＭＨｚより多少高い周波数、たとえば２３０ＭＨｚ
を検出するように設計しなければならないが、これはＩ
Ｃの温度が通常の動作が始まると高くなるためである。
さらに周波数をより高くすることにより、少なくとも１
個の容量性負荷が起動されてＶＣＯ２２を低速化する。
ジタル負荷１９４に関して説明されたのと同様の構造を
もつ。負荷のプロセスは、負荷制御回路３６により継続
され、ＶＣＯ２２が所望の２００ＭＨｚの動作周波数に
減るまで、DL2,DL3,DL4,DL5号を順に起動する。実際に
は、より多くの容量性負荷、たとえば１個のノードにつ
き９個のコンデンサをノード１９６，２０６およびＶＣ
Ｏ２２の出力２４に接続することもできる。負荷制御回
路３６は、各容量性負荷に対して１個の負荷制御信号を
供給しなければならない；すなわち３個のノードのそれ
ぞれに接続された９個のコンデンサのためには２７の信
号を供給しなければならない。それぞれ値が０．１ピコ
ファラドの２７個のコンデンサがあると、ＶＣＯ２２の
全体の調整範囲は２００ないし８６０ＭＨｚで、６００
ＭＨｚ以上で動作する場合の５０ＭＨｚから、２００Ｍ
Ｈｚにより近いところで動作する場合の８．０ＭＨｚの
ステップまで、非線形の段階で行われる。最悪の処理条
件と高温環境の場合と、最良の処理条件と低温環境の場
合との間の周波数の広がりによっては、負荷コンデンサ
を追加したり、さらに／あるいは周波数ステップを増や
してもよい。実際には、周波数レンジ検出器３４は、２
００ＭＨｚより多少高い周波数、たとえば２３０ＭＨｚ
を検出するように設計しなければならないが、これはＩ
Ｃの温度が通常の動作が始まると高くなるためである。
さらに周波数をより高くすることにより、少なくとも１
個の容量性負荷が起動されてＶＣＯ２２を低速化する。
【００３２】ＶＣＯ２２の出力周波数を監視するため
に、OSCOUT信号はＮ分周回路３０を通じて１／２に分割
され、OSCOUT/2として対向位相クロック発生器２４０に
印加され図６に示されるようにPX2 およびPY2 クロック
信号を設ける。対向位相クロック発生器２４０は、図３
に説明されたものと同じ構造である。入力信号ＶREF が
対向位相クロック発生器２４２に印加され、X_CLK2およ
びY_CLK2クロック信号を設ける。対向位相クロック発生
器２４２は図７にさらに説明されるが、ここでは入力信
号ＶREF はインバータ２４４により反転され、ＡＮＤゲ
ート２４８の第１入力で印加され、ゲート２４８はその
出力でY_CLK2クロック信号を設ける。入力信号ＶREF も
ＡＮＤゲート２５０の第１入力に印加され、ゲート２５
０はその出力でX_CLK2クロック信号を設ける。X_CLK2ク
ロック信号はインバータ２５２により補償されて、ＡＮ
Ｄゲート２４８の第２入力に印加される。Y_CLK クロッ
ク信号はインバータ２５４により補償されて、ＡＮＤゲ
ート２５０の第２入力に印加される。
に、OSCOUT信号はＮ分周回路３０を通じて１／２に分割
され、OSCOUT/2として対向位相クロック発生器２４０に
印加され図６に示されるようにPX2 およびPY2 クロック
信号を設ける。対向位相クロック発生器２４０は、図３
に説明されたものと同じ構造である。入力信号ＶREF が
対向位相クロック発生器２４２に印加され、X_CLK2およ
びY_CLK2クロック信号を設ける。対向位相クロック発生
器２４２は図７にさらに説明されるが、ここでは入力信
号ＶREF はインバータ２４４により反転され、ＡＮＤゲ
ート２４８の第１入力で印加され、ゲート２４８はその
出力でY_CLK2クロック信号を設ける。入力信号ＶREF も
ＡＮＤゲート２５０の第１入力に印加され、ゲート２５
０はその出力でX_CLK2クロック信号を設ける。X_CLK2ク
ロック信号はインバータ２５２により補償されて、ＡＮ
Ｄゲート２４８の第２入力に印加される。Y_CLK クロッ
ク信号はインバータ２５４により補償されて、ＡＮＤゲ
ート２５０の第２入力に印加される。
【００３３】入力信号ＶREF が論理０のとき、ＡＮＤゲ
ート２５０の出力のX_CLK2クロック信号は論理０にな
る。ＡＮＤゲート２４８は、インバータ２４４，２５２
の出力から論理１を受け取り、論理１のY_CLK2クロック
信号を設ける。入力信号ＶREFが論理１になると、Y_CLK
2クロック信号はインバータ２４４のために論理０にな
る。ＡＮＤゲート２５０は、入力信号Ｖ REFとインバー
タ２５４の出力とから論理１を受け取り、論理１のX_CL
K2クロック信号を設ける。これでX_CLK2およびY_CLK2ク
ロック信号は、入力信号ＶREF の周波数において動作す
る対向位相となる。
ート２５０の出力のX_CLK2クロック信号は論理０にな
る。ＡＮＤゲート２４８は、インバータ２４４，２５２
の出力から論理１を受け取り、論理１のY_CLK2クロック
信号を設ける。入力信号ＶREFが論理１になると、Y_CLK
2クロック信号はインバータ２４４のために論理０にな
る。ＡＮＤゲート２５０は、入力信号Ｖ REFとインバー
タ２５４の出力とから論理１を受け取り、論理１のX_CL
K2クロック信号を設ける。これでX_CLK2およびY_CLK2ク
ロック信号は、入力信号ＶREF の周波数において動作す
る対向位相となる。
【００３４】図６では、X_CLK2およびY_CLK2クロック信
号は２．０ＭＨｚで５００ナノ秒（ｎｓ）の期間で動作
し、PX2 およびPY2 クロック信号は１００ＭＨｚで１０
ｎｓの期間で動作する。ダウン検出回路２６０は、PX2
およびPY2 クロック信号に応答して動作し、Y_CLK2クロ
ック信号が０になる移行を検出すると１０ｎｓの論理１
のDOWN_PULSE（ダウン・パルス）を生成する。ダウン検
出回路２６０の詳細は図８に示される。Y_CLK2クロック
信号が図９の時間ｔO において論理１のとき、インバー
タ２６２の出力は論理０で、ＡＮＤゲート２６４の出力
のDOWN_PULSE信号は論理０である。図８を参照された
い。論理１のY_CLK2クロック信号は、PX2クロック信号
が論理１のときトランジスタ２６６を通過する。インバ
ータ２６８はY_CLK2クロック信号を補償し、トランジス
タ２７０はPY2 クロック信号が論理１になると補償され
たY_CLK2クロック信号を送る。Y_CLK2クロック信号はイ
ンバータ２７２の出力で論理１に戻り、PX2 クロック信
号のその後の高論理状態の間にトランジスタ２７４を通
過する。インバータ２７６，２７８によるさらに２回の
反転の後で、論理１のY_CLK2クロック信号は、ＡＮＤゲ
ート２６４の第１入力に到達する。DOWN_PULSE信号は、
第２入力が論理０であるために論理０のままとなる。
号は２．０ＭＨｚで５００ナノ秒（ｎｓ）の期間で動作
し、PX2 およびPY2 クロック信号は１００ＭＨｚで１０
ｎｓの期間で動作する。ダウン検出回路２６０は、PX2
およびPY2 クロック信号に応答して動作し、Y_CLK2クロ
ック信号が０になる移行を検出すると１０ｎｓの論理１
のDOWN_PULSE（ダウン・パルス）を生成する。ダウン検
出回路２６０の詳細は図８に示される。Y_CLK2クロック
信号が図９の時間ｔO において論理１のとき、インバー
タ２６２の出力は論理０で、ＡＮＤゲート２６４の出力
のDOWN_PULSE信号は論理０である。図８を参照された
い。論理１のY_CLK2クロック信号は、PX2クロック信号
が論理１のときトランジスタ２６６を通過する。インバ
ータ２６８はY_CLK2クロック信号を補償し、トランジス
タ２７０はPY2 クロック信号が論理１になると補償され
たY_CLK2クロック信号を送る。Y_CLK2クロック信号はイ
ンバータ２７２の出力で論理１に戻り、PX2 クロック信
号のその後の高論理状態の間にトランジスタ２７４を通
過する。インバータ２７６，２７８によるさらに２回の
反転の後で、論理１のY_CLK2クロック信号は、ＡＮＤゲ
ート２６４の第１入力に到達する。DOWN_PULSE信号は、
第２入力が論理０であるために論理０のままとなる。
【００３５】図９の時間ｔ1 においてY_CLK2クロック信
号が論理０に移行すると、インバータ２６２の出力は論
理１となりＡＮＤゲート２６４の出力のDOWN_PULSE信号
は、インバータ２７８の出力が時間ｔ1 で依然として論
理１であるために論理１に切り替わる。図９を参照のこ
と。PX2 クロック信号が１回完全に終了するまで（論理
１から論理０へ、そして論理１へと）、論理０のY_CLK2
はトランジスタ２６６，２７０，２７４とインバータ２
６８，２７２，２７６，２７８を通過し、ＡＮＤゲート
２６４の第１入力に到達する。DOWN_PULSE信号は時間ｔ
2 で論理０に戻る。Y_CLK2クロック信号は論理１に戻っ
て、次の論理１のDOWN_PULSE信号が起こらないうちに、
インバータ２７８の出力を論理１にあらかじめ設定しな
ければならない。このためDOWN_PULSE信号は、Y_CLK2ク
ロック信号が０に移行するたびに、ほぼ１期間分のPX2
クロック信号の間論理１になる。
号が論理０に移行すると、インバータ２６２の出力は論
理１となりＡＮＤゲート２６４の出力のDOWN_PULSE信号
は、インバータ２７８の出力が時間ｔ1 で依然として論
理１であるために論理１に切り替わる。図９を参照のこ
と。PX2 クロック信号が１回完全に終了するまで（論理
１から論理０へ、そして論理１へと）、論理０のY_CLK2
はトランジスタ２６６，２７０，２７４とインバータ２
６８，２７２，２７６，２７８を通過し、ＡＮＤゲート
２６４の第１入力に到達する。DOWN_PULSE信号は時間ｔ
2 で論理０に戻る。Y_CLK2クロック信号は論理１に戻っ
て、次の論理１のDOWN_PULSE信号が起こらないうちに、
インバータ２７８の出力を論理１にあらかじめ設定しな
ければならない。このためDOWN_PULSE信号は、Y_CLK2ク
ロック信号が０に移行するたびに、ほぼ１期間分のPX2
クロック信号の間論理１になる。
【００３６】X_CLK2信号は、図６に示されるようにＡＮ
Ｄゲート２８０の第１入力に印加される。DOWN_PULSE信
号はインバータ２８２により反転され、ＡＮＤゲート２
８０の第２入力に印加される。シフト・レジスタ２８４
は、ＡＮＤゲート２８０の出力からデータを受け取り、
PX2 およびPY2 クロック信号に応答して、２５ビット位
置のシリアル・ストリングに沿ってデータをずらす。Ａ
ＮＤゲート２８０の出力が論理０のとき、ＡＮＤゲート
２８５はPX2 クロック信号をシフト・レジスタ２８４に
送り、ＡＮＤゲート２８６はPY2 クロック信号をシフト
・レジスタ２８４に送る。シフト・レジスタ２８４の最
終ビット位置はインバータ２８８，２９０を通じて緩衝
され、HIGH_FREQ1信号となる。たとえば図９の時間ｔ1
において、論理１のDOWN_PULSEがシフト・レジスタ２８
４の２５ビットを論理０にする。図９の時間ｔ2 の後
で、X_CLK2クロック信号は論理１となり、インバータ２
８２の出力は論理１となって、シフト・レジスタ２８４
のデータ入力は論理１を受け取ることができる。PX2 お
よびPY2 クロック信号は、X_CLK2クロック信号の高論理
状態の間にシフト・レジスタ２８４に沿って論理１をず
らし始める。OSCOUT/2信号は、ＶＣＯ２２の出力周波数
の１／２であり、X_CLK2およびY_CLK2クロック信号の期
間は５００ｎｓであることを思い出してほしい。X_CLK2
クロック信号の高論理状態は２５０ｎｓである。OSCOUT
/2周波数が２００ＭＨｚより高いと、PX2 およびPY2 ク
ロック期間は１０ｎｓより短く、論理１は、X_CLK2クロ
ック信号が論理０に戻らないうちに２５番目のビット位
置に到達する。HIGH_FREQ1信号は論理１になる。X_CLK2
クロック信号が論理０に切り替わると、ＡＮＤゲート２
８０の出力は論理０になり、その他のクロックがＡＮＤ
ゲート２８５，２８６を介してシフト・レジスタ２８４
に到達できないようにする。シフト・レジスタ２８４の
２５番目のビット位置の最終値は、X_CLK2クロック信号
の低論理状態の間はHIGH_FREQ1信号のままになる。ある
いは、OSCOUT/2信号が所望通り１００ＭＨｚで動作して
いる場合は、PX2 およびPY2 クロック期間は１０ｎｓ
で、シフト・レジスタ２８４の２５番目のビット位置
は、X_CLK2クロック信号が論理０に戻ると依然として論
理０である。HIGH_FREQ1信号も図２のインバータ１１６
に入り、図２のトランジスタ６４を導通状態に保持し
て、周波数レンジ検出器３４と負荷制御回路３６とがＶ
ＣＯ２２の負荷を調整して所望の動作周波数を得ようと
する間はループ・ノード１８にＶDDを維持する。ＶＣＯ
２２が２００ＭＨｚで動作すると、HIGH_FREQ1信号は論
理０になりトランジスタ６４をオフにする。
Ｄゲート２８０の第１入力に印加される。DOWN_PULSE信
号はインバータ２８２により反転され、ＡＮＤゲート２
８０の第２入力に印加される。シフト・レジスタ２８４
は、ＡＮＤゲート２８０の出力からデータを受け取り、
PX2 およびPY2 クロック信号に応答して、２５ビット位
置のシリアル・ストリングに沿ってデータをずらす。Ａ
ＮＤゲート２８０の出力が論理０のとき、ＡＮＤゲート
２８５はPX2 クロック信号をシフト・レジスタ２８４に
送り、ＡＮＤゲート２８６はPY2 クロック信号をシフト
・レジスタ２８４に送る。シフト・レジスタ２８４の最
終ビット位置はインバータ２８８，２９０を通じて緩衝
され、HIGH_FREQ1信号となる。たとえば図９の時間ｔ1
において、論理１のDOWN_PULSEがシフト・レジスタ２８
４の２５ビットを論理０にする。図９の時間ｔ2 の後
で、X_CLK2クロック信号は論理１となり、インバータ２
８２の出力は論理１となって、シフト・レジスタ２８４
のデータ入力は論理１を受け取ることができる。PX2 お
よびPY2 クロック信号は、X_CLK2クロック信号の高論理
状態の間にシフト・レジスタ２８４に沿って論理１をず
らし始める。OSCOUT/2信号は、ＶＣＯ２２の出力周波数
の１／２であり、X_CLK2およびY_CLK2クロック信号の期
間は５００ｎｓであることを思い出してほしい。X_CLK2
クロック信号の高論理状態は２５０ｎｓである。OSCOUT
/2周波数が２００ＭＨｚより高いと、PX2 およびPY2 ク
ロック期間は１０ｎｓより短く、論理１は、X_CLK2クロ
ック信号が論理０に戻らないうちに２５番目のビット位
置に到達する。HIGH_FREQ1信号は論理１になる。X_CLK2
クロック信号が論理０に切り替わると、ＡＮＤゲート２
８０の出力は論理０になり、その他のクロックがＡＮＤ
ゲート２８５，２８６を介してシフト・レジスタ２８４
に到達できないようにする。シフト・レジスタ２８４の
２５番目のビット位置の最終値は、X_CLK2クロック信号
の低論理状態の間はHIGH_FREQ1信号のままになる。ある
いは、OSCOUT/2信号が所望通り１００ＭＨｚで動作して
いる場合は、PX2 およびPY2 クロック期間は１０ｎｓ
で、シフト・レジスタ２８４の２５番目のビット位置
は、X_CLK2クロック信号が論理０に戻ると依然として論
理０である。HIGH_FREQ1信号も図２のインバータ１１６
に入り、図２のトランジスタ６４を導通状態に保持し
て、周波数レンジ検出器３４と負荷制御回路３６とがＶ
ＣＯ２２の負荷を調整して所望の動作周波数を得ようと
する間はループ・ノード１８にＶDDを維持する。ＶＣＯ
２２が２００ＭＨｚで動作すると、HIGH_FREQ1信号は論
理０になりトランジスタ６４をオフにする。
【００３７】実際には、ＶＣＯ２２が２００ＭＨｚ未満
に下がらないようにするためには、シフト・レジスタ２
８４は２９ビットの広さとしてもよい。より長いシフト
・レジスタ２８４とすることによって、論理１を最終ビ
ット位置にずらさずに、X_CLK2クロック信号が論理１の
間に、より高い周波数のOSCOUT/2信号を得ることができ
る。その結果として、負荷はより小さくなり、それに応
じてＶＣＯ２２に関してより高い出力周波数が得られ
る。
に下がらないようにするためには、シフト・レジスタ２
８４は２９ビットの広さとしてもよい。より長いシフト
・レジスタ２８４とすることによって、論理１を最終ビ
ット位置にずらさずに、X_CLK2クロック信号が論理１の
間に、より高い周波数のOSCOUT/2信号を得ることができ
る。その結果として、負荷はより小さくなり、それに応
じてＶＣＯ２２に関してより高い出力周波数が得られ
る。
【００３８】ＶＣＯ２２が所望の周波数で動作している
か否かの決定は、実際にはSAMPLE（サンプル）パルスの
発生時のHIGH_FREQ2信号の状態で行われる。Y_CLK2クロ
ック信号は、トランジスタ２９４，２９６，２９８，３
００とインバータ３０２，３０４，３０６，３０８，３
１０とによって構成される遅延回路を通じて遅延され
る。トランジスタ２９４，２９８のゲートはPX2 クロッ
ク信号を受信し、トランジスタ２９６，３００のゲート
はPY2 クロック信号を受信する。ダウン検出回路３１２
は、図８に説明された回路と同様の構造を持ち、Y_CLK2
クロック信号の正の立ち上がり部の所定の遅延の後で１
０ｎｓの論理１パルスを生成する。
か否かの決定は、実際にはSAMPLE（サンプル）パルスの
発生時のHIGH_FREQ2信号の状態で行われる。Y_CLK2クロ
ック信号は、トランジスタ２９４，２９６，２９８，３
００とインバータ３０２，３０４，３０６，３０８，３
１０とによって構成される遅延回路を通じて遅延され
る。トランジスタ２９４，２９８のゲートはPX2 クロッ
ク信号を受信し、トランジスタ２９６，３００のゲート
はPY2 クロック信号を受信する。ダウン検出回路３１２
は、図８に説明された回路と同様の構造を持ち、Y_CLK2
クロック信号の正の立ち上がり部の所定の遅延の後で１
０ｎｓの論理１パルスを生成する。
【００３９】Y_CLK2クロック信号はインバータ３０２に
より反転されて、PX2 クロック信号の高論理状態の間に
トランジスタ２９４を通過する。Y_CLK2クロック信号は
インバータ３０４によりもう一度反転されて、PY2 クロ
ック信号の高論理状態の間にトランジスタ２９６を通過
する。PX2 およびPY2 クロック信号の次の高論理状態の
間にそれぞれ、インバータ３０６，３０８とトランジス
タ２９８，３００とを通じて、二重反転が繰り返され
る。インバータ３１０は、Y_CLK2クロック信号の奇数回
の反転を行い、それによりダウン検出回路３１２はY_CL
K2クロック信号の正の立ち上がり部よりPX2 およびPY2
の２クロック期間後に、論理１のパルスを生成する。ダ
ウン検出回路３１２は、図９の時間ｔ3 において論理１
のSAMPLEパルスを発生させ、トランジスタ３１６を動作
可能にして、HIGH_FREQ1信号をHIGH_FREQ2信号と同様に
インバータ３１８，３２０に通過させる。図９を参照の
こと。HIGH_FREQ2信号がSAMPLEパルスの後で論理１であ
る場合は、負荷制御回路３６は次のデジタル負荷信号を
発生して、ＶＣＯ２２の負荷を増分する。HIGH_FREQ2信
号がSAMPLEパルスの後で論理０の場合は、ＶＣＯ２２は
所望の周波数で動作している。
より反転されて、PX2 クロック信号の高論理状態の間に
トランジスタ２９４を通過する。Y_CLK2クロック信号は
インバータ３０４によりもう一度反転されて、PY2 クロ
ック信号の高論理状態の間にトランジスタ２９６を通過
する。PX2 およびPY2 クロック信号の次の高論理状態の
間にそれぞれ、インバータ３０６，３０８とトランジス
タ２９８，３００とを通じて、二重反転が繰り返され
る。インバータ３１０は、Y_CLK2クロック信号の奇数回
の反転を行い、それによりダウン検出回路３１２はY_CL
K2クロック信号の正の立ち上がり部よりPX2 およびPY2
の２クロック期間後に、論理１のパルスを生成する。ダ
ウン検出回路３１２は、図９の時間ｔ3 において論理１
のSAMPLEパルスを発生させ、トランジスタ３１６を動作
可能にして、HIGH_FREQ1信号をHIGH_FREQ2信号と同様に
インバータ３１８，３２０に通過させる。図９を参照の
こと。HIGH_FREQ2信号がSAMPLEパルスの後で論理１であ
る場合は、負荷制御回路３６は次のデジタル負荷信号を
発生して、ＶＣＯ２２の負荷を増分する。HIGH_FREQ2信
号がSAMPLEパルスの後で論理０の場合は、ＶＣＯ２２は
所望の周波数で動作している。
【００４０】図１０には、X_CLK2およびY_CLK2クロック
信号と、HIGH_FREQ2信号と、VDD_DETECT信号と、RESET
信号とを受信するロード・セル３２２をもつ負荷制御回
路３６が示される。ロード・セル３２４は、X_CLK2およ
びY_CLK2クロック信号と、HIGH_FREQ2信号と、RESET 信
号と、ロード・セル３２２からのDL0 制御信号とを受信
する。ロード・セル３２２には、電源導体１０２から論
理１を受け取るために結合された入力が含まれる。ロー
ド・セル３２２の第１出力は、ロード・セル３２４の入
力に結合され、ロード・セル３２２の第２出力はデジタ
ル負荷制御信号DL0 を設ける。ロード・セル３２４の第
１出力は次のロード・セルの入力に結合され、ロード・
セル３２４の第２出力はデジタル負荷制御信号DL1 を設
ける。負荷制御回路３６には、デジタル負荷制御信号DL
2,DL3,DL4,DL5 を生成するための他の４個のロード・セ
ル（図示せず）が含まれる。ロード・セルはそれぞれ、
同様の構造をもつが、ロード・セル３２２の入力が固定
された論理１を受け取る点が例外である。さらにロード
・セル３２４と残りのロード・セルとは、VDD_DETECT信
号の代わりに前の負荷制御信号を受け取る。
信号と、HIGH_FREQ2信号と、VDD_DETECT信号と、RESET
信号とを受信するロード・セル３２２をもつ負荷制御回
路３６が示される。ロード・セル３２４は、X_CLK2およ
びY_CLK2クロック信号と、HIGH_FREQ2信号と、RESET 信
号と、ロード・セル３２２からのDL0 制御信号とを受信
する。ロード・セル３２２には、電源導体１０２から論
理１を受け取るために結合された入力が含まれる。ロー
ド・セル３２２の第１出力は、ロード・セル３２４の入
力に結合され、ロード・セル３２２の第２出力はデジタ
ル負荷制御信号DL0 を設ける。ロード・セル３２４の第
１出力は次のロード・セルの入力に結合され、ロード・
セル３２４の第２出力はデジタル負荷制御信号DL1 を設
ける。負荷制御回路３６には、デジタル負荷制御信号DL
2,DL3,DL4,DL5 を生成するための他の４個のロード・セ
ル（図示せず）が含まれる。ロード・セルはそれぞれ、
同様の構造をもつが、ロード・セル３２２の入力が固定
された論理１を受け取る点が例外である。さらにロード
・セル３２４と残りのロード・セルとは、VDD_DETECT信
号の代わりに前の負荷制御信号を受け取る。
【００４１】図１１に図示されるロード・セル３２２の
動作を考えてみる。論理１のRESET号がトランジスタ３
２６をオンにして、ノード３２８を電源導体４４から論
理０にする。論理０はX_CLK2クロック信号の次の高論理
状態でインバータ３３０，３３２とトランジスタ３３４
とを通過する。ロード・セル３２２の第１出力は、イン
バータ３３６，３３８に従い論理０となり、DL0 信号が
論理０になる。論理０のRESET 信号がＶＤＤへの初期化
回路３２を通じて初期化のプロセス開始したことを思い
出してほしい。VDD_DETECT信号はループ・ノード１８が
ＶDDに到達するまで、論理０のままになる。ＡＮＤゲー
ト３４０の出力は論理０で、トランジスタ３４２は導通
しない。このため、システム・リセットにより、デジタ
ル負荷制御信号DL0 ないしDL5 は論理０に設定される。
動作を考えてみる。論理１のRESET号がトランジスタ３
２６をオンにして、ノード３２８を電源導体４４から論
理０にする。論理０はX_CLK2クロック信号の次の高論理
状態でインバータ３３０，３３２とトランジスタ３３４
とを通過する。ロード・セル３２２の第１出力は、イン
バータ３３６，３３８に従い論理０となり、DL0 信号が
論理０になる。論理０のRESET 信号がＶＤＤへの初期化
回路３２を通じて初期化のプロセス開始したことを思い
出してほしい。VDD_DETECT信号はループ・ノード１８が
ＶDDに到達するまで、論理０のままになる。ＡＮＤゲー
ト３４０の出力は論理０で、トランジスタ３４２は導通
しない。このため、システム・リセットにより、デジタ
ル負荷制御信号DL0 ないしDL5 は論理０に設定される。
【００４２】システム・リセット後、RESET 信号は論理
０になり、トランジスタ３２６をオフにして、ノード３
２８を解放する。VDD_DETECT信号は、ループ・ノード１
８の初期化後に論理１に切り替わる。その後のX_CLK2お
よびY_CLK2クロック信号のサイクルの間に、周波数レン
ジ検出器３４はＶＣＯ２２の出力周波数をチェックし
て、それが２００ＭＨｚを越える場合には、論理１のHI
GH_FREQ2信号を発生する。VDD_DETECT信号と、HIGH_FRE
Q2信号と、Y_CLK2クロック信号とがすべて論理１の場
合、ＡＮＤゲート３４０は論理１になり、トランジスタ
３４２をオンにして、電源導体１０２からノード３２８
に論理１を送る。インバータ３３０の出力は、論理０に
切り替わり、インバータ３３２の出力は論理１になる。
トランジスタ３４４はインバータ３３２の出力で、論理
１をインバータ３３０の入力にラッチして、インバータ
３３０の出力において論理０を維持する。DLO 信号は、
インバータ３４６に従い論理１になる。X_CLK2クロック
信号の次の高論理状態の間に、トランジスタ３３４はオ
ンになり、論理１をインバータ３３６，３３８を通じて
ロード・セル３２４の入力に送る。論理１のDL0 信号は
図５の伝送ゲート２２４を動作可能にして、前記の説明
により図４のノード１９６の負荷を増大する。
０になり、トランジスタ３２６をオフにして、ノード３
２８を解放する。VDD_DETECT信号は、ループ・ノード１
８の初期化後に論理１に切り替わる。その後のX_CLK2お
よびY_CLK2クロック信号のサイクルの間に、周波数レン
ジ検出器３４はＶＣＯ２２の出力周波数をチェックし
て、それが２００ＭＨｚを越える場合には、論理１のHI
GH_FREQ2信号を発生する。VDD_DETECT信号と、HIGH_FRE
Q2信号と、Y_CLK2クロック信号とがすべて論理１の場
合、ＡＮＤゲート３４０は論理１になり、トランジスタ
３４２をオンにして、電源導体１０２からノード３２８
に論理１を送る。インバータ３３０の出力は、論理０に
切り替わり、インバータ３３２の出力は論理１になる。
トランジスタ３４４はインバータ３３２の出力で、論理
１をインバータ３３０の入力にラッチして、インバータ
３３０の出力において論理０を維持する。DLO 信号は、
インバータ３４６に従い論理１になる。X_CLK2クロック
信号の次の高論理状態の間に、トランジスタ３３４はオ
ンになり、論理１をインバータ３３６，３３８を通じて
ロード・セル３２４の入力に送る。論理１のDL0 信号は
図５の伝送ゲート２２４を動作可能にして、前記の説明
により図４のノード１９６の負荷を増大する。
【００４３】X_CLK2およびY_CLK2クロック信号の次のサ
イクルの間に、周波数レンジ検出器３４が、ＶＣＯ２２
の出力周波数が高すぎると再び判断すると、論理１のSA
MPLEパルスの後にもう１つ論理１のHIGH_FREQ2信号を発
する。ロード・セル３２２からのDL0 信号は、ロード・
セル３２４のＡＮＤゲート３４０に論理１を送り、ロー
ド・セル３２４のトランジスタ３４２を動作可能にす
る。もう１つの論理１のY_CLK2クロック信号と論理１の
HIGH_FREQ2信号とは、論理１をロード・セル３２２のイ
ンバータ３３８の出力でロード・セル３２４の３４２な
どのトランジスタを通して図１１に説明されるように内
部でラッチする。DL1 信号は論理１になり、図５の伝送
ゲート２３０を起動して、さらにノード１９６に負荷を
与える。ＶＣＯ２２の出力周波数は、それに従って低速
化する。ロード・セル３２４による論理１処理は、X_CL
K2クロック信号の次の高論理状態の後でロード・セル３
２４の３３８などのインバータの出力でラッチされ、必
要に応じて次のロード・セルに送る準備をする。
イクルの間に、周波数レンジ検出器３４が、ＶＣＯ２２
の出力周波数が高すぎると再び判断すると、論理１のSA
MPLEパルスの後にもう１つ論理１のHIGH_FREQ2信号を発
する。ロード・セル３２２からのDL0 信号は、ロード・
セル３２４のＡＮＤゲート３４０に論理１を送り、ロー
ド・セル３２４のトランジスタ３４２を動作可能にす
る。もう１つの論理１のY_CLK2クロック信号と論理１の
HIGH_FREQ2信号とは、論理１をロード・セル３２２のイ
ンバータ３３８の出力でロード・セル３２４の３４２な
どのトランジスタを通して図１１に説明されるように内
部でラッチする。DL1 信号は論理１になり、図５の伝送
ゲート２３０を起動して、さらにノード１９６に負荷を
与える。ＶＣＯ２２の出力周波数は、それに従って低速
化する。ロード・セル３２４による論理１処理は、X_CL
K2クロック信号の次の高論理状態の後でロード・セル３
２４の３３８などのインバータの出力でラッチされ、必
要に応じて次のロード・セルに送る準備をする。
【００４４】このプロセスは、X_CLK2およびY_CLK2クロ
ック信号の各サイクルの間継続され、デジタル負荷制御
信号DL2,DL3,DL4,DL5 を順に動作可能にして、これはＶ
ＣＯ２２が所望の動作周波数まで低速化されるまで続
く。PX2 およびPY2 クロック信号は適当な期間まで延長
され、シフト・レジスタ２８４がX_CLK2クロック信号の
高論理状態の間に論理１をその２５番目ビットの位置ま
でずらさないようにする。HIGH_FREQ1信号は、論理０の
ままになり、HIGH_FREQ2信号は論理１のSAMPLEパルスで
論理０になる。次のロード・セル内の３４０などのＡＮ
Ｄゲートの出力は、論理０になり、３４２などのトラン
ジスタを動作不能にする。前のロード・セルからの論理
１は、次のロード・セルには伝わらない。ＶＣＯ２２
は、所望の周波数で動作している。
ック信号の各サイクルの間継続され、デジタル負荷制御
信号DL2,DL3,DL4,DL5 を順に動作可能にして、これはＶ
ＣＯ２２が所望の動作周波数まで低速化されるまで続
く。PX2 およびPY2 クロック信号は適当な期間まで延長
され、シフト・レジスタ２８４がX_CLK2クロック信号の
高論理状態の間に論理１をその２５番目ビットの位置ま
でずらさないようにする。HIGH_FREQ1信号は、論理０の
ままになり、HIGH_FREQ2信号は論理１のSAMPLEパルスで
論理０になる。次のロード・セル内の３４０などのＡＮ
Ｄゲートの出力は、論理０になり、３４２などのトラン
ジスタを動作不能にする。前のロード・セルからの論理
１は、次のロード・セルには伝わらない。ＶＣＯ２２
は、所望の周波数で動作している。
【００４５】さらに図２のＡＮＤゲート６２の３個の入
力がそれぞれ論理１のとき、その出力は論理１になりト
ランジスタ６４をオフにして、それによりＰＬＬ１０か
らＶＤＤへの初期化回路３２を効果的に取り除くことが
できる。論理１のVDD_DETECT信号と論理０のHIGH_FREQ2
信号は、充電ポンプ１６を動作可能にして、通常動作の
間ループ・ノード１８を制御する。
力がそれぞれ論理１のとき、その出力は論理１になりト
ランジスタ６４をオフにして、それによりＰＬＬ１０か
らＶＤＤへの初期化回路３２を効果的に取り除くことが
できる。論理１のVDD_DETECT信号と論理０のHIGH_FREQ2
信号は、充電ポンプ１６を動作可能にして、通常動作の
間ループ・ノード１８を制御する。
【００４６】本発明の特定の実施例が図示および解説さ
れたが、さらなる修正および改良が当業者には可能であ
ろう。本発明は図示された特定の形態に制限されるもの
でないことが理解されよう。また、添付の請求項には本
発明の精神と範囲から逸脱しないすべての修正が含まれ
るものとする。
れたが、さらなる修正および改良が当業者には可能であ
ろう。本発明は図示された特定の形態に制限されるもの
でないことが理解されよう。また、添付の請求項には本
発明の精神と範囲から逸脱しないすべての修正が含まれ
るものとする。
【図１】ＰＬＬを図示するブロック図である。
【図２】図１のＶＤＤへの初期化を行う回路を示す概略
ブロック図である。
ブロック図である。
【図３】図１の対向位相クロック発生器を示す概略図で
ある。
ある。
【図４】図１の高周波ＶＣＯを示す概略ブロック図であ
る。
る。
【図５】図４のデジタル負荷を示す概略ブロック図であ
る。
る。
【図６】図１の周波数レンジ検出器を示す概略ブロック
図である。
図である。
【図７】図６の対向位相クロック発生器を示す概略図で
ある。
ある。
【図８】図６のダウン検出器を示す概略図である。
【図９】図６の周波数レンジ検出器の説明に有用な波形
図である。
図である。
【図１０】図１の負荷制御回路を示すブロック図であ
る。
る。
【図１１】図１０のロード・セルを示す概略図である。
１０ 位相ロック・ループ（ＰＬＬ）
１４ 位相検出器，アップ／ダウン
１６ 充電ポンプ
２０ ループ・フィルタ
２２ 電圧制御発振器（ＶＣＯ）
２８ 対向位相クロック発生器
３０ Ｎ分周回路
３２ ＶＤＤへの初期化回路
３４ 周波数レンジ検出器
３６ 負荷制御回路
３８ デジタル制御負荷
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−287511（ＪＰ，Ａ)
特開 平５−14136（ＪＰ，Ａ)
特開 平６−169237（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
H03K 3/03
H03K 3/354
Claims (2)
- 【請求項１】 制御信号を受信するための制御入力を有
する電圧制御発振器であって：リング状に直列に結合さ
れた複数のインバータ（１９０〜１９２，２００〜２０
２，２０８〜２１０）であって、入力と、出力と、第１
および第２導通端子とを有する第１インバータ（１９０
〜１９２）を含む前記の複数のインバータ（１９０〜１
９２，２００〜２０２，２０８〜２１０）；制御入力
と、第１および第２電流を発生する第１および第２出力
とを有して、前記制御入力が制御信号を受信する第１電
流供給手段（１５０〜１５４）；制御入力と、前記第１
インバータの前記第１導通端子に第３電流を供給する出
力とを有して、前記制御入力が制御信号を受信する第２
電流供給手段（１５６〜１６０）；前記第１電流供給手
段の前記第１出力に結合された入力と、前記第１インバ
ータの前記第２導通端子に結合された出力とを有する第
１電流ミラー回路（１６２〜１６６）；および前記第１
電流供給手段の前記第２出力に結合された入力と、前記
第１インバータの前記第２導通端子に結合された出力と
を有する第２電流ミラー回路（１７４〜１８０）；によ
って構成されることを特徴とする電圧制御発振器。 - 【請求項２】 制御信号を受信する制御入力を有する電
圧制御発振器であって：入力と、出力と、第１および第
２導通端子とを有する第１インバータ（１９０〜１９
２）；前記第１インバータの前記出力に結合された入力
を有し、出力を有する第２インバータ（２００〜２０
２）；前記第２インバータの前記出力に結合された入力
を有し、前記第１インバータの前記入力に結合された出
力を有する第３インバータ（２０８〜２１０）；制御入
力と、第１および第２電流を発生する第１および第２出
力とを有して、前記制御入力が制御信号を受信する第１
電流供給手段（１５０〜１５４）；制御入力と、前記第
１インバータの前記第１導通端子に第３電流を供給する
出力とを有して、前記制御入力が制御信号を受信する第
２電流供給手段（１５６〜１６０）；前記第１電流供給
手段の前記第１出力に結合された入力と、前記第１イン
バータの前記第２導通端子に結合された出力とを有する
第１電流ミラー回路（１６２〜１６６）；および前記第
１電流供給手段の前記第２出力に結合された入力と、前
記第１インバータの前記第２導通端子に結合された出力
とを有する第２電流ミラー回路（１７４〜１８０）；に
よって構成されることを特徴とする電圧制御発振器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/978,602 US5278522A (en) | 1992-11-19 | 1992-11-19 | High frequency voltage controlled oscillator |
| US978602 | 1992-11-19 | ||
| US07/978,538 US5304955A (en) | 1992-11-19 | 1992-11-19 | Voltage controlled oscillator operating with digital controlled loads in a phase lock loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260933A JPH06260933A (ja) | 1994-09-16 |
| JP3492402B2 true JP3492402B2 (ja) | 2004-02-03 |
Family
ID=27130600
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31114093A Expired - Fee Related JP3511041B2 (ja) | 1992-11-19 | 1993-11-17 | 位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器 |
| JP31284393A Expired - Fee Related JP3492402B2 (ja) | 1992-11-19 | 1993-11-19 | 高周波電圧制御発振器 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31114093A Expired - Fee Related JP3511041B2 (ja) | 1992-11-19 | 1993-11-17 | 位相同期ループにおけるデジタル制御負荷で動作する電圧制御発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5278522A (ja) |
| EP (2) | EP0598258B1 (ja) |
| JP (2) | JP3511041B2 (ja) |
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- 1993-10-28 EP EP93117456A patent/EP0598258B1/en not_active Expired - Lifetime
- 1993-10-28 EP EP93117458A patent/EP0598260B1/en not_active Expired - Lifetime
- 1993-11-17 JP JP31114093A patent/JP3511041B2/ja not_active Expired - Fee Related
- 1993-11-19 JP JP31284393A patent/JP3492402B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| EP0598260B1 (en) | 1997-06-25 |
| JPH06260933A (ja) | 1994-09-16 |
| JP3511041B2 (ja) | 2004-03-29 |
| EP0598258A1 (en) | 1994-05-25 |
| EP0598258B1 (en) | 1997-04-23 |
| JPH07307665A (ja) | 1995-11-21 |
| US5278522A (en) | 1994-01-11 |
| US5304955A (en) | 1994-04-19 |
| EP0598260A1 (en) | 1994-05-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
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