KR20060072459A - 주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프장치 - Google Patents

주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프장치 Download PDF

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Abstract

본 발명은 주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프 장치에 관한 것이다. 본 발명은 외부로부터 입력되는 클럭 신호를 받아서 내부 클럭 신호를 출력하며, 위상 검출기와 차지 펌프 및 전압 제어 발진기를 구비한다. 전압 제어 발진기는 제어 신호 발생부와 내부 신호 발생부를 구비한다. 제어 신호 발생부는 차지 펌프로부터 출력되는 펌핑 신호를 입력하고, 상기 외부 클럭 신호의 주파수가 상기 내부 클럭 신호의 주파수보다 높을 때는 인액티브된 가변 제어 신호를 발생하고 상기 외부 클럭 신호의 주파수가 상기 내부 클럭 신호의 주파수보다 낮을 때는 액티브된 가변 제어 신호를 발생한다. 내부 신호 발생부는 상기 내부 클럭 신호를 궤환시켜서 입력하고 이를 반전시켜서 상기 내부 클럭 신호를 발생하는 반전부, 상기 반전부의 출력단에 병렬로 연결된 부하 캐패시터; 및 상기 부하 캐패시터에 직렬로 연결되며 상기 가변 제어 신호가 액티브되면 활성화되고 상기 가변 제어 신호가 인액티브되면 비활성화되는 MOS 트랜지스터를 구비한다. 따라서, 위상 동기 루프 장치의 동작 주파수 영역이 확장된다.

Description

주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프 장치{Phase locked loop device having load capacitor varied according to frequency}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 위상 고정 루프 장치의 블록도이다.
도 2는 본 발명에 따른 위상 고정 루프 장치의 블록도이다.
도 3은 도 2에 도시된 제어 신호 발생부를 도시한 회로도이다.
도 4는 도 2에 도시된 내부 신호 발생부를 일 실시예를 도시한 회로도이다.
도 5는 도 2에 도시된 내부 신호 발생부의 다른 실시예를 도시한 회로도이다.
도 6은 종래의 위상 고정 루프 장치의 전압 제어 발진기에 구비되는 부하 캐패시터에 의해 소모되는 전류와 본 발명의 위상 고정 루프 장치의 전압 제어 발진부에 구비되는 부하 캐패시터에 의해 소모되는 전류를 비교하기 위하여 도시한 그래프이다.
본 발명은 위상 고정 루프(Phase Locked Loop) 장치에 관한 것으로서, 특히 입출력 신호들의 주파수에 따라 부하 캐패시터의 캐패시턴스가 가변되는 위상 고정 루프 장치에 관한 것이다.
위상 동기 루프 장치는 외부로부터 입력되는 외부 클럭 신호와 외부로 출력되는 내부 클럭 신호간의 위상차를 검출하고, 상기 검출된 위상차를 이용하여 내부 클럭 신호의 주파수를 조정함으로써, 내부 클럭 신호의 주파수를 외부 클럭 신호의 주파수에 동기시키는 장치이다.
일반적인 위상 동기 루프 장치의 구성이 도 1에 도시되어 있다. 도 1을 참조하면, 위상 동기 루프 장치(101)는 위상 검출기(111), 차지 펌프(Charge Pump)(121), 전압 제어 발진기(voltage controlled oscillator)(131) 및 디바이더(141)를 구비한다.
위상 검출기(111)는 외부로부터 입력되는 외부 클럭 신호(ECLK)와 디바이더(141)로부터 출력되는 분주 신호(P1)의 위상을 비교하고, 이들의 위상차를 검출하여 신호(P2)로써 출력한다. 차지 펌프(121)는 위상차 신호(P2)를 입력하고, 펌핑 신호(P3)를 출력한다. 전압 제어 발진기(131)는 펌핑 신호(P3)를 입력하고, 내부 클럭 신호(ICLK)를 출력한다. 디바이더(141)는 내부 클럭 신호(ICLK)를 소정 비율로 분주한 신호(P1)를 위상 검출기(111)로 전송한다.
위상 동기 루프 장치(101)는 내부 클럭 신호(ICLK)의 주파수가 외부 클럭 신호(ECLK)의 주파수에 동기될 때까지 동기(locking) 동작을 수행하게 된다. 이를 위해, 전압 제어 발진기(131)의 출력단에 부하 캐패시터(미도시)가 구비되며, 전압 제어 발진기(131)는 상기 부하 캐패시터에 흐르는 전류의 크기를 조절하여 내부 클럭 신호(ICLK)의 주파수를 조정한다. 구체적으로, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높을 경우에는 상기 부하 캐패시터에 많은 전류가 공급되어 내부 클럭 신호(ICLK)의 주파수가 높아지고, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 낮을 때는 상기 부하 캐패시터에 적은 전류가 공급되어 내부 클럭 신호(ICLK)의 주파수가 낮아진다.
이와 같이, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높을 때는 전압 제어 발진기(131)의 출력단에는 많은 전류가 흐르게 됨으로써 전류 소모가 많아지고, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 낮을 때는 전압 제어 발진기(131)의 출력단에는 매우 적은 전류가 흐르게 되어 내부 클럭 신호(ICLK)는 노이즈의 영향을 많이 받게 된다. 이로 인하여, 내부 클럭 신호(ICLK)의 동작 주파수 영역이 좁은 범위로 제한된다.
본 발명이 이루고자하는 기술적 과제는 입력 신호의 주파수가 출력 신호의 주파수보다 높을 때는 출력단에 공급되는 전류를 감소시키고, 입력 신호의 주파수가 출력 신호의 주파수보다 낮을 때는 출력단에 공급되는 전류를 증가시키는 위상 동기 루프 장치를 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은
외부로부터 전송되는 외부 신호를 입력하고 내부 신호를 발생하는 위상 동기 루프 장치에 있어서, 상기 외부 신호와 상기 내부 신호를 궤환시켜서 입력하고 이들의 위상차를 검출하는 위상 검출기; 상기 위상 검출기의 출력 신호에 응답하여 펌핑 신호를 발생하는 차지 펌프; 및 상기 펌핑 신호에 응답하여 상기 내부 신호를 발생하며, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 높을 때는 출력단에서 소모되는 전류를 감소시키고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 낮을 때는 출력단에서 소모되는 전류를 증가시키는 전압 제어 발진기를 구비하는 위상 동기 루프 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또,
외부로부터 전송되는 외부 클럭 신호를 입력하고 내부 클럭 신호를 발생하는 위상 동기 루프 장치에 있어서, 상기 외부 클럭 신호와 상기 내부 클럭 신호를 궤환시켜서 입력하고 이들의 위상차를 검출하는 위상 검출기; 상기 위상 검출기의 출력 신호에 응답하여 펌핑 신호를 발생하는 차지 펌프; 및 상기 펌핑 신호를 입력하고, 상기 펌핑 신호에 응답하여 상기 내부 클럭 신호를 발생하는 전압 제어 발진기를 구비하며, 상기 전압 제어 발진기는, 상기 펌핑 신호를 입력하고 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 높을 때는 인액티브된 가변 제어 신호를 발생하고 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 낮을 때는 액티브된 가변 제어 신호를 발생하는 제어 신호 발생부, 상기 내부 클럭 신호를 궤환시켜서 입력하고 이를 반전시켜서 상기 내부 클럭 신호를 발생하는 반전부, 상기 반전부의 출력단에 병렬로 연결된 부하 캐패시터, 및 상기 부하 캐패시터에 직렬로 연결되며 상기 가변 제어 신호가 액티브되면 활성화되고 상기 가변 제어 신호가 인 액티브되면 비활성화되는 MOS 트랜지스터를 구비하는 위상 동기 루프 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
외부로부터 전송되는 외부 신호를 입력하고 내부 신호를 발생하는 위상 동기 루프 장치에 있어서, 상기 외부 신호와 상기 내부 신호를 궤환시켜서 입력하고 이들의 위상차를 검출하는 위상 검출기; 상기 위상 검출기의 출력 신호를 입력하고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 높을 때는 업 펌핑 신호를 발생하고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 낮을 때는 다운 펌핑 신호를 발생하는 차지 펌프; 및 상기 업 펌핑 신호와 다운 펌핑 신호를 입력하고 상기 업 펌핑 신호가 액티브될 때 액티브되는 제1 및 제2 제어 신호들을 발생하고 상기 다운 펌핑 신호가 액티브될 때 액티브되는 가변 제어 신호를 발생하는 제어 신호 발생부, 및 상기 제1 및 제2 제어 신호들과 가변 제어 신호를 입력하고 상기 내부 신호를 발생하며 상기 제1 및 제2 제어 신호들이 액티브되고 상기 가변 제어 신호가 인액티브될 때 출력단에서 소모되는 전류를 감소시키고 상기 제1 및 제2 제어 신호들이 인액티브되고 상기 가변 제어 신호가 액티브될 때 상기 출력단에서 소모되는 전류를 증가시키는 내부 신호 발생부로 이루어지는 전압 제어 발진기를 구비하는 위상 동기 루프 장치를 제공한다.
상기 본 발명에 의하여 위상 동기 루프 장치의 동작 주파수 영역이 확장된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 위상 고정 루프 장치의 블록도이다. 도 2를 참조하면, 본 발명의 위상 고정 루프 장치(201)는 위상 검출기(211), 차지 펌프(221), 전압 제어 발진기(231) 및 디바이더(241)를 구비한다.
위상 검출기(211)는 외부로부터 입력되는 신호, 예컨대 외부 클럭 신호(ECLK)와 디바이더(15)로부터 출력되는 분주 신호(P1)의 위상을 비교하고, 이들의 위상차를 검출하여 위상차 신호(P2)로써 출력한다.
차지 펌프(221)는 위상 검출기(211)로부터 출력되는 위상차 신호(P2)를 입력하고, 펌핑 신호들(UPV,DNV)을 출력한다. 즉, 차지 펌프(221)는 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높을 때는 업(up) 펌핑 신호(UPV)를 출력하고, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 낮을 때는 다운(down) 펌핑 신호(DNV)를 출력한다.
전압 제어 발진기(231)는 업 펌핑 신호(UPV)와 다운 펌핑 신호(DNV)를 입력하고, 내부 클럭 신호(ICLK)를 출력한다. 전압 제어 발진기(231)는 제어 신호 발생부(235)와 내부 신호 발생부(237)를 구비한다.
제어 신호 발생부(235)는 업 펌핑 신호(UPV)와 다운 펌핑 신호(DNV)를 입력하고, 제1 제어 신호(Vctrlp)와 제2 제어 신호(Vctrln) 및 가변 제어 신호(nVctrln)를 출력한다. 업 펌핑 신호(UPV)가 액티브(active)되면 제1 제어 신호(Vctrlp)와 제2 제어 신호(Vctrln)는 액티브(active)되고, 가변 제어 신호 (nVctrln)는 인액티브(inactive)된다. 다운 펌핑 신호(DNV)가 액티브되면, 제1 제어 신호(Vctrlp)와 제2 제어 신호(Vctrln)는 인액티브되고, 가변 제어 신호(nVctrln)는 액티브된다. 제어 신호 발생부(235)에 대해서는 도 3을 통해서 상세히 설명하기로 한다.
내부 신호 발생부(237)는 가변 제어 신호(nVctrln)와 제1 제어 신호(Vctrlp) 및 제2 제어 신호(Vctrln)를 입력하고, 내부 신호, 예컨대 내부 클럭 신호(ICLK)를 발생한다. 제1 제어 신호(Vctrlp)와 제2 제어 신호(Vctrln)가 액티브되면 내부 신호 발생부(237)의 출력단으로 많은 전류가 흘러서 내부 클럭 신호(ICLK)의 주파수가 높아지며, 이 때, 가변 제어 신호(nVctrln)가 인액티브됨에 따라 전압 제어 발진기(231)의 출력단에서 소모되는 전류가 감소된다. 반대로, 제1 제어 신호(Vctrlp)와 제2 제어 신호(Vctrln)가 인액티브되면 내부 신호 발생부(237)의 출력단으로 적은 전류가 흘러서 내부 클럭 신호(ICLK)의 주파수가 낮아지며, 이 때, 가변 제어 신호(nVctrln)가 액티브됨에 따라 전압 제어 발진기(231)의 출력단에서 소모되는 전류가 증가된다. 내부 신호 발생부(237)에 대해서는 도 4를 통해서 상세히 설명하기로 한다.
디바이더(241)는 내부 클럭 신호(ICLK)를 입력하고, 이를 소정의 비율로 분주하여 위상 검출기(211)로 전송한다.
도 3은 도 2에 도시된 제어 신호 발생부(235)를 구체적으로 도시한 회로도이다. 도 3을 참조하면, 제어 신호 발생부(235)는 전류원(311), 제1 내지 제4 NMOS 트랜지스터들(321∼324) 및 제1 내지 제4 PMOS 트랜지스터들(331∼334)을 구비한 다.
전류원(311)은 제1 및 제3 NMOS 트랜지스터들(321,323)로부터 접지단(GND)으로 흐르는 전류의 합을 일정하게 만든다.
제1 NMOS 트랜지스터(321)는 전류원(311)과 제1 노드(N1) 사이에 연결되며, 제1 NMOS 트랜지스터(321)의 게이트에는 업 펌핑 신호(UPV)가 인가된다. 제1 NMOS 트랜지스터(321)는 업 펌핑 신호(UPV)가 하이 레벨로써 액티브되면 활성화되며, 업 펌핑 신호(UPV)가 로우 레벨로써 인액티브되면 비활성화된다. 제1 NMOS 트랜지스터(321)가 활성화되면 제1 노드(N1)로부터 발생되는 제1 제어 신호(Vctrlp)는 로우 레벨로써 액티브되고, 제1 NMOS 트랜지스터(321)가 비활성화되면 제1 제어 신호(Vctrlp)는 하이 레벨로써 인액티브된다.
제1 PMOS 트랜지스터(331)는 전원 전압(Vdd)과 제1 노드(N1) 사이에 연결되며, 제1 PMOS 트랜지스터(331)의 게이트는 제1 노드(N1)에 연결된다. 따라서, 제1 PMOS 트랜지스터(331)는 제1 제어 신호(Vctrlp)에 의해 온(on)/오프(off)가 제어된다.
제2 PMOS 트랜지스터(332)는 전원 전압(Vdd)과 제2 노드(N2) 사이에 연결되며, 제2 PMOS 트랜지스터(331)의 게이트에는 제1 제어 신호(Vctrlp)가 인가된다. 따라서, 제2 PMOS 트랜지스터(331)는 제1 제어 신호(Vctrlp)에 의해 온/오프가 제어된다.
제2 NMOS 트랜지스터(322)는 제2 노드(N2)와 접지단(GND) 사이에 연결되며, 제2 NMOS 트랜지스터(322)의 게이트는 제2 노드(N2)에 연결된다. 따라서, 제2 NMOS 트랜지스터(322)는 제2 노드(N2)의 전압에 의해 온/오프가 제어된다. 제2 NMOS 트랜지스터(322)는 작은 크기로 제조되기 때문에 온(on)될 경우에 큰 내부 저항을 갖는다.
제2 노드(N2)로부터 제2 제어 신호(Vctrln)가 발생한다. 따라서, 제2 제어 신호(Vctrln)는 제2 PMOS 트랜지스터(332)가 활성화되면 하이 레벨로써 액티브되고, 제2 PMOS 트랜지스터(332)가 비활성화되면 로우 레벨로써 인액티브된다. 즉, 제1 제어 신호(Vctrlp)가 로우 레벨로써 액티브되면 제2 제어 신호(Vctrln)는 하이 레벨로써 액티브되고, 제1 제어 신호(Vctrlp)가 하이 레벨로써 인액티브되면 제2 제어 신호(Vctrln)는 로우 레벨로써 인액티브된다.
이와 같이, 제1 제어 신호(Vctrlp)와 제2 제어 신호(Vctrln)는 서로 반대의 전압 레벨을 갖는다.
제3 NMOS 트랜지스터(323)는 전류원(311)과 제3 노드(N3) 사이에 연결되며, 제3 NMOS 트랜지스터(323)의 게이트에는 다운 펌핑 신호(DNV)가 인가된다. 제3 NMOS 트랜지스터(323)는 다운 펌핑 신호(DNV)가 하이 레벨로써 액티브되면 활성화되며, 다운 펌핑 신호(DNV)가 로우 레벨로써 인액티브되면 비활성화된다. 제3 NMOS 트랜지스터(323)가 활성화되면 제3 노드(N3)는 로우 레벨로 낮아지고, 제3 NMOS 트랜지스터(323)가 비활성화되면 제3 노드(N3)는 하이 레벨로 높아진다.
제3 PMOS 트랜지스터(333)는 전원 전압(Vdd)과 제3 노드(N3) 사이에 연결되며, 제3 PMOS 트랜지스터(333)의 게이트는 제3 노드(N3)에 연결된다. 따라서, 제3 PMOS 트랜지스터(333)는 제3 노드(N3)에 발생하는 전압에 의해 온/오프가 제어된 다.
제4 PMOS 트랜지스터(334)는 전원 전압(Vdd)과 제4 노드(N4) 사이에 연결되며, 제4 PMOS 트랜지스터(334)의 게이트는 제3 노드(N3)와 연결된다. 따라서, 제4 PMOS 트랜지스터(334)는 제3 노드(N3)에 발생하는 전압에 의해 온/오프가 제어된다.
제4 NMOS 트랜지스터(324)는 제4 노드(N4)와 접지단(GND) 사이에 연결되며, 제4 NMOS 트랜지스터(324)의 게이트는 제4 노드(N4)에 연결된다. 따라서, 제4 PMOS 트랜지스터(324)는 제4 노드(N4)의 전압에 의해 온/오프가 제어된다. 제4 PMOS 트랜지스터(324)는 작은 크기로 제조되기 때문에 온될 경우에 큰 내부 저항을 갖는다.
제4 노드(N4)로부터 가변 제어 신호(nVctrln)가 발생한다. 따라서, 가변 제어 신호(nVctrln)는 제4 PMOS 트랜지스터(334)가 활성화되면 하이 레벨로써 액티브되고, 제4 PMOS 트랜지스터(334)가 비활성화되면 로우 레벨로써 인액티브된다. 즉, 가변 제어 신호(nVctrln)는 제2 제어 신호(Vctrln)가 하이 레벨로써 액티브되면 로우 레벨로써 인액티브되고, 제2 제어 신호(Vctrln)가 로우 레벨로써 인액티브되면 하이 레벨로써 액티브된다.
이와 같이, 가변 제어 신호(nVctrln)는 제2 제어 신호(Vctrln)와 반대의 전압 레벨을 갖는다.
도 4는 도 2에 도시된 내부 신호 발생부(237)를 구체적으로 도시한 회로도이다. 도 4를 참조하면, 내부 신호 발생부(237)는 반전부(411), 부하 캐패시터(421) 및 가변 제어 트랜지스터(431)를 구비한다.
반전부(411)는 제1 및 제2 제어 신호들(Vctrlp,Vctrln)과 궤환된 내부 클럭 신호(ICLK)를 입력하고, 제1 및 제2 제어 신호들(Vctrlp,Vctrln)에 응답하여 궤환된 내부 클럭 신호(ICLK)를 반전시켜서 내부 클럭 신호(ICLK)를 발생한다. 반전부(411)는 제1 제어 트랜지스터(413)와 인버터(415) 및 제2 제어 트랜지스터(417)를 구비한다.
제1 제어 트랜지스터(413)는 전원 전압(Vdd)과 인버터(415) 사이에 연결되며, 제1 제어 트랜지스터(413)의 게이트에는 제1 제어 신호(Vctrlp)가 인가된다. 따라서, 제1 제어 트랜지스터(413)는 제1 제어 신호(Vctrlp)가 로우 레벨일 때 활성화되어 전원 전압(Vdd)을 인버터(415)에 제공하며, 제1 제어 신호(Vctrlp)가 하이 레벨이면 비활성화된다. 제1 제어 트랜지스터(413)는 PMOS 트랜지스터로 구성하는 것이 바람직하다.
제2 제어 트랜지스터(417)는 인버터(415)와 접지단(GND) 사이에 연결되며, 제2 제어 트랜지스터(417)의 게이트에는 제2 제어 신호(Vctrln)가 인가된다. 따라서, 제2 제어 트랜지스터(417)는 제2 제어 신호(Vctrln)가 하이 레벨일 때 활성화되어 접지 전압을 인버터(415)에 제공하며, 제2 제어 신호(Vctrln)가 로우 레벨이면 비활성화된다. 제2 제어 트랜지스터(417)는 NMOS 트랜지스터로 구성하는 것이 바람직하다.
인버터(415)는 궤환된 내부 클럭 신호(ICLK)를 입력하고, 이를 반전시켜서 내부 클럭 신호(ICLK)를 출력한다.
반전부(411)의 출력단에 부하 캐패시터(421)와 가변 제어 트랜지스터(431)가 직렬로 연결된다. 가변 제어 트랜지스터(431)는 NMOS 트랜지스터로 구성하는 것이 바람직하다. 가변 제어 트랜지스터(431)의 게이트에 가변 제어 신호(nVctrln)가 인가된다. 따라서, 가변 제어 트랜지스터(431)는 가변 제어 신호(nVctrln)가 하이 레벨이면 활성화되어 부하 캐패시터(421)의 캐패시턴스(capacitance)를 증가시키고, 가변 제어 신호(nVctrln)가 로우 레벨이면 비활성화되어 부하 캐패시터(421)의 캐패시턴스를 감소시킨다. 결과적으로, 부하 캐패시터(421)의 캐패시턴스는 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높을 때는 감소되고, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 낮을 때는 증가된다.
이와 같이, 부하 캐패시터(421)는 내부 클럭 신호(ICLK)의 주파수에 따라 캐패시턴스가 가변된다.
도 2 내지 도 4를 참조하여, 위상 동기 루프 장치(201)의 전체적인 동작을 설명하기로 한다.
먼저, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높은 경우에 대해 설명한다. 차지 펌프(221)는 업 펌핑 신호(UPV)를 하이 레벨로써 액티브시킨다. 업 펌핑 신호(UPV)가 하이 레벨이면, 제1 제어 신호(Vctrlp)와 가변 제어 신호(nVctrln)는 로우 레벨로써 출력되고, 제2 제어 신호(Vctrln)는 하이 레벨로써 출력된다. 제1 제어 신호(Vctrlp)가 로우 레벨이고 제2 제어 신호(Vctrln)가 하이 레벨로써 액티브됨으로써 제1 및 제2 제어 트랜지스터들(413,417) 이 모두 활성화되어 인버터(415)로부터 부하 캐패시터(421)로 많은 전류가 흐르게 된다. 이에 따라 내부 클럭 신호(ICLK)의 주파수가 높아진다. 이 때, 가변 제어 신호(nVctrln)가 로우 레벨로써 인액티브됨으로써, 가변 제어 트랜지스터(431)는 비활성화되어 부하 캐패시터(421)의 캐패시턴스가 감소된다. 따라서, 인버터(415)의 출력 전류가 부하 캐패시터(421)로 흐르는 전류가 감소되어 전압 제어 발진기(231)의 출력단에서 소모되는 전류는 감소된다.
이와 같이, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높을 때는 부하 캐패시터(421)에 의해 소모되는 전류가 감소되며, 따라서, 내부 클럭 신호(ICLK)의 주파수 영역이 더 높게 확장된다.
한편, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 높을 때, 반전부(411)로부터 출력되는 전류가 증가함과 동시에 부하 캐패시터(421)도 감소함으로써 내부 클럭 신호(ICLK)가 외부 클럭 신호(ECLK)에 동기되는 시간도 빨라진다.
다음에, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 낮은 경우에 대해 설명한다. 차지 펌프(221)는 다운 펌핑 신호(DNV)를 하이 레벨로써 액티브시킨다. 다운 펌핑 신호(DNV)가 하이 레벨이면, 제1 제어 신호(Vctrlp)와 가변 제어 신호(nVctrln)는 하이 레벨로써 출력되고, 제2 제어 신호(Vctrln)는 로우 레벨로써 출력된다. 제1 제어 신호(Vctrlp)가 하이 레벨이고 제1 제어 신호(Vctrlp)가 로우 레벨로써 액티브됨으로써 제1 및 제2 제어 트랜지스터들(413,417)이 모두 비활성화되어 인버터(415)로부터 부하 캐패시터(421)로 매우 적 은 전류가 흐르게 된다. 이에 따라 내부 클럭 신호(ICLK)의 주파수가 낮아진다. 이 때, 가변 제어 신호(nVctrln)가 하이 레벨로써 액티브됨으로써, 가변 제어 트랜지스터(431)는 활성화되어 부하 캐패시터(421)의 캐패시턴스가 증가된다. 따라서, 인버터(415)의 출력 전류가 부하 캐패시터(421)로 흐르는 전류가 증가되어 전압 제어 발진기(231)의 출력단에서 소모되는 전류는 증가된다.
이와 같이, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)의 주파수보다 낮을 때는 부하 캐패시터(421)에 의해 소모되는 전류가 증가되어 내부 클럭 신호(ICLK)는 노이즈의 영향에 덜 민감하게 되어, 내부 클럭 신호(ICLK)의 주파수 영역이 더 낮은 범위로 확장된다.
도 5는 도 2에 도시된 내부 신호 발생부(237)의 다른 실시예를 도시한 회로도이다. 도 5를 참조하면, 내부 신호 발생부(237)는 복수개의 반전부들(411a∼411c)과 복수개의 부하 캐패시터들(421a∼421c) 및 복수개의 가변 제어 트랜지스터들(431a∼431c)을 구비한다. 이 때, 반전부들(411a∼411c)과 부하 캐패시터들(421a∼421c) 및 가변 제어 트랜지스터들(431a∼431c)은 각각 홀수개로 구성한다. 반전부들(411a∼411c)과 부하 캐패시터들(421a∼421c) 및 가변 제어 트랜지스터들(431a∼431c)의 구성 및 동작은 각각 도 4에서 설명한 반전부(411)와 부하 캐패시터(421) 및 가변 제어 트랜지스터(431)와 동일함으로 중복 설명은 생략한다.
도 6은 종래의 위상 고정 루프 장치(도 1의 101)의 전압 제어 발진기(131)에 구비되는 부하 캐패시터에 의해 소모되는 전류와 본 발명의 위상 고정 루프 장치(도 2의 201)의 전압 제어 발진기(도 4의 231)에 구비되는 부하 캐패시터(도 4의 421)에 의해 소모되는 전류를 비교하기 위하여 도시한 그래프이다. 도 6에 도시된 바와 같이, 종래의 부하 캐패시터에 의해 소모되는 전류(611)는 주파수가 낮으면 적고, 주파수가 높으면 많다. 이에 반해, 본 발명의 부하 캐패시터(도 4의 421)에 의해 소모되는 전류(621)는 주파수가 낮을 때는 종래에 비해 훨씬 많고, 주파수가 높을 때는 종래에 비해 훨씬 적다.
도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 부하 캐패시터(421)에 가변 제어 트랜지스터(431)를 연결하고, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)보다 높을 때는 액티브된 가변 제어 신호(nVctrln)를 인가하여 가변 제어 트랜지스터(431)를 활성화시킴으로써 부하 캐패시터(421)의 캐패시턴스를 감소시키고, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)보다 낮을 때는 인액티브된 가변 제어 신호(nVctrln)를 인가하여 가변 제어 트랜지스터(431)를 활성화시킴으로써 부하 캐패시터(421)의 캐패시턴스를 증가시킨다. 따라서, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)보다 높을 때는 부하 캐패시터(421)에 의해 소모되는 전류가 감소되어 동기 시간이 빨라지며, 외부 클럭 신호(ECLK)의 주파수가 내부 클럭 신호(ICLK)보다 낮을 때는 부하 캐패시터(421)에 의해 소모되는 전류가 증가하여 노이즈의 영향을 적게 받는다. 이에 따라, 위상 동기 루프 장치(201)의 동작 주파수 영역이 확장된다.

Claims (10)

  1. 외부로부터 전송되는 외부 신호를 입력하고 내부 신호를 발생하는 위상 동기 루프 장치에 있어서,
    상기 외부 신호와 상기 내부 신호를 궤환시켜서 입력하고 이들의 위상차를 검출하는 위상 검출기;
    상기 위상 검출기의 출력 신호에 응답하여 펌핑 신호를 발생하는 차지 펌프; 및
    상기 펌핑 신호에 응답하여 상기 내부 신호를 발생하며, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 높을 때는 출력단에서 소모되는 전류를 감소시키고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 낮을 때는 출력단에서 소모되는 전류를 증가시키는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  2. 제1항에 있어서, 상기 외부 신호 및 내부 신호는 각각 클럭 신호인 것을 특징으로 하는 위상 동기 루프 장치.
  3. 외부로부터 전송되는 외부 클럭 신호를 입력하고 내부 클럭 신호를 발생하는 위상 동기 루프 장치에 있어서,
    상기 외부 클럭 신호와 상기 내부 클럭 신호를 궤환시켜서 입력하고 이들의 위상차를 검출하는 위상 검출기;
    상기 위상 검출기의 출력 신호에 응답하여 펌핑 신호를 발생하는 차지 펌프; 및
    상기 펌핑 신호를 입력하고, 상기 펌핑 신호에 응답하여 상기 내부 클럭 신호를 발생하는 전압 제어 발진기를 구비하며,
    상기 전압 제어 발진기는
    상기 펌핑 신호를 입력하고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 높을 때는 인액티브된 가변 제어 신호를 발생하고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 낮을 때는 액티브된 가변 제어 신호를 발생하는 제어 신호 발생부;
    상기 내부 클럭 신호를 궤환시켜서 입력하고 이를 반전시켜서 상기 내부 클럭 신호를 발생하는 반전부;
    상기 반전부의 출력단에 병렬로 연결된 부하 캐패시터; 및
    상기 부하 캐패시터에 직렬로 연결되며, 상기 가변 제어 신호가 액티브되면 활성화되고 상기 가변 제어 신호가 인액티브되면 비활성화되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  4. 외부로부터 전송되는 외부 신호를 입력하고 내부 신호를 발생하는 위상 동기 루프 장치에 있어서,
    상기 외부 신호와 상기 내부 신호를 궤환시켜서 입력하고 이들의 위상차를 검출하는 위상 검출기;
    상기 위상 검출기의 출력 신호를 입력하고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 높을 때는 업 펌핑 신호를 발생하고, 상기 외부 신호의 주파수가 상기 내부 신호의 주파수보다 낮을 때는 다운 펌핑 신호를 발생하는 차지 펌프; 및
    상기 업 펌핑 신호와 다운 펌핑 신호를 입력하고 상기 업 펌핑 신호가 액티브될 때 액티브되는 제1 및 제2 제어 신호들을 발생하고 상기 다운 펌핑 신호가 액티브될 때 액티브되는 가변 제어 신호를 발생하는 제어 신호 발생부, 및 상기 제1 및 제2 제어 신호들과 가변 제어 신호를 입력하고 상기 내부 신호를 발생하며 상기 제1 및 제2 제어 신호들이 액티브되고 상기 가변 제어 신호가 인액티브될 때 출력단에서 소모되는 전류를 감소시키고 상기 제1 및 제2 제어 신호들이 인액티브되고 상기 가변 제어 신호가 액티브될 때 상기 출력단에서 소모되는 전류를 증가시키는 내부 신호 발생부로 이루어지는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  5. 제4항에 있어서, 상기 외부 신호는 외부 클럭 신호이고, 상기 내부 신호는 내부 클럭 신호인 것을 특징으로 하는 위상 동기 루프 장치.
  6. 제4항에 있어서, 상기 제어 신호 발생부는
    일정한 전류를 흘려주는 전류원;
    제1 내지 제4 노드들;
    상기 전류원과 상기 제1 노드 사이에 연결되며, 게이트에 인가되는 상기 업 펌핑 신호에 응답하여 상기 제1 노드로부터 제1 제어 신호를 발생시키는 제1 NMOS 트랜지스터;
    상기 제1 노드와 전원 전압 사이에 연결된 제1 PMOS 트랜지스터;
    상기 제2 노드와 상기 전원 전압 사이에 연결되며, 게이트에 인가되는 상기 제1 제어 신호에 응답하여 상기 제2 노드로부터 제2 제어 신호를 발생시키는 제2 PMOS 트랜지스터;
    상기 제2 노드와 상기 접지단 사이에 연결된 제2 NMOS 트랜지스터;
    상기 제3 노드와 상기 전류원 사이에 연결되며, 상기 다운 펌핑 신호가 게이트에 인가되는 제3 NMOS 트랜지스터;
    상기 제3 노드와 상기 전원 전압 사이에 연결된 제3 PMOS 트랜지스터;
    상기 제4 노드와 상기 전원 전압 사이에 연결되며, 게이트에 인가되는 상기 제3 노드의 전압에 응답하여 상기 제4 노드로부터 상기 가변 제어 신호를 발생시키는 제4 PMOS 트랜지스터; 및
    상기 제4 노드와 상기 접지단 사이에 연결된 제4 NMOS 트랜지스터를 구비하 는 것을 특징으로 하는 위상 동기 루프 장치.
  7. 제4항에 있어서, 상기 내부 신호 발생부는
    상기 제1 및 제2 제어 신호들과 궤환된 내부 신호를 입력하고, 상기 제1 및 제2 제어 신호들에 응답하여 상기 내부 신호를 발생하는 반전부;
    상기 반전부의 출력단에 병렬로 연결된 부하 캐패시터; 및
    상기 부하 캐패시터와 접지단 사이에 연결되며, 상기 가변 제어 신호가 액티브되면 활성화되며 상기 가변 제어 신호가 인액티브되면 비활성화되는 가변 제어 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  8. 제7항에 있어서, 상기 가변 제어 트랜지스터는
    상기 부하 캐패시터에 드레인이 연결되고, 상기 접지단에 소오스가 연결되며, 상기 가변 제어 신호가 게이트에 인가되는 NMOS 트랜지스터인 것을 특징으로 하는 위상 동기 루프 장치.
  9. 제7항에 있어서, 상기 반전부는
    상기 내부 신호를 반전시켜서 입력하고 이를 반전시켜서 상기 내부 신호를 발생하는 인버터;
    전원 전압과 상기 인버터 사이에 연결되며, 상기 제1 제어 신호가 게이트에 인가되며, 상기 제1 제어 신호가 로우 레벨일 때 활성화되어 상기 인버터에 전원전 압을 공급하는 제1 제어 트랜지스터; 및
    상기 접지단과 상기 인버터 사이에 연결되며, 상기 제2 제어 신호가 게이트에 인가되며, 상기 제2 제어 신호가 하이 레벨일 때 활성화되어 상기 인버터에 접지 전압을 공급하는 제2 제어 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프 장치.
  10. 제7항에 있어서, 상기 반전부와 상기 제1 제어 트랜지스터와 상기 제2 제어 트랜지스터와 상기 부하 캐패시터 및 상기 가변 제어 트랜지스터는 각각 홀수로 복수개 구비되는 것을 특징으로 하는 위상 동기 루프 장치.
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JP2005367035A JP5031233B2 (ja) 2004-12-23 2005-12-20 周波数によって負荷キャパシタが可変される位相固定ループ装置
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101030499B1 (ko) * 2008-12-24 2011-04-21 전자부품연구원 광대역 주파수 합성기 및 이의 합성방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0915218D0 (en) * 2009-09-02 2009-10-07 Eo Semi Ltd Clock device
JP7045107B2 (ja) 2020-12-24 2022-03-31 日章電機株式会社 船舶のプロペラ動力計測システムおよび前記計測システム用のスターンチューブ
CN115549675A (zh) * 2022-09-09 2022-12-30 圣邦微电子（北京）股份有限公司 振荡器电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799807B2 (ja) 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
JPH04261211A (ja) * 1991-01-24 1992-09-17 Mitsubishi Electric Corp 半導体集積回路装置
JP2824370B2 (ja) * 1992-10-09 1998-11-11 三菱電機株式会社 位相同期ループ回路
US5278522A (en) 1992-11-19 1994-01-11 Codex, Corp. High frequency voltage controlled oscillator
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JPH09148894A (ja) * 1995-09-06 1997-06-06 Nec Corp 電源電圧の変動に強い電圧制御発振器
US6028488A (en) 1996-11-08 2000-02-22 Texas Instruments Incorporated Digitally-controlled oscillator with switched-capacitor frequency selection
US5963058A (en) * 1997-03-19 1999-10-05 Intel Corporation Phase frequency detector
KR100272524B1 (ko) 1998-02-04 2000-11-15 김영환 전하펌프위상동기루프
US6308055B1 (en) * 1998-05-29 2001-10-23 Silicon Laboratories, Inc. Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications
JP2000059182A (ja) * 1998-08-14 2000-02-25 Nec Ic Microcomput Syst Ltd 電圧制御発振器とその発振周波数の制御方法
JP2002353809A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp クロック発生回路
KR20030054196A (ko) 2001-12-24 2003-07-02 삼성전자주식회사 넓은 주파수 조정 범위를 갖는 전압 제어 발진기 및 위상동기 루프 회로
JP2004120215A (ja) 2002-09-25 2004-04-15 Sharp Corp 電圧制御発振器、ｐｌｌ周波数シンセサイザ、および、集積回路
US6842082B2 (en) * 2003-05-30 2005-01-11 Agere Systems Inc. Programmable voltage-controlled oscillator with self-calibration feature
KR20060060158A (ko) 2004-11-30 2006-06-05 삼성전자주식회사 주파수 검출기를 이용하여 커패시턴스를 가변시키는 전압제어 발진기 및 위상 고정 루프

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101030499B1 (ko) * 2008-12-24 2011-04-21 전자부품연구원 광대역 주파수 합성기 및 이의 합성방법

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Publication number Publication date
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