JP4043024B2 - 遅延同期ループ - Google Patents
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- 230000002265 prevention Effects 0.000 claims description 30
- 230000003111 delayed effect Effects 0.000 claims description 27
- 230000001360 synchronised effect Effects 0.000 claims description 16
- 230000004913 activation Effects 0.000 claims description 11
- 230000001934 delay Effects 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Description
【０００１】
【発明の属する技術分野】
本発明は遅延同期ループに係り、特に多相を有する遅延同期ループに関する。
【０００２】
【従来の技術】
メモリ素子を具備して信号を高速で処理する半導体装置は入出力データをシステムクロックに同期させて処理するために位相同期ループ(Phase Locked Loop)または遅延同期ループ(Delay Locked Loop)を主に使用する。遅延同期ループは位相同期ループに比べて小さなジッタ特性、全体構造の安定性及び単純性を有する一方、位相特性上、制限された領域を持つ短所がある。最近、遅延同期ループの前記短所を改善するための多様な方法が研究されつつある。遅延同期ループはデジタルブロックのような電源雑音が激しい環境下でも安定に動作できるために遅延同期ループの応用範囲は広まり続けている。
【０００３】
図１は従来の遅延同期ループのブロック図である。図１を参照すれば、従来の遅延同期ループ１０１は位相比較器１１１、電荷ポンプ１２１、フィルタ１３１及び遅延素子１４１を具備する。位相比較器１１１は入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴの位相を比較してその位相差を第１信号ＵＰまたは第２信号ＤＮとして出力する。電荷ポンプ１２１は第１信号ＵＰまたは第２信号ＤＮによって出力電圧Ｖ１を増減させる。フィルタ１３１は出力電圧Ｖ１に含まれた交流成分を除去する。遅延素子１４１は、フィルタ１３１の出力の電圧レベルに応じて出力クロック信号ＣＬＫＯＵＴの遅延時間を早めたり遅らせたりして入力クロック信号ＣＬＫＩＮと同期及び周波数を合わせる。
【０００４】
このような従来の遅延同期ループ１０１においては、位相キャプチャ・レンジ (Phase Capture Range)の制限によりハーモニック・ロック(harmonic lock)が生じる。
【０００５】
図２(Ａ)は前記図１に示された遅延同期ループ１０１の出力クロック信号ＣＬＫＯＵＴが入力クロック信号ＣＬＫＩＮに正確に同期した場合を表わす。この時、出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ１は入力クロック信号ＣＬＫＩＮのＮクロック周期ＴＮ後の立上りエッジｒ２と同期する。
【０００６】
図２(Ｂ)は前記図１に示された出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態の場合を表わす。この時、出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ３は入力クロック信号ＣＬＫＩＮのＮクロック周期後の立上りエッジｒ４と同期する。出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ３が入力クロック信号ＣＬＫＩＮのＮクロック周期以後の立上りエッジと同期しても周波数が変わったハーモニック・ロック状態である。このように、出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態の場合、これは非正常であるにもかかわらず位相比較器１１１はこれを非正常と判断せず、正常と判断する。これが従来の遅延同期ループ１０１の問題点である。
【０００７】
【発明が解決しようとする課題】
前記のようなハーモニック・ロックを解決するための方法として、遅延同期ループの動作初期に遅延ラインを最小遅延から始める方法が刊行物すなわちIEEE J．Solid-state Circuits, vol３２, pp．1683-1692，Nov 1997に記載されている。しかし前記刊行物に記載された方法はハーモニック・ロックを部分的には解決できるが、根本的な解決策にはならない。
【０００８】
ハーモニック・ロックを解決するための他の方法が米国特許第５６６３６６５に開示されている。米国特許第５６６３６６５の位相分別器(Phase Discriminator)は遅延素子の最後のタブ信号の立上りエッジと、中間タブのうち一つの信号の立上りエッジとが一致する場合があるかを検出し、この時、一致する場合があればハーモニック・ロックが発生したと見なして遅延速度を調節することによりハーモニック・ロックを防止するものである。しかしながら、前記中間タブの信号の立上りエッジのうちいずれもが、前記最後のタブの信号の立上りエッジと一致する場合が発生しなければ、前記米国特許第５６６３６６５の位相分別器は位相誤差を検出できず、よって、この時はハーモニック・ロックを防止できない。
【０００９】
また、場合によって、遅延同期ループ使用者は不特定に遅延されたクロック信号を必要とする場合もある。しかし、従来の遅延同期ループは出力クロック信号を所定時間のみ遅延させるので前記の場合を満足させられない。
【００１０】
本発明は前記問題点を解決するために案出されたものであって、本発明の目的は、ハーモニック・ロックを完全に防止する遅延同期ループを提供することにある。
さらに、本発明は、不特定に遅延されるクロック信号を選択的に出力できる遅延同期ループを提供することを他の目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる多数の遅延信号を発する遅延部と、前記入力クロック信号と前記多数の遅延信号とを入力し、この入力クロック信号及び遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、前記第１及び第２信号を入力し、位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第１電圧を印加して前記電荷ポンプを介して前記遅延部に第２電圧を提供させる起動回路とを具備し、前記遅延部は前記位相制御電圧に応じて前記出力クロック信号及び多数の遅延信号の位相を調整することを特徴とする。
【００１２】
この第１の遅延同期ループにおいて、前記遅延部は、好ましくは、前記入力クロック信号を遅延させて前記出力クロック信号及び前記多数の遅延信号を出力する直列に連結された多数の遅延素子と、前記フィルタの出力信号の電圧レベルによって前記多数の遅延素子の遅延程度を制御するバイアス部とを具備し、前記多数の遅延信号は前記多数の遅延素子のうち特定素子より出力される。
【００１３】
また前記ハーモニック・ロック防止部は、好ましくは、前記入力クロック信号及び前記多数の遅延信号のうち、各々互いに位相差が少ない信号を２つずつ比較し、比較結果位相が遅れれば前記第１信号を活性化させ、比較結果位相が早ければ前記第２信号を活性化させるもので、前記入力クロック信号及び前記多数の遅延信号のうち、各々互いに位相差が少ない信号を２つずつ入力する複数の位相検出器と、この複数の位相検出器の出力のうち、各々半分ずつ入力する第１及び第２ＮＯＲゲートと、この第１及び第２ＮＯＲゲートの出力を入力し、前記第１信号を出力するＯＲゲートと、前記第１及び第２ＮＯＲゲートの出力を入力し、前記第２信号を出力するＡＮＤゲートとを具備する。
【００１４】
また前記位相検出器の各々は、好ましくは、電源電圧と前記入力クロック信号または第１遅延信号を入力し、位相検出器の出力を発生する第１遅延フリップ・フロップと、前記電源電圧及び前記入力クロック信号または第１遅延信号と位相差が最も少ない第２遅延信号を入力する第２遅延フリップ・フロップと、前記第１及び第２遅延フリップ・フロップの出力を入力し、出力は前記第１及び第２遅延フリップ・フロップに提供する第２ＮＡＮＤゲートとを具備する。
【００１５】
また前記電荷ポンプは、好ましくは、前記第１信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より高め、前記第２信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より低めるもので、 前記起動回路の出力によりゲートされて電源電圧を出力する第１トランジスタを具備する。
【００１６】
また前記出力クロック信号及び多数の遅延信号の位相は、好ましくは、前記位相制御電圧が前記所定電圧より高まれば速くなり、前記位相制御電圧が前記所定電圧より低まれば遅れる。
【００１７】
また前記起動回路は、好ましくは、前記入力クロック信号と前記出力クロック信号とを入力する第１遅延フリップ・フロップと、この第１遅延フリップ・フロップの出力と前記出力クロック信号とを入力し、起動回路の出力を発する第２遅延フリップ・フロップとを具備する。
【００１８】
また、好ましくは、前記出力クロック信号が発生する以前の初期状態において、前記出力クロック信号が論理ローの場合、前記起動回路は論理ローを出力し、それにより前記第１トランジスタがターンオンされて前記電源電圧を前記フィルタに提供することによって、前記出力クロック信号を前記入力クロック信号に急速に同期させる。
【００１９】
本発明の第２の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる第１及び第２多数の遅延信号を発する遅延部と、前記入力クロック信号と前記第１多数の遅延信号とを入力し、この入力クロック信号及び第１多数の遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、前記第１及び第２信号を入力し、位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダとを具備し、前記遅延部は前記デコーディングされた信号に応じて前記第２多数の遅延信号のうち一部を選択的に出力し、前記遅延部は前記フィルタの出力信号に応じて前記出力クロック信号及び第１多数の遅延信号の位相を調整することを特徴とする。
【００２０】
この第２の遅延同期ループにおいて、前記遅延部は、好ましくは、前記入力クロック信号に直列に連結された多数の遅延素子と、前記フィルタの出力信号の電圧レベルによって前記多数の遅延素子の遅延程度を制御するバイアス部と、前記遅延素子の各出力端に一つずつ連結され、前記デコーディングされた信号によりスイッチングされて前記第２多数の遅延信号を出力する多数のスイッチング素子とを具備し、前記第１多数の遅延信号は前記遅延素子のうち、特定素子より出力される。
また前記スイッチング素子は、好ましくは、伝送ゲートである。
また前記第２多数の遅延信号は、好ましくは、前記第１多数の遅延信号数より多い。
【００２１】
本発明の第３の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる第１及び第２多数の遅延信号を発する遅延部と、前記入力クロック信号と前記第１多数の遅延信号とを入力し、この入力クロック信号及び第１多数の遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、前記第１及び第２信号を入力して位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第１電圧を印加して前記電荷ポンプを介して前記遅延部に第２電圧を提供させる起動回路と、入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダとを具備し、前記遅延部は前記デコーディングされた信号に応じて前記第２多数の遅延信号のうち一部を選択的に出力し、前記フィルタの出力信号に応じて前記出力クロック信号及び第１多数の遅延信号の位相を調整することを特徴とする。
【００２２】
このような本発明によりハーモニック・ロックが防止される。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明する。以下の最適な実施の形態において、特定の用語が使われるが、これは単に本発明を説明するための目的から使われるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的な保護範囲は特許請求の範囲によってのみ決まるべきである。また、各図面に提示された同じ参照符号は同じ部材を示す。
【００２４】
図３は本発明の望ましい実施の形態による遅延同期ループのブロック図である。図３を参照すれば、遅延同期ループ３０１はハーモニック・ロック防止部３１１、電荷ポンプ３２１、フィルタ３３１、遅延部３４１、起動回路３５１及びデコーダ３６１を具備する。
【００２５】
遅延部３４１は、入力クロック信号ＣＬＫＩＮを所定時間だけ遅延させて出力クロック信号ＣＬＫＯＵＴを出力する。遅延部３４１は、また入力クロック信号ＣＬＫＩＮよりは位相が遅く、出力クロック信号ＣＬＫＯＵＴよりは位相が早い第１多数の遅延信号ｄ１〜ｄｍ及び第２多数の遅延信号ｄｌ１〜ｄｌｎを出力する。第１多数の遅延信号ｄ１〜ｄｍは、ハーモニック・ロック防止部３１１に伝達される。遅延部３４１はデコーダ３６１に連結され、デコーダ３６１の出力信号ＡＤＤＯＵＴによって第２多数の遅延信号ｄｌ１〜ｄｌｎのうち少なくとも一つの遅延信号を出力する。遅延部３４１は電圧制御遅延ライン(Voltage Controlled Delay Line ; ＶＣＤＬ)よりなるために、出力クロック信号ＣＬＫＯＵＴと第１及び第２多数の遅延信号ｄ１〜ｄｍ，ｄｌ１〜ｄｌｎはフィルタ３３１より出力される信号Ｖ４によりその遅延時間が調整される。
【００２６】
デコーダ３６１は、入力されるアドレス信号ＡＤＤＩＮをデコーディングしてデコーディングされたアドレス信号ＡＤＤＯＵＴを出力する。
【００２７】
このように、遅延部３４１はデコーディングされたアドレス信号ＡＤＤＯＵＴによって互いに異なる位相を持つ第２多数の遅延信号ｄｌ１〜ｄｌｎを出力することにより、遅延同期ループ使用者は必要によって出力クロック信号ＣＬＫＯＵＴの他に多様な位相を有する信号ｄｌ１〜ｄｌｎを選択して他の目的のためのクロック信号ＲＣＬＫとして出力する。
【００２８】
起動回路３５１は、出力クロック信号ＣＬＫＯＵＴと入力クロック信号ＣＬＫＩＮとを入力し、遅延部３４１に入力された入力クロック信号ＣＬＫＩＮが遅延部３４１より出力される前の初期状態でフィルタ３３１から遅延部３４１に入力される信号Ｖ４の初期電圧を設定する。初期パワーオン時のコースモード(coarse mode)から遅延部３４１に入力される入力クロック信号ＣＬＫＩＮが遅延部３４１を通じて出力クロック信号ＣＬＫＯＵＴとして発生される前の初期状態において出力される出力クロック信号ＣＬＫＯＵＴは入力クロック信号ＣＬＫＩＮと大きい位相差をもつ。遅延同期ループ３０１が具備されたデバイスに電源電圧が供給し始めるパワーオン初期状態において、出力クロック信号ＣＬＫＯＵＴは論理ロー状態を維持し、初期論理ローレベルの出力クロック信号ＣＬＫＯＵＴは起動回路３５１をリセットさせてフリップ・フロップ４１１，４１２の出力値を論理ローにならしめる。
【００２９】
これにより、ＰＭＯＳトランジスタ（図４の４３１）がオンされ、信号Ｖ４の電圧が迅速に上昇して所定電圧レベルになる。
したがって、初期パワーオン時、出力クロック信号ＣＬＫＯＵＴは入力クロック信号ＣＬＫＩＮに急速に同期する。
【００３０】
コースモードが終われば遅延同期ループ３０１は、正確な位相を作りだすファインモードとして動作するようになる。本発明の遅延同期ループ３０１は前記ファインモードでハーモニック・ロックを防止して正確な位相を作り出す。
【００３１】
ハーモニック・ロック防止部３１１は、入力クロック信号ＣＬＫＩＮおよび遅延部３４１より出力される第１多数の遅延信号ｄ１〜ｄｍを入力し、第１及び第２信号ＵＰ，ＤＮを出力する。ハーモニック・ロック防止部３１１は入力クロック信号ＣＬＫＩＮおよび第１多数の遅延信号ｄ１〜ｄｍのうち互いに隣接した信号間の位相を比較して、この時発生される位相差が所定範囲を超えれば第１信号ＵＰまたは第２信号ＤＮを活性化させる。動作原理は次の通りである。図７（Ａ）の位相検出器において、入力クロック信号ＣＬＫＩＮが論理ハイになれば、出力Ｐ１の値は“Ｈｉｇｈ”になる。その後、入力クロック信号ＣＬＫＩＮは遅延部３４１で一定遅延時間をもって‘ハイ’レベルの信号ｄ１を発生し、信号ｄ１により位相検出器６１１の出力Ｐ１はローレベルに変わる。
この位相検出器６１１を図６のように、隣接した遅延素子の出力ｄ１〜ｄｎを入力にして駆動させれば、遅延同期ループの問題点であるハーモニック・ロックを防止できる。それは、隣接した遅延素子の出力値が基準信号の入力クロック信号ＣＬＫＩＮの周期より大きくなるか、小さくなれば、本発明の核心の図６のハーモニック・ロック防止部３１１が信号ＵＰまたは信号ＤＮを発生させて一周期以内に同期させるように動作するからである。
【００３２】
電荷ポンプ３２１は第１及び第２信号ＵＰ，ＤＮを入力し、位相制御信号Ｖ２を発し、第１信号ＵＰが活性化されれば位相制御信号Ｖ２の電圧レベルは増加され、第２出力信号ＤＮが活性化されれば位相制御信号Ｖ２の電圧レベルは減少される。
【００３３】
フィルタ３３１は位相制御信号Ｖ２に含まれた交流成分を除去して純粋な直流電圧を有する信号Ｖ４を遅延部３４１に伝達する。
【００３４】
前述したように、ハーモニック・ロック防止部３１１は遅延部３４１より出力される第１多数の遅延信号ｄ１〜ｄｍの位相差を検出し、この位相差が所定範囲を超えれば、これを検出して出力クロック信号ＣＬＫＯＵＴを入力クロック信号ＣＬＫＩＮに正確に同期させることにより出力クロック信号ＣＬＫＯＵＴのハーモニック・ロック状態への進入を防止する。
【００３５】
図４に起動回路３５１、電荷ポンプ３２１及びフィルタ３３１の詳細回路が示されている。
図４を参照すれば、起動回路３５１は第１及び第２遅延フリップ・フロップ４１１，４１２を具備する。第１遅延フリップ・フロップ４１１は入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴとを入力し、入力クロック信号ＣＬＫＩＮが論理ローから論理ハイに上昇する度にクロック信号Ｐ１を発する。第１遅延フリップ・フロップ４１１は入力クロック信号ＣＬＫＩＮを二分周した信号Ｐ１を出力する。第２遅延フリップ・フロップ４１２は第１遅延フリップ・フロップ４１１の出力信号Ｐ１を四分周した信号Ｓ１を出力する。また、第１及び第２遅延フリップ・フロップ４１１，４１２のリセット端子はいずれも出力クロック信号ＣＬＫＯＵＴに連結され、出力クロック信号ＣＬＫＯＵＴが論理ハイであれば正常に動作し、出力クロック信号ＣＬＫＯＵＴが論理ローであればいずれもリセットされる。第２遅延フリップ・フロップ４１２はリセットされれば入力に関係なく出力信号Ｓ１を論理ローとして出力する。すなわち、遅延部３４１の初期状態において出力クロック信号ＣＬＫＯＵＴが論理ローであるために起動回路３５１は論理ローレベルの信号Ｓ１を出力する。
遅延同期ループ３０１が正常動作すれば、すなわち入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴの周期が互いに一致すれば、出力クロック信号ＣＬＫＯＵＴはいつも入力クロック信号ＣＬＫＩＮの論理ハイで同期するため、出力信号Ｓ１がリセットされて、ＰＭＯＳトランジスタ４３１を駆動させることはなくなる。よって、正常動作後に起動機能は停止されるものである。
【００３６】
電荷ポンプ３２１は第１及び第２ＰＭＯＳトランジスタ４３１，４３２、第１ＮＭＯＳトランジスタ４３３及び第１及び第２電流源４２１，４２２を具備し、位相制御信号Ｖ２を出力する。第１ＰＭＯＳトランジスタ４３１は起動回路３５１の出力が論理ローの時にターンオンされて第１電流源４２１より発生する定電流値を位相制御信号Ｖ２として出力する。第２ＰＭＯＳトランジスタ４３２は第１信号ＵＰが論理ローの時に定電流信号を出力して位相制御信号Ｖ２の電圧レベルを増加させる。第１ＮＭＯＳトランジスタ４３３は第２信号ＤＮが論理ハイのの時に定電流素子４２２を通じて位相制御信号Ｖ２の電圧レベルを減少させる。
【００３７】
このように、電荷ポンプ３２１は第１信号ＵＰが論理ローとして活性化されれば、位相制御信号ｖ２の電圧レベルを所定電圧より高め、第２信号ｄｎが論理ハイとして活性化されれば位相制御信号ｖ２の電圧レベルを前記所定電圧より低める。
【００３８】
フィルタ３３１はキャパシタ４４１を具備して位相制御信号ｖ２に含まれた交流成分を除去して純粋な直流電圧を持つ信号ｖ４を遅延部３４１に提供する。また、キャパシタ４４１には常に所定電圧が充電されており、信号Ｖ４は常に前記所定電圧レベルとして維持される。それで、位相差により発生する第１信号ＵＰと第２信号ＤＮによって電圧が増減して遅延素子の遅延を可変させる。制御信号Ｖ２の電圧レベルが上昇すればキャパシタ４４１に充電される電圧が増加して信号Ｖ４の電圧レベルを上昇させ、位相制御信号Ｖ２の電圧レベルが低くなればキャパシタ４４１に充電される電圧が減少して信号Ｖ４の電圧レベルを下げる。
【００３９】
前記のように、起動回路３５１は出力クロック信号ＣＬＫＯＵＴが正常に出力される前の初期状態時に論理ローを出力する。それにより、第１ＰＭＯＳトランジスタ４３１がターンオンされて電源電圧ｖｄｄがフィルタ３３１を介して遅延部３４１に提供されることにより、出力クロック信号ＣＬＫＯＵＴが入力クロック信号ＣＬＫＩＮに迅速に同期されるようにする。
【００４０】
図５は、前記図３に示された遅延部３４１を詳細に示した図面である。図５を参照すれば、遅延部３４１は多数の遅延素子Ｂ１〜Ｂｎ、多数のスイッチング素子Ｑ１〜Ｑｎ−１及びバイアス部５１１を具備する。
【００４１】
多数の遅延素子Ｂ１〜Ｂｎは入力クロック信号ＣＬＫＩＮに直列に連結され、入力クロック信号ＣＬＫＩＮを所定時間遅延させて第１多数の遅延信号ｄ１〜ｄｍ、第２多数の遅延信号ｄｌ１〜ｄｌｎ及び出力クロック信号ＣＬＫＯＵＴを出力する。第１多数の遅延信号ｄ１〜ｄｍは特定の遅延素子、例えば２番目、４番目または８番目素子毎に一つずつ出力され、第２多数の遅延信号ｄｌ１〜ｄｌｎ−１は各遅延素子毎に一つずつ出力される。したがって、第２多数の遅延信号ｄｌ１〜ｄｌｎの数が第１多数の遅延信号ｄ１〜ｄｍより多い。しかし、第１多数の遅延信号ｄ１〜ｄｍも場合によっては第２多数の遅延信号ｄｌ１〜ｄｌｎと同数に構成することもできる。
【００４２】
多数のスイッチング素子Ｑ１〜Ｑｎ−１はデコーダ３６１の出力信号ＡＤＤＯＵＴによってオン/オフが決まる。例えば、スイッチング素子Ｑ１〜Ｑｎ−１が伝送ゲートである場合、Ｎ−ｂｉｔデコーダに応じて遅延信号ｄｌ１〜ｄｌｎのうち一つが選ばれてクロック信号ＲＣＬＫとして出力される。すなわち、Ｎ−ｂｉｔデコーダの値により任意の位相遅延をもつ他のクロック信号を作り出せる。
【００４３】
バイアス部５１１はフィルタ３３１の出力信号Ｖ４の電圧レベルによって第３信号ＡＰまたは第４信号ＡＮの電圧レベル（バイアスレベル）を変化させ、このような電圧レベルに応じて遅延素子の遅延値が変わる。
遅延素子Ｂ１〜Ｂｎの数は遅延同期ループ３０１の用途により適正に選択する。
【００４４】
図６は、前記図３に示されたハーモニック・ロック防止部３１１の詳細回路図である。図６を参照すれば、前記ハーモニック・ロック防止部３１１は多数の位相検出器６１１〜６１８、第１ないし第３ＮＯＲゲート６２１〜６２３及び第１ＮＡＮＤゲート６３１を具備する。
【００４５】
位相検出器６１１〜６１８は入力クロック信号ＣＬＫＩＮ及び第１多数の遅延信号ｄ１〜ｄｍのうち各々相互位相差が少ない信号を２つずつ入力し、入力される信号間の位相差を検出する。位相検出器６１１〜６１８については図７に基づいて後で詳細に説明する。
【００４６】
第１ＮＯＲゲート６２１は位相検出器６１１〜６１４の出力Ｐ１〜Ｐ４を入力し、第２ＮＯＲゲート６２２は位相検出器６１５〜６１８の出力Ｐ５〜Ｐ８を入力する。第３ＮＯＲゲート６２３は第１及び第２ＮＯＲゲート６２１，６２２の出力Ｐ９，Ｐ１０を入力し、第１信号ＵＰを出力する。第１ＮＡＮＤゲート６３１は第１及び第２ＮＯＲゲートの出力Ｐ９，Ｐ１０を入力し、第２信号ＤＮを出力する。
【００４７】
ハーモニック・ロック防止部３１１は第１多数の遅延信号ｄ１〜ｄｍの遅延時間ｔ１が次の数１に規定された時間を超える場合、位相エラー信号を発して第１信号ＵＰまたは第２信号ＤＮを活性化させる。
［数１］
ｔ１＝（Ｔ／ｎ）×４
ここで、Ｔは入力クロック信号ＣＬＫＩＮの周期であり、ｎは図５に示された遅延素子Ｂ１〜Ｂｎの数である。例えば、入力クロック信号ＣＬＫＩＮの周期が２０[ｎｓ]であり、遅延素子Ｂ１〜Ｂｎの数が２０であれば遅延時間ｔ１は４[ｎｓ]である。そして、（Ｔ／ｎ）に４をかけたことは第１多数の遅延信号ｄ１〜ｄｍが４番目の遅延素子毎に一つずつ出力されるからである。もし、第１多数の遅延信号ｄ１〜ｄｍが２番目の遅延素子毎に一つずつ出力されれば（Ｔ／ｎ）にかけられる数は２になり、第１多数の遅延信号ｄ１〜ｄｍが８番目の遅延素子毎に一つずつ出力されれば（Ｔ／ｎ）にかけられる数は８になる。
【００４８】
図７(Ａ)及び図７(Ｂ)を参照すれば、位相検出器６１１は第１及び第２遅延フリップ・フロップ７１１，７１２と第２ＮＡＮＤゲート７２１とを具備する。第１遅延フリップ・フロップ７１１に入力される入力クロック信号ＣＬＫＩＮと、第２遅延フリップ・フロップ７１２に入力される遅延信号ｄ１とは所定の位相差をもつ。すなわち、遅延信号ｄ１は入力クロック信号ＣＬＫＩＮより所定時間遅延される。位相検出器６１１は前記遅延された時間程度のパルス幅をもつパルス信号Ｐ１を発する。
【００４９】
図８(ａ)ないし図８(ｅ)は、前記図５に示された第１多数の遅延信号ｄ１〜ｄｍを検証した結果、非同期の場合の波形を表す。
第１多数の遅延信号ｄ１〜ｄｍそれぞれの周期が入力クロック信号ＣＬＫＩＮの周期より大きい場合、ハーモニック・ロック防止部３１１に含まれた位相検出器６１１〜６１８は各々の遅延された位相を感知して図８（ａ）及び図８（ｃ）に示された信号を発して第１ＮＯＲゲート６２１と第２ＮＯＲゲート６２２とに伝達する。そうすると、第１ＮＯＲゲート６２１は図８(ｂ)に示された信号を発し、第２ＮＯＲゲート６２２は図８（ｄ）に示された信号を発する。第１及び第２ＮＯＲゲート６２１，６２２の出力Ｐ９，Ｐ１０はＯＲゲート６２３により組み合わされるので第１信号ＵＰは図８（ｅ）と同じ波形を有する。それにより、電荷ポンプ３２１は位相制御信号Ｖ２の電圧レベルを上昇させて遅延部３４１の遅延素子Ｂ１〜Ｂｎの動作速度を速める。そうすると、第１多数の遅延信号ｄ１〜ｄｍと出力クロック信号ＣＬＫＯＵＴの遅延程度が減少されて出力クロック信号ＣＬＫＯＵＴは入力クロック信号ＣＬＫＩＮに直ちに同期する。すなわち、出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態に進入することが防止される。
【００５０】
図９は、図８の非同期の遅延信号が前記図６に示されたハーモニック・ロック防止部３１１を通過した結果同期した状態を表す。図９に示されたように、入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴの位相と周期が同期した場合、位相検出器６１１〜６１８は位相エラーを検出せず、それにより第１信号ＵＰは論理ハイとして出力されるので位相制御信号Ｖ２の電圧レベルはそのまま維持される。
【００５１】
【発明の効果】
上述したように、本発明によれば、遅延部３４１は第１多数の遅延信号ｄ１〜ｄｍを発し、ハーモニック・ロック防止部３１１はこの第１多数の遅延信号ｄ１〜ｄｍの位相を検出して出力クロック信号ＣＬＫＯＵＴの位相が遅れることを防止する。したがって、出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態に進入することが防止される。また、遅延部３４１は第２多数の遅延信号ｄｌ１〜ｄｌｎを発し、デコーダ３６１により第２多数の遅延信号ｄｌ１〜ｄｌｎのうち一部が選択されることによって、遅延同期ループの使用者は位相が異なる他の遅延信号を選択的に使用できる。
【図面の簡単な説明】
【図１】従来の遅延同期ループのブロック図である。
【図２】図１に示された遅延同期ループの出力クロックが入力クロックに各々同期した場合とハーモニック・ロック状態の場合とを示した図である。
【図３】本発明の望ましい実施の形態による遅延同期ループのブロック図である。
【図４】図３に示された起動回路、電荷ポンプ及びフィルタの詳細回路図である。
【図５】図３に示された遅延部を詳細に示した図である。
【図６】図３に示されたハーモニック・ロック防止部の詳細回路図である。
【図７】図６に示された位相検出器のうち一つの詳細回路図である。
【図８】図５に示された遅延部の遅延信号を検証した結果、非同期の場合の波形を表す図である。
【図９】図８の非同期の遅延信号が図６に示されたハーモニック・ロック防止部を通過した結果同期した状態を表す図である。
【符号の説明】
３０１ 遅延同期ループ
３１１ ハーモニック・ロック防止部
３２１ 電荷ポンプ
３３１ フィルタ
３４１ 遅延部
３５１ 起動回路
３６１ デコーダ
【発明の属する技術分野】
本発明は遅延同期ループに係り、特に多相を有する遅延同期ループに関する。
【０００２】
【従来の技術】
メモリ素子を具備して信号を高速で処理する半導体装置は入出力データをシステムクロックに同期させて処理するために位相同期ループ(Phase Locked Loop)または遅延同期ループ(Delay Locked Loop)を主に使用する。遅延同期ループは位相同期ループに比べて小さなジッタ特性、全体構造の安定性及び単純性を有する一方、位相特性上、制限された領域を持つ短所がある。最近、遅延同期ループの前記短所を改善するための多様な方法が研究されつつある。遅延同期ループはデジタルブロックのような電源雑音が激しい環境下でも安定に動作できるために遅延同期ループの応用範囲は広まり続けている。
【０００３】
図１は従来の遅延同期ループのブロック図である。図１を参照すれば、従来の遅延同期ループ１０１は位相比較器１１１、電荷ポンプ１２１、フィルタ１３１及び遅延素子１４１を具備する。位相比較器１１１は入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴの位相を比較してその位相差を第１信号ＵＰまたは第２信号ＤＮとして出力する。電荷ポンプ１２１は第１信号ＵＰまたは第２信号ＤＮによって出力電圧Ｖ１を増減させる。フィルタ１３１は出力電圧Ｖ１に含まれた交流成分を除去する。遅延素子１４１は、フィルタ１３１の出力の電圧レベルに応じて出力クロック信号ＣＬＫＯＵＴの遅延時間を早めたり遅らせたりして入力クロック信号ＣＬＫＩＮと同期及び周波数を合わせる。
【０００４】
このような従来の遅延同期ループ１０１においては、位相キャプチャ・レンジ (Phase Capture Range)の制限によりハーモニック・ロック(harmonic lock)が生じる。
【０００５】
図２(Ａ)は前記図１に示された遅延同期ループ１０１の出力クロック信号ＣＬＫＯＵＴが入力クロック信号ＣＬＫＩＮに正確に同期した場合を表わす。この時、出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ１は入力クロック信号ＣＬＫＩＮのＮクロック周期ＴＮ後の立上りエッジｒ２と同期する。
【０００６】
図２(Ｂ)は前記図１に示された出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態の場合を表わす。この時、出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ３は入力クロック信号ＣＬＫＩＮのＮクロック周期後の立上りエッジｒ４と同期する。出力クロック信号ＣＬＫＯＵＴの立上りエッジｒ３が入力クロック信号ＣＬＫＩＮのＮクロック周期以後の立上りエッジと同期しても周波数が変わったハーモニック・ロック状態である。このように、出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態の場合、これは非正常であるにもかかわらず位相比較器１１１はこれを非正常と判断せず、正常と判断する。これが従来の遅延同期ループ１０１の問題点である。
【０００７】
【発明が解決しようとする課題】
前記のようなハーモニック・ロックを解決するための方法として、遅延同期ループの動作初期に遅延ラインを最小遅延から始める方法が刊行物すなわちIEEE J．Solid-state Circuits, vol３２, pp．1683-1692，Nov 1997に記載されている。しかし前記刊行物に記載された方法はハーモニック・ロックを部分的には解決できるが、根本的な解決策にはならない。
【０００８】
ハーモニック・ロックを解決するための他の方法が米国特許第５６６３６６５に開示されている。米国特許第５６６３６６５の位相分別器(Phase Discriminator)は遅延素子の最後のタブ信号の立上りエッジと、中間タブのうち一つの信号の立上りエッジとが一致する場合があるかを検出し、この時、一致する場合があればハーモニック・ロックが発生したと見なして遅延速度を調節することによりハーモニック・ロックを防止するものである。しかしながら、前記中間タブの信号の立上りエッジのうちいずれもが、前記最後のタブの信号の立上りエッジと一致する場合が発生しなければ、前記米国特許第５６６３６６５の位相分別器は位相誤差を検出できず、よって、この時はハーモニック・ロックを防止できない。
【０００９】
また、場合によって、遅延同期ループ使用者は不特定に遅延されたクロック信号を必要とする場合もある。しかし、従来の遅延同期ループは出力クロック信号を所定時間のみ遅延させるので前記の場合を満足させられない。
【００１０】
本発明は前記問題点を解決するために案出されたものであって、本発明の目的は、ハーモニック・ロックを完全に防止する遅延同期ループを提供することにある。
さらに、本発明は、不特定に遅延されるクロック信号を選択的に出力できる遅延同期ループを提供することを他の目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる多数の遅延信号を発する遅延部と、前記入力クロック信号と前記多数の遅延信号とを入力し、この入力クロック信号及び遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、前記第１及び第２信号を入力し、位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第１電圧を印加して前記電荷ポンプを介して前記遅延部に第２電圧を提供させる起動回路とを具備し、前記遅延部は前記位相制御電圧に応じて前記出力クロック信号及び多数の遅延信号の位相を調整することを特徴とする。
【００１２】
この第１の遅延同期ループにおいて、前記遅延部は、好ましくは、前記入力クロック信号を遅延させて前記出力クロック信号及び前記多数の遅延信号を出力する直列に連結された多数の遅延素子と、前記フィルタの出力信号の電圧レベルによって前記多数の遅延素子の遅延程度を制御するバイアス部とを具備し、前記多数の遅延信号は前記多数の遅延素子のうち特定素子より出力される。
【００１３】
また前記ハーモニック・ロック防止部は、好ましくは、前記入力クロック信号及び前記多数の遅延信号のうち、各々互いに位相差が少ない信号を２つずつ比較し、比較結果位相が遅れれば前記第１信号を活性化させ、比較結果位相が早ければ前記第２信号を活性化させるもので、前記入力クロック信号及び前記多数の遅延信号のうち、各々互いに位相差が少ない信号を２つずつ入力する複数の位相検出器と、この複数の位相検出器の出力のうち、各々半分ずつ入力する第１及び第２ＮＯＲゲートと、この第１及び第２ＮＯＲゲートの出力を入力し、前記第１信号を出力するＯＲゲートと、前記第１及び第２ＮＯＲゲートの出力を入力し、前記第２信号を出力するＡＮＤゲートとを具備する。
【００１４】
また前記位相検出器の各々は、好ましくは、電源電圧と前記入力クロック信号または第１遅延信号を入力し、位相検出器の出力を発生する第１遅延フリップ・フロップと、前記電源電圧及び前記入力クロック信号または第１遅延信号と位相差が最も少ない第２遅延信号を入力する第２遅延フリップ・フロップと、前記第１及び第２遅延フリップ・フロップの出力を入力し、出力は前記第１及び第２遅延フリップ・フロップに提供する第２ＮＡＮＤゲートとを具備する。
【００１５】
また前記電荷ポンプは、好ましくは、前記第１信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より高め、前記第２信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より低めるもので、 前記起動回路の出力によりゲートされて電源電圧を出力する第１トランジスタを具備する。
【００１６】
また前記出力クロック信号及び多数の遅延信号の位相は、好ましくは、前記位相制御電圧が前記所定電圧より高まれば速くなり、前記位相制御電圧が前記所定電圧より低まれば遅れる。
【００１７】
また前記起動回路は、好ましくは、前記入力クロック信号と前記出力クロック信号とを入力する第１遅延フリップ・フロップと、この第１遅延フリップ・フロップの出力と前記出力クロック信号とを入力し、起動回路の出力を発する第２遅延フリップ・フロップとを具備する。
【００１８】
また、好ましくは、前記出力クロック信号が発生する以前の初期状態において、前記出力クロック信号が論理ローの場合、前記起動回路は論理ローを出力し、それにより前記第１トランジスタがターンオンされて前記電源電圧を前記フィルタに提供することによって、前記出力クロック信号を前記入力クロック信号に急速に同期させる。
【００１９】
本発明の第２の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる第１及び第２多数の遅延信号を発する遅延部と、前記入力クロック信号と前記第１多数の遅延信号とを入力し、この入力クロック信号及び第１多数の遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、前記第１及び第２信号を入力し、位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダとを具備し、前記遅延部は前記デコーディングされた信号に応じて前記第２多数の遅延信号のうち一部を選択的に出力し、前記遅延部は前記フィルタの出力信号に応じて前記出力クロック信号及び第１多数の遅延信号の位相を調整することを特徴とする。
【００２０】
この第２の遅延同期ループにおいて、前記遅延部は、好ましくは、前記入力クロック信号に直列に連結された多数の遅延素子と、前記フィルタの出力信号の電圧レベルによって前記多数の遅延素子の遅延程度を制御するバイアス部と、前記遅延素子の各出力端に一つずつ連結され、前記デコーディングされた信号によりスイッチングされて前記第２多数の遅延信号を出力する多数のスイッチング素子とを具備し、前記第１多数の遅延信号は前記遅延素子のうち、特定素子より出力される。
また前記スイッチング素子は、好ましくは、伝送ゲートである。
また前記第２多数の遅延信号は、好ましくは、前記第１多数の遅延信号数より多い。
【００２１】
本発明の第３の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる第１及び第２多数の遅延信号を発する遅延部と、前記入力クロック信号と前記第１多数の遅延信号とを入力し、この入力クロック信号及び第１多数の遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、前記第１及び第２信号を入力して位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第１電圧を印加して前記電荷ポンプを介して前記遅延部に第２電圧を提供させる起動回路と、入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダとを具備し、前記遅延部は前記デコーディングされた信号に応じて前記第２多数の遅延信号のうち一部を選択的に出力し、前記フィルタの出力信号に応じて前記出力クロック信号及び第１多数の遅延信号の位相を調整することを特徴とする。
【００２２】
このような本発明によりハーモニック・ロックが防止される。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明する。以下の最適な実施の形態において、特定の用語が使われるが、これは単に本発明を説明するための目的から使われるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的な保護範囲は特許請求の範囲によってのみ決まるべきである。また、各図面に提示された同じ参照符号は同じ部材を示す。
【００２４】
図３は本発明の望ましい実施の形態による遅延同期ループのブロック図である。図３を参照すれば、遅延同期ループ３０１はハーモニック・ロック防止部３１１、電荷ポンプ３２１、フィルタ３３１、遅延部３４１、起動回路３５１及びデコーダ３６１を具備する。
【００２５】
遅延部３４１は、入力クロック信号ＣＬＫＩＮを所定時間だけ遅延させて出力クロック信号ＣＬＫＯＵＴを出力する。遅延部３４１は、また入力クロック信号ＣＬＫＩＮよりは位相が遅く、出力クロック信号ＣＬＫＯＵＴよりは位相が早い第１多数の遅延信号ｄ１〜ｄｍ及び第２多数の遅延信号ｄｌ１〜ｄｌｎを出力する。第１多数の遅延信号ｄ１〜ｄｍは、ハーモニック・ロック防止部３１１に伝達される。遅延部３４１はデコーダ３６１に連結され、デコーダ３６１の出力信号ＡＤＤＯＵＴによって第２多数の遅延信号ｄｌ１〜ｄｌｎのうち少なくとも一つの遅延信号を出力する。遅延部３４１は電圧制御遅延ライン(Voltage Controlled Delay Line ; ＶＣＤＬ)よりなるために、出力クロック信号ＣＬＫＯＵＴと第１及び第２多数の遅延信号ｄ１〜ｄｍ，ｄｌ１〜ｄｌｎはフィルタ３３１より出力される信号Ｖ４によりその遅延時間が調整される。
【００２６】
デコーダ３６１は、入力されるアドレス信号ＡＤＤＩＮをデコーディングしてデコーディングされたアドレス信号ＡＤＤＯＵＴを出力する。
【００２７】
このように、遅延部３４１はデコーディングされたアドレス信号ＡＤＤＯＵＴによって互いに異なる位相を持つ第２多数の遅延信号ｄｌ１〜ｄｌｎを出力することにより、遅延同期ループ使用者は必要によって出力クロック信号ＣＬＫＯＵＴの他に多様な位相を有する信号ｄｌ１〜ｄｌｎを選択して他の目的のためのクロック信号ＲＣＬＫとして出力する。
【００２８】
起動回路３５１は、出力クロック信号ＣＬＫＯＵＴと入力クロック信号ＣＬＫＩＮとを入力し、遅延部３４１に入力された入力クロック信号ＣＬＫＩＮが遅延部３４１より出力される前の初期状態でフィルタ３３１から遅延部３４１に入力される信号Ｖ４の初期電圧を設定する。初期パワーオン時のコースモード(coarse mode)から遅延部３４１に入力される入力クロック信号ＣＬＫＩＮが遅延部３４１を通じて出力クロック信号ＣＬＫＯＵＴとして発生される前の初期状態において出力される出力クロック信号ＣＬＫＯＵＴは入力クロック信号ＣＬＫＩＮと大きい位相差をもつ。遅延同期ループ３０１が具備されたデバイスに電源電圧が供給し始めるパワーオン初期状態において、出力クロック信号ＣＬＫＯＵＴは論理ロー状態を維持し、初期論理ローレベルの出力クロック信号ＣＬＫＯＵＴは起動回路３５１をリセットさせてフリップ・フロップ４１１，４１２の出力値を論理ローにならしめる。
【００２９】
これにより、ＰＭＯＳトランジスタ（図４の４３１）がオンされ、信号Ｖ４の電圧が迅速に上昇して所定電圧レベルになる。
したがって、初期パワーオン時、出力クロック信号ＣＬＫＯＵＴは入力クロック信号ＣＬＫＩＮに急速に同期する。
【００３０】
コースモードが終われば遅延同期ループ３０１は、正確な位相を作りだすファインモードとして動作するようになる。本発明の遅延同期ループ３０１は前記ファインモードでハーモニック・ロックを防止して正確な位相を作り出す。
【００３１】
ハーモニック・ロック防止部３１１は、入力クロック信号ＣＬＫＩＮおよび遅延部３４１より出力される第１多数の遅延信号ｄ１〜ｄｍを入力し、第１及び第２信号ＵＰ，ＤＮを出力する。ハーモニック・ロック防止部３１１は入力クロック信号ＣＬＫＩＮおよび第１多数の遅延信号ｄ１〜ｄｍのうち互いに隣接した信号間の位相を比較して、この時発生される位相差が所定範囲を超えれば第１信号ＵＰまたは第２信号ＤＮを活性化させる。動作原理は次の通りである。図７（Ａ）の位相検出器において、入力クロック信号ＣＬＫＩＮが論理ハイになれば、出力Ｐ１の値は“Ｈｉｇｈ”になる。その後、入力クロック信号ＣＬＫＩＮは遅延部３４１で一定遅延時間をもって‘ハイ’レベルの信号ｄ１を発生し、信号ｄ１により位相検出器６１１の出力Ｐ１はローレベルに変わる。
この位相検出器６１１を図６のように、隣接した遅延素子の出力ｄ１〜ｄｎを入力にして駆動させれば、遅延同期ループの問題点であるハーモニック・ロックを防止できる。それは、隣接した遅延素子の出力値が基準信号の入力クロック信号ＣＬＫＩＮの周期より大きくなるか、小さくなれば、本発明の核心の図６のハーモニック・ロック防止部３１１が信号ＵＰまたは信号ＤＮを発生させて一周期以内に同期させるように動作するからである。
【００３２】
電荷ポンプ３２１は第１及び第２信号ＵＰ，ＤＮを入力し、位相制御信号Ｖ２を発し、第１信号ＵＰが活性化されれば位相制御信号Ｖ２の電圧レベルは増加され、第２出力信号ＤＮが活性化されれば位相制御信号Ｖ２の電圧レベルは減少される。
【００３３】
フィルタ３３１は位相制御信号Ｖ２に含まれた交流成分を除去して純粋な直流電圧を有する信号Ｖ４を遅延部３４１に伝達する。
【００３４】
前述したように、ハーモニック・ロック防止部３１１は遅延部３４１より出力される第１多数の遅延信号ｄ１〜ｄｍの位相差を検出し、この位相差が所定範囲を超えれば、これを検出して出力クロック信号ＣＬＫＯＵＴを入力クロック信号ＣＬＫＩＮに正確に同期させることにより出力クロック信号ＣＬＫＯＵＴのハーモニック・ロック状態への進入を防止する。
【００３５】
図４に起動回路３５１、電荷ポンプ３２１及びフィルタ３３１の詳細回路が示されている。
図４を参照すれば、起動回路３５１は第１及び第２遅延フリップ・フロップ４１１，４１２を具備する。第１遅延フリップ・フロップ４１１は入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴとを入力し、入力クロック信号ＣＬＫＩＮが論理ローから論理ハイに上昇する度にクロック信号Ｐ１を発する。第１遅延フリップ・フロップ４１１は入力クロック信号ＣＬＫＩＮを二分周した信号Ｐ１を出力する。第２遅延フリップ・フロップ４１２は第１遅延フリップ・フロップ４１１の出力信号Ｐ１を四分周した信号Ｓ１を出力する。また、第１及び第２遅延フリップ・フロップ４１１，４１２のリセット端子はいずれも出力クロック信号ＣＬＫＯＵＴに連結され、出力クロック信号ＣＬＫＯＵＴが論理ハイであれば正常に動作し、出力クロック信号ＣＬＫＯＵＴが論理ローであればいずれもリセットされる。第２遅延フリップ・フロップ４１２はリセットされれば入力に関係なく出力信号Ｓ１を論理ローとして出力する。すなわち、遅延部３４１の初期状態において出力クロック信号ＣＬＫＯＵＴが論理ローであるために起動回路３５１は論理ローレベルの信号Ｓ１を出力する。
遅延同期ループ３０１が正常動作すれば、すなわち入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴの周期が互いに一致すれば、出力クロック信号ＣＬＫＯＵＴはいつも入力クロック信号ＣＬＫＩＮの論理ハイで同期するため、出力信号Ｓ１がリセットされて、ＰＭＯＳトランジスタ４３１を駆動させることはなくなる。よって、正常動作後に起動機能は停止されるものである。
【００３６】
電荷ポンプ３２１は第１及び第２ＰＭＯＳトランジスタ４３１，４３２、第１ＮＭＯＳトランジスタ４３３及び第１及び第２電流源４２１，４２２を具備し、位相制御信号Ｖ２を出力する。第１ＰＭＯＳトランジスタ４３１は起動回路３５１の出力が論理ローの時にターンオンされて第１電流源４２１より発生する定電流値を位相制御信号Ｖ２として出力する。第２ＰＭＯＳトランジスタ４３２は第１信号ＵＰが論理ローの時に定電流信号を出力して位相制御信号Ｖ２の電圧レベルを増加させる。第１ＮＭＯＳトランジスタ４３３は第２信号ＤＮが論理ハイのの時に定電流素子４２２を通じて位相制御信号Ｖ２の電圧レベルを減少させる。
【００３７】
このように、電荷ポンプ３２１は第１信号ＵＰが論理ローとして活性化されれば、位相制御信号ｖ２の電圧レベルを所定電圧より高め、第２信号ｄｎが論理ハイとして活性化されれば位相制御信号ｖ２の電圧レベルを前記所定電圧より低める。
【００３８】
フィルタ３３１はキャパシタ４４１を具備して位相制御信号ｖ２に含まれた交流成分を除去して純粋な直流電圧を持つ信号ｖ４を遅延部３４１に提供する。また、キャパシタ４４１には常に所定電圧が充電されており、信号Ｖ４は常に前記所定電圧レベルとして維持される。それで、位相差により発生する第１信号ＵＰと第２信号ＤＮによって電圧が増減して遅延素子の遅延を可変させる。制御信号Ｖ２の電圧レベルが上昇すればキャパシタ４４１に充電される電圧が増加して信号Ｖ４の電圧レベルを上昇させ、位相制御信号Ｖ２の電圧レベルが低くなればキャパシタ４４１に充電される電圧が減少して信号Ｖ４の電圧レベルを下げる。
【００３９】
前記のように、起動回路３５１は出力クロック信号ＣＬＫＯＵＴが正常に出力される前の初期状態時に論理ローを出力する。それにより、第１ＰＭＯＳトランジスタ４３１がターンオンされて電源電圧ｖｄｄがフィルタ３３１を介して遅延部３４１に提供されることにより、出力クロック信号ＣＬＫＯＵＴが入力クロック信号ＣＬＫＩＮに迅速に同期されるようにする。
【００４０】
図５は、前記図３に示された遅延部３４１を詳細に示した図面である。図５を参照すれば、遅延部３４１は多数の遅延素子Ｂ１〜Ｂｎ、多数のスイッチング素子Ｑ１〜Ｑｎ−１及びバイアス部５１１を具備する。
【００４１】
多数の遅延素子Ｂ１〜Ｂｎは入力クロック信号ＣＬＫＩＮに直列に連結され、入力クロック信号ＣＬＫＩＮを所定時間遅延させて第１多数の遅延信号ｄ１〜ｄｍ、第２多数の遅延信号ｄｌ１〜ｄｌｎ及び出力クロック信号ＣＬＫＯＵＴを出力する。第１多数の遅延信号ｄ１〜ｄｍは特定の遅延素子、例えば２番目、４番目または８番目素子毎に一つずつ出力され、第２多数の遅延信号ｄｌ１〜ｄｌｎ−１は各遅延素子毎に一つずつ出力される。したがって、第２多数の遅延信号ｄｌ１〜ｄｌｎの数が第１多数の遅延信号ｄ１〜ｄｍより多い。しかし、第１多数の遅延信号ｄ１〜ｄｍも場合によっては第２多数の遅延信号ｄｌ１〜ｄｌｎと同数に構成することもできる。
【００４２】
多数のスイッチング素子Ｑ１〜Ｑｎ−１はデコーダ３６１の出力信号ＡＤＤＯＵＴによってオン/オフが決まる。例えば、スイッチング素子Ｑ１〜Ｑｎ−１が伝送ゲートである場合、Ｎ−ｂｉｔデコーダに応じて遅延信号ｄｌ１〜ｄｌｎのうち一つが選ばれてクロック信号ＲＣＬＫとして出力される。すなわち、Ｎ−ｂｉｔデコーダの値により任意の位相遅延をもつ他のクロック信号を作り出せる。
【００４３】
バイアス部５１１はフィルタ３３１の出力信号Ｖ４の電圧レベルによって第３信号ＡＰまたは第４信号ＡＮの電圧レベル（バイアスレベル）を変化させ、このような電圧レベルに応じて遅延素子の遅延値が変わる。
遅延素子Ｂ１〜Ｂｎの数は遅延同期ループ３０１の用途により適正に選択する。
【００４４】
図６は、前記図３に示されたハーモニック・ロック防止部３１１の詳細回路図である。図６を参照すれば、前記ハーモニック・ロック防止部３１１は多数の位相検出器６１１〜６１８、第１ないし第３ＮＯＲゲート６２１〜６２３及び第１ＮＡＮＤゲート６３１を具備する。
【００４５】
位相検出器６１１〜６１８は入力クロック信号ＣＬＫＩＮ及び第１多数の遅延信号ｄ１〜ｄｍのうち各々相互位相差が少ない信号を２つずつ入力し、入力される信号間の位相差を検出する。位相検出器６１１〜６１８については図７に基づいて後で詳細に説明する。
【００４６】
第１ＮＯＲゲート６２１は位相検出器６１１〜６１４の出力Ｐ１〜Ｐ４を入力し、第２ＮＯＲゲート６２２は位相検出器６１５〜６１８の出力Ｐ５〜Ｐ８を入力する。第３ＮＯＲゲート６２３は第１及び第２ＮＯＲゲート６２１，６２２の出力Ｐ９，Ｐ１０を入力し、第１信号ＵＰを出力する。第１ＮＡＮＤゲート６３１は第１及び第２ＮＯＲゲートの出力Ｐ９，Ｐ１０を入力し、第２信号ＤＮを出力する。
【００４７】
ハーモニック・ロック防止部３１１は第１多数の遅延信号ｄ１〜ｄｍの遅延時間ｔ１が次の数１に規定された時間を超える場合、位相エラー信号を発して第１信号ＵＰまたは第２信号ＤＮを活性化させる。
［数１］
ｔ１＝（Ｔ／ｎ）×４
ここで、Ｔは入力クロック信号ＣＬＫＩＮの周期であり、ｎは図５に示された遅延素子Ｂ１〜Ｂｎの数である。例えば、入力クロック信号ＣＬＫＩＮの周期が２０[ｎｓ]であり、遅延素子Ｂ１〜Ｂｎの数が２０であれば遅延時間ｔ１は４[ｎｓ]である。そして、（Ｔ／ｎ）に４をかけたことは第１多数の遅延信号ｄ１〜ｄｍが４番目の遅延素子毎に一つずつ出力されるからである。もし、第１多数の遅延信号ｄ１〜ｄｍが２番目の遅延素子毎に一つずつ出力されれば（Ｔ／ｎ）にかけられる数は２になり、第１多数の遅延信号ｄ１〜ｄｍが８番目の遅延素子毎に一つずつ出力されれば（Ｔ／ｎ）にかけられる数は８になる。
【００４８】
図７(Ａ)及び図７(Ｂ)を参照すれば、位相検出器６１１は第１及び第２遅延フリップ・フロップ７１１，７１２と第２ＮＡＮＤゲート７２１とを具備する。第１遅延フリップ・フロップ７１１に入力される入力クロック信号ＣＬＫＩＮと、第２遅延フリップ・フロップ７１２に入力される遅延信号ｄ１とは所定の位相差をもつ。すなわち、遅延信号ｄ１は入力クロック信号ＣＬＫＩＮより所定時間遅延される。位相検出器６１１は前記遅延された時間程度のパルス幅をもつパルス信号Ｐ１を発する。
【００４９】
図８(ａ)ないし図８(ｅ)は、前記図５に示された第１多数の遅延信号ｄ１〜ｄｍを検証した結果、非同期の場合の波形を表す。
第１多数の遅延信号ｄ１〜ｄｍそれぞれの周期が入力クロック信号ＣＬＫＩＮの周期より大きい場合、ハーモニック・ロック防止部３１１に含まれた位相検出器６１１〜６１８は各々の遅延された位相を感知して図８（ａ）及び図８（ｃ）に示された信号を発して第１ＮＯＲゲート６２１と第２ＮＯＲゲート６２２とに伝達する。そうすると、第１ＮＯＲゲート６２１は図８(ｂ)に示された信号を発し、第２ＮＯＲゲート６２２は図８（ｄ）に示された信号を発する。第１及び第２ＮＯＲゲート６２１，６２２の出力Ｐ９，Ｐ１０はＯＲゲート６２３により組み合わされるので第１信号ＵＰは図８（ｅ）と同じ波形を有する。それにより、電荷ポンプ３２１は位相制御信号Ｖ２の電圧レベルを上昇させて遅延部３４１の遅延素子Ｂ１〜Ｂｎの動作速度を速める。そうすると、第１多数の遅延信号ｄ１〜ｄｍと出力クロック信号ＣＬＫＯＵＴの遅延程度が減少されて出力クロック信号ＣＬＫＯＵＴは入力クロック信号ＣＬＫＩＮに直ちに同期する。すなわち、出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態に進入することが防止される。
【００５０】
図９は、図８の非同期の遅延信号が前記図６に示されたハーモニック・ロック防止部３１１を通過した結果同期した状態を表す。図９に示されたように、入力クロック信号ＣＬＫＩＮと出力クロック信号ＣＬＫＯＵＴの位相と周期が同期した場合、位相検出器６１１〜６１８は位相エラーを検出せず、それにより第１信号ＵＰは論理ハイとして出力されるので位相制御信号Ｖ２の電圧レベルはそのまま維持される。
【００５１】
【発明の効果】
上述したように、本発明によれば、遅延部３４１は第１多数の遅延信号ｄ１〜ｄｍを発し、ハーモニック・ロック防止部３１１はこの第１多数の遅延信号ｄ１〜ｄｍの位相を検出して出力クロック信号ＣＬＫＯＵＴの位相が遅れることを防止する。したがって、出力クロック信号ＣＬＫＯＵＴがハーモニック・ロック状態に進入することが防止される。また、遅延部３４１は第２多数の遅延信号ｄｌ１〜ｄｌｎを発し、デコーダ３６１により第２多数の遅延信号ｄｌ１〜ｄｌｎのうち一部が選択されることによって、遅延同期ループの使用者は位相が異なる他の遅延信号を選択的に使用できる。
【図面の簡単な説明】
【図１】従来の遅延同期ループのブロック図である。
【図２】図１に示された遅延同期ループの出力クロックが入力クロックに各々同期した場合とハーモニック・ロック状態の場合とを示した図である。
【図３】本発明の望ましい実施の形態による遅延同期ループのブロック図である。
【図４】図３に示された起動回路、電荷ポンプ及びフィルタの詳細回路図である。
【図５】図３に示された遅延部を詳細に示した図である。
【図６】図３に示されたハーモニック・ロック防止部の詳細回路図である。
【図７】図６に示された位相検出器のうち一つの詳細回路図である。
【図８】図５に示された遅延部の遅延信号を検証した結果、非同期の場合の波形を表す図である。
【図９】図８の非同期の遅延信号が図６に示されたハーモニック・ロック防止部を通過した結果同期した状態を表す図である。
【符号の説明】
３０１ 遅延同期ループ
３１１ ハーモニック・ロック防止部
３２１ 電荷ポンプ
３３１ フィルタ
３４１ 遅延部
３５１ 起動回路
３６１ デコーダ
Claims (15)
- 複数の遅延素子を備えて入力される入力クロック信号を所定位相遅延させて出力クロック信号を発し、かつ前記複数の遅延素子のうちから出力される複数の遅延信号を発する遅延部と、
前記入力クロック信号と前記複数の遅延信号とを入力し、この入力クロック信号及び遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、
前記第１及び第２信号を入力し、位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、
前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、
前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第１電圧を印加して前記電荷ポンプを介して前記遅延部に第２電圧を提供させる起動回路と、を具備し、
前記複数の遅延素子の遅延信号間に位相差が生じると、前記ハーモニック・ロック防止部はこれを感知して前記第１信号または第２信号の電圧レベルを変更させ、それにより前記複数の遅延信号の位相を調整して、前記出力クロック信号を前記入力クロック信号に正確に同期させる、遅延同期ループであって、
Ｎ番目の入力クロック信号に対し入力クロック信号の１入力クロック分遅延し、(Ｎ＋１)番目の入力クロック信号に正確に同期した出力クロック信号を生成するために、前記遅延部において、Ｎ番目の入力クロック信号から１／ｍクロックずつ遅延したｍ個の遅延信号(ｄ１-ｄｍ)を直列に接続されたｎ個の遅延素子から出力し、前記ハーモニックロック防止部において、入力クロック信号(ＣＫＬＩＮ)と遅延信号(ｄ１)とを、遅延信号(ｄ１)と遅延信号(ｄ２)とを、・・・・、遅延信号(ｄｍ-1)と遅延信号(ｄｍ)とをそれぞれ位相比較する、ことを特徴とする遅延同期ループ。 - 前記遅延部は、
前記入力クロック信号を遅延させて前記出力クロック信号及び前記複数の遅延信号を出力する直列に連結された複数の遅延素子と、
前記フィルタの出力信号の電圧レベルによって前記複数の遅延素子の遅延程度を制御するバイアス部と、を具備することを特徴とする請求項１に記載の遅延同期ループ。 - 前記複数の遅延信号は前記複数の遅延素子のうち特定素子より出力されることを特徴とする請求項２に記載の遅延同期ループ。
- 前記ハーモニック・ロック防止部は、複数の位相検出器を備え、
前記複数の位相検出器は、入力クロック信号 ( ＣＫＬＩＮ ) と第１遅延信号 ( ｄ１ ) とを位相比較する第１の位相検出器 ( ６１１ ) 、第１遅延信号 ( ｄ１ ) と第２遅延信号 ( ｄ２ ) とを位相比較する第２の位相検出器 ( ６１２ ) 、・・・・、第ｍ -1 遅延信号 ( ｄｍ -1) と第ｍ遅延信号 ( ｄｍ ) とを位相比較する第ｍの位相検出器 ( ６１ｍ：ｍは偶数 ) 、からなり、
この複数の位相検出器の出力のうち、第１から第ｍ / ２番目の位相検出器の出力を入力する第１ＮＯＲゲート( ６２１ ) と、それ以降の第ｍ番目までの位相検出器の出力を入力する第２ＮＯＲゲート( ６２２ ) と、
この第１及び第２ＮＯＲゲート( ６２１と６２２ )の出力を入力し、前記第１信号を出力するＯＲゲート( ６２３ )と、
前記第１及び第２ＮＯＲゲート( ６２１と６２２ )の出力を入力し、前記第２信号を出力するＡＮＤゲート( ６３１ )と、を具備することを特徴とする請求項１に記載の遅延同期ループ。 - 前記第１位相検出器(６１１)は、
電源電圧(ＶＤＤ)が入力される端子(Ｄ)と前記入力クロック信号(ＣＬＫＩＮ) が入力される端子(ＣＫ)を備え、前記第１位相検出器の出力を発生する第１遅延フリップ・フロップ(７１１)と、
前記電源電圧(ＶＤＤ)が入力される端子(Ｄ)と前記第１遅延信号(ｄ１)が入力される端子(ＣＫ)を備える第２遅延フリップ・フロップ(７１２)と、
前記第１及び第２遅延フリップ・フロップ(７１１、７１２)の出力を入力し、出力は前記第１及び第２遅延フリップ・フロップ(７１１、７１２)に提供する第２ＮＡＮＤゲートと、を具備し、
前記第ｍ位相検出器は、
前記電源電圧(ＶＤＤ)が入力される端子(Ｄ)と前記第ｍ-1遅延信号が入力される端子(ＣＫ)を備え、前記第ｍ位相検出器の出力を発生する第２ｍ-1遅延フリップ・フロップと、
前記電源電圧(ＶＤＤ)が入力される端子(Ｄ)と前記第ｍ遅延信号が入力される端子(ＣＫ)を備える第２ｍ遅延フリップ・フロップと、
前記第２ｍ-1及び第２ｍ遅延フリップ・フロップの出力を入力し、出力は前記第２ｍ-1及び第２ｍ遅延フリップ・フロップに提供する第ｍ＋1ＮＡＮＤゲートと、を具備することを特徴とする請求項４に記載の遅延同期ループ。 - 前記ハーモニック・ロック防止部は、
前記位相比較において、比較結果位相が遅れれば前記第１信号を活性化させ、比較結果位相が早ければ前記第２信号を活性化させることを特徴とする請求項１に記載の遅延同期ループ。 - 前記電荷ポンプは、
前記第１信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より高め、前記第２信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より低めることを特徴とする請求項１に記載の遅延同期ループ。 - 前記出力クロック信号及び複数の遅延信号の位相は、
前記位相制御電圧が前記所定電圧より高まれば速くなり、前記位相制御電圧が前記所定電圧より低まれば遅れる、ことを特徴とする請求項１に記載の遅延同期ループ。 - 前記電荷ポンプは、
前記起動回路の出力によりゲートされて電源電圧を出力する第１トランジスタを具備することを特徴とする請求項１に記載の遅延同期ループ。 - 前記出力クロック信号が発生する以前の初期状態において、前記出力クロック信号が論理ローの場合、前記起動回路は論理ローを出力し、それにより前記第１トランジスタがターンオンされて前記電源電圧を前記フィルタに提供することによって、前記出力クロック信号を前記入力クロック信号に迅速に同期させることを特徴とする請求項９に記載の遅延同期ループ。
- 複数の遅延素子を備えて入力される入力クロック信号を所定位相遅延させて出力クロック信号を発し、かつ前記複数の遅延素子のうちから出力される位相の遅延程度が異なる第１及び第２複数の遅延信号を発する遅延部と、
前記入力クロック信号と前記第１複数の遅延信号とを入力し、この入力クロック信号及び第１複数の遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、
前記第１及び第２信号を入力し、位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、
前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、
入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダと、を具備し、
前記遅延部は、前記デコーディングされた信号に応じて前記第２複数の遅延信号のうち一部を選択的に出力し、
前記複数の遅延素子の遅延信号間に位相差が生じると、前記ハーモニック・ロック防止部はこれを感知して前記第１信号または第２信号の電圧レベルを変更させ、それにより前記第１複数の遅延信号の位相を調整して、前記出力クロック信号を前記入力クロック信号に正確に同期させる、遅延同期ループであって、
Ｎ番目の入力クロック信号に対し入力クロック信号の１入力クロック分遅延し、(Ｎ＋１)番目の入力クロック信号に正確に同期した出力クロック信号を生成するために、前記遅延部において、Ｎ番目の入力クロック信号から１／ｍクロックずつ遅延したｍ個の遅延信号(ｄ１-ｄｍ)を直列に接続されたｎ個の遅延素子から出力し、前記ハーモニックロック防止部において、入力クロック信号(ＣＫＬＩＮ)と遅延信号(ｄ１)とを、遅延信号(ｄ１)と遅延信号(ｄ２)とを、・・・・、遅延信号(ｄｍ-1)と遅延信号(ｄｍ)とをそれぞれ位相比較する、ことを特徴とする遅延同期ループ。 - 前記遅延部は、
前記入力クロック信号に直列に連結された複数の遅延素子と、
前記フィルタの出力信号の電圧レベルによって前記複数の遅延素子の遅延程度を制御するバイアス部と、
前記遅延素子の各出力端に一つずつ連結され、前記デコーディングされた信号によりスイッチングされて前記第２複数の遅延信号を出力する複数のスイッチング素子と、を具備し、
前記第１複数の遅延信号は前記遅延素子のうち、特定素子より出力されることを特徴とする請求項１１に記載の遅延同期ループ。 - 前記スイッチング素子は伝送ゲートであることを特徴とする請求項１２に記載の遅延同期ループ。
- 前記第２複数の遅延信号は前記第１複数の遅延信号数より多いことを特徴とする請求項１１に記載の遅延同期ループ。
- 複数の遅延素子を備えて入力される入力クロック信号を所定位相遅延させて出力クロック信号を発し、かつ前記複数の遅延素子のうちから出力される位相の遅延程度が異なる第１及び第２複数の遅延信号を発する遅延部と、
前記入力クロック信号と前記第１複数の遅延信号とを入力し、この入力クロック信号及び第１複数の遅延信号の位相を相互比較して比較結果によって第１または第２信号を出力するハーモニック・ロック防止部と、
前記第１及び第２信号を入力して位相制御信号を発し、前記第１及び第２信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、
前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、
前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第１電圧を印加して前記電荷ポンプを介して前記遅延部に第２電圧を提供させる起動回路と、
入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダと、を具備し、
前記遅延部は前記デコーディングされた信号に応じて前記第２複数の遅延信号のうち一部を選択的に出力し、
前記複数の遅延素子の遅延信号間に位相差が生じると、前記ハーモニック・ロック防止部はこれを感知して前記第１信号または第２信号の電圧レベルを変更させ、それにより前記第１複数の遅延信号間の位相が調整されて、前記出力クロック信号を前記入力クロック信号に正確に同期させる、遅延同期ループであって、
Ｎ番目の入力クロック信号に対し入力クロック信号の１入力クロック分遅延し、(Ｎ＋１)番目の入力クロック信号に正確に同期した出力クロック信号を生成するために、前記遅延部において、Ｎ番目の入力クロック信号から１／ｍクロックずつ遅延したｍ個の遅延信号(ｄ１-ｄｍ)を直列に接続されたｎ個の遅延素子から出力し、前記ハーモニックロック防止部において、入力クロック信号(ＣＫＬＩＮ)と遅延信号(ｄ１)とを、遅延信号(ｄ１)と遅延信号(ｄ２)とを、・・・・、遅延信号(ｄｍ-1)と遅延信号(ｄｍ)とをそれぞれ位相比較する、ことを特徴とする遅延同期ループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-060555 | 2001-09-28 | ||
| KR20010060555 | 2001-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003204261A JP2003204261A (ja) | 2003-07-18 |
| JP4043024B2 true JP4043024B2 (ja) | 2008-02-06 |
Family
ID=19714795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002287106A Expired - Fee Related JP4043024B2 (ja) | 2001-09-28 | 2002-09-30 | 遅延同期ループ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6667643B2 (ja) |
| JP (1) | JP4043024B2 (ja) |
| KR (1) | KR100486266B1 (ja) |
| NL (1) | NL1021440C2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040210790A1 (en) * | 2001-11-26 | 2004-10-21 | Yongsam Moon | 0.6-2.5 GBaud CMOS tracked 3X oversampling transceiver with dead zone phase detection for robust clock/data recovery |
| US6859107B1 (en) * | 2001-09-05 | 2005-02-22 | Silicon Image, Inc. | Frequency comparator with hysteresis between locked and unlocked conditions |
| US6803797B2 (en) * | 2003-01-31 | 2004-10-12 | Intel Corporation | System and method for extending delay-locked loop frequency application range |
| US7209533B1 (en) * | 2003-05-13 | 2007-04-24 | National Semiconductor Corporation | Delay locked loop with harmonic lock and hang prevention architecture |
| US7477716B2 (en) | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
| KR100526353B1 (ko) * | 2003-09-02 | 2005-11-08 | 삼성전자주식회사 | 위상 비교 방법 및 이를 수행하기 위한 위상 비교기 |
| DE10394282B4 (de) * | 2003-09-08 | 2016-07-28 | Infineon Technologies Ag | Rücksetzungsfreie verzögerte Regelschleife |
| KR100540930B1 (ko) * | 2003-10-31 | 2006-01-11 | 삼성전자주식회사 | 지연동기루프 회로 |
| KR101099947B1 (ko) | 2003-12-11 | 2011-12-28 | 모사이드 테크놀로지스, 인코포레이티드 | Ｐｌｌ／ｄｌｌ의 고출력 임피던스 충전 펌프 |
| TWI234347B (en) * | 2004-03-17 | 2005-06-11 | Mediatek Inc | Delay locked loop capable of preventing false locking and method thereof |
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2002
- 2002-09-12 NL NL1021440A patent/NL1021440C2/nl not_active IP Right Cessation
- 2002-09-27 US US10/256,449 patent/US6667643B2/en not_active Expired - Lifetime
- 2002-09-28 KR KR10-2002-0059119A patent/KR100486266B1/ko active IP Right Grant
- 2002-09-30 JP JP2002287106A patent/JP4043024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030027866A (ko) | 2003-04-07 |
| NL1021440C2 (nl) | 2004-07-15 |
| JP2003204261A (ja) | 2003-07-18 |
| US20030076142A1 (en) | 2003-04-24 |
| NL1021440A1 (nl) | 2003-03-31 |
| KR100486266B1 (ko) | 2005-05-03 |
| US6667643B2 (en) | 2003-12-23 |
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|
| A131 | Notification of reasons for refusal |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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