JP4043024B2 - 遅延同期ループ - Google Patents
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Description
【発明の属する技術分野】
本発明は遅延同期ループに係り、特に多相を有する遅延同期ループに関する。
【0002】
【従来の技術】
メモリ素子を具備して信号を高速で処理する半導体装置は入出力データをシステムクロックに同期させて処理するために位相同期ループ(Phase Locked Loop)または遅延同期ループ(Delay Locked Loop)を主に使用する。遅延同期ループは位相同期ループに比べて小さなジッタ特性、全体構造の安定性及び単純性を有する一方、位相特性上、制限された領域を持つ短所がある。最近、遅延同期ループの前記短所を改善するための多様な方法が研究されつつある。遅延同期ループはデジタルブロックのような電源雑音が激しい環境下でも安定に動作できるために遅延同期ループの応用範囲は広まり続けている。
【0003】
図1は従来の遅延同期ループのブロック図である。図1を参照すれば、従来の遅延同期ループ101は位相比較器111、電荷ポンプ121、フィルタ131及び遅延素子141を具備する。位相比較器111は入力クロック信号CLKINと出力クロック信号CLKOUTの位相を比較してその位相差を第1信号UPまたは第2信号DNとして出力する。電荷ポンプ121は第1信号UPまたは第2信号DNによって出力電圧V1を増減させる。フィルタ131は出力電圧V1に含まれた交流成分を除去する。遅延素子141は、フィルタ131の出力の電圧レベルに応じて出力クロック信号CLKOUTの遅延時間を早めたり遅らせたりして入力クロック信号CLKINと同期及び周波数を合わせる。
【0004】
このような従来の遅延同期ループ101においては、位相キャプチャ・レンジ (Phase Capture Range)の制限によりハーモニック・ロック(harmonic lock)が生じる。
【0005】
図2(A)は前記図1に示された遅延同期ループ101の出力クロック信号CLKOUTが入力クロック信号CLKINに正確に同期した場合を表わす。この時、出力クロック信号CLKOUTの立上りエッジr1は入力クロック信号CLKINのNクロック周期TN後の立上りエッジr2と同期する。
【0006】
図2(B)は前記図1に示された出力クロック信号CLKOUTがハーモニック・ロック状態の場合を表わす。この時、出力クロック信号CLKOUTの立上りエッジr3は入力クロック信号CLKINのNクロック周期後の立上りエッジr4と同期する。出力クロック信号CLKOUTの立上りエッジr3が入力クロック信号CLKINのNクロック周期以後の立上りエッジと同期しても周波数が変わったハーモニック・ロック状態である。このように、出力クロック信号CLKOUTがハーモニック・ロック状態の場合、これは非正常であるにもかかわらず位相比較器111はこれを非正常と判断せず、正常と判断する。これが従来の遅延同期ループ101の問題点である。
【0007】
【発明が解決しようとする課題】
前記のようなハーモニック・ロックを解決するための方法として、遅延同期ループの動作初期に遅延ラインを最小遅延から始める方法が刊行物すなわちIEEE J.Solid-state Circuits, vol32, pp.1683-1692,Nov 1997に記載されている。しかし前記刊行物に記載された方法はハーモニック・ロックを部分的には解決できるが、根本的な解決策にはならない。
【0008】
ハーモニック・ロックを解決するための他の方法が米国特許第5663665に開示されている。米国特許第5663665の位相分別器(Phase Discriminator)は遅延素子の最後のタブ信号の立上りエッジと、中間タブのうち一つの信号の立上りエッジとが一致する場合があるかを検出し、この時、一致する場合があればハーモニック・ロックが発生したと見なして遅延速度を調節することによりハーモニック・ロックを防止するものである。しかしながら、前記中間タブの信号の立上りエッジのうちいずれもが、前記最後のタブの信号の立上りエッジと一致する場合が発生しなければ、前記米国特許第5663665の位相分別器は位相誤差を検出できず、よって、この時はハーモニック・ロックを防止できない。
【0009】
また、場合によって、遅延同期ループ使用者は不特定に遅延されたクロック信号を必要とする場合もある。しかし、従来の遅延同期ループは出力クロック信号を所定時間のみ遅延させるので前記の場合を満足させられない。
【0010】
本発明は前記問題点を解決するために案出されたものであって、本発明の目的は、ハーモニック・ロックを完全に防止する遅延同期ループを提供することにある。
さらに、本発明は、不特定に遅延されるクロック信号を選択的に出力できる遅延同期ループを提供することを他の目的とする。
【0011】
【課題を解決するための手段】
本発明の第1の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる多数の遅延信号を発する遅延部と、前記入力クロック信号と前記多数の遅延信号とを入力し、この入力クロック信号及び遅延信号の位相を相互比較して比較結果によって第1または第2信号を出力するハーモニック・ロック防止部と、前記第1及び第2信号を入力し、位相制御信号を発し、前記第1及び第2信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第1電圧を印加して前記電荷ポンプを介して前記遅延部に第2電圧を提供させる起動回路とを具備し、前記遅延部は前記位相制御電圧に応じて前記出力クロック信号及び多数の遅延信号の位相を調整することを特徴とする。
【0012】
この第1の遅延同期ループにおいて、前記遅延部は、好ましくは、前記入力クロック信号を遅延させて前記出力クロック信号及び前記多数の遅延信号を出力する直列に連結された多数の遅延素子と、前記フィルタの出力信号の電圧レベルによって前記多数の遅延素子の遅延程度を制御するバイアス部とを具備し、前記多数の遅延信号は前記多数の遅延素子のうち特定素子より出力される。
【0013】
また前記ハーモニック・ロック防止部は、好ましくは、前記入力クロック信号及び前記多数の遅延信号のうち、各々互いに位相差が少ない信号を2つずつ比較し、比較結果位相が遅れれば前記第1信号を活性化させ、比較結果位相が早ければ前記第2信号を活性化させるもので、前記入力クロック信号及び前記多数の遅延信号のうち、各々互いに位相差が少ない信号を2つずつ入力する複数の位相検出器と、この複数の位相検出器の出力のうち、各々半分ずつ入力する第1及び第2NORゲートと、この第1及び第2NORゲートの出力を入力し、前記第1信号を出力するORゲートと、前記第1及び第2NORゲートの出力を入力し、前記第2信号を出力するANDゲートとを具備する。
【0014】
また前記位相検出器の各々は、好ましくは、電源電圧と前記入力クロック信号または第1遅延信号を入力し、位相検出器の出力を発生する第1遅延フリップ・フロップと、前記電源電圧及び前記入力クロック信号または第1遅延信号と位相差が最も少ない第2遅延信号を入力する第2遅延フリップ・フロップと、前記第1及び第2遅延フリップ・フロップの出力を入力し、出力は前記第1及び第2遅延フリップ・フロップに提供する第2NANDゲートとを具備する。
【0015】
また前記電荷ポンプは、好ましくは、前記第1信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より高め、前記第2信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より低めるもので、 前記起動回路の出力によりゲートされて電源電圧を出力する第1トランジスタを具備する。
【0016】
また前記出力クロック信号及び多数の遅延信号の位相は、好ましくは、前記位相制御電圧が前記所定電圧より高まれば速くなり、前記位相制御電圧が前記所定電圧より低まれば遅れる。
【0017】
また前記起動回路は、好ましくは、前記入力クロック信号と前記出力クロック信号とを入力する第1遅延フリップ・フロップと、この第1遅延フリップ・フロップの出力と前記出力クロック信号とを入力し、起動回路の出力を発する第2遅延フリップ・フロップとを具備する。
【0018】
また、好ましくは、前記出力クロック信号が発生する以前の初期状態において、前記出力クロック信号が論理ローの場合、前記起動回路は論理ローを出力し、それにより前記第1トランジスタがターンオンされて前記電源電圧を前記フィルタに提供することによって、前記出力クロック信号を前記入力クロック信号に急速に同期させる。
【0019】
本発明の第2の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる第1及び第2多数の遅延信号を発する遅延部と、前記入力クロック信号と前記第1多数の遅延信号とを入力し、この入力クロック信号及び第1多数の遅延信号の位相を相互比較して比較結果によって第1または第2信号を出力するハーモニック・ロック防止部と、前記第1及び第2信号を入力し、位相制御信号を発し、前記第1及び第2信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダとを具備し、前記遅延部は前記デコーディングされた信号に応じて前記第2多数の遅延信号のうち一部を選択的に出力し、前記遅延部は前記フィルタの出力信号に応じて前記出力クロック信号及び第1多数の遅延信号の位相を調整することを特徴とする。
【0020】
この第2の遅延同期ループにおいて、前記遅延部は、好ましくは、前記入力クロック信号に直列に連結された多数の遅延素子と、前記フィルタの出力信号の電圧レベルによって前記多数の遅延素子の遅延程度を制御するバイアス部と、前記遅延素子の各出力端に一つずつ連結され、前記デコーディングされた信号によりスイッチングされて前記第2多数の遅延信号を出力する多数のスイッチング素子とを具備し、前記第1多数の遅延信号は前記遅延素子のうち、特定素子より出力される。
また前記スイッチング素子は、好ましくは、伝送ゲートである。
また前記第2多数の遅延信号は、好ましくは、前記第1多数の遅延信号数より多い。
【0021】
本発明の第3の遅延同期ループは、入力クロック信号を入力し、この入力クロック信号より所定位相遅延された出力クロック信号を発し、かつ前記入力クロック信号に対して位相の遅延程度が異なる第1及び第2多数の遅延信号を発する遅延部と、前記入力クロック信号と前記第1多数の遅延信号とを入力し、この入力クロック信号及び第1多数の遅延信号の位相を相互比較して比較結果によって第1または第2信号を出力するハーモニック・ロック防止部と、前記第1及び第2信号を入力して位相制御信号を発し、前記第1及び第2信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第1電圧を印加して前記電荷ポンプを介して前記遅延部に第2電圧を提供させる起動回路と、入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダとを具備し、前記遅延部は前記デコーディングされた信号に応じて前記第2多数の遅延信号のうち一部を選択的に出力し、前記フィルタの出力信号に応じて前記出力クロック信号及び第1多数の遅延信号の位相を調整することを特徴とする。
【0022】
このような本発明によりハーモニック・ロックが防止される。
【0023】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明する。以下の最適な実施の形態において、特定の用語が使われるが、これは単に本発明を説明するための目的から使われるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的な保護範囲は特許請求の範囲によってのみ決まるべきである。また、各図面に提示された同じ参照符号は同じ部材を示す。
【0024】
図3は本発明の望ましい実施の形態による遅延同期ループのブロック図である。図3を参照すれば、遅延同期ループ301はハーモニック・ロック防止部311、電荷ポンプ321、フィルタ331、遅延部341、起動回路351及びデコーダ361を具備する。
【0025】
遅延部341は、入力クロック信号CLKINを所定時間だけ遅延させて出力クロック信号CLKOUTを出力する。遅延部341は、また入力クロック信号CLKINよりは位相が遅く、出力クロック信号CLKOUTよりは位相が早い第1多数の遅延信号d1〜dm及び第2多数の遅延信号dl1〜dlnを出力する。第1多数の遅延信号d1〜dmは、ハーモニック・ロック防止部311に伝達される。遅延部341はデコーダ361に連結され、デコーダ361の出力信号ADDOUTによって第2多数の遅延信号dl1〜dlnのうち少なくとも一つの遅延信号を出力する。遅延部341は電圧制御遅延ライン(Voltage Controlled Delay Line ; VCDL)よりなるために、出力クロック信号CLKOUTと第1及び第2多数の遅延信号d1〜dm,dl1〜dlnはフィルタ331より出力される信号V4によりその遅延時間が調整される。
【0026】
デコーダ361は、入力されるアドレス信号ADDINをデコーディングしてデコーディングされたアドレス信号ADDOUTを出力する。
【0027】
このように、遅延部341はデコーディングされたアドレス信号ADDOUTによって互いに異なる位相を持つ第2多数の遅延信号dl1〜dlnを出力することにより、遅延同期ループ使用者は必要によって出力クロック信号CLKOUTの他に多様な位相を有する信号dl1〜dlnを選択して他の目的のためのクロック信号RCLKとして出力する。
【0028】
起動回路351は、出力クロック信号CLKOUTと入力クロック信号CLKINとを入力し、遅延部341に入力された入力クロック信号CLKINが遅延部341より出力される前の初期状態でフィルタ331から遅延部341に入力される信号V4の初期電圧を設定する。初期パワーオン時のコースモード(coarse mode)から遅延部341に入力される入力クロック信号CLKINが遅延部341を通じて出力クロック信号CLKOUTとして発生される前の初期状態において出力される出力クロック信号CLKOUTは入力クロック信号CLKINと大きい位相差をもつ。遅延同期ループ301が具備されたデバイスに電源電圧が供給し始めるパワーオン初期状態において、出力クロック信号CLKOUTは論理ロー状態を維持し、初期論理ローレベルの出力クロック信号CLKOUTは起動回路351をリセットさせてフリップ・フロップ411,412の出力値を論理ローにならしめる。
【0029】
これにより、PMOSトランジスタ(図4の431)がオンされ、信号V4の電圧が迅速に上昇して所定電圧レベルになる。
したがって、初期パワーオン時、出力クロック信号CLKOUTは入力クロック信号CLKINに急速に同期する。
【0030】
コースモードが終われば遅延同期ループ301は、正確な位相を作りだすファインモードとして動作するようになる。本発明の遅延同期ループ301は前記ファインモードでハーモニック・ロックを防止して正確な位相を作り出す。
【0031】
ハーモニック・ロック防止部311は、入力クロック信号CLKINおよび遅延部341より出力される第1多数の遅延信号d1〜dmを入力し、第1及び第2信号UP,DNを出力する。ハーモニック・ロック防止部311は入力クロック信号CLKINおよび第1多数の遅延信号d1〜dmのうち互いに隣接した信号間の位相を比較して、この時発生される位相差が所定範囲を超えれば第1信号UPまたは第2信号DNを活性化させる。動作原理は次の通りである。図7(A)の位相検出器において、入力クロック信号CLKINが論理ハイになれば、出力P1の値は“High”になる。その後、入力クロック信号CLKINは遅延部341で一定遅延時間をもって‘ハイ’レベルの信号d1を発生し、信号d1により位相検出器611の出力P1はローレベルに変わる。
この位相検出器611を図6のように、隣接した遅延素子の出力d1〜dnを入力にして駆動させれば、遅延同期ループの問題点であるハーモニック・ロックを防止できる。それは、隣接した遅延素子の出力値が基準信号の入力クロック信号CLKINの周期より大きくなるか、小さくなれば、本発明の核心の図6のハーモニック・ロック防止部311が信号UPまたは信号DNを発生させて一周期以内に同期させるように動作するからである。
【0032】
電荷ポンプ321は第1及び第2信号UP,DNを入力し、位相制御信号V2を発し、第1信号UPが活性化されれば位相制御信号V2の電圧レベルは増加され、第2出力信号DNが活性化されれば位相制御信号V2の電圧レベルは減少される。
【0033】
フィルタ331は位相制御信号V2に含まれた交流成分を除去して純粋な直流電圧を有する信号V4を遅延部341に伝達する。
【0034】
前述したように、ハーモニック・ロック防止部311は遅延部341より出力される第1多数の遅延信号d1〜dmの位相差を検出し、この位相差が所定範囲を超えれば、これを検出して出力クロック信号CLKOUTを入力クロック信号CLKINに正確に同期させることにより出力クロック信号CLKOUTのハーモニック・ロック状態への進入を防止する。
【0035】
図4に起動回路351、電荷ポンプ321及びフィルタ331の詳細回路が示されている。
図4を参照すれば、起動回路351は第1及び第2遅延フリップ・フロップ411,412を具備する。第1遅延フリップ・フロップ411は入力クロック信号CLKINと出力クロック信号CLKOUTとを入力し、入力クロック信号CLKINが論理ローから論理ハイに上昇する度にクロック信号P1を発する。第1遅延フリップ・フロップ411は入力クロック信号CLKINを二分周した信号P1を出力する。第2遅延フリップ・フロップ412は第1遅延フリップ・フロップ411の出力信号P1を四分周した信号S1を出力する。また、第1及び第2遅延フリップ・フロップ411,412のリセット端子はいずれも出力クロック信号CLKOUTに連結され、出力クロック信号CLKOUTが論理ハイであれば正常に動作し、出力クロック信号CLKOUTが論理ローであればいずれもリセットされる。第2遅延フリップ・フロップ412はリセットされれば入力に関係なく出力信号S1を論理ローとして出力する。すなわち、遅延部341の初期状態において出力クロック信号CLKOUTが論理ローであるために起動回路351は論理ローレベルの信号S1を出力する。
遅延同期ループ301が正常動作すれば、すなわち入力クロック信号CLKINと出力クロック信号CLKOUTの周期が互いに一致すれば、出力クロック信号CLKOUTはいつも入力クロック信号CLKINの論理ハイで同期するため、出力信号S1がリセットされて、PMOSトランジスタ431を駆動させることはなくなる。よって、正常動作後に起動機能は停止されるものである。
【0036】
電荷ポンプ321は第1及び第2PMOSトランジスタ431,432、第1NMOSトランジスタ433及び第1及び第2電流源421,422を具備し、位相制御信号V2を出力する。第1PMOSトランジスタ431は起動回路351の出力が論理ローの時にターンオンされて第1電流源421より発生する定電流値を位相制御信号V2として出力する。第2PMOSトランジスタ432は第1信号UPが論理ローの時に定電流信号を出力して位相制御信号V2の電圧レベルを増加させる。第1NMOSトランジスタ433は第2信号DNが論理ハイのの時に定電流素子422を通じて位相制御信号V2の電圧レベルを減少させる。
【0037】
このように、電荷ポンプ321は第1信号UPが論理ローとして活性化されれば、位相制御信号v2の電圧レベルを所定電圧より高め、第2信号dnが論理ハイとして活性化されれば位相制御信号v2の電圧レベルを前記所定電圧より低める。
【0038】
フィルタ331はキャパシタ441を具備して位相制御信号v2に含まれた交流成分を除去して純粋な直流電圧を持つ信号v4を遅延部341に提供する。また、キャパシタ441には常に所定電圧が充電されており、信号V4は常に前記所定電圧レベルとして維持される。それで、位相差により発生する第1信号UPと第2信号DNによって電圧が増減して遅延素子の遅延を可変させる。制御信号V2の電圧レベルが上昇すればキャパシタ441に充電される電圧が増加して信号V4の電圧レベルを上昇させ、位相制御信号V2の電圧レベルが低くなればキャパシタ441に充電される電圧が減少して信号V4の電圧レベルを下げる。
【0039】
前記のように、起動回路351は出力クロック信号CLKOUTが正常に出力される前の初期状態時に論理ローを出力する。それにより、第1PMOSトランジスタ431がターンオンされて電源電圧vddがフィルタ331を介して遅延部341に提供されることにより、出力クロック信号CLKOUTが入力クロック信号CLKINに迅速に同期されるようにする。
【0040】
図5は、前記図3に示された遅延部341を詳細に示した図面である。図5を参照すれば、遅延部341は多数の遅延素子B1〜Bn、多数のスイッチング素子Q1〜Qn−1及びバイアス部511を具備する。
【0041】
多数の遅延素子B1〜Bnは入力クロック信号CLKINに直列に連結され、入力クロック信号CLKINを所定時間遅延させて第1多数の遅延信号d1〜dm、第2多数の遅延信号dl1〜dln及び出力クロック信号CLKOUTを出力する。第1多数の遅延信号d1〜dmは特定の遅延素子、例えば2番目、4番目または8番目素子毎に一つずつ出力され、第2多数の遅延信号dl1〜dln−1は各遅延素子毎に一つずつ出力される。したがって、第2多数の遅延信号dl1〜dlnの数が第1多数の遅延信号d1〜dmより多い。しかし、第1多数の遅延信号d1〜dmも場合によっては第2多数の遅延信号dl1〜dlnと同数に構成することもできる。
【0042】
多数のスイッチング素子Q1〜Qn−1はデコーダ361の出力信号ADDOUTによってオン/オフが決まる。例えば、スイッチング素子Q1〜Qn−1が伝送ゲートである場合、N−bitデコーダに応じて遅延信号dl1〜dlnのうち一つが選ばれてクロック信号RCLKとして出力される。すなわち、N−bitデコーダの値により任意の位相遅延をもつ他のクロック信号を作り出せる。
【0043】
バイアス部511はフィルタ331の出力信号V4の電圧レベルによって第3信号APまたは第4信号ANの電圧レベル(バイアスレベル)を変化させ、このような電圧レベルに応じて遅延素子の遅延値が変わる。
遅延素子B1〜Bnの数は遅延同期ループ301の用途により適正に選択する。
【0044】
図6は、前記図3に示されたハーモニック・ロック防止部311の詳細回路図である。図6を参照すれば、前記ハーモニック・ロック防止部311は多数の位相検出器611〜618、第1ないし第3NORゲート621〜623及び第1NANDゲート631を具備する。
【0045】
位相検出器611〜618は入力クロック信号CLKIN及び第1多数の遅延信号d1〜dmのうち各々相互位相差が少ない信号を2つずつ入力し、入力される信号間の位相差を検出する。位相検出器611〜618については図7に基づいて後で詳細に説明する。
【0046】
第1NORゲート621は位相検出器611〜614の出力P1〜P4を入力し、第2NORゲート622は位相検出器615〜618の出力P5〜P8を入力する。第3NORゲート623は第1及び第2NORゲート621,622の出力P9,P10を入力し、第1信号UPを出力する。第1NANDゲート631は第1及び第2NORゲートの出力P9,P10を入力し、第2信号DNを出力する。
【0047】
ハーモニック・ロック防止部311は第1多数の遅延信号d1〜dmの遅延時間t1が次の数1に規定された時間を超える場合、位相エラー信号を発して第1信号UPまたは第2信号DNを活性化させる。
[数1]
t1=(T/n)×4
ここで、Tは入力クロック信号CLKINの周期であり、nは図5に示された遅延素子B1〜Bnの数である。例えば、入力クロック信号CLKINの周期が20[ns]であり、遅延素子B1〜Bnの数が20であれば遅延時間t1は4[ns]である。そして、(T/n)に4をかけたことは第1多数の遅延信号d1〜dmが4番目の遅延素子毎に一つずつ出力されるからである。もし、第1多数の遅延信号d1〜dmが2番目の遅延素子毎に一つずつ出力されれば(T/n)にかけられる数は2になり、第1多数の遅延信号d1〜dmが8番目の遅延素子毎に一つずつ出力されれば(T/n)にかけられる数は8になる。
【0048】
図7(A)及び図7(B)を参照すれば、位相検出器611は第1及び第2遅延フリップ・フロップ711,712と第2NANDゲート721とを具備する。第1遅延フリップ・フロップ711に入力される入力クロック信号CLKINと、第2遅延フリップ・フロップ712に入力される遅延信号d1とは所定の位相差をもつ。すなわち、遅延信号d1は入力クロック信号CLKINより所定時間遅延される。位相検出器611は前記遅延された時間程度のパルス幅をもつパルス信号P1を発する。
【0049】
図8(a)ないし図8(e)は、前記図5に示された第1多数の遅延信号d1〜dmを検証した結果、非同期の場合の波形を表す。
第1多数の遅延信号d1〜dmそれぞれの周期が入力クロック信号CLKINの周期より大きい場合、ハーモニック・ロック防止部311に含まれた位相検出器611〜618は各々の遅延された位相を感知して図8(a)及び図8(c)に示された信号を発して第1NORゲート621と第2NORゲート622とに伝達する。そうすると、第1NORゲート621は図8(b)に示された信号を発し、第2NORゲート622は図8(d)に示された信号を発する。第1及び第2NORゲート621,622の出力P9,P10はORゲート623により組み合わされるので第1信号UPは図8(e)と同じ波形を有する。それにより、電荷ポンプ321は位相制御信号V2の電圧レベルを上昇させて遅延部341の遅延素子B1〜Bnの動作速度を速める。そうすると、第1多数の遅延信号d1〜dmと出力クロック信号CLKOUTの遅延程度が減少されて出力クロック信号CLKOUTは入力クロック信号CLKINに直ちに同期する。すなわち、出力クロック信号CLKOUTがハーモニック・ロック状態に進入することが防止される。
【0050】
図9は、図8の非同期の遅延信号が前記図6に示されたハーモニック・ロック防止部311を通過した結果同期した状態を表す。図9に示されたように、入力クロック信号CLKINと出力クロック信号CLKOUTの位相と周期が同期した場合、位相検出器611〜618は位相エラーを検出せず、それにより第1信号UPは論理ハイとして出力されるので位相制御信号V2の電圧レベルはそのまま維持される。
【0051】
【発明の効果】
上述したように、本発明によれば、遅延部341は第1多数の遅延信号d1〜dmを発し、ハーモニック・ロック防止部311はこの第1多数の遅延信号d1〜dmの位相を検出して出力クロック信号CLKOUTの位相が遅れることを防止する。したがって、出力クロック信号CLKOUTがハーモニック・ロック状態に進入することが防止される。また、遅延部341は第2多数の遅延信号dl1〜dlnを発し、デコーダ361により第2多数の遅延信号dl1〜dlnのうち一部が選択されることによって、遅延同期ループの使用者は位相が異なる他の遅延信号を選択的に使用できる。
【図面の簡単な説明】
【図1】従来の遅延同期ループのブロック図である。
【図2】図1に示された遅延同期ループの出力クロックが入力クロックに各々同期した場合とハーモニック・ロック状態の場合とを示した図である。
【図3】本発明の望ましい実施の形態による遅延同期ループのブロック図である。
【図4】図3に示された起動回路、電荷ポンプ及びフィルタの詳細回路図である。
【図5】図3に示された遅延部を詳細に示した図である。
【図6】図3に示されたハーモニック・ロック防止部の詳細回路図である。
【図7】図6に示された位相検出器のうち一つの詳細回路図である。
【図8】図5に示された遅延部の遅延信号を検証した結果、非同期の場合の波形を表す図である。
【図9】図8の非同期の遅延信号が図6に示されたハーモニック・ロック防止部を通過した結果同期した状態を表す図である。
【符号の説明】
301 遅延同期ループ
311 ハーモニック・ロック防止部
321 電荷ポンプ
331 フィルタ
341 遅延部
351 起動回路
361 デコーダ
Claims (15)
- 複数の遅延素子を備えて入力される入力クロック信号を所定位相遅延させて出力クロック信号を発し、かつ前記複数の遅延素子のうちから出力される複数の遅延信号を発する遅延部と、
前記入力クロック信号と前記複数の遅延信号とを入力し、この入力クロック信号及び遅延信号の位相を相互比較して比較結果によって第1または第2信号を出力するハーモニック・ロック防止部と、
前記第1及び第2信号を入力し、位相制御信号を発し、前記第1及び第2信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、
前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、
前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第1電圧を印加して前記電荷ポンプを介して前記遅延部に第2電圧を提供させる起動回路と、を具備し、
前記複数の遅延素子の遅延信号間に位相差が生じると、前記ハーモニック・ロック防止部はこれを感知して前記第1信号または第2信号の電圧レベルを変更させ、それにより前記複数の遅延信号の位相を調整して、前記出力クロック信号を前記入力クロック信号に正確に同期させる、遅延同期ループであって、
N番目の入力クロック信号に対し入力クロック信号の1入力クロック分遅延し、(N+1)番目の入力クロック信号に正確に同期した出力クロック信号を生成するために、前記遅延部において、N番目の入力クロック信号から1/mクロックずつ遅延したm個の遅延信号(d1-dm)を直列に接続されたn個の遅延素子から出力し、前記ハーモニックロック防止部において、入力クロック信号(CKLIN)と遅延信号(d1)とを、遅延信号(d1)と遅延信号(d2)とを、・・・・、遅延信号(dm-1)と遅延信号(dm)とをそれぞれ位相比較する、ことを特徴とする遅延同期ループ。 - 前記遅延部は、
前記入力クロック信号を遅延させて前記出力クロック信号及び前記複数の遅延信号を出力する直列に連結された複数の遅延素子と、
前記フィルタの出力信号の電圧レベルによって前記複数の遅延素子の遅延程度を制御するバイアス部と、を具備することを特徴とする請求項1に記載の遅延同期ループ。 - 前記複数の遅延信号は前記複数の遅延素子のうち特定素子より出力されることを特徴とする請求項2に記載の遅延同期ループ。
- 前記ハーモニック・ロック防止部は、複数の位相検出器を備え、
前記複数の位相検出器は、入力クロック信号 ( CKLIN ) と第1遅延信号 ( d1 ) とを位相比較する第1の位相検出器 ( 611 ) 、第1遅延信号 ( d1 ) と第2遅延信号 ( d2 ) とを位相比較する第2の位相検出器 ( 612 ) 、・・・・、第m -1 遅延信号 ( dm -1) と第m遅延信号 ( dm ) とを位相比較する第mの位相検出器 ( 61m:mは偶数 ) 、からなり、
この複数の位相検出器の出力のうち、第1から第m / 2番目の位相検出器の出力を入力する第1NORゲート( 621 ) と、それ以降の第m番目までの位相検出器の出力を入力する第2NORゲート( 622 ) と、
この第1及び第2NORゲート( 621と622 )の出力を入力し、前記第1信号を出力するORゲート( 623 )と、
前記第1及び第2NORゲート( 621と622 )の出力を入力し、前記第2信号を出力するANDゲート( 631 )と、を具備することを特徴とする請求項1に記載の遅延同期ループ。 - 前記第1位相検出器(611)は、
電源電圧(VDD)が入力される端子(D)と前記入力クロック信号(CLKIN) が入力される端子(CK)を備え、前記第1位相検出器の出力を発生する第1遅延フリップ・フロップ(711)と、
前記電源電圧(VDD)が入力される端子(D)と前記第1遅延信号(d1)が入力される端子(CK)を備える第2遅延フリップ・フロップ(712)と、
前記第1及び第2遅延フリップ・フロップ(711、712)の出力を入力し、出力は前記第1及び第2遅延フリップ・フロップ(711、712)に提供する第2NANDゲートと、を具備し、
前記第m位相検出器は、
前記電源電圧(VDD)が入力される端子(D)と前記第m-1遅延信号が入力される端子(CK)を備え、前記第m位相検出器の出力を発生する第2m-1遅延フリップ・フロップと、
前記電源電圧(VDD)が入力される端子(D)と前記第m遅延信号が入力される端子(CK)を備える第2m遅延フリップ・フロップと、
前記第2m-1及び第2m遅延フリップ・フロップの出力を入力し、出力は前記第2m-1及び第2m遅延フリップ・フロップに提供する第m+1NANDゲートと、を具備することを特徴とする請求項4に記載の遅延同期ループ。 - 前記ハーモニック・ロック防止部は、
前記位相比較において、比較結果位相が遅れれば前記第1信号を活性化させ、比較結果位相が早ければ前記第2信号を活性化させることを特徴とする請求項1に記載の遅延同期ループ。 - 前記電荷ポンプは、
前記第1信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より高め、前記第2信号が活性化されれば前記位相制御信号の電圧レベルを前記所定電圧より低めることを特徴とする請求項1に記載の遅延同期ループ。 - 前記出力クロック信号及び複数の遅延信号の位相は、
前記位相制御電圧が前記所定電圧より高まれば速くなり、前記位相制御電圧が前記所定電圧より低まれば遅れる、ことを特徴とする請求項1に記載の遅延同期ループ。 - 前記電荷ポンプは、
前記起動回路の出力によりゲートされて電源電圧を出力する第1トランジスタを具備することを特徴とする請求項1に記載の遅延同期ループ。 - 前記出力クロック信号が発生する以前の初期状態において、前記出力クロック信号が論理ローの場合、前記起動回路は論理ローを出力し、それにより前記第1トランジスタがターンオンされて前記電源電圧を前記フィルタに提供することによって、前記出力クロック信号を前記入力クロック信号に迅速に同期させることを特徴とする請求項9に記載の遅延同期ループ。
- 複数の遅延素子を備えて入力される入力クロック信号を所定位相遅延させて出力クロック信号を発し、かつ前記複数の遅延素子のうちから出力される位相の遅延程度が異なる第1及び第2複数の遅延信号を発する遅延部と、
前記入力クロック信号と前記第1複数の遅延信号とを入力し、この入力クロック信号及び第1複数の遅延信号の位相を相互比較して比較結果によって第1または第2信号を出力するハーモニック・ロック防止部と、
前記第1及び第2信号を入力し、位相制御信号を発し、前記第1及び第2信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、
前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、
入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダと、を具備し、
前記遅延部は、前記デコーディングされた信号に応じて前記第2複数の遅延信号のうち一部を選択的に出力し、
前記複数の遅延素子の遅延信号間に位相差が生じると、前記ハーモニック・ロック防止部はこれを感知して前記第1信号または第2信号の電圧レベルを変更させ、それにより前記第1複数の遅延信号の位相を調整して、前記出力クロック信号を前記入力クロック信号に正確に同期させる、遅延同期ループであって、
N番目の入力クロック信号に対し入力クロック信号の1入力クロック分遅延し、(N+1)番目の入力クロック信号に正確に同期した出力クロック信号を生成するために、前記遅延部において、N番目の入力クロック信号から1/mクロックずつ遅延したm個の遅延信号(d1-dm)を直列に接続されたn個の遅延素子から出力し、前記ハーモニックロック防止部において、入力クロック信号(CKLIN)と遅延信号(d1)とを、遅延信号(d1)と遅延信号(d2)とを、・・・・、遅延信号(dm-1)と遅延信号(dm)とをそれぞれ位相比較する、ことを特徴とする遅延同期ループ。 - 前記遅延部は、
前記入力クロック信号に直列に連結された複数の遅延素子と、
前記フィルタの出力信号の電圧レベルによって前記複数の遅延素子の遅延程度を制御するバイアス部と、
前記遅延素子の各出力端に一つずつ連結され、前記デコーディングされた信号によりスイッチングされて前記第2複数の遅延信号を出力する複数のスイッチング素子と、を具備し、
前記第1複数の遅延信号は前記遅延素子のうち、特定素子より出力されることを特徴とする請求項11に記載の遅延同期ループ。 - 前記スイッチング素子は伝送ゲートであることを特徴とする請求項12に記載の遅延同期ループ。
- 前記第2複数の遅延信号は前記第1複数の遅延信号数より多いことを特徴とする請求項11に記載の遅延同期ループ。
- 複数の遅延素子を備えて入力される入力クロック信号を所定位相遅延させて出力クロック信号を発し、かつ前記複数の遅延素子のうちから出力される位相の遅延程度が異なる第1及び第2複数の遅延信号を発する遅延部と、
前記入力クロック信号と前記第1複数の遅延信号とを入力し、この入力クロック信号及び第1複数の遅延信号の位相を相互比較して比較結果によって第1または第2信号を出力するハーモニック・ロック防止部と、
前記第1及び第2信号を入力して位相制御信号を発し、前記第1及び第2信号に応じて前記位相制御信号の電圧レベルを所定電圧より高めるか、あるいは低める電荷ポンプと、
前記位相制御信号に含まれた交流成分を除去して前記遅延部に提供するフィルタと、
前記出力クロック信号が発生する以前の初期状態において前記電荷ポンプに第1電圧を印加して前記電荷ポンプを介して前記遅延部に第2電圧を提供させる起動回路と、
入力されるアドレス信号をデコーディングして前記遅延部に提供するデコーダと、を具備し、
前記遅延部は前記デコーディングされた信号に応じて前記第2複数の遅延信号のうち一部を選択的に出力し、
前記複数の遅延素子の遅延信号間に位相差が生じると、前記ハーモニック・ロック防止部はこれを感知して前記第1信号または第2信号の電圧レベルを変更させ、それにより前記第1複数の遅延信号間の位相が調整されて、前記出力クロック信号を前記入力クロック信号に正確に同期させる、遅延同期ループであって、
N番目の入力クロック信号に対し入力クロック信号の1入力クロック分遅延し、(N+1)番目の入力クロック信号に正確に同期した出力クロック信号を生成するために、前記遅延部において、N番目の入力クロック信号から1/mクロックずつ遅延したm個の遅延信号(d1-dm)を直列に接続されたn個の遅延素子から出力し、前記ハーモニックロック防止部において、入力クロック信号(CKLIN)と遅延信号(d1)とを、遅延信号(d1)と遅延信号(d2)とを、・・・・、遅延信号(dm-1)と遅延信号(dm)とをそれぞれ位相比較する、ことを特徴とする遅延同期ループ。
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