KR100973222B1

KR100973222B1 - 타이밍 제어를 위한 지연동기 루프 장치

Info

Publication number: KR100973222B1
Application number: KR1020070137645A
Authority: KR
Inventors: 김정민
Original assignee: 주식회사 동부하이텍
Priority date: 2007-12-26
Filing date: 2007-12-26
Publication date: 2010-07-30
Also published as: KR20090069837A; TW200929886A; US20090167387A1

Abstract

본 발명은 지연동기 루프회로에 관한 것이다. 즉, 본 발명에서는 지연동기 루프 회로에서 듀티 정정부를 통해 멀티 위상 클럭의 듀티를 50:50으로 정확하게 조정하며, 지연동기 루프회로에서 발생하는 멀티 위상 클럭의 하모닉락 발생을 정확하게 검출하여 방지시킴으로써, 낮은 주파수에서도 안정적인 동작이 가능하도록 하여 회로 동작의 안정성을 크게 향상시킨다.

DLL, 듀티, 하모닉락, VCDL

Description

타이밍 제어를 위한 지연동기 루프 장치{DELAY-LOCKED LOOP FOR CONTROLLING TIMING}

본 발명은 지연동기 루프(delay locked loop)에 관한 것으로, 특히 지연동기 루프 회로에서 멀티 위상 클럭(multi-phase clock)의 듀티(duty)를 50:50으로 정확하게 조정하며, 지연동기 루프회로에서 발생하는 멀티 위상 클럭의 하모닉락(harmonic lock) 발생을 정확하게 검출하여 방지 시킴으로써, 낮은 주파수(low frequency)에서도 안정적인 동작이 가능하도록 하는 지연동기 루프 장치에 관한 것이다.

근래에 들어, 시스템에서 필요로 하는 대역폭이 증가함에 따라 위상-동기 루프(phase-locked loop: PLL) 또는 지연-동기 루프(delay locked loop : DLL)를 이용한 스큐(skew) 저감 기술이 점점 중요해지고 있다. 특히, DLL은 PLL보다 양호한 안정성 및 양호한 지터 특성으로 인해 제로 지연 버퍼로서 널리 보급되고 있다.

위와 같은 지연동기 루프에서는 입력되는 기준 클럭을 정수의 주기만큼 지연시킴으로써 동기화된 국부 클럭을 발생시키게 된다.

도 1은 종래 지연동기 루프의 일반적인 블록 구성을 도시한 것으로, 종래 지연동기 루프는 업/다운 제어기(up/down controller)(100), 챠지펌프(charge pump)(102), 전압제어 지연부(voltage controlled delay line : VCDL)(104), 하모닉락 검출부(harmonic lock detector)(106)를 포함하여 구성된다.

업/다운 제어기(100)는 챠지펌프(102)로 전압제어 지연부(104)로부터 출력되는 멀티 위상 클럭의 위상을 업(up)시키거나 다운(down)시키기 위한 업 제어신호(up) 또는 다운 제어신호(down)를 인가시키며, 이로 인해 챠지펌프(102)는 저역통과 필터(low pass filter)의 커패시터(103)에 전하를 저장하게 된다.

전압제어 지연부(104)는 레퍼런스 클럭(reference clock)을 커런트(current)의 제어를 받아 도 2에서 보여지는 바와 같이, 위상을 1/n로 나눈 멀티-위상(multi-phase) 클럭을 발생시킨다.

그러나, 상기한 바와 같은 종래 지연동기루프의 특성 중 가장 취약한 부분은 하모닉락에 대한 검출과 낮은 주파수에 대한 안정적인 동작을 보장하는 부분인데, 현재 전압 제어 지연부에서 전압이 낮아 질수록 출력 멀티 위상 클럭의 듀티(duty)를 50%로 유지하도록 하는 것이 어려우며, 이것은 또한 위상을 활용하는 다른 블록에 영향을 주어 낮은 주파수에 대해 이상동작을 일으키는 문제점이 있었다.

따라서 본 발명은 지연동기 루프 회로에서 멀티 위상 클럭의 듀티를 50:50으로 정확하게 조정하며, 지연동기 루프회로에서 발생하는 멀티 위상 클럭의 하모닉락 발생을 정확하게 검출하여 방지 시킴으로써, 낮은 주파수에서도 안정적인 동작이 가능하도록 하는 지연동기 루프 장치를 제공하고자 한다.

상술한 목적을 달성하기 위한 본 발명은 타이밍 제어를 위한 지연 동기 루프 장치로서, 레퍼런스 클럭을 지연시켜 멀티 위상 클럭을 발생시키는 전압제어 지연부와, 상기 전압제어 지연부로부터 지연 생성되는 4개의 멀티 위상 클럭의 위상과 상기 레퍼런스 클럭의 위상을 비교하여 상기 멀티 위상 클럭의 듀티가 50: 50이 되도록 제어하는 듀티 정정부와, 상기 듀티 정정부로부터 듀티 조정된 상기 멀티 위상 클럭의 피드백되는 멀티-위상 피드백 클럭의 라이징 에지를 검출하여 상기 레퍼런스 클럭의 폴링 에지와 매칭되도록 제어하는 업/다운 제어기와, 상기 업/다운 제어기로부터 발생되는 주파수 업/다운 제어신호에 따라 상기 전압제어 지연부와 연결되는 루프 필터를 충전 또는 방전시키는 챠지 펌프와, 상기 듀티 정정부로부터 듀티 조정된 상기 멀티 위상 클럭의 피드백되는 멀티-위상 피드백 클럭을 입력받아 상기 레퍼런스 클럭의 위상과 비교한 후, 상기 레퍼런스 클럭의 첫 번째 주기내 피드백 클럭이 락킹되도록 제어하는 하모닉 락 검출부를 포함한다.

본 발명에서는 지연동기 루프 회로에서 듀티 정정부를 통해 멀티 위상 클럭 의 듀티를 50:50으로 정확하게 조정하며, 지연동기 루프회로에서 발생하는 멀티 위상 클럭의 하모닉락 발생을 정확하게 검출하여 방지시킴으로써, 낮은 주파수에서도 안정적인 동작이 가능하도록 하여 회로 동작의 안정성을 크게 향상시키는 이점이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 구체적인 핵심 기술요지를 살펴보면, 지연동기 루프 회로에서 듀티 정정부를 통해 멀티 위상 클럭의 듀티를 50:50으로 정확하게 조정하며, 지연동기 루프회로에서 발생하는 멀티 위상 클럭의 하모닉락 발생을 정확하게 검출하여 방지시킴으로써, 낮은 주파수에서도 안정적인 동작이 가능하도록 하는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.

도 3은 본 발명의 실시 예에 따른 지연동기 루프장치의 상세 블록 구성을 도시한 것이다.

상기 지연동기 루프장치의 특성 중 가장 취약한 부분이 하모닉 락에 대한 검출과 낮은 주파수에 대한 안정적인 동작이 어려우며, 또한 전압제어 지연부에서 출력 멀티 위상 클럭의 듀티를 50:50으로 유지하는 것이 중요함은 전술한 바와 같다.

따라서, 본 발명에서는 이러한 특성에 대응하기 위해 전압제어 지연부(304)에서 출력되는 멀티 위상 클럭의 듀티를 50:50으로 만들어주는 도 5에서 보여지는 바와 같은 듀티 정정부(duty corrector)(500)를 삽입하였으며, 듀티 정정부(500)의 로직 구성에 있어서 낮은 주파수에서도 동작할 수 있도록 동작 영역을 제한하는 블로킹 블록을 구현하여 낮은 클럭에서도 반전(inversion)되지 않도록 하였다.

도 4는 상기 도 3의 지연동기루프 장치의 구성 중 업/다운 제어기(300)에서의 업/다운 제어신호(up/down) 출력 로직을 도시한 것이다.

상기 도 4에서 보여지는 바와 같이, 전압제어 지연부(304)로부터 발생되는 멀티 위상 클럭을 레퍼런스 클럭(reference clock)에 락킹(locking)시키기 위한 업/다운 제어기(300)로부터의 업 제어신호(up) 또는 다운 제어신호(down)는 레퍼런스 클럭(REF_CLK)의 폴링 에지(falling edge)와 전압제어 지연부(304)로부터 피드백(feedback)되는 멀티 위상의 피드백 클럭(FEED_CLK)의 라이징 에지(rising edge)의 매칭(matching)과 관련이 있다.

즉, 관련성을 살펴보면, 전압제어 지연부(304)에서 총 18 위상(phase)의 멀티 위상 클럭이 발생되는데, 업/다운 제어기(300)에서는 이 발생된 클럭 중 9번째 클럭의 라이징 에지와 레퍼런스 클럭의 폴링 에지와 비교한다. 이때, 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링 에지보다 빠른 경우 다운 제어신 호(down)를 발생시켜 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링에지에 매칭되도록 지연시키며,

상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링에지보다 느린 경우 업 제어신호(up)를 발생시켜 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링에지에 매칭되도록 당겨주게 되는 것이다.

하지만 주파수 대역폭이 다양하다면 낮은 주파수 쪽에서 전압제어 지연부(304)에서 발생되는 클럭이 한 주기를 넘어서 발생하게 되는데, 이때 로직에서 비교하는 데이터들이 모두 틀려지게 되어 업 제어신호와 다운 제어신호를 예상과 다르게 발생시킨다. 그러므로 이 문제를 해결하기 위해 전압제어 지연부(304)의 3번째 멀티 위상 클럭의 위상을 가지고 윈도우(window)를 만들어 상기 신호가 논리 하이(high) 일때만 업 또는 다운 제어신호를 발생시키도록 한다.

도 5는 본 발명의 실시 예에 따라 전압 제어 지연부에 삽입되는 듀티 정정부의 상세 로직 회로 구성을 도시한 것이다.

상기 도 5를 참조하면, 듀티 정정부(500)는 전압 제어 지연부(304)내 출력단에 삽입되어, 전압 제어 지연부(304)로부터 발생되는 멀티 위상 클럭의 라이징 에지를 이용하는 것으로, 레퍼런스 클럭(REF_CLK)과 전압 제어 지연부(304)로부터 발생하는 4개의 멀티 위상 클럭의 위상을 비교하여 논리 하이(high) 영역과 논리 로우(low) 영역을 나누게 된다. 이때 앞의 2개 에지(edge)는 논리 하이를 만들고, 뒤의 2개 에지는 논리 로우를 만드는 형식을 취하게 된다. 또한 전압 제어 지연부(304)로부터 발생되는 멀티 위상 클럭의 폴링 에지 포인트(falling edge point)가 레퍼런스 클럭(REF_CLK)과 정확히 일치하지 않으므로 위와 같이 멀티 위상 클럭의 라이징 에지만을 택하여 듀티 정정을 수행하게 된다. 이와 같이 듀티 정정된 멀티 위상 클럭은 도 3에서 보여지는 바와 같이 업/다운 제어기(300)와 하모닉 락 검출부(306)로 인가된다.

도 6은 본 발명의 실시 예에 따른 상기 도 4의 하모닉락 검출부(306)의 상세 로직 회로 구성을 도시한 것이다.

상기 하모닉락 검출부(306)는 레퍼런스 클럭(reference clock)과 전압 제어 지연부(304)로부터 발생되는 멀티 위상 클럭을 입력받는 5개의 D래치(latch)(600, 602, 604, 606, 608)로 구현되며, 2(PH2), 4(PH4), 6(PH6), 8(PH8)번째 멀티 위상 클럭의 위상을 제2, 제3, 제4, 제5 D래치(602, 604, 606, 608)에서 검출하여 레퍼런스 클럭(REF_CLK)에 의해 D래치의 Q값이 모두 논리 하이(high)로 되는 경우 UNL_UPB가 논리 하이(high)로 유지되도록 하여 챠지펌프(302)로 업 제어신호를 보낸다.

이에 따라 업/다운 제어기(300)의 신호에 상관없이 챠지펌프(302)에 계속적으로 업 제어신호가 인가됨으로써, 전압 제어 지연부(304)로부터 출력된 멀티 위상 클럭의 락킹동작이 레퍼런스 클럭(REF_CLK)의 첫번째 주기안에서 동작하도록 하여 하모닉 락(harmonic lock)을 방지시키게 된다.

그러나, 이와 달리, 전압 제어 지연부(304)의 멀티 위상 클럭이 레퍼런스 클럭보다 빠른 위상을 갖는 경우에는 제1 D래치(600)에서 이를 검출하여 UNL_DN가 하이로 되도록 하여 챠지펌프(302)로 다운 제어신호를 인가시키게 된다.

상기한 바와 같이 본 발명에서는 지연동기 루프 회로에서 듀티 정정부를 통해 멀티 위상 클럭의 듀티를 50:50으로 정확하게 조정하며, 지연동기 루프회로에서 발생하는 멀티 위상 클럭의 하모닉락 발생을 정확하게 검출하여 방지시킴으로써, 낮은 주파수에서도 안정적인 동작이 가능하도록 하여 회로 동작의 안정성을 크게 향상시킨다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

도 1은 종래 지연동기 루프 회로 구성도,

도 2는 종래 지연동기 루프 회로에서 지연을 가지고 출력되는 멀티 위상 클럭 예시도,

도 3은 본 발명의 실시 예에 따른 지연동기 루프 회로 구성도,

도 4는 본 발명의 실시 예에 따른 업/다운 제어기의 로직 회로 구성도,

도 5는 본 발명의 실시 예에 따른 듀티 정정부의 로직 회로 구성도,

도 6은 본 발명의 실시 예에 따른 하모닉락 검출부의 로직 회로 구성도.

<도면의 주요 부호에 대한 간략한 설명>

300 : 업/다운 제어기 302 : 챠지펌프

304 : 전압제어 지연부 306 : 하모닉락 검출부

Claims

타이밍 제어를 위한 지연 동기 루프 장치로서,

레퍼런스 클럭을 지연시켜 멀티 위상 클럭을 발생시키는 전압제어 지연부와,

상기 전압제어 지연부로부터 지연 생성되는 4개의 멀티 위상 클럭의 위상과 상기 레퍼런스 클럭의 위상을 비교하여 상기 멀티 위상 클럭의 듀티가 50: 50이 되도록 제어하는 듀티 정정부와,

상기 듀티 정정부로부터 듀티 조정된 상기 멀티 위상 클럭의 피드백되는 멀티-위상 피드백 클럭의 라이징 에지를 검출하여 상기 레퍼런스 클럭의 폴링 에지와 매칭되도록 제어하는 업/다운 제어기와,

상기 업/다운 제어기로부터 발생되는 주파수 업/다운 제어신호에 따라 상기 전압제어 지연부와 연결되는 루프 필터를 충전 또는 방전시키는 챠지 펌프와,

상기 듀티 정정부로부터 듀티 조정된 상기 멀티 위상 클럭의 피드백되는 멀티-위상 피드백 클럭을 입력받아 상기 레퍼런스 클럭의 위상과 비교한 후, 상기 레퍼런스 클럭의 첫 번째 주기내 피드백 클럭이 락킹되도록 제어하는 하모닉 락 검출부

를 포함하는 타이밍 제어를 위한 지연 동기 루프 장치.
제 1 항에 있어서,

상기 업/다운 제어기는,

상기 전압제어 지연부로부터 발생되는 총 18 멀티-위상 클럭 중 9번째 위상 클럭을 피드백 입력받아 상기 레퍼런스 클럭과의 매칭을 수행하는 것을 특징으로 하는 타이밍 제어를 위한 지연 동기 루프 장치.
제 1 항에 있어서,

상기 업/다운 제어기는,

상기 클럭 매칭 결과, 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링 에지보다 빠른 경우 다운 신호를 발생시켜 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링에지에 매칭되도록 지연시키는 것을 특징으로 하는 타이밍 제어를 위한 지연 동기 루프 장치.
제 3 항에 있어서,

상기 업/다운 제어기는,

상기 클럭 매칭 결과, 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링에지보다 느린 경우 업 신호를 발생시켜 상기 피드백 클럭의 라이징 에지가 상기 레퍼런스 클럭의 폴링에지에 매칭되도록 당겨주는 것을 특징으로 하는 타이밍 제어를 위한 지연 동기 루프 장치.
제 1 항에 있어서,

상기 하모닉 락 검출부는,

상기 전압제어 지연부로부터 피드백 입력되는 4개의 멀티 위상 클럭과 레퍼 런스 클럭을 디래치의 입력으로하여 상기 디래치의 출력이 논리 로우로 되어 하모닉 락이 발생되는 것으로 판단하는 경우, 상기 챠지 펌프로 업 제어신호를 인가하여 상기 피드백 클럭이 상기 레퍼런스 클럭 한주기내로 당겨지도록 제어하는 것을 특징으로 하는 타이밍 제어를 위한 지연 동기 루프 장치.
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