JP4020701B2 - データ復元回路及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ通信やデータ伝送システムにおいて受信側のデータ及びクロックを復元する回路及び方法に関する。
【０００２】
【従来の技術】
データ通信やデータ伝送システムの受信端では受信されたデータからクロックを復元し、このクロックを利用してデータを抽出して復元するが、従来から、このために位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）が広く利用されている。このようなクロック及びデータ復元回路は、同期時間が速くなければならず、またＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）を減らすために低いジッタと低いスキュー特性とを有さねばならない。
このような条件を満足するために、一般に周波数同期ループ（Ｆｒｅｑｕｅｎｃｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＦＬＬ）と位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）とにより構成された二重ループ構造を有するデータ復元回路が使われる。このような構造のデータ復元回路は、周波数同期ループでまず周波数を同期させ、次に位相を同期させる。
【０００３】
【発明が解決しようとする課題】
ところが、前記のような従来の技術は次のような問題点を有する。
周波数同期ループや位相同期ループでは電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を使用するが、電圧制御発振器は、電源による雑音、熱による雑音などがある。このような電圧制御発振器の雑音は、位相同期ループの出力で除去されずにジッタとして作用する。このような問題は、位相同期ループの利得を小さくすればある程度減らしうるが、利得を小さくすれば同期時間が増大するという問題が発生する。
また、二重ループ構造を有するデータ復元回路で同期時間を速くするためには、周波数同期ループの分解能を向上させ、周波数同期時の誤差をできるだけ少なくして、位相同期ループの応答速度の遅い周波数範囲を減らして、同期時間を速くせねばならない。
【０００４】
そこで、本発明の目的は、ジッタ及び同期時間を同時に減らしうるデータ復元回路を提供することである。
また、本発明他の目的は、ジッタ及び同期時間を同時に減らしうるデータ復元方法を提供することである。
【０００５】
【課題を解決するための手段】
前記課題を解決するための本発明によるデータ復元回路は、周波数同期ループ、同期検出器、遅延同期ループ及びデータ決定回路を具備することを特徴とする。
周波数同期ループは、入力信号を受信して、フィードバックされる内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する。
同期検出器は、前記周波数同期信号を受信して、前記内部クロック信号が前記入力信号の一定周波数範囲内にあるか否かを判断して位相制御信号を発生する。
遅延同期ループは、前記位相制御信号によりオンまたはオフされ、前記入力信号及び前記内部クロック信号を受信して、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する。
データ決定回路は、前記復元同期信号をクロック信号として受信し、前記クロック信号に応答して前記入力信号を受信して出力データとして出力する。
【０００６】
前記他課題を解決するための本発明によれば、周波数同期ループと、同期検出器と、遅延同期ループと、データ決定回路とを具備するデータ復元回路のデータ復元方法において、（ａ）前記周波数同期ループが周波数検出器を備え、入力信号を受信して、フィードバックされる内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する段階と、（ｂ）前記同期検出器が前記周波数同期信号を受信して、前記内部クロック信号が前記入力信号の一定周波数範囲内にあるか否かを判断して位相制御信号を発生する段階と、（ｃ）前記遅延同期ループが前記位相制御信号によりオンまたはオフされ、前記入力信号及び前記内部クロック信号を受信して、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する段階と、（ｄ）前記データ決定回路が前記復元同期信号をクロック信号として受信し、前記クロック信号に応答して前記入力信号を受信して出力データとして出力する段階と、を具備することを特徴とするデータ復元方法が提供される。
【０００７】
したがって、本発明によるデータ復元回路及び方法は、ジッタ及び同期時間を同時に減らしうる長所がある。
【０００８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的とを十分に理解するために、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照する。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同じ参照符号は同じ部材を示す。
【０００９】
図１は、本発明の実施例によるデータ復元回路の回路図である。
図１を参照すれば、本発明の実施例によるデータ復元回路１００は、周波数同期ループ１１０、同期検出器１２０、遅延同期ループ１３０、及びデータ決定回路１４０を具備する。
【００１０】
周波数同期ループ１１０は、入力信号ＩＮＳを受信して、フィードバックされる内部クロック信号ＩＮＴＣＫの周波数と入力信号ＩＮＳの周波数とを同期させ、入力信号ＩＮＳの周波数と内部クロック信号ＩＮＴＣＫの周波数とが同期させられることを示す周波数同期信号ＦＬＳを発生する。
同期検出器１２０は、周波数同期信号ＦＬＳを受信して、内部クロック信号ＩＮＴＣＫが入力信号ＩＮＳの一定周波数範囲内にあるか否かを判断して位相制御信号ＰＣＴＲＬＳを発生する。
遅延同期ループ１３０は、位相制御信号ＰＣＴＲＬＳにより制御され、入力信号ＩＮＳ及び内部クロック信号ＩＮＴＣＫを受信して、内部クロック信号ＩＮＴＣＫの位相を入力信号ＩＮＳの位相に同期させて、復元同期信号ＲＬＳとして発生する。
データ決定回路１４０は、復元同期信号ＲＬＳをクロック信号ＣＫとして受信し、クロック信号ＣＫに応答して入力信号ＩＮＳを受信し、出力データＯＵＴＤＡＴＡとして出力する。
【００１１】
図２は、図１の周波数同期ループを示すブロック図である。
図２を参照すれば、周波数同期ループ１１０は、周波数検出器２１０、電荷ポンプ２２０、低域通過フィルタ２３０、及び発振器２４０を具備する。
周波数検出器２１０は、入力信号ＩＮＳの周波数と内部クロック信号ＩＮＴＣＫの周波数とを比較してその差を検出して、周波数同期信号ＦＬＳを発生する。より詳細に説明すれば、周波数検出器２１０は、入力信号ＩＮＳの立上がりエッジと立下がりエッジとで、内部クロック信号ＩＮＴＣＫの周波数を入力信号ＩＮＳの周波数と比較してその差を検出する。
電荷ポンプ２２０は、周波数検出器２１０の出力に応答して電荷を増減する。
低域通過フィルタ２３０は、電荷ポンプ２２０の出力信号の高周波成分を除去して制御電圧を発生する。
発振器２４０は、制御電圧に応答して内部クロック信号ＩＮＴＣＫを発生する。
【００１２】
以下、図１及び図２を参照して、本発明の実施例によるデータ復元回路１００の動作及びデータ復元方法を詳細に説明する。
データ復元回路１００のうちの周波数同期ループ１１０は、入力信号ＩＮＳを受信して、フィードバックされる内部クロック信号ＩＮＴＣＫの周波数と入力信号ＩＮＳの周波数とを同期させ、入力信号ＩＮＳの周波数と内部クロック信号ＩＮＴＣＫの周波数とが同期させられることを示す周波数同期信号ＦＬＳを発生する。
より詳細に説明すれば、周波数同期ループ１１０内部の周波数検出器２１０は、入力信号ＩＮＳの周波数と発振器２４０で発生した内部クロック信号ＩＮＴＣＫの周波数とを測定し、測定された周波数間の差を検出して周波数同期信号ＦＬＳを発生し、また測定された周波数間の差を電荷ポンプ２２０に印加する。電荷ポンプ２２０の出力信号は、低域通過フィルタ２３０を経て高周波成分を除去した後に、制御電圧として発生される。この制御電圧は直流電圧である。発振器２４０は、制御電圧の大きさによって発振器２４０で発生する内部クロック信号ＩＮＴＣＫの周波数を増減して入力信号ＩＮＳの周波数に同期させられる。
【００１３】
すなわち、発振器２４０で発生した内部クロック信号ＩＮＴＣＫの周波数が入力信号ＩＮＳの周波数より小さければ、この差に比例して低域通過フィルタ２３０の制御電圧が大きくなって、発振器２４０で発生する内部クロック信号ＩＮＴＣＫの周波数が増加して入力信号ＩＮＳの周波数と同一になる。
反対に、発振器２４０で発生した内部クロック信号ＩＮＴＣＫの周波数が入力信号ＩＮＳの周波数より大きければ、その差に比例して低域通過フィルタ２３０の制御電圧が小さくなって、発振器２４０で発生する内部クロック信号ＩＮＴＣＫの周波数が減って入力信号ＩＮＳの周波数と同一になる。
【００１４】
このような動作により、周波数同期ループ１１０は、内部クロック信号ＩＮＴＣＫの周波数を入力信号ＩＮＳの周波数に同期させる。ここで、周波数検出器２１０は、二重エッジトリガフリップフロップを使用して設計すると、入力信号ＩＮＳの立上がりエッジと立下がりエッジとで、内部クロック信号ＩＮＴＣＫの周波数を入力信号ＩＮＳの周波数と比較してその差を検出するので、分解能が向上する。
同期検出器１２０は、入力信号ＩＮＳと内部クロック信号ＩＮＴＣＫとが同期させられることを示す周波数同期信号ＦＬＳを受信して、内部クロック信号ＩＮＴＣＫが入力信号ＩＮＳの一定周波数範囲内にあるか否かを判断し、遅延同期ループ１３０の動作を制御する位相制御信号ＰＣＴＲＬＳを発生する。
同期検出器１２０は、内部クロック信号ＩＮＴＣＫの周波数が入力信号ＩＮＳの周波数の約５％以内に入れば同期されたと判断して位相制御信号ＰＣＴＲＬＳを発生し、位相制御信号ＰＣＴＲＬＳにより遅延同期ループ１３０の動作がオンまたはオフされる。
同期検出器１２０は、ロックウィンドウがヒステリシス特性を有するようにして、周波数同期ループ１１０が同期状態から外れることを防止する。すなわち、周波数同期ループ１１０が同期された状態で、電源による雑音やインパルスの雑音により内部クロック信号ＩＮＴＣＫの周波数がロックウィンドウをしばらく外れても、ロックウィンドウのヒステリシス特性により周波数同期ループ１１０が同期状態から外れないようにする。
【００１５】
遅延同期ループ１３０は、発振器を使用せずに、遅延素子の遅延特性を利用する。したがって、同期時間を短縮でき、出力ジッタも減らしうる。また、遅延同期ループ１３０を使用することにより光貯蔵システムのように広い同期範囲が必要なデータ復元回路での周波数の同期後にも、位相の同期時に電荷ポンプで発生する位相オフセットがスキューとして作用して、データ復元回路のＢＥＲが悪くなる問題を解決する。遅延同期ループ１３０については後述する。
【００１６】
図３は、図１の遅延同期ループを示すブロック図である。
図３を参照すれば、遅延同期ループ１３０は、遅延ライン３１０、中間遅延ライン３２０、位相検出器３３０、及びシフトレジスタ３４０を具備する。
遅延ライン３１０は、内部クロック信号ＩＮＴＣＫを受信して、所定時間だけ遅延させて復元同期信号ＲＬＳを発生する。
中間遅延ライン３２０は、入力信号ＩＮＳを受信して、所定時間だけ遅延させて中間入力信号ＭＤＩＮＳを発生する。
位相検出器３３０は、中間入力信号ＭＤＩＮＳと復元同期信号ＲＬＳとの位相を比較してその差を検出し、第１移動信号ＳＬまたは第２移動信号ＳＲを発生する。
シフトレジスタ３４０は、第１移動信号ＳＬまたは第２移動信号ＳＲに応答して、遅延ライン３１０の遅延時間を制御する。
【００１７】
以下、図３を参照して、遅延同期ループ１３０の動作を詳細に説明する。
遅延ライン３１０は、多数の遅延素子（図示せず）を具備して内部クロック信号ＩＮＴＣＫを遅延させる。中間遅延ライン３２０も多数の遅延素子を具備し、その数は遅延ライン３１０が具備する遅延素子の半分に該当する。したがって、中間入力信号ＭＤＩＮＳは、遅延ライン３１０の総遅延時間がＴであればＴ／２だけ入力信号ＩＮＳが遅延させられた信号である。復元同期信号ＲＬＳは中間入力信号ＭＤＩＮＳに同期させられるので、結局、遅延同期ループ１３０が同期し始まる時に、遅延ライン３１０が内部クロック信号ＩＮＴＣＫをＴ／２だけ遅延させた状態で同期が始まるように、中間遅延ライン３２０がしていることになる。
位相検出器３３０は、中間入力信号ＭＤＩＮＳと復元同期信号ＲＬＳとの位相差を検出し、内部クロック信号ＩＮＴＣＫが中間入力信号ＭＤＩＮＳに比べて位相が速い場合には、内部クロック信号ＩＮＴＣＫを遅延ライン３１０のより多くの遅延素子を経て出力させ、内部クロック信号ＩＮＴＣＫが中間入力信号ＭＤＩＮＳに比べて位相が遅い場合には、内部クロック信号ＩＮＴＣＫを遅延ライン３１０のより少ない数の遅延素子を経て出力させる。
【００１８】
遅延同期ループ１３０では、出力ジッタが遅延ライン３１０の単位遅延素子の遅延時間だけの大きさを有するために、単位遅延素子の遅延を小さくするほど出力ジッタを減らしうる。しかし、単位遅延素子の遅延時間を短くすれば、位相が同期できる全体範囲が縮まるので、これを考慮して設計せねばならない。
【００１９】
図４は、図３の位相検出器を示す回路図である。
図４を参照すれば、位相検出器３３０は、第１フリップフロップ４１０、第１バッファ４２０、第２フリップフロップ４３０、第１論理積手段４４０、及び第２論理積手段４５０を具備する。
第１フリップフロップ４１０は、中間入力信号ＭＤＩＮＳをクロック信号として受信し、クロック信号に応答して復元同期信号ＲＬＳを受信して出力する。
第１バッファ４２０は、復元同期信号ＲＬＳを一定時間だけ遅延させる。より詳細に説明すれば、第１バッファ４２０は、遅延ライン３１０の内部に存在する遅延素子のうちの一つの遅延時間と同じ遅延時間を有する。
第２フリップフロップ４３０は、中間入力信号ＭＤＩＮＳをクロック信号として受信し、クロック信号に応答して第１バッファ４２０の出力信号を受信して出力する。
第１論理積手段４４０は、第１フリップフロップ４１０の出力信号及び第２フリップフロップ４３０の出力信号を論理積して第１移動信号ＳＬを発生する。第２論理積手段４５０は、第１フリップフロップ４１０の出力信号の反転信号及び第２フリップフロップ４３０の出力信号の反転信号を論理積して第２移動信号ＳＲを発生する。
【００２０】
図５は、図４の位相検出器の回路図の動作タイミング図である。
以下、図４及び図５を参照して、位相検出器３３０の動作を詳細に説明する。中間入力信号ＭＤＩＮＳの位相が復元同期信号ＲＬＳの位相より速い場合には、第２移動信号ＳＲを発生する。すなわち、図５の（ａ）を見れば、復元同期信号ＲＬＳと、復元同期信号ＲＬＳが第１バッファ４２０の遅延時間Ｔ１だけ遅延させられた信号とがいずれもローレベルであるために第１フリップフロップ４１０及び第２フリップフロップ４３０の出力信号はいずれもローレベルであり、したがって、第２移動信号ＳＲだけハイレベルで発生して選択される。すると、シフトレジスタ３４０は、第２移動信号ＳＲに応答して遅延ライン３１０の遅延量を調節して位相を一致させる。
中間入力信号ＭＤＩＮＳの位相が復元同期信号ＲＬＳの位相より遅い場合には、第１移動信号ＳＬを発生する。すなわち、図５の（ｂ）を見れば、復元同期信号ＲＬＳと、復元同期信号ＲＬＳが第１バッファ４２０の遅延時間Ｔ１だけ遅延させられた信号とがいずれもハイレベルであるために第１フリップフロップ４１０及び第２フリップフロップ４３０の出力信号はいずれもハイレベルであり、したがって、第１移動信号ＳＬだけハイレベルで発生して選択される。すると、シフトレジスタ３４０は、第１移動信号ＳＬに応答して遅延ライン３１０の遅延量を調節して位相を一致させる。
図５の（ｃ）は、復元同期信号ＲＬＳの位相が中間入力信号ＭＤＩＮＳに一致した場合を示し、第１移動信号ＳＬ及び第２移動信号ＳＲがいずれもローレベルで発生するのでシフトレジスタ３４０は動作しない。
【００２１】
ここで、位相検出器３３０は、二重エッジトリガフリップフロップを使用して設計すると、中間入力信号ＭＤＩＮＳの立上がりエッジと立下がりエッジとで、復元同期信号ＲＬＳの位相を中間入力信号ＭＤＩＮＳの位相と比較してその差を検出するので、分解能が向上する。
【００２２】
【発明の効果】
前述したように、本発明によるデータ復元回路及び方法は、ジッタと同期時間とを同時に減らしうる長所がある。
【００２３】
以上のように、図面及び明細書で最適の実施例を開示した。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施例が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【図面の簡単な説明】
【図１】本発明の実施例によるデータ復元回路の回路図。
【図２】図１の周波数同期ループを示すブロック図。
【図３】図１の遅延同期ループを示すブロック図。
【図４】図３の位相検出器を示す回路図。
【図５】図４の位相検出器の回路図の動作タイミング図。
【符号の説明】
１００ データ復元回路
１１０ 周波数同期ループ
１２０ 同期検出器
１３０ 遅延同期ループ
１４０ データ決定回路
【発明の属する技術分野】
本発明は、データ通信やデータ伝送システムにおいて受信側のデータ及びクロックを復元する回路及び方法に関する。
【０００２】
【従来の技術】
データ通信やデータ伝送システムの受信端では受信されたデータからクロックを復元し、このクロックを利用してデータを抽出して復元するが、従来から、このために位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）が広く利用されている。このようなクロック及びデータ復元回路は、同期時間が速くなければならず、またＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）を減らすために低いジッタと低いスキュー特性とを有さねばならない。
このような条件を満足するために、一般に周波数同期ループ（Ｆｒｅｑｕｅｎｃｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＦＬＬ）と位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）とにより構成された二重ループ構造を有するデータ復元回路が使われる。このような構造のデータ復元回路は、周波数同期ループでまず周波数を同期させ、次に位相を同期させる。
【０００３】
【発明が解決しようとする課題】
ところが、前記のような従来の技術は次のような問題点を有する。
周波数同期ループや位相同期ループでは電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を使用するが、電圧制御発振器は、電源による雑音、熱による雑音などがある。このような電圧制御発振器の雑音は、位相同期ループの出力で除去されずにジッタとして作用する。このような問題は、位相同期ループの利得を小さくすればある程度減らしうるが、利得を小さくすれば同期時間が増大するという問題が発生する。
また、二重ループ構造を有するデータ復元回路で同期時間を速くするためには、周波数同期ループの分解能を向上させ、周波数同期時の誤差をできるだけ少なくして、位相同期ループの応答速度の遅い周波数範囲を減らして、同期時間を速くせねばならない。
【０００４】
そこで、本発明の目的は、ジッタ及び同期時間を同時に減らしうるデータ復元回路を提供することである。
また、本発明他の目的は、ジッタ及び同期時間を同時に減らしうるデータ復元方法を提供することである。
【０００５】
【課題を解決するための手段】
前記課題を解決するための本発明によるデータ復元回路は、周波数同期ループ、同期検出器、遅延同期ループ及びデータ決定回路を具備することを特徴とする。
周波数同期ループは、入力信号を受信して、フィードバックされる内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する。
同期検出器は、前記周波数同期信号を受信して、前記内部クロック信号が前記入力信号の一定周波数範囲内にあるか否かを判断して位相制御信号を発生する。
遅延同期ループは、前記位相制御信号によりオンまたはオフされ、前記入力信号及び前記内部クロック信号を受信して、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する。
データ決定回路は、前記復元同期信号をクロック信号として受信し、前記クロック信号に応答して前記入力信号を受信して出力データとして出力する。
【０００６】
前記他課題を解決するための本発明によれば、周波数同期ループと、同期検出器と、遅延同期ループと、データ決定回路とを具備するデータ復元回路のデータ復元方法において、（ａ）前記周波数同期ループが周波数検出器を備え、入力信号を受信して、フィードバックされる内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する段階と、（ｂ）前記同期検出器が前記周波数同期信号を受信して、前記内部クロック信号が前記入力信号の一定周波数範囲内にあるか否かを判断して位相制御信号を発生する段階と、（ｃ）前記遅延同期ループが前記位相制御信号によりオンまたはオフされ、前記入力信号及び前記内部クロック信号を受信して、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する段階と、（ｄ）前記データ決定回路が前記復元同期信号をクロック信号として受信し、前記クロック信号に応答して前記入力信号を受信して出力データとして出力する段階と、を具備することを特徴とするデータ復元方法が提供される。
【０００７】
したがって、本発明によるデータ復元回路及び方法は、ジッタ及び同期時間を同時に減らしうる長所がある。
【０００８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的とを十分に理解するために、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照する。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同じ参照符号は同じ部材を示す。
【０００９】
図１は、本発明の実施例によるデータ復元回路の回路図である。
図１を参照すれば、本発明の実施例によるデータ復元回路１００は、周波数同期ループ１１０、同期検出器１２０、遅延同期ループ１３０、及びデータ決定回路１４０を具備する。
【００１０】
周波数同期ループ１１０は、入力信号ＩＮＳを受信して、フィードバックされる内部クロック信号ＩＮＴＣＫの周波数と入力信号ＩＮＳの周波数とを同期させ、入力信号ＩＮＳの周波数と内部クロック信号ＩＮＴＣＫの周波数とが同期させられることを示す周波数同期信号ＦＬＳを発生する。
同期検出器１２０は、周波数同期信号ＦＬＳを受信して、内部クロック信号ＩＮＴＣＫが入力信号ＩＮＳの一定周波数範囲内にあるか否かを判断して位相制御信号ＰＣＴＲＬＳを発生する。
遅延同期ループ１３０は、位相制御信号ＰＣＴＲＬＳにより制御され、入力信号ＩＮＳ及び内部クロック信号ＩＮＴＣＫを受信して、内部クロック信号ＩＮＴＣＫの位相を入力信号ＩＮＳの位相に同期させて、復元同期信号ＲＬＳとして発生する。
データ決定回路１４０は、復元同期信号ＲＬＳをクロック信号ＣＫとして受信し、クロック信号ＣＫに応答して入力信号ＩＮＳを受信し、出力データＯＵＴＤＡＴＡとして出力する。
【００１１】
図２は、図１の周波数同期ループを示すブロック図である。
図２を参照すれば、周波数同期ループ１１０は、周波数検出器２１０、電荷ポンプ２２０、低域通過フィルタ２３０、及び発振器２４０を具備する。
周波数検出器２１０は、入力信号ＩＮＳの周波数と内部クロック信号ＩＮＴＣＫの周波数とを比較してその差を検出して、周波数同期信号ＦＬＳを発生する。より詳細に説明すれば、周波数検出器２１０は、入力信号ＩＮＳの立上がりエッジと立下がりエッジとで、内部クロック信号ＩＮＴＣＫの周波数を入力信号ＩＮＳの周波数と比較してその差を検出する。
電荷ポンプ２２０は、周波数検出器２１０の出力に応答して電荷を増減する。
低域通過フィルタ２３０は、電荷ポンプ２２０の出力信号の高周波成分を除去して制御電圧を発生する。
発振器２４０は、制御電圧に応答して内部クロック信号ＩＮＴＣＫを発生する。
【００１２】
以下、図１及び図２を参照して、本発明の実施例によるデータ復元回路１００の動作及びデータ復元方法を詳細に説明する。
データ復元回路１００のうちの周波数同期ループ１１０は、入力信号ＩＮＳを受信して、フィードバックされる内部クロック信号ＩＮＴＣＫの周波数と入力信号ＩＮＳの周波数とを同期させ、入力信号ＩＮＳの周波数と内部クロック信号ＩＮＴＣＫの周波数とが同期させられることを示す周波数同期信号ＦＬＳを発生する。
より詳細に説明すれば、周波数同期ループ１１０内部の周波数検出器２１０は、入力信号ＩＮＳの周波数と発振器２４０で発生した内部クロック信号ＩＮＴＣＫの周波数とを測定し、測定された周波数間の差を検出して周波数同期信号ＦＬＳを発生し、また測定された周波数間の差を電荷ポンプ２２０に印加する。電荷ポンプ２２０の出力信号は、低域通過フィルタ２３０を経て高周波成分を除去した後に、制御電圧として発生される。この制御電圧は直流電圧である。発振器２４０は、制御電圧の大きさによって発振器２４０で発生する内部クロック信号ＩＮＴＣＫの周波数を増減して入力信号ＩＮＳの周波数に同期させられる。
【００１３】
すなわち、発振器２４０で発生した内部クロック信号ＩＮＴＣＫの周波数が入力信号ＩＮＳの周波数より小さければ、この差に比例して低域通過フィルタ２３０の制御電圧が大きくなって、発振器２４０で発生する内部クロック信号ＩＮＴＣＫの周波数が増加して入力信号ＩＮＳの周波数と同一になる。
反対に、発振器２４０で発生した内部クロック信号ＩＮＴＣＫの周波数が入力信号ＩＮＳの周波数より大きければ、その差に比例して低域通過フィルタ２３０の制御電圧が小さくなって、発振器２４０で発生する内部クロック信号ＩＮＴＣＫの周波数が減って入力信号ＩＮＳの周波数と同一になる。
【００１４】
このような動作により、周波数同期ループ１１０は、内部クロック信号ＩＮＴＣＫの周波数を入力信号ＩＮＳの周波数に同期させる。ここで、周波数検出器２１０は、二重エッジトリガフリップフロップを使用して設計すると、入力信号ＩＮＳの立上がりエッジと立下がりエッジとで、内部クロック信号ＩＮＴＣＫの周波数を入力信号ＩＮＳの周波数と比較してその差を検出するので、分解能が向上する。
同期検出器１２０は、入力信号ＩＮＳと内部クロック信号ＩＮＴＣＫとが同期させられることを示す周波数同期信号ＦＬＳを受信して、内部クロック信号ＩＮＴＣＫが入力信号ＩＮＳの一定周波数範囲内にあるか否かを判断し、遅延同期ループ１３０の動作を制御する位相制御信号ＰＣＴＲＬＳを発生する。
同期検出器１２０は、内部クロック信号ＩＮＴＣＫの周波数が入力信号ＩＮＳの周波数の約５％以内に入れば同期されたと判断して位相制御信号ＰＣＴＲＬＳを発生し、位相制御信号ＰＣＴＲＬＳにより遅延同期ループ１３０の動作がオンまたはオフされる。
同期検出器１２０は、ロックウィンドウがヒステリシス特性を有するようにして、周波数同期ループ１１０が同期状態から外れることを防止する。すなわち、周波数同期ループ１１０が同期された状態で、電源による雑音やインパルスの雑音により内部クロック信号ＩＮＴＣＫの周波数がロックウィンドウをしばらく外れても、ロックウィンドウのヒステリシス特性により周波数同期ループ１１０が同期状態から外れないようにする。
【００１５】
遅延同期ループ１３０は、発振器を使用せずに、遅延素子の遅延特性を利用する。したがって、同期時間を短縮でき、出力ジッタも減らしうる。また、遅延同期ループ１３０を使用することにより光貯蔵システムのように広い同期範囲が必要なデータ復元回路での周波数の同期後にも、位相の同期時に電荷ポンプで発生する位相オフセットがスキューとして作用して、データ復元回路のＢＥＲが悪くなる問題を解決する。遅延同期ループ１３０については後述する。
【００１６】
図３は、図１の遅延同期ループを示すブロック図である。
図３を参照すれば、遅延同期ループ１３０は、遅延ライン３１０、中間遅延ライン３２０、位相検出器３３０、及びシフトレジスタ３４０を具備する。
遅延ライン３１０は、内部クロック信号ＩＮＴＣＫを受信して、所定時間だけ遅延させて復元同期信号ＲＬＳを発生する。
中間遅延ライン３２０は、入力信号ＩＮＳを受信して、所定時間だけ遅延させて中間入力信号ＭＤＩＮＳを発生する。
位相検出器３３０は、中間入力信号ＭＤＩＮＳと復元同期信号ＲＬＳとの位相を比較してその差を検出し、第１移動信号ＳＬまたは第２移動信号ＳＲを発生する。
シフトレジスタ３４０は、第１移動信号ＳＬまたは第２移動信号ＳＲに応答して、遅延ライン３１０の遅延時間を制御する。
【００１７】
以下、図３を参照して、遅延同期ループ１３０の動作を詳細に説明する。
遅延ライン３１０は、多数の遅延素子（図示せず）を具備して内部クロック信号ＩＮＴＣＫを遅延させる。中間遅延ライン３２０も多数の遅延素子を具備し、その数は遅延ライン３１０が具備する遅延素子の半分に該当する。したがって、中間入力信号ＭＤＩＮＳは、遅延ライン３１０の総遅延時間がＴであればＴ／２だけ入力信号ＩＮＳが遅延させられた信号である。復元同期信号ＲＬＳは中間入力信号ＭＤＩＮＳに同期させられるので、結局、遅延同期ループ１３０が同期し始まる時に、遅延ライン３１０が内部クロック信号ＩＮＴＣＫをＴ／２だけ遅延させた状態で同期が始まるように、中間遅延ライン３２０がしていることになる。
位相検出器３３０は、中間入力信号ＭＤＩＮＳと復元同期信号ＲＬＳとの位相差を検出し、内部クロック信号ＩＮＴＣＫが中間入力信号ＭＤＩＮＳに比べて位相が速い場合には、内部クロック信号ＩＮＴＣＫを遅延ライン３１０のより多くの遅延素子を経て出力させ、内部クロック信号ＩＮＴＣＫが中間入力信号ＭＤＩＮＳに比べて位相が遅い場合には、内部クロック信号ＩＮＴＣＫを遅延ライン３１０のより少ない数の遅延素子を経て出力させる。
【００１８】
遅延同期ループ１３０では、出力ジッタが遅延ライン３１０の単位遅延素子の遅延時間だけの大きさを有するために、単位遅延素子の遅延を小さくするほど出力ジッタを減らしうる。しかし、単位遅延素子の遅延時間を短くすれば、位相が同期できる全体範囲が縮まるので、これを考慮して設計せねばならない。
【００１９】
図４は、図３の位相検出器を示す回路図である。
図４を参照すれば、位相検出器３３０は、第１フリップフロップ４１０、第１バッファ４２０、第２フリップフロップ４３０、第１論理積手段４４０、及び第２論理積手段４５０を具備する。
第１フリップフロップ４１０は、中間入力信号ＭＤＩＮＳをクロック信号として受信し、クロック信号に応答して復元同期信号ＲＬＳを受信して出力する。
第１バッファ４２０は、復元同期信号ＲＬＳを一定時間だけ遅延させる。より詳細に説明すれば、第１バッファ４２０は、遅延ライン３１０の内部に存在する遅延素子のうちの一つの遅延時間と同じ遅延時間を有する。
第２フリップフロップ４３０は、中間入力信号ＭＤＩＮＳをクロック信号として受信し、クロック信号に応答して第１バッファ４２０の出力信号を受信して出力する。
第１論理積手段４４０は、第１フリップフロップ４１０の出力信号及び第２フリップフロップ４３０の出力信号を論理積して第１移動信号ＳＬを発生する。第２論理積手段４５０は、第１フリップフロップ４１０の出力信号の反転信号及び第２フリップフロップ４３０の出力信号の反転信号を論理積して第２移動信号ＳＲを発生する。
【００２０】
図５は、図４の位相検出器の回路図の動作タイミング図である。
以下、図４及び図５を参照して、位相検出器３３０の動作を詳細に説明する。中間入力信号ＭＤＩＮＳの位相が復元同期信号ＲＬＳの位相より速い場合には、第２移動信号ＳＲを発生する。すなわち、図５の（ａ）を見れば、復元同期信号ＲＬＳと、復元同期信号ＲＬＳが第１バッファ４２０の遅延時間Ｔ１だけ遅延させられた信号とがいずれもローレベルであるために第１フリップフロップ４１０及び第２フリップフロップ４３０の出力信号はいずれもローレベルであり、したがって、第２移動信号ＳＲだけハイレベルで発生して選択される。すると、シフトレジスタ３４０は、第２移動信号ＳＲに応答して遅延ライン３１０の遅延量を調節して位相を一致させる。
中間入力信号ＭＤＩＮＳの位相が復元同期信号ＲＬＳの位相より遅い場合には、第１移動信号ＳＬを発生する。すなわち、図５の（ｂ）を見れば、復元同期信号ＲＬＳと、復元同期信号ＲＬＳが第１バッファ４２０の遅延時間Ｔ１だけ遅延させられた信号とがいずれもハイレベルであるために第１フリップフロップ４１０及び第２フリップフロップ４３０の出力信号はいずれもハイレベルであり、したがって、第１移動信号ＳＬだけハイレベルで発生して選択される。すると、シフトレジスタ３４０は、第１移動信号ＳＬに応答して遅延ライン３１０の遅延量を調節して位相を一致させる。
図５の（ｃ）は、復元同期信号ＲＬＳの位相が中間入力信号ＭＤＩＮＳに一致した場合を示し、第１移動信号ＳＬ及び第２移動信号ＳＲがいずれもローレベルで発生するのでシフトレジスタ３４０は動作しない。
【００２１】
ここで、位相検出器３３０は、二重エッジトリガフリップフロップを使用して設計すると、中間入力信号ＭＤＩＮＳの立上がりエッジと立下がりエッジとで、復元同期信号ＲＬＳの位相を中間入力信号ＭＤＩＮＳの位相と比較してその差を検出するので、分解能が向上する。
【００２２】
【発明の効果】
前述したように、本発明によるデータ復元回路及び方法は、ジッタと同期時間とを同時に減らしうる長所がある。
【００２３】
以上のように、図面及び明細書で最適の実施例を開示した。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施例が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【図面の簡単な説明】
【図１】本発明の実施例によるデータ復元回路の回路図。
【図２】図１の周波数同期ループを示すブロック図。
【図３】図１の遅延同期ループを示すブロック図。
【図４】図３の位相検出器を示す回路図。
【図５】図４の位相検出器の回路図の動作タイミング図。
【符号の説明】
１００ データ復元回路
１１０ 周波数同期ループ
１２０ 同期検出器
１３０ 遅延同期ループ
１４０ データ決定回路
Claims (17)
- 入力信号を受信して、フィードバックされる内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する周波数検出器を備えた周波数同期ループと、
前記周波数同期信号を受信して、前記内部クロック信号が前記入力信号の一定周波数範囲内にあるか否かを判断して位相制御信号を発生する同期検出器と、
前記位相制御信号によりオンまたはオフされ、前記入力信号及び前記内部クロック信号を受信して、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する遅延同期ループと、
前記復元同期信号をクロック信号として受信して、前記クロック信号に応答して前記入力信号を受信して出力データとして出力するデータ決定回路と、
を具備することを特徴とするデータ復元回路。 - 前記周波数同期ループは、
前記周波数検出器の出力に応答して電荷を増減する電荷ポンプと、
前記電荷ポンプの出力信号の高周波成分を除去して制御電圧を発生する低域通過フィルタと、
前記制御電圧に応答して前記内部クロック信号を発生する発振器と、をさらに具備し、
前記周波数検出器は、前記入力信号の立上がりエッジと立下がりエッジとで、前記内部クロック信号の周波数を前記入力信号の周波数と比較してその差を検出することを特徴とする請求項１に記載のデータ復元回路。 - 前記同期検出器のロックウィンドウは、前記周波数同期ループが同期状態から外れることを防止するためにヒステリシス特性を有することを特徴とする請求項１に記載のデータ復元回路。
- 前記遅延同期ループは、
前記内部クロック信号を受信して、所定時間だけ遅延させて前記復元同期信号を発生する遅延ラインと、
前記入力信号を受信して、所定時間だけ遅延させて中間入力信号を発生する中間遅延ラインと、
前記中間入力信号と前記復元同期信号との位相を比較してその差を検出し、第１移動信号または第２移動信号を発生する位相検出器と、
前記第１移動信号または前記第２移動信号に応答して前記遅延ラインの遅延時間を制御するシフトレジスタと、を具備することを特徴とする請求項１に記載のデータ復元回路。 - 前記位相検出器は、
前記中間入力信号の立上がりエッジと立下がりエッジとで、前記復元同期信号の位相を前記中間入力信号の位相と比較してその差を検出することを特徴とする請求項４に記載のデータ復元回路。 - 前記位相検出器は、
前記中間入力信号をクロック信号として受信し、前記クロック信号に応答して前記復元同期信号を受信して出力する第１フリップフロップと、
前記復元同期信号を一定時間だけ遅延させる第１バッファと、
前記中間入力信号をクロック信号として受信し、前記クロック信号に応答して前記第１バッファの出力信号を受信して出力する第２フリップフロップと、
前記第１フリップフロップの出力信号及び前記第２フリップフロップの出力信号を論理積して前記第１移動信号を発生する第１論理積手段と、
前記第１フリップフロップの出力信号の反転信号及び前記第２フリップフロップの出力信号の反転信号を論理積して前記第２移動信号を発生する第２論理積手段と、を具備することを特徴とする請求項４に記載のデータ復元回路。 - 前記第１バッファは、
前記遅延ラインの内部に存在する単位遅延素子が有する遅延時間と同じ遅延時間を有することを特徴とする請求項６に記載のデータ復元回路。 - 前記第１移動信号は、前記シフトレジスタを制御して前記遅延ラインの遅延時間を減らし、前記第２移動信号は、前記シフトレジスタを制御して前記遅延ラインの遅延時間を延ばすことを特徴とする請求項４に記載のデータ復元回路。
- 前記第１移動信号は、前記シフトレジスタを制御して前記遅延ラインの遅延時間を延ばし、前記第２移動信号は、前記シフトレジスタを制御して前記遅延ラインの遅延時間を短縮することを特徴とする請求項４に記載のデータ復元回路。
- 周波数同期ループと、同期検出器と、遅延同期ループと、データ決定回路とを具備するデータ復元回路のデータ復元方法において、
（ａ）前記周波数同期ループが周波数検出器を備え、入力信号を受信して、フィードバックされる内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する段階と、
（ｂ）前記同期検出器が前記周波数同期信号を受信して、前記内部クロック信号が前記入力信号の一定周波数範囲内にあるか否かを判断して位相制御信号を発生する段階と、
（ｃ）前記遅延同期ループが前記位相制御信号によりオンまたはオフされ、前記入力信号及び前記内部クロック信号を受信して、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する段階と、
（ｄ）前記データ決定回路が前記復元同期信号をクロック信号として受信し、前記クロック信号に応答して前記入力信号を受信して出力データとして出力する段階と、
を具備することを特徴とするデータ復元方法。 - 前記（ａ）段階は、
（ａ１）前記入力信号の周波数と前記内部クロック信号の周波数とを比較してその差を検出して前記周波数同期信号を発生する段階と、
（ａ２）前記（ａ１）段階の出力に応答して電荷を増減して電荷信号を発生する段階と、
（ａ３）前記電荷信号の高周波成分を除去して制御電圧を発生する段階と、
（ａ４）前記制御電圧に応答して前記入力信号の周波数に同期させられる前記内部クロック信号を発生する段階と、を具備し、
前記（ａ１）段階は、前記入力信号の立上がりエッジと立下がりエッジとで、前記内部クロック信号の周波数を前記入力信号の周波数と比較してその差を検出することを特徴とする請求項１０に記載のデータ復元方法。 - 前記（ｂ）段階は、
前記周波数同期ループが同期状態から外れることを防止するために、前記位相制御信号が発生する周波数範囲がヒステリシス特性を有することを特徴とする請求項１０に記載のデータ復元方法。 - 前記（ｃ）段階は、
（ｃ１）前記内部クロック信号を受信して、所定時間だけ遅延させて前記復元同期信号を発生する段階と、
（ｃ２）前記入力信号を受信して、所定時間だけ遅延させて中間入力信号を発生する段階と、
（ｃ３）前記中間入力信号と前記復元同期信号との位相を比較してその差を検出し、第１移動信号または第２移動信号を発生する段階と、
（ｃ４）前記第１移動信号または前記第２移動信号に応答して前記内部クロック信号が遅延させられる程度を制御するシフト信号を発生する段階と、を具備することを特徴とする請求項１０に記載のデータ復元方法。 - 前記（ｃ３）段階は、
前記中間入力信号の立上がりエッジと立下がりエッジとで、前記復元同期信号の位相を前記中間入力信号の位相と比較してその差を検出することを特徴とする請求項１３に記載のデータ復元方法。 - 前記（ｃ３）段階は、
（ｃ３１）前記中間入力信号をクロック信号として受信し、前記クロック信号に応答して前記復元同期信号を受信して出力する段階と、
（ｃ３２）前記復元同期信号を一定時間だけ遅延させる段階と、
（ｃ３３）前記中間入力信号をクロック信号として受信し、前記クロック信号に応答して前記一定時間だけ遅延させられた復元同期信号を受信して出力する段階と、
（ｃ３４）前記（ｃ３１）段階の出力信号及び前記（ｃ３３）段階の出力信号を論理積して前記第１移動信号を発生する段階と、
（ｃ３５）前記（ｃ３１）段階の出力信号の反転信号及び前記（ｃ３３）段階の出力信号の反転信号を論理積して前記第２移動信号を発生する段階と、を具備することを特徴とする請求項１３に記載のデータ復元方法。 - 前記第１移動信号は、前記シフト信号を制御して前記内部クロック信号の遅延時間を短縮し、前記第２移動信号は、前記シフト信号を制御して前記内部クロック信号の遅延時間を延ばすことを特徴とする請求項１３に記載のデータ復元方法。
- 前記第１移動信号は、前記シフト信号を制御して前記内部クロック信号の遅延時間を延ばし、前記第２移動信号は、前記シフト信号を制御して前記内部クロック信号の遅延時間を短縮することを特徴とする請求項１３に記載のデータ復元方法。
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