KR20040004838A

KR20040004838A - 클럭 및 데이터 복원 회로

Info

Publication number: KR20040004838A
Application number: KR1020020038889A
Authority: KR
Inventors: 김주형
Original assignee: 삼성전자주식회사
Priority date: 2002-07-05
Filing date: 2002-07-05
Publication date: 2004-01-16

Abstract

클럭 및 데이터 복원 회로가 개시된다. 본 발명에 따른 클럭 및 데이터 복원 회로는 위상 검출 회로, 전하 펌프 회로 및 전압 제어 발진 회로를 구비하는 것을 특징으로 한다. 위상 검출 회로는 데이터 신호와 소정의 제 1 내지 제 4 클럭 신호를 수신하여 상기 데이터 신호의 위상과 상기 제 1 내지 제 4 클럭 신호의 위상을 비교하고, 비교 결과에 응답하여 제 1 및 제 2 오차 신호를 발생하며, 상기 데이터 신호가 복원된 복원 데이터 신호를 발생한다. 전하 펌프 회로는 상기 제 1 및 제 2 오차 신호에 응답하여 전압 레벨이 증가되거나 감소되는 전압 제어 신호를 발생한다. 전압 제어 발진 회로는 상기 전압 제어 신호에 응답하여 주파수가 증가되거나 감소되는 상기 제 1 내지 제 4 클럭 신호를 발생하며, 상기 복원 데이터 신호가 동기 되는 복원 클럭 신호를 발생한다. 상기 위상 검출 회로는 제 1 서브 위상 검출 회로 및 제 2 서브 위상 검출 회로를 구비한다.

본 발명에 따른 클럭 및 데이터 복원 회로는 클럭 신호의 속도를 데이터 속도의 절반의 속도를 가지는 클럭 신호에 의하여 데이터를 복원할 수 있으므로 전압 제어 발진 회로의 설계가 용이해지고 전력 소모를 줄일 수 있는 장점이 있다. 또한 위상 검출 회로를 컴비네이셔널(combinational) 로직으로 구현함으로써 동작 속도 향상을 기할 수 있는 장점이 있다.

Description

클럭 및 데이터 복원 회로{Clock and data recovery circuit}

본 발명은 클럭 및 데이터 복원 회로에 관한 것으로, 특히 데이터 주파수의 절반의 주파수를 가지는 클럭을 이용하여 데이터를 복원하는 클럭 및 데이터 복원 회로에 관한 것이다.

클럭 및 데이터 복원 회로는 입력되는 데이터 신호로부터 데이터 신호에 동기 되는 클럭 신호를 발생시켜 데이터 신호와 클럭 신호를 복원시키는 회로이다. 클럭 및 데이터 복원 회로는 데이터 전송을 위한 LAN, 유무선 통신 및 광통신, 디스크 드라이브 등 넓은 범위로 사용되고 있다.

도 1은 일반적인 클럭 데이터 복원 회로를 나타내는 블록도이다.

도 1을 참조하면, 클럭 데이터 복원 회로(100)는 위상 검출 회로(110), 전하 펌프 회로(120 및 전압 제어 발진 회로(130)를 구비한다.

위상 검출 회로(110)는 데이터 신호(DATA)와 전압 제어 발진 회로(130)에서 발생되는 클럭 신호(CLK)의 위상을 비교하여 오차 신호들(UP, DN)을 발생한다. 데이터 신호(DATA)는 NRZ(Non-Return-to-zero) 형식을 가지는 데이터 이다.

전하 펌프 회로(120)는 오차 신호들(UP, DN)을 수신하고, 오차 신호(UP)의 경우에는 전압 제어 신호(VCTRL)를 증가시키고, 반대로 오차 신호(DN)의 경우에는전압 제어 신호(VCTRL)를 감소시킨다.

전압 제어 발진 회로(130)는 전압 제어 신호(VCTRL)의 전압 크기에 따라 클럭 신호(CLK)의 주파수를 조정한다. 전압 제어 신호(VCTRL)의 크기가 증가하면 클럭 신호(CLK)의 주파수를 증가시키고, 전압 제어 신호(VCTRL)의 크기가 감소하면 클럭 신호(CLK)의 주파수를 감소시킨다.

시간이 경과함에 따라 위상 검출 회로(110)는 데이터 신호(DATA)와 클럭 신호(CLK)의 위상 차이를 줄이고, 결국 데이터 신호(DATA)와 클럭 신호(CLK)의 위상이 정확히 일치하면 그 상태를 유지한다. 이때부터 데이터 신호(DATA)와 클럭 신호(CLK)는 동기 되었다고 할 수 있으며 유효한 데이터 신호(DATA)를 수신하게 된다.

그런데, 도 1의 종래의 클럭 및 데이터 복원 회로(100)는 데이터 신호(DATA)의 주파수와 동일한 주파수를 가지는 클럭 신호(CLK)를 생성해 내는 방법을 사용한다. 예를 들면, 1 Gbps의 데이터 신호(DATA)를 복원하기 위해서는 1 GHz의 클럭 신호(CLK)를 생성하여 이를 데이터 신호(DATA)와 동기 시키는 것이다.

이러한 방법은 데이터 신호(DATA)의 주파수가 증가될 수록 클럭 신호(CLK)의 주파수도 증가되어야 하므로 클럭 신호(CLK)를 발생시키는 전압 제어 발진 회로(130)의 설계를 어렵게 하고 또한 전력 소모를 증가시키는 문제가 있다.

또한, 종래의 클럭 및 데이터 복원 회로(100)는 위상 검출 회로(110)에 플립 플랍과 같은 시컨셜(sequential) 로직을 사용하는 것이 일반적이다. 이 경우 클럭 및 데이터 복원 회로(100)의 동작 속도는 위상 검출 회로(110)의 플립 플랍에 의해서 제한된다. 그리고 클럭 및 데이터 복원 회로(100)가 안정화 된 이후에도 지속적으로 오차 신호들(UP, DN)을 발생시킴으로써 클럭 신호(CLK)의 지터를 증가시키는 문제가 존재한다.

본 발명이 이루고자하는 기술적 과제는, 데이터 신호의 주파수의 절반의 주파수를 가지는 클럭 신호를 이용하여 데이터 신호를 복원하고 또한 컴비네이셔널(combinational) 로직을 이용하여 위상 검출 회로를 구현하여 동작 속도를 증가시키는 클럭 및 데이터 복원 회로를 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2는 본 발명에 따른 클럭 및 데이터 복원 회로를 나타내는 블록도이다.

도 3은 도 2의 위상 검출 회로를 나타내는 블록도이다.

도 4는 도 3의 제 1 서브 위상 검출 회로의 내부 회로도이다.

도 5는 도 3의 제 2 서브 위상 검출 회로의 내부 회로도이다.

도 6은 제 1 지연 데이터 신호가 제 1 클럭 신호 및 제 2 클럭 신호 보다 위상이 앞서는 경우를 나타내는 타이밍도 이다.

도 7은 제 1 지연 데이터 신호가 제 1 클럭 신호 및 제 2 클럭 신호 보다 위상이 뒤지는 경우를 나타내는 타이밍도 이다.

도 8은 제 1 지연 데이터 신호와 제 1 클럭 신호 및 제 2 클럭 신호의 위상이 동기 되는 경우를 나타내는 타이밍도 이다.

도 9는 도 2의 클럭 및 데이터 복원 회로를 테스트한 결과 중 클럭 신호와 오차 신호를 나타내는 시뮬레이션 파형이다.

도 10은 전압 제어 발진 회로의 입력인 전압 제어 신호를 나타내는 파형도이다.

도 11은 복원 데이터 신호 및 복원 클럭 신호를 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 및 데이터 복원 회로는 위상 검출 회로, 전하 펌프 회로 및 전압 제어 발진 회로를 구비하는 것을 특징으로 한다.

위상 검출 회로는 데이터 신호와 소정의 제 1 내지 제 4 클럭 신호를 수신하여 상기 데이터 신호의 위상과 상기 제 1 내지 제 4 클럭 신호의 위상을 비교하고, 비교 결과에 응답하여 제 1 및 제 2 오차 신호를 발생하며, 상기 데이터 신호가 복원된 복원 데이터 신호를 발생한다.

전하 펌프 회로는 상기 제 1 및 제 2 오차 신호에 응답하여 전압 레벨이 증가되거나 감소되는 전압 제어 신호를 발생한다.

전압 제어 발진 회로는 상기 전압 제어 신호에 응답하여 주파수가 증가되거나 감소되는 상기 제 1 내지 제 4 클럭 신호를 발생하며, 상기 복원 데이터 신호가동기 되는 복원 클럭 신호를 발생한다.

상기 위상 검출 회로는 제 1 서브 위상 검출 회로 및 제 2 서브 위상 검출 회로를 구비한다.

제 1 서브 위상 검출 회로는 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호에 응답하여 상기 데이터 신호 및 상기 데이터 신호를 일정 시간만큼 지연시킨 제 1 지연 데이터 신호 및 제 2 지연 데이터 신호를 수신하고, 상기 제 1 지연 데이터 신호의 위상과 상기 제 1 클럭 신호의 위상을 비교하여 제 1 서브 오차 신호 또는 제 2 서브 오차 신호를 발생한다.

제 2 서브 위상 검출 회로는 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호에 응답하여 상기 데이터 신호, 상기 제 1 지연 데이터 신호 및 상기 제 2 지연 데이터 신호를 수신하고, 상기 제 1 지연 데이터 신호의 위상과 상기 제 2 클럭 신호의 위상을 비교하여 제 3 서브 오차 신호 또는 제 4 서브 오차 신호를 발생한다.

상기 제 1 오차 신호는 상기 제 1 서브 오차 신호와 상기 제 3 서브 오차 신호가 더해져서 발생되는 신호이다. 상기 제 2 오차 신호는 상기 제 2 서브 오차 신호와 상기 제 4 서브 오차 신호가 더해져서 발생되는 신호이다.

상기 제 1 오차 신호는 상기 제 1 지연 데이터 신호의 위상이 상기 제 1 및 제 2 클럭 신호의 위상 보다 앞서고, 상기 제 1 지연 데이터 신호의 위상 천이가 발생되는 순간에만 발생된다. 또한 상기 제 1 오차 신호는 상기 제 1 지연 데이터 신호의 상승 에지 또는 하강 에지와 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 상승 에지 사이의 간격만큼 제 1 레벨로 발생된다.

상기 제 2 오차 신호는 상기 제 1 지연 데이터 신호의 위상이 상기 제 1 및 제 2 클럭 신호의 위상 보다 뒤지고, 상기 제 1 지연 데이터 신호의 위상 천이가 발생되는 순간에만 발생된다. 또한 상기 제 2 오차 신호는 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 상승 에지와 상기 제 1 지연 데이터 신호의 상승 에지 또는 하강 에지 사이의 간격만큼 제 1 레벨로 발생된다.

상기 복원 데이터 신호는 상기 제 1 지연 데이터 신호이다.

상기 제 1 및 제 2 지연 데이터 신호는 상기 제 2 지연 데이터 신호가 지연된 시간이 상기 제 1 지연 데이터 신호가 지연된 시간보다 큰 것을 특징으로 한다.

상기 제 1 서브 위상 검출 회로는 상승 에지 표시 신호 발생부, 하강 에지 표시 신호 발생부, 제 1 출력 신호 발생부, 제 2 출력 신호 발생부, 제 1 서브 오차 신호 발생부, 제 3 출력 신호 발생부 및 제 4 출력 신호 발생부 및 제 2 서브오차 신호 발생부를 구비하는 것을 특징으로 한다.

상승 에지 표시 신호 발생부는 상기 데이터 신호와 상기 제 2 지연 데이터 신호의 반전 신호를 수신하여 상기 제 1 지연 데이터 신호의 상승 에지가 존재할 수 있는 구간을 표시하는 상승 에지 표시 신호를 발생한다.

하강 에지 표시 신호 발생부는 상기 데이터 신호의 반전 신호와 상기 제 2 지연 데이터 신호를 수신하여 상기 제 1 지연 데이터 신호의 하강 에지가 존재할 수 있는 구간을 표시하는 하강 에지 표시 신호를 발생한다.

제 1 출력 신호 발생부는 상기 제 1 지연 데이터 신호, 상기 상승 에지 표시 신호, 상기 제 1 클럭 신호의 반전 신호 및 상기 제 3 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 1 출력 신호를 제 1 레벨로 발생한다.

제 2 출력 신호 발생부는 상기 제 1 클럭 신호의 반전 신호, 상기 제 3 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 2 출력 신호를 제 1 레벨로 발생한다.

제 1 서브 오차 신호 발생부는 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 수신하고 상기 제 1 출력 신호 및 상기 제 2 출력 신호중 하나가 제 1 레벨인 경우 제 1 서브 오차 신호를 제 1 레벨로 발생한다.

제 3 출력 신호 발생부는 상기 제 1 지연 데이터 신호의 반전 신호, 상기 상승 에지 표시 신호, 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 3 출력 신호를 제 1 레벨로 발생한다.

제 4 출력 신호 발생부는 상기 제 1 클럭 신호, 상기 제 3 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 4 출력 신호를 제 1 레벨로 발생한다.

제 2 서브 오차 신호 발생부는 상기 제 3 출력 신호 및 상기 제 4 출력 신호를 수신하고 상기 제 3 출력 신호 및 상기 제 4 출력 신호중 하나가 제 1 레벨인 경우 제 2 서브 오차 신호를 제 1 레벨로 발생한다.

상기 제 1 출력 신호 발생부는 상기 제 1 지연 데이터 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 1 반전 논리곱 수단, 상기 제 1 클럭 신호의 반전 신호 및 상기 제 3 클럭 신호의 반전 신호를 반전 논리곱 하는 제 2 반전 논리곱 수단 및 상기 제 1 반전 논리곱 수단의 출력 및 상기 제 2 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 1 출력 신호로서 출력하는 제 1 반전 논리합 수단을 구비한다.

상기 제 2 출력 신호 발생부는 상기 제 2 반전 논리곱 수단, 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 3 반전 논리곱 수단 및 상기 제 2 반전 논리곱 수단의 출력 및 상기 제 3 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 2 출력 신호로서 출력하는 제 2 반전 논리합 수단을 구비한다.

상기 제 1 서브 오차 신호 발생부는 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 반전 논리합 하는 제 3 반전 논리합 수단 및 상기 제 3 반전 논리합 수단의 출력을 반전하여 상기 제 1 서브 오차 신호를 발생하는 제 1 인버터를 구비하는 것을 특징으로 한다.

상기 제 3 출력 신호 발생부는 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 4 반전 논리곱 수단, 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호의 반전 신호를 반전 논리곱 하는 제 5 반전 논리곱 수단 및 상기 제 4 반전 논리곱 수단의 출력 및 상기 제 5 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 3 출력 신호로서 출력하는 제 4 반전 논리합수단을 구비한다.

상기 제 4 출력 신호 발생부는 상기 제 5반전 논리곱 수단, 상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 6 반전 논리곱 수단 및 상기 제 5 반전 논리곱 수단의 출력 및 상기 제 6 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 4 출력 신호로서 출력하는 제 5 반전 논리합 수단을 구비한다.

상기 제 2 서브 오차 신호 발생부는 상기 제 3 출력 신호 및 상기 제 4 출력 신호를 반전 논리합 하는 제 6 반전 논리합 수단 및 상기 제 6 반전 논리합 수단의 출력을 반전하여 상기 제 2 서브 오차 신호를 발생하는 제 2 인버터를 구비하는 것을 특징으로 한다.

상기 제 2 서브 위상 검출 회로는 상승 에지 표시 신호 발생부, 하강 에지 표시 신호 발생부, 제 5 출력 신호 발생부, 제 6 출력 신호 발생부, 제 3 서브 오차 신호 발생부, 제 7 출력 신호 발생부 및 제 8 출력 신호 발생부 및 제 4 서브오차 신호 발생부를 구비하는 것을 특징으로 한다.

제 5 출력 신호 발생부는 상기 제 1 지연 데이터 신호, 상기 상승 에지 표시 신호, 상기 제 2 클럭 신호의 반전 신호 및 상기 제 4 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 5 출력 신호를 제 1 레벨로 발생한다.

제 6 출력 신호 발생부는 상기 제 2 클럭 신호의 반전 신호, 상기 제 4 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 6 출력 신호를 제 1 레벨로 발생한다.

제 3 서브 오차 신호 발생부는 상기 제 5 출력 신호 및 상기 제 6 출력 신호를 수신하고 상기 제 5 출력 신호 및 상기 제 6 출력 신호중 하나가 제 1 레벨인 경우 제 3 서브 오차 신호를 제 1 레벨로 발생한다.

제 7 출력 신호 발생부는 상기 제 1 지연 데이터 신호의 반전 신호, 상기 상승 에지 표시 신호, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 7 출력 신호를 제 1 레벨로 발생한다.

제 8 출력 신호 발생부는 상기 제 2 클럭 신호, 상기 제 4 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 8 출력 신호를 제 1 레벨로 발생한다.

제 4 서브 오차 신호 발생부는 상기 제 7 출력 신호 및 상기 제 8 출력 신호를 수신하고 상기 제 7 출력 신호 및 상기 제 8 출력 신호 중 하나가 제 1 레벨인 경우 상기 제 4 서브 오차 신호를 제 1 레벨로 발생한다.

상기 제 5 출력 신호 발생부는 상기 제 1 지연 데이터 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 7 반전 논리곱 수단, 상기 제 2 클럭 신호의 반전 신호 및 상기 제 4 클럭 신호의 반전 신호를 반전 논리곱 하는 제 8 반전 논리곱 수단 및 상기 제 7 반전 논리곱 수단의 출력 및 상기 제 8 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 5 출력 신호로서 출력하는 제 7 반전 논리합 수단을 구비한다.

상기 제 6 출력 신호 발생부는 상기 제 8 반전 논리곱 수단, 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 9 반전 논리곱 수단 및 상기 제 8 반전 논리곱 수단의 출력 및 상기 제 9 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 6 출력 신호로서 출력하는 제 8 반전 논리합 수단을 구비한다.

상기 제 3 서브 오차 신호 발생부는 상기 제 5 출력 신호 및 상기 제 6 출력 신호를 반전 논리합 하는 제 9 반전 논리합 수단 및 상기 제 9 반전 논리합 수단의 출력을 반전하여 상기 제 3 서브 오차 신호를 발생하는 제 3 인버터를 구비하는 것을 특징으로 한다.

상기 제 7 출력 신호 발생부는 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 10 반전 논리곱 수단, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호의 반전 신호를 반전 논리곱 하는 제 11 반전 논리곱 수단 및 상기 제 10 반전 논리곱 수단의 출력 및 상기 제 11 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 7 출력 신호로서 출력하는 제 10 반전 논리합 수단을 구비한다.

상기 제 8 출력 신호 발생부는 상기 제 11반전 논리곱 수단, 상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 12 반전 논리곱 수단 및 상기 제 11 반전 논리곱 수단의 출력 및 상기 제 12 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 8 출력 신호로서 출력하는 제 11 반전 논리합 수단을 구비한다.

상기 제 4 서브 오차 신호 발생부는 상기 제 7 출력 신호 및 상기 제 8 출력 신호를 반전 논리합 하는 제 12 반전 논리합 수단 및 상기 제 12 반전 논리합 수단의 출력을 반전하여 상기 제 4 서브 오차 신호를 발생하는 제 4 인버터를 구비하는 것을 특징으로 한다.

상기 상승 에지 표시 신호 발생부는 상기 데이터 신호 및 상기 제 2 지연 데이터 신호의 반전 신호를 논리곱 하여 상기 상승 에지 표시 신호를 발생하는 논리곱 수단이다.

상기 하강 에지 표시 신호 발생부는 상기 데이터 신호의 반전 신호 및 상기 제 2 지연 데이터 신호를 논리곱 하여 상기 하강 에지 표시 신호를 발생하는 논리곱 수단이다.

상기 복원 클럭 신호는 상기 제 3 클럭 신호 및 상기 제 4 클럭 신호이다. 상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 서로 위상이 180도 차이가 나고 상기 제 3 클럭 신호 및 상기 제 4 클럭 신호는 서로 위상이 180도 차이가 나는 것을 특징으로 한다.

상기 제 3 클럭 신호는 상기 제 1 클럭 신호와 90도의 위상차를 가지며, 상기 제 4 클럭 신호는 상기 제 2 클럭 신호와 90도의 위상차를 가지는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2를 참조하면, 본 발명에 따른 클럭 및 데이터 복원 회로(200)는 위상 검출 회로(210), 전하 펌프 회로(220) 및 전압 제어 발진 회로(230)를 구비한다.

위상 검출 회로(210)는 데이터 신호(DATA)와 소정의 제 1 내지 제 4 클럭 신호(SCLK1)를 수신하여 데이터 신호(DATA)의 위상과 제 1 내지 제 4 클럭 신호(SCLK1)의 위상을 비교하고, 비교 결과에 응답하여 제 1 및 제 2 오차 신호(DN)를 발생하며, 데이터 신호(DATA)가 복원된 복원 데이터 신호(RDATA)를 발생한다.

전하 펌프 회로(220)는 제 1 및 제 2 오차 신호(DN)에 응답하여 전압 레벨이증가되거나 감소되는 전압 제어 신호(VCTRL)를 발생한다.

전압 제어 발진 회로(230)는 전압 제어 신호(VCTRL)에 응답하여 주파수가 증가되거나 감소되는 제 1 내지 제 4 클럭 신호(SCLK1)를 발생하며, 복원 데이터 신호(RDATA)가 동기 되는 복원 클럭 신호(RCLK)를 발생한다.

종래의 클럭 및 데이터 복원 회로(100)는 전압 제어 발진 회로(130)에서 1개의 클럭 신호(CLK)가 발생되었으나 도 2의 클럭 및 데이터 복원 회로(200)의 전압 제어 발진 회로(230)는 4개의 클럭 신호, 즉 제 1 내지 제 4 클럭 신호들(CLK0, CLK1, SCLK0, SCLK1)을 발생한다.

제 1 클럭 신호(CLK0)와 제 2 클럭 신호(CLK1)는 서로 위상이 180도 차이가 난다. 그리고 동일한 주파수를 가진다. 전압 제어 발진 회로(230)는 동일한 주파수를 가지며 위상이 180도 차이가 나는 제 1 및 제 2 클럭 신호(CLK1)를 발생하여 위상 검출 회로(210)로 인가한다.

그러면 종래의 전압 제어 발진 회로(130)가 발생하던 클럭 신호(CLK)의 주파수의 크기보다 절반의 크기의 주파수를 가진 제 1 및 제 2 클럭 신호(CLK1)를 이용하여 데이터 신호(DATA)를 복원할 수 있다. 또한 전압 제어 발진 회로(230)의 구현이 좀 더 쉬워진다.

예를 들어 설명하면, 500 Mbps의 데이터 신호(DATA)를 복원하기 위해서 필요한 전압 제어 발진 회로(230)의 출력은 500 MHz가 아니라 250 MHz가 되며, 1 Gbps 데이터 신호(DATA)를 복원하기 위해서 전압 제어 발진 회로(230)는 500 MHz 클럭 신호를 출력하면 된다.

또한, 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)의 상승 에지 에서만 데이터 신호(DATA)와 제 1 및 제 2 클럭 신호(CLK0, CLK1)가 비교되므로 클럭 신호의 듀티비(duty ratio)에 둔감한 장점을 가진다.

제 3 클럭 신호(SCLK0) 및 제 4 클럭 신호(SCLK1) 또한 서로 위상이 180도 차이가 나며 동일한 주파수를 가진다. 제 3 클럭 신호(SCLK0)는 제 1 클럭 신호(CLK0)와 90도의 위상 차를 가지며, 제 4 클럭 신호(SCLK1)는 제 2 클럭 신호(CLK1)와 90도의 위상 차를 가진다.

제 3 클럭 신호(SCLK0) 및 제 4 클럭 신호(SCLK1)는 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)를 90 도의 위상만큼 지연시킨 신호들이다. 제 1 및 제 2 클럭 신호(CLK0, CLK1)는 데이터 신호(DATA)와 위상이 비교되는 클럭 신호이다. 제 3 및 제 4 클럭 신호(SCLK1)는 데이터 신호(DATA)가 제 1 및 제 2 클럭 신호(CLK1)와 동기 된 후 복원 데이터(RDATA)를 샘플링 하는 복원 클럭 신호(RCLK)이다. 즉, 제 3 및 제 4 클럭 신호(SCLK1)의 상승 에지 에서 복원 데이터 신호(RDATA)를 샘플링 하여 원하는 값을 얻는다.

데이터 신호(DATA)는 NRZ(Non-Return-to-Zero) 형태의 데이터이다. NRZ 형태의 데이터는 신호 자체에 주파수 성분을 포함하고 있지 않다. 클럭 및 데이터 복원 회로(200)는 일정한 주파수를 가지지 않은 데이터 신호(DATA)와 제 1 클럭 신호(CLK0)의 위상을 비교하고 동기 시켜야 한다. 이러한 동작은 위상 검출 회로(210)에서 이루어진다. 이하 위상 검출 회로(210)의 구성 및 동작을 설명한다.

도 3은 도 2의 위상 검출 회로를 나타내는 블록도이다.

도 3을 참조하면, 위상 검출 회로(210)는 제 1 서브 위상 검출 회로(310) 및 제 2 서브 위상 검출 회로(320)를 구비한다.

제 1 서브 위상 검출 회로(310)는 제 1 클럭 신호(CLK0) 및 제 3 클럭 신호(SCLK0)에 응답하여 데이터 신호(DATA) 및 데이터 신호(DATA)를 일정 시간만큼 지연시킨 제 1 지연 데이터 신호(DATADLY1) 및 제 2 지연 데이터 신호(DATADLY2)를 수신하고, 제 1 지연 데이터 신호(DATADLY1)의 위상과 제 1 클럭 신호(CLK0)의 위상을 비교하여 제 1 서브 오차 신호(UP0) 또는 제 2 서브 오차 신호(DN0)를 발생한다.

제 2 서브 위상 검출 회로(320)는 제 2 클럭 신호(CLK1) 및 제 4 클럭 신호(SCLK1)에 응답하여 데이터 신호(DATA), 제 1 지연 데이터 신호(DATADLY1) 및 제 2 지연 데이터 신호(DATADLY2)를 수신하고, 제 1 지연 데이터 신호(DATADLY1)의 위상과 제 2 클럭 신호(CLK1)의 위상을 비교하여 제 3 서브 오차 신호(UP1) 또는 제 4 서브 오차 신호(DN1)를 발생한다.

위상 검출 회로(210)는 동일한 2개의 서브 위상 검출 회로(210)로 구성된다. 제 1 서브 위상 검출 회로(310)는 제 1 클럭 신호(CLK0)의 위상과 제 1 지연 데이터 신호(DATADLY1)의 위상을 비교하여 제 1 서브 오차 신호(UP0)와 제 2 서브 오차 신호(DN0)를 발생한다.

제 2 서브 위상 검출 회로(320)는 제 2 클럭 신호(CLK1)의 위상과 제 1 지연 데이터 신호(DATADLY1)의 위상을 비교하여 제 3 서브 오차 신호(UP1)와 제 4 서브 오차 신호(DN1)를 발생한다.

제 1 서브 위상 검출 회로(310) 및 제 2 서브 위상 검출 회로(320)는 논리 게이트들로 구성된다. 따라서 플립 플랍으로 구성되던 종래의 위상 검출 회로에 비하여 동작속도의 향상을 기할 수 있다. 제 1 서브 위상 검출 회로(310) 및 제 2 서브 위상 검출 회로(320)의 내부 구조에 대해서는 후술된다.

데이터 신호(DATA)는 NRZ 형식을 가지므로 주파수 성분을 포함하지 않는다. 따라서 데이터 신호(DATA)가 어느 시점에서 상승 에지를 가지고 어느 시점에서 하강 에지를 가질지 예측할 수 없다.

데이터 신호(DATA)의 상승 에지와 하강 에지를 찾기 위하여 제 1 지연 데이터 신호(DATADLY1)와 제 2 지연 데이터 신호(DATADLY2)를 이용한다. 제 1 지연 데이터 신호(DATADLY1)는 데이터 신호(DATA)를 일정 시간만큼 지연시킨 신호이다. 제 2 지연 데이터 신호(DATADLY2)도 데이터 신호(DATA)를 일정 시간만큼 지연시킨 신호이다. 제 2 지연 데이터 신호(DATADLY2)가 지연된 시간이 제 1 지연 데이터 신호(DATADLY1)가 지연된 시간보다 크다. 즉, 제 2 지연 데이터 신호(DATADLY2)가 제 1 지연 데이터 신호(DATADLY1)보다 더 지연된다.

그러면 제 1 지연 데이터 신호(DATADLY1)의 상승 에지는 데이터 신호(DATA)의 상승 에지와 제 2 지연 데이터 신호(DATADLY2)의 상승 에지 사이에 존재한다. 또한 제 1 지연 데이터 신호(DATADLY1)의 하강 에지는 데이터 신호(DATA)의 하강 에지와 제 2 지연 데이터 신호(DATADLY2)의 하강 에지 사이에 존재한다.

제 1 지연 데이터 신호(DATADLY1)와 제 2 지연 데이터 신호(DATADLY2)는 버퍼와 같은 지연 소자(미도시)를 이용하여 데이터 신호(DATA)로부터 발생될 수 있다.

제 1 서브 위상 검출 회로(310)는 제 1 지연 데이터 신호(DATADLY1)의 위상이 제 1 클럭 신호(CLK0)의 위상보다 앞서면 제 1 서브 오차 신호(UP0)를 제 1 레벨로 발생한다. 제 1 레벨은 설명의 편의를 위하여 하이 레벨로 한다. 제 1 서브 위상 검출 회로(310)는 제 1 지연 데이터 신호(DATADLY1)의 위상이 제 1 클럭 신호(CLK0)의 위상보다 뒤지면 제 2 서브 오차 신호(DN0)를 제 1 레벨로 발생한다.

제 2 서브 위상 검출 회로(320)는 제 1 지연 데이터 신호(DATADLY1)의 위상이 제 2 클럭 신호(CLK1)의 위상보다 앞서면 제 3 서브 오차 신호(UP1)를 제 1 레벨로 발생한다. 제 2 서브 위상 검출 회로(320)는 제 1 지연 데이터 신호(DATADLY1)의 위상이 제 2 클럭 신호(CLK1)의 위상보다 뒤지면 제 4 서브 오차 신호(DN1)를 제 1 레벨로 발생한다.

제 1 오차 신호(UP)는 제 1 서브 오차 신호(UP0)와 제 3 서브 오차 신호(UP1)가 더해져서 발생된다. 제 2 오차 신호(DN)는 제 2 서브 오차 신호(DN0)와 제 4 서브 오차 신호(DN1)가 더해져서 발생된다.

좀더 설명하면, 제 1 오차 신호(UP)는 제 1 지연 데이터 신호(DATADLY1)의 위상이 제 1 및 제 2 클럭 신호(CLK0, CLK1)의 위상 보다 앞서고, 제 1 지연 데이터 신호(DATADLY1)의 위상 천이가 발생되는 순간에만 발생된다.

또한 제 1 오차 신호(UP)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지 또는 하강 에지와 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)의 상승 에지 사이의 간격만큼 제 1 레벨로 발생된다.

제 2 오차 신호(DN)는 제 1 지연 데이터 신호(DATADLY1)의 위상이 1 및 제 2 클럭 신호(CLK0, CLK1)의 위상 보다 뒤지고, 제 1 지연 데이터 신호(DATADLY1)의 위상 천이가 발생되는 순간에만 발생된다.

또한 제 2 오차 신호(DN)는 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)의 상승 에지와 제 1 지연 데이터 신호(DATADLY1)의 상승 에지 또는 하강 에지 사이의 간격만큼 제 1 레벨로 발생된다.

이와 같은 동작을 하는 위상 검출 회로(210)의 내부 회로에 대하여 설명한다.

도 4는 도 3의 제 1 서브 위상 검출 회로의 내부 회로도이다.

도 5는 도 3의 제 2 서브 위상 검출 회로의 내부 회로도이다.

도 4를 참조하면, 제 1 서브 위상 검출 회로(310)는 상승 에지 표시 신호 발생부(410), 하강 에지 표시 신호 발생부(420), 제 1 출력 신호 발생부(430), 제 2 출력 신호 발생부(440), 제 1 서브 오차 신호 발생부(450), 제 3 출력 신호 발생부(460), 제 4 출력 신호 발생부(470) 및 제 2 서브오차 신호 발생부(480)를 구비한다.

상승 에지 표시 신호 발생부(410)는 데이터 신호(DATA)와 제 2 지연 데이터신호의 반전 신호(/DATADLY2)를 수신하여 제 1 지연 데이터 신호(DATADLY1)의 상승 에지가 존재할 수 있는 구간을 표시하는 상승 에지 표시 신호(DRISE)를 발생한다.

좀 더 설명하면, 상승 에지 표시 신호 발생부(410)는 데이터 신호(DATA) 및 제 2 지연 데이터 신호의 반전 신호(/DATADLY2)를 논리곱 하여 상승 에지 표시 신호(DRISE)를 발생하는 논리곱 수단이다.

하강 에지 표시 신호 발생부(420)는 데이터 신호의 반전 신호(/DATA)와 제 2 지연 데이터 신호(DATADLY2)를 수신하여 제 1 지연 데이터 신호(DATADLY1)의 하강 에지가 존재할 수 있는 구간을 표시하는 하강 에지 표시 신호(DFALL)를 발생한다.

좀 더 설명하면, 하강 에지 표시 신호 발생부(420)는 데이터 신호의 반전 신호(/DATA)및 제 2 지연 데이터 신호(DATADLY2)를 논리곱 하여 하강 에지 표시 신호(DFALL)를 발생하는 논리곱 수단이다.

상승 에지 표시 신호(DRISE)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지가 위치할 수 있는 구간을 나타내며, 상승 에지 표시 신호(DRISE)가 제 1 레벨이면 제 1 지연 데이터 신호(DATADLY1)가 로우 레벨에서 하이 레벨로 천이 되는 것을 나타낸다.

하강 에지 표시 신호(DFALL)는 제 1 지연 데이터 신호(DATADLY1)의 하강 에지가 위치할 수 있는 구간을 나타내며, 하강 에지 표시 신호(DFALL)가 제 1 레벨이면 제 1 지연 데이터 신호(DATADLY1)가 하이 레벨에서 로우 레벨로 천이 되는 것을 나타낸다.

제 1 출력 신호 발생부(430)는 제 1 지연 데이터 신호(DATADLY1), 상승 에지표시 신호(DRISE), 제 1 클럭 신호의 반전 신호(/CLK0) 및 제 3 클럭 신호의 반전 신호(/SCLK0)를 수신하고, 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 1 출력 신호(OUT1)를 제 1 레벨로 발생한다.

이를 위하여 제 1 출력 신호 발생부(430)는 제 1 지연 데이터 신호(DATADLY1) 및 상승 에지 표시 신호(DRISE)를 반전 논리곱 하는 제 1 반전 논리곱 수단(431), 제 1 클럭 신호의 반전 신호(/CLK0) 및 제 3 클럭 신호의 반전 신호(/SCLK0)를 반전 논리곱 하는 제 2 반전 논리곱 수단(433) 및 제 1 반전 논리곱 수단(431)의 출력 및 제 2 반전 논리곱 수단(433)의 출력을 반전 논리합 하여 제 1 출력 신호(OUT1)로서 출력하는 제 1 반전 논리합 수단(435)을 구비한다.

제 2 출력 신호 발생부(440)는 제 1 클럭 신호의 반전 신호(/CLK0), 제 3 클럭 신호의 반전 신호(/SCLK0), 제 1 지연 데이터 신호의 반전 신호(/DATADLY1) 및 하강 에지 표시 신호(DFALL)를 수신하고, 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 2 출력 신호(OUT2)를 제 1 레벨로 발생한다.

이를 위하여 제 2 출력 신호 발생부(440)는 제 2 반전 논리곱 수단(433), 제 1 지연 데이터 신호의 반전 신호(/DATADLY1) 및 하강 에지 표시 신호(DFALL)를 반전 논리곱 하는 제 3 반전 논리곱 수단(441) 및 제 2 반전 논리곱 수단(433)의 출력 및 제 3 반전 논리곱 수단(441)의 출력을 반전 논리합 하여 제 2 출력 신호(OUT2)로서 출력하는 제 2 반전 논리합 수단(443)을 구비한다.

제 1 서브 오차 신호 발생부(450)는 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 수신하고 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)중 하나가 제1 레벨인 경우 제 1 서브 오차 신호(UP0)를 제 1 레벨로 발생한다.

이를 위하여 제 1 서브 오차 신호 발생부(450)는 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 반전 논리합 하는 제 3 반전 논리합 수단(451) 및 제 3 반전 논리합 수단(451)의 출력을 반전하여 제 1 서브 오차 신호(UP0)를 발생하는 제 1 인버터(453)를 구비한다.

도 6을 예로 들어 좀더 상세히 동작을 설명한다.

상승 에지 표시 신호(DRISE)가 제 1 레벨일 경우, 즉 하이 레벨일 경우는 제 1 지연 데이터 신호(DATADLY1)가 하이 레벨로 위상 천이가 이루어지는 것을 의미한다. 도 6의 데이터 신호(DATA)와 제 2 지연 데이터 신호(DATADLY2)를 보면 데이터 신호(DATA)와 제 2 지연 데이터 신호의 반전 신호(/DATADLY2)를 논리곱 한 구간에 제 1 지연 데이터 신호(DATADLY1)의 하이 레벨로의 트랜지션이 존재하는 것을 알 수 있다.

반대로 데이터 신호의 반전 신호(/DATA)와 제 2 지연 데이터 신호(DATADLY2)를 논리곱 한 구간에 제 1 지연 데이터 신호(DATADLY1)의 로우 레벨로의 트랜지션이 존재하는 것을 알 수 있다.

위상 검출 회로(210)는 제 1 지연 데이터 신호(DATADLY1)의 하이 레벨로의 천이나 로우 레벨로의 천이가 있는 경우에만 제 1 지연 데이터 신호(DATADLY1)의 위상과 제 1 클럭 신호(CLK0) 또는 제 2 클럭 신호(CLK1)의 위상을 비교한다.

즉, 제 1 지연 데이터 신호(DATADLY1)가 하나의 논리 상태로만 계속 발생되는 경우에는 위상 비교를 하지 않으며 제 1 오차 신호(UP)나 제 2 오차 신호(DN)가발생되지 않는다. 따라서 전압 제어 발진 회로(230)에서 발생되는 제 1 내지 제 4 클럭 신호(CLK0, CLK1, SCLK0, SCLK1)의 지터(jitter)의 발생을 방지할 수 있다.

도 6을 참조하여, 제 1 및 제 2 출력 신호 발생부(430, 440) 내부의 논리 소자들을 이용하여 제 1 및 제 2 출력 신호 발생부(430, 440)로 입력되는 신호들의 논리 연산을 수행하면 제 1 서브 오차 신호 발생부(450)로 입력되는 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)는 하이 레벨이 된다. 그러면 제 1 서브 오차 신호 발생부(450)는 제 1 서브 오차 신호(UP0)를 하이 레벨로 발생한다.

제 1 서브 오차 신호(UP0)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지 또는 하강 에지가 제 1 클럭 신호(CLK0)의 상승 에지 보다 앞서는 시간만큼 제 1 레벨로 발생된다. 도 6의 첫 번째 제 1 서브 오차 신호(UP0)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지가 제 1 클럭 신호(CLK0)의 상승 에지 보다 앞서는 시간만큼 하이 레벨로 발생되고 있음을 알 수 있다.

제 1 서브 오차 신호(UP0)가 하이 레벨로 발생되는 시간만큼 제 1 오차 신호(UP)는 전압 제어 신호(VCTRL)의 전압 레벨을 증가시킨다. 그러면 제 1 클럭 신호(CLK0)의 주파수가 증가된다.

도 4 및 도 7을 참고하여 제 2 서브 오차 신호(DN0)를 발생시키는 제 3 출력 신호 발생부(460), 제 4 출력 신호 발생부(470) 및 제 2 서브 오차 신호 발생부(480)에 대하여 설명한다.

제 3 출력 신호 발생부(460)는 제 1 지연 데이터 신호의 반전 신호(/DATADLY1), 상승 에지 표시 신호(DRISE), 제 1 클럭 신호(CLK0) 및 제 3 클럭 신호의 반전 신호(/SCLK0)를 수신하고, 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 3 출력 신호(OUT3)를 제 1 레벨로 발생한다.

이를 위하여 제 3 출력 신호 발생부(460)는 제 1 지연 데이터 신호의 반전 신호(/DATADLY1) 및 상승 에지 표시 신호(DRISE)를 반전 논리곱 하는 제 4 반전 논리곱 수단(461), 제 1 클럭 신호(CLK0) 및 제 3 클럭 신호의 반전 신호(/SCLK0)를 반전 논리곱 하는 제 5 반전 논리곱 수단(463) 및 제 4 반전 논리곱 수단(461)의 출력 및 제 5 반전 논리곱 수단(463)의 출력을 반전 논리합 하여 제 3 출력 신호(OUT3)로서 출력하는 제 4 반전 논리합 수단(465)을 구비한다.

제 4 출력 신호 발생부(470)는 제 1 클럭 신호(CLK0), 제 3 클럭 신호의 반전 신호(/SCLK0), 제 1 지연 데이터 신호(DATADLY1) 및 하강 에지 표시 신호(DFALL)를 수신하고, 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 4 출력 신호(OUT4)를 제 1 레벨로 발생한다.

이를 위하여 제 4 출력 신호 발생부(470)는 제 5 반전 논리곱 수단(463), 제 1 지연 데이터 신호(DATADLY1) 및 하강 에지 표시 신호(DFALL)를 반전 논리곱 하는 제 6 반전 논리곱 수단(471) 및 제 5 반전 논리곱 수단(463)의 출력 및 제 6 반전 논리곱 수단(471)의 출력을 반전 논리합 하여 제 4 출력 신호(OUT4)로서 출력하는 제 5 반전 논리합 수단(473)을 구비한다.

제 2 서브 오차 신호 발생부(480)는 제 3 출력 신호(OUT3) 및 제 4 출력 신호(OUT4)를 수신하고 제 3 출력 신호(OUT3) 및 제 4 출력 신호(OUT4)중 하나가 제 1 레벨인 경우 제 2 서브 오차 신호(DN0)를 제 1 레벨로 발생한다.

이를 위하여 제 2 서브 오차 신호 발생부(480)는 제 3 출력 신호(OUT3) 및 제 4 출력 신호(OUT4)를 반전 논리합 하는 제 6 반전 논리합 수단(481) 및 제 6 반전 논리합 수단(481)의 출력을 반전하여 제 2 서브 오차 신호(DN0)를 발생하는 제 2 인버터(483)를 구비한다.

도 7을 예로 들어 좀더 상세히 동작을 설명한다.

상승 에지 표시 신호(DRISE)와 하강 에지 표시 신호(DFALL)가 하이 레벨로 발생되면 제 1 지연 데이터 신호(DATADLY1)가 하이 레벨로 위상 천이를 하거나 로우 레벨로 위상 천이를 하는 것을 의미한다.

제 3 및 제 4 출력 신호 발생부(460, 470) 내부의 논리 소자들을 이용하여 제 3 및 제 4 출력 신호 발생부(460, 470)로 입력되는 신호들의 논리 연산을 수행하면 제 2 서브 오차 신호 발생부(480)로 입력되는 제 3 출력 신호(OUT3) 및 제 4 출력 신호(OUT4)는 하이 레벨이 된다. 그러면 제 2 서브 오차 신호 발생부(480)는 제 2 서브 오차 신호(DN0)를 하이 레벨로 발생한다.

제 2 서브 오차 신호(DN0)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지 또는 하강 에지가 제 1 클럭 신호(CLK0)의 상승 에지 보다 뒤지는 시간만큼 제 1 레벨로 발생된다. 도 7의 첫 번째 제 2 서브 오차 신호(DN0)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지가 제 1 클럭 신호(CLK0)의 상승 에지 보다 뒤지는 시간만큼 하이 레벨로 발생되고 있음을 알 수 있다.

제 2 서브 오차 신호(DN0)가 하이 레벨로 발생되는 시간만큼 제 2 오차 신호(DN)는 전압 제어 신호(VCTRL)의 전압 레벨을 감소시킨다. 그러면 제 1 클럭신호(CLK0)의 주파수가 감소된다.

제 2 서브 위상 검출 회로(320)의 내부 회로도가 도 5에 나타나 있다.

도 5를 참조하면, 제 2 서브 위상 검출 회로(320)의 내부 구성은 제 1 서브 위상 검출 회로(310)와 동일하다. 다만 제 1 클럭 신호(CLK0) 및 제 3 클럭 신호(SCLK0) 대신 제 2 클럭 신호(CLK1) 및 제 4 클럭 신호(SCLK1)가 제 2 서브 위상 검출 회로(320)로 입력된다.

즉, 제 2 서브 위상 검출 회로(320)는 제 1 지연 데이터 신호(DATADLY1)의 위상과 제 2 클럭 신호(CLK1)의 위상을 비교한다.

제 1 지연 데이터 신호(DATADLY1)의 위상과 비교되는 클럭 신호가 제 2 클럭 신호(CLK1) 및 제 4 클럭 신호(SCLK1)라는 점을 제외하고는 제 2 서브 위상 검출 회로(320)의 회로 구성 및 동작은 제 1 서브 위상 검출 회로(310)의 회로 구성 및 동작과 동일하므로 상세한 설명은 생략한다.

제 2 서브 위상 검출 회로(320)는 제 3 서브 오차 신호(UP1)와 제 4 서브 오차 신호(DN1)를 발생시킨다.

제 3 서브 오차 신호(UP1)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지 또는 하강 에지가 제 2 클럭 신호(CLK1)의 상승 에지 보다 앞서는 시간만큼 제 1 레벨로 발생된다. 도 6의 첫 번째 제 3 서브 오차 신호(UP1)는 제 1 지연 데이터 신호(DATADLY1)의 하강 에지가 제 2 클럭 신호(CLK1)의 상승 에지 보다 앞서는 시간만큼 하이 레벨로 발생되고 있음을 알 수 있다.

제 3 서브 오차 신호(UP1)가 하이 레벨로 발생되는 시간만큼 제 1 오차신호(UP)는 전압 제어 신호(VCTRL)의 전압 레벨을 증가시킨다. 그러면 제 2 클럭 신호(CLK1)의 주파수가 증가된다.

제 4 서브 오차 신호(DN1)는 제 1 지연 데이터 신호(DATADLY1)의 상승 에지 또는 하강 에지가 제 2 클럭 신호(CLK1)의 상승 에지 보다 뒤지는 시간만큼 제 1 레벨로 발생된다. 도 7의 첫 번째 제 4 서브 오차 신호(DN1)는 제 1 지연 데이터 신호(DATADLY1)의 하강 에지가 제 2 클럭 신호(CLK1)의 상승 에지 보다 뒤지는 시간만큼 하이 레벨로 발생되고 있음을 알 수 있다.

제 4 서브 오차 신호(DN1)가 하이 레벨로 발생되는 시간만큼 제 2 오차 신호(DN)는 전압 제어 신호(VCTRL)의 전압 레벨을 감소시킨다. 그러면 제 2 클럭 신호(CLK1)의 주파수가 감소된다.

데이터 신호(DATA)를 지연시켜 제 1 지연 데이터 신호(DATADLY1) 및 제 2 지연 데이터 신호(DATADLY2)를 만든다. 제 1 지연 데이터 신호(DATADLY1)의 상승 에지는 데이터 신호(DATA)의 상승 에지와 제 2 지연 데이터 신호(DATADLY2)의 상승 에지 사이에 존재한다. 제 1 지연 데이터 신호(DATADLY1)의 하강 에지는 데이터 신호(DATA)의 하강 에지와 제 2 지연 데이터 신호(DATADLY2)의 하강 에지 사이에 존재한다.

위상 검출 회로(210)는 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)의 위상을 제 1 지연 데이터 신호(DATADLY1)의 위상과 교대로 비교하여 제 1 또는 제 2오차 신호(UP, DN)를 발생시킨다.

도 8을 참조하면, 제 1 지연 데이터 신호(DATADLY1)와 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)의 위상이 동기 되면 제 1 클럭 신호(CLK0) 와 제 2 클럭 신호(CLK1)의 상승 에지가 제 1 지연 데이터 신호(DATADLY1)의 천이(transition) 지점과 일치되는 것을 알 수 있다.

그러면, 제 3 클럭 신호(SCLK0) 및 제 4 클럭 신호(SCLK1)의 상승 에지는 제 1 지연 데이터 신호(DATADLY1)의 가운데 지점에 위치하게 된다. 따라서 제 3 클럭 신호(SCLK0) 및 제 4 클럭 신호(SCLK1)의 상승 에지에서 제 1 지연 데이터 신호(DATADLY1)를 샘플링 하면 안정된 값을 얻을 수 있다.

따라서, 제 1 지연 데이터 신호(DATADLY1)가 복원 데이터 신호(RDATA)가 되고, 제 3 클럭 신호(SCLK0) 및 제 4 클럭 신호(SCLK1)가 데이터에 동기되는 복원 클럭 신호(RCLK)가 된다.

데이터 신호(DATA)는 임의의 패턴을 가지는 1 Gbps의 NRZ 신호이다. 제 1 지연 데이터 신호(DATADLY1)의 위상과 제 1 클럭 신호(CLK0) 및 제 2 클럭 신호(CLK1)의 위상을 비교하여 제 1 및 제 2 오차 신호들(UP, DN)이 발생되는 것을 알 수 있다.

지연 데이터 신호와 클럭 신호의 위상이 동기 되지 않을 경우 제 1 오차 신호(UP) 또는 제 2 오차 신호(DN)가 발생되고 전압 제어 신호(VCTRL)도 증가 또는 감소된다.

도 10 에서 0.7us 까지 전압 제어 신호(VCTRL)는 지속적으로 증가하다가 그 이후로는 일정하게 유지되는 것을 알 수 있다. 0.7us 이전의 구간은 데이터 신호와 클럭 신호가 동기 되지 않으므로 전압 제어 발진 회로(230)가 발생시키는 클럭 신호의 주파수를 계속해서 변화 시켜 가는 과정이다. 0.7us 이후의 구간은 데이터 신호와 클럭 신호의 위상이 동기 되어 더 이상 제 1 오차 신호(UP) 또는 제 2 오차 신호(DN)가 발생되지 않고 전압 제어 신호(VCTRL)는 일정하게 유지된다. 따라서 전압 제어 발진 회로(230)가 발생하는 클럭 신호의 주파수 및 위상도 더 이상 변화되지 않는다.

데이터 신호는 1 Gbps이고 클럭 신호의 주파수는 500MHz 인 경우이다. 클럭 신호는 반대 위상을 가진 2개의 클럭 신호이다. 하나의 복원 클럭 신호(RCLK0)는 제 3 클럭 신호(SCLK0)이고, 다른 하나의 복원 클럭 신호(RCLK1)는 제 4 클럭 신호(SCLK1)이다. 복원 클럭 신호(RCLK0, RCLK1)의 상승 에지가 복원 데이터 신호(RDATA)의 가운데 지점에 위치하는 것을 알 수 있다. 복원 데이터 신호(RDATA)는 제 1 지연 데이터 신호(DATADLY1)와 동일하다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 클럭 및 데이터 복원 회로는 클럭 신호의 속도를 데이터 속도의 절반의 속도를 가지는 클럭 신호에 의하여 데이터를 복원할 수 있으므로 전압 제어 발진 회로의 설계가 용이해지고 전력 소모를 줄일 수 있는 장점이 있다.

또한 위상 검출 회로를 컴비네이셔널(combinational) 로직으로 구현함으로써 동작 속도 향상을 기할 수 있는 장점이 있다.

Claims

데이터 신호와 소정의 제 1 내지 제 4 클럭 신호를 수신하여 상기 데이터 신호의 위상과 상기 제 1 내지 제 4 클럭 신호의 위상을 비교하고, 비교 결과에 응답하여 제 1 및 제 2 오차 신호를 발생하며, 상기 데이터 신호가 복원된 복원 데이터 신호를 발생하는 위상 검출 회로 ;

상기 제 1 및 제 2 오차 신호에 응답하여 전압 레벨이 증가되거나 감소되는 전압 제어 신호를 발생하는 전하 펌프 회로 ; 및

상기 전압 제어 신호에 응답하여 주파수가 증가되거나 감소되는 상기 제 1 내지 제 4 클럭 신호를 발생하며, 상기 복원 데이터 신호가 동기 되는 복원 클럭 신호를 발생하는 전압 제어 발진 회로를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1항에 있어서, 상기 위상 검출 회로는,

상기 제 1 클럭 신호 및 상기 제 3 클럭 신호에 응답하여 상기 데이터 신호 및 상기 데이터 신호를 일정 시간만큼 지연시킨 제 1 지연 데이터 신호 및 제 2 지연 데이터 신호를 수신하고, 상기 제 1 지연 데이터 신호의 위상과 상기 제 1 클럭 신호의 위상을 비교하여 제 1 서브 오차 신호 또는 제 2 서브 오차 신호를 발생하는 제 1 서브 위상 검출 회로 ; 및

상기 제 2 클럭 신호 및 상기 제 4 클럭 신호에 응답하여 상기 데이터 신호, 상기 제 1 지연 데이터 신호 및 상기 제 2 지연 데이터 신호를 수신하고, 상기 제 1 지연 데이터 신호의 위상과 상기 제 2 클럭 신호의 위상을 비교하여 제 3 서브 오차 신호 또는 제 4 서브 오차 신호를 발생하는 제 2 서브 위상 검출 회로를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2항에 있어서, 상기 제 1 오차 신호는,

상기 제 1 서브 오차 신호와 상기 제 3 서브 오차 신호가 더해져서 발생되는 신호인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2항에 있어서, 상기 제 2 오차 신호는,

상기 제 2 서브 오차 신호와 상기 제 4 서브 오차 신호가 더해져서 발생되는 신호인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2항에 있어서, 상기 제 1 오차 신호는,

상기 제 1 지연 데이터 신호의 위상이 상기 제 1 및 제 2 클럭 신호의 위상 보다 앞서고, 상기 제 1 지연 데이터 신호의 위상 천이가 발생되는 순간에만 발생되며,

상기 제 1 지연 데이터 신호의 상승 에지 또는 하강 에지와 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 상승 에지 사이의 간격만큼 제 1 레벨로 발생되는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2항에 있어서, 상기 제 2 오차 신호는,

상기 제 1 지연 데이터 신호의 위상이 상기 제 1 및 제 2 클럭 신호의 위상 보다 뒤지고, 상기 제 1 지연 데이터 신호의 위상 천이가 발생되는 순간에만 발생되며,

상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 상승 에지와 상기 제 1 지연 데이터 신호의 상승 에지 또는 하강 에지 사이의 간격만큼 제 1 레벨로 발생되는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2항에 있어서, 상기 복원 데이터 신호는,

상기 제 1 지연 데이터 신호인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2항에 있어서, 상기 제 1 및 제 2 지연 데이터 신호는,

상기 제 2 지연 데이터 신호가 지연된 시간이 상기 제 1 지연 데이터 신호가 지연된 시간보다 큰 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2 항에 있어서, 상기 제 1 서브 위상 검출 회로는,

상기 데이터 신호와 상기 제 2 지연 데이터 신호의 반전 신호를 수신하여 상기 제 1 지연 데이터 신호의 상승 에지가 존재할 수 있는 구간을 표시하는 상승 에지 표시 신호를 발생하는 상승 에지 표시 신호 발생부 ;

상기 데이터 신호의 반전 신호와 상기 제 2 지연 데이터 신호를 수신하여 상기 제 1 지연 데이터 신호의 하강 에지가 존재할 수 있는 구간을 표시하는 하강 에지 표시 신호를 발생하는 하강 에지 표시 신호 발생부 ;

상기 제 1 지연 데이터 신호, 상기 상승 에지 표시 신호, 상기 제 1 클럭 신호의 반전 신호 및 상기 제 3 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 1 출력 신호를 제 1 레벨로 발생하는 제 1 출력 신호 발생부 ;

상기 제 1 클럭 신호의 반전 신호, 상기 제 3 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 2 출력 신호를 제 1 레벨로 발생하는 제 2 출력 신호 발생부 ;

상기 제 1 출력 신호 및 상기 제 2 출력 신호를 수신하고 상기 제 1 출력 신호 및 상기 제 2 출력 신호중 하나가 제 1 레벨인 경우 제 1 서브 오차 신호를 제 1 레벨로 발생하는 제 1 서브 오차 신호 발생부 ;

상기 제 1 지연 데이터 신호의 반전 신호, 상기 상승 에지 표시 신호, 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 3 출력 신호를 제 1 레벨로 발생하는 제 3 출력 신호 발생부 ;

상기 제 1 클럭 신호, 상기 제 3 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 4 출력 신호를 제 1 레벨로 발생하는 제 4 출력 신호 발생부 ; 및

상기 제 3 출력 신호 및 상기 제 4 출력 신호를 수신하고 상기 제 3 출력 신호 및 상기 제 4 출력 신호중 하나가 제 1 레벨인 경우 제 2 서브 오차 신호를 제 1 레벨로 발생하는 제 2 서브 오차 신호 발생부를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 9항에 있어서, 상기 제 1 출력 신호 발생부는,

상기 제 1 지연 데이터 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 1 반전 논리곱 수단 ;

상기 제 1 클럭 신호의 반전 신호 및 상기 제 3 클럭 신호의 반전 신호를 반전 논리곱 하는 제 2 반전 논리곱 수단 ; 및

상기 제 1 반전 논리곱 수단의 출력 및 상기 제 2 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 1 출력 신호로서 출력하는 제 1 반전 논리합 수단을 구비하고,

상기 제 2 출력 신호 발생부는,

상기 제 2 반전 논리곱 수단 ;

상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 3 반전 논리곱 수단 ; 및

상기 제 2 반전 논리곱 수단의 출력 및 상기 제 3 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 2 출력 신호로서 출력하는 제 2 반전 논리합 수단을 구비하고,

상기 제 1 서브 오차 신호 발생부는,

상기 제 1 출력 신호 및 상기 제 2 출력 신호를 반전 논리합 하는 제 3 반전 논리합 수단 ; 및

상기 제 3 반전 논리합 수단의 출력을 반전하여 상기 제 1 서브 오차 신호를 발생하는 제 1 인버터를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 9항에 있어서, 상기 제 3 출력 신호 발생부는,

상기 제 1 지연 데이터 신호의 반전 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 4 반전 논리곱 수단 ;

상기 제 1 클럭 신호 및 상기 제 3 클럭 신호의 반전 신호를 반전 논리곱 하는 제 5 반전 논리곱 수단 ; 및

상기 제 4 반전 논리곱 수단의 출력 및 상기 제 5 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 3 출력 신호로서 출력하는 제 4 반전 논리합 수단을 구비하고,

상기 제 4 출력 신호 발생부는,

상기 제 5반전 논리곱 수단 ;

상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 6 반전 논리곱 수단 ; 및

상기 제 5 반전 논리곱 수단의 출력 및 상기 제 6 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 4 출력 신호로서 출력하는 제 5 반전 논리합 수단을 구비하고,

상기 제 2 서브 오차 신호 발생부는,

상기 제 3 출력 신호 및 상기 제 4 출력 신호를 반전 논리합 하는 제 6 반전 논리합 수단 ; 및

상기 제 6 반전 논리합 수단의 출력을 반전하여 상기 제 2 서브 오차 신호를발생하는 제 2 인버터를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 2 항에 있어서, 상기 제 2 서브 위상 검출 회로는,

상기 데이터 신호와 상기 제 2 지연 데이터 신호의 반전 신호를 수신하여 상기 제 1 지연 데이터 신호의 상승 에지가 존재할 수 있는 구간을 표시하는 상승 에지 표시 신호를 발생하는 상승 에지 표시 신호 발생부 ;

상기 데이터 신호의 반전 신호와 상기 제 2 지연 데이터 신호를 수신하여 상기 제 1 지연 데이터 신호의 하강 에지가 존재할 수 있는 구간을 표시하는 하강 에지 표시 신호를 발생하는 하강 에지 표시 신호 발생부 ;

상기 제 1 지연 데이터 신호, 상기 상승 에지 표시 신호, 상기 제 2 클럭 신호의 반전 신호 및 상기 제 4 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 5 출력 신호를 제 1 레벨로 발생하는 제 5 출력 신호 발생부 ;

상기 제 2 클럭 신호의 반전 신호, 상기 제 4 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 6 출력 신호를 제 1 레벨로 발생하는 제 6 출력 신호 발생부 ;

상기 제 5 출력 신호 및 상기 제 6 출력 신호를 수신하고 상기 제 5 출력 신호 및 상기 제 6 출력 신호중 하나가 제 1 레벨인 경우 제 3 서브 오차 신호를 제 1 레벨로 발생하는 제 3 서브 오차 신호 발생부 ;

상기 제 1 지연 데이터 신호의 반전 신호, 상기 상승 에지 표시 신호, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호의 반전 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 7 출력 신호를 제 1 레벨로 발생하는 제 7 출력 신호 발생부 ;

상기 제 2 클럭 신호, 상기 제 4 클럭 신호의 반전 신호, 상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 수신하고, 상기 수신된 신호들이 모두 제 1 레벨인 경우 소정의 제 8 출력 신호를 제 1 레벨로 발생하는 제 8 출력 신호 발생부 ; 및

상기 제 7 출력 신호 및 상기 제 8 출력 신호를 수신하고 상기 제 7 출력 신호 및 상기 제 8 출력 신호 중 하나가 제 1 레벨인 경우 상기 제 4 서브 오차 신호를 제 1 레벨로 발생하는 제 4 서브 오차 신호 발생부를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 12항에 있어서, 상기 제 5 출력 신호 발생부는,

상기 제 1 지연 데이터 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 7 반전 논리곱 수단 ;

상기 제 2 클럭 신호의 반전 신호 및 상기 제 4 클럭 신호의 반전 신호를 반전 논리곱 하는 제 8 반전 논리곱 수단 ; 및

상기 제 7 반전 논리곱 수단의 출력 및 상기 제 8 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 5 출력 신호로서 출력하는 제 7 반전 논리합 수단을구비하고,

상기 제 6 출력 신호 발생부는,

상기 제 8 반전 논리곱 수단 ;

상기 제 1 지연 데이터 신호의 반전 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 9 반전 논리곱 수단 ; 및

상기 제 8 반전 논리곱 수단의 출력 및 상기 제 9 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 6 출력 신호로서 출력하는 제 8 반전 논리합 수단을 구비하고,

상기 제 3 서브 오차 신호 발생부는,

상기 제 5 출력 신호 및 상기 제 6 출력 신호를 반전 논리합 하는 제 9 반전 논리합 수단 ; 및

상기 제 9 반전 논리합 수단의 출력을 반전하여 상기 제 3 서브 오차 신호를 발생하는 제 3 인버터를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 12항에 있어서, 상기 제 7 출력 신호 발생부는,

상기 제 1 지연 데이터 신호의 반전 신호 및 상기 상승 에지 표시 신호를 반전 논리곱 하는 제 10 반전 논리곱 수단 ;

상기 제 2 클럭 신호 및 상기 제 4 클럭 신호의 반전 신호를 반전 논리곱 하는 제 11 반전 논리곱 수단 ; 및

상기 제 10 반전 논리곱 수단의 출력 및 상기 제 11 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 7 출력 신호로서 출력하는 제 10 반전 논리합 수단을 구비하고,

상기 제 8 출력 신호 발생부는,

상기 제 11반전 논리곱 수단 ;

상기 제 1 지연 데이터 신호 및 상기 하강 에지 표시 신호를 반전 논리곱 하는 제 12 반전 논리곱 수단 ; 및

상기 제 11 반전 논리곱 수단의 출력 및 상기 제 12 반전 논리곱 수단의 출력을 반전 논리합 하여 상기 제 8 출력 신호로서 출력하는 제 11 반전 논리합 수단을 구비하고,

상기 제 4 서브 오차 신호 발생부는,

상기 제 7 출력 신호 및 상기 제 8 출력 신호를 반전 논리합 하는 제 12 반전 논리합 수단 ; 및

상기 제 12 반전 논리합 수단의 출력을 반전하여 상기 제 4 서브 오차 신호를 발생하는 제 4 인버터를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 9항 또는 제 12항에 있어서, 상기 상승 에지 표시 신호 발생부는,

상기 데이터 신호 및 상기 제 2 지연 데이터 신호의 반전 신호를 논리곱 하여 상기 상승 에지 표시 신호를 발생하는 논리곱 수단인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 9항 또는 제 12항에 있어서, 상기 하강 에지 표시 신호 발생부는,

상기 데이터 신호의 반전 신호 및 상기 제 2 지연 데이터 신호를 논리곱 하여 상기 하강 에지 표시 신호를 발생하는 논리곱 수단인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1항에 있어서, 상기 복원 클럭 신호는,

상기 제 3 클럭 신호 및 상기 제 4 클럭 신호인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1항에 있어서, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호는,

서로 위상이 180도 차이가 나고,

상기 제 3 클럭 신호 및 상기 제 4 클럭 신호는,

서로 위상이 180도 차이가 나는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1항에 있어서, 상기 제 3 클럭 신호는,

상기 제 1 클럭 신호와 90도의 위상차를 가지며,

상기 제 4 클럭 신호는,

상기 제 2 클럭 신호와 90도의 위상차를 가지는 것을 특징으로 하는 클럭 및데이터 복원 회로.