KR20230063827A - 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로 - Google Patents

스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로 Download PDF

Info

Publication number
KR20230063827A
KR20230063827A KR1020220001077A KR20220001077A KR20230063827A KR 20230063827 A KR20230063827 A KR 20230063827A KR 1020220001077 A KR1020220001077 A KR 1020220001077A KR 20220001077 A KR20220001077 A KR 20220001077A KR 20230063827 A KR20230063827 A KR 20230063827A
Authority
KR
South Korea
Prior art keywords
signal
reset
clock
buffer
level
Prior art date
Application number
KR1020220001077A
Other languages
English (en)
Inventor
이주윤
고팔란 자워랄 비슈누 칼리아나마하데비
김강직
류효겸
박재현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20230063827A publication Critical patent/KR20230063827A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/005—Correction by an elastic buffer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

클럭 분주 회로 및 이를 포함하는 수신기가 제공된다. 클럭 분주 회로는, 리셋 신호와 클럭 신호를 입력받아, 리셋 신호가 버퍼링된 차동 신호 쌍의 리셋 버퍼 신호와, 리셋 신호를 클럭 신호에 동기화시킨 리셋 싱크 신호를 출력하는 리셋 리타이머 회로(reset retimer circuit), 클럭 신호와 리셋 싱크 신호를 입력받아, 클럭 신호가 버퍼링된 차동 신호 쌍의 클럭 버퍼 신호를 출력하는 클럭 버퍼 회로(clock buffer circuit), 및 리셋 버퍼 신호와, 클럭 버퍼 신호를 기초로, 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 IQ 분주기 회로(IQ divider circuit)를 포함한다.

Description

스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로{Reset synchronizing circuit and glitchless clock buffer circuit to prevent start-up failure, and IQ divider circuit}
본 발명은 클럭 분주 회로에 관한 것이다.
송수신 시스템에 있어서, 송신기는 데이터를 수신기로 전송하고, 수신기는 송신기로부터 제공받은 데이터를 복원하여 복원된 데이터를 출력할 수 있다. 이 과정에서, 송신기는 일정한 주파수를 갖는 클럭 신호를 제공받아, 클럭 신호의 토글 타이밍에 기초하여 추출한 데이터를 수신기로 전송할 수 있다.
한편, 수신기는 송신기로부터 제공받은 데이터를 복원하기 위하여, 데이터에 내장된 클럭 신호를 통해 데이터를 복원하거나, 클럭 신호를 외부로부터 제공받아 데이터를 복원할 수 있다.
후자의 경우 데이터를 복원하기 위하여, 분주 회로를 통해 클럭 신호를 변조한 클럭 분주 신호를 이용할 수 있다. 이 과정에서, 분주 회로는 제공받은 클럭 신호와, 분주 회로를 동작시키는 인에이블 신호가 동기화되지 않는 경우, 글리치(glitch)가 발생하여 분주 회로가 제대로 작동하지 못하게 되는 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 고속으로 동작하는 송수신 시스템에 있어서, 글리치(glitch)의 발생을 방지하여 동작 성능이 향상된 클럭 분주 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고속으로 동작하는 송수신 시스템에 있어서, 글리치의 발생을 방지하여 동작 성능이 향상된 수신기를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 클럭 분주 회로는, 리셋 신호와 클럭 신호를 입력받아, 리셋 신호가 버퍼링된 차동 신호 쌍의 리셋 버퍼 신호와, 리셋 신호를 클럭 신호에 동기화시킨 리셋 싱크 신호를 출력하는 리셋 리타이머 회로(reset retimer circuit), 클럭 신호와 리셋 싱크 신호를 입력받아, 클럭 신호가 버퍼링된 차동 신호 쌍의 클럭 버퍼 신호를 출력하는 클럭 버퍼 회로(clock buffer circuit), 및 리셋 버퍼 신호와, 클럭 버퍼 신호를 기초로, 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 IQ 분주기 회로(IQ divider circuit)를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 클럭 분주 회로는, 제2 레벨보다 낮은 제1 레벨과, 제2 레벨 사이를 천이하는 클럭 신호와, 리셋 신호를 입력받아, 리셋 버퍼 신호와 리셋 싱크 신호를 출력하는 리셋 리타이머 회로, 클럭 신호와 리셋 싱크 신호를 입력받아 클럭 버퍼 신호를 출력하는 클럭 버퍼 회로, 및 리셋 버퍼 신호와 클럭 버퍼 신호를 기초로, 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 IQ 분주기 회로를 포함하되, 리셋 신호는 제1 시점에서 제1 레벨에서 제2 레벨로 천이하고, 리셋 버퍼 신호는 리셋 신호가 제1 레벨에서 제2 레벨로 천이한 제1 시점 이후의 제2 시점에서 제1 레벨에서 제2 레벨로 천이하고, 리셋 싱크 신호는 클럭 신호가 제1 레벨에서 제2 레벨로 천이하는 제3 시점에 동기화되어 제1 레벨에서 제2 레벨로 천이한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 수신기는, 리셋 신호와 클럭 신호를 입력받아 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 클럭 분주 회로, 및 출력 신호를 바탕으로 송신기로부터 제공받은 데이터를 복원하는 클럭-데이터 복원부(CDR; Clock and Data Recovery)를 포함하되, 클럭 분주 회로는, 리셋 신호와 클럭 신호를 입력받아, 클럭 신호에 동기화된 리셋 싱크 신호와, 리셋 신호가 버퍼링된 리셋 버퍼 신호와, 클럭 신호가 버퍼링된 클럭 버퍼 신호를 생성하고, 리셋 버퍼 신호와 클럭 버퍼 신호를 기초로 출력 신호를 출력한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 송수신 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 몇몇 실시예에 따른 클럭 분주 회로를 설명하기 위한 블록도이다.
도 3은 도 2의 몇몇 실시예에 따른 클럭 분주 회로에 포함된 리셋 리타이머 회로를 도시한 회로도이다.
도 4는 도 2의 몇몇 실시예에 따른 클럭 분주 회로에 포함된 클럭 버퍼 회로를 도시한 회로도이다.
도 5는 도 2의 몇몇 실시예에 따른 클럭 분주 회로에 포함된 IQ 분주기 회로를 도시한 회로도이다.
도 6은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 몇몇 실시예에 따른 수신기를 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 송수신 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 송수신 시스템(1)은 클럭 분주 회로(Clock frequency divider circuit)(10)와, 위상 고정 루프(PLL; Phase Locked Loop)(20)와, 수신기(Receiver)(30)와, 송신기(Transmitter)(40)를 포함할 수 있다.
클럭 분주 회로(10)는 클럭 분주 회로(10)를 턴온(turn-on)시키는 리셋 신호(RSTB)를 입력받을 수 있고, 위상 고정 루프(20)로부터 차동 신호 쌍의 클럭 신호(CLK_DIFF)를 입력받을 수 있다. 클럭 분주 회로(10)는 제공받은 리셋 신호(RSTB)와 클럭 신호(CLK_DIFF)를 기초로 출력 신호(CLK_DIV)를 출력할 수 있다. 몇몇 실시예에서, 출력 신호(CLK_DIV)는 제1 내지 제4 출력 신호를 포함할 수 있다.
위상 고정 루프(20)는 클럭 분주 회로(10)와 송신기(40)에 차동 신호 쌍의 클럭 신호(CLK_DIFF)를 제공할 수 있다. 위상 고정 루프(20)는 일정한 주파수를 가지는 클럭 신호(CLK_DIFF)를 출력하기 위하여, 오실리에이터(Oscillator)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
송신기(40)는 위상 고정 루프(20)로부터 클럭 신호(CLK_DIFF)를 제공받을 수 있다. 송신기(40)는 제공받은 클럭 신호(CLK_DIFF)를 기초로, 데이터(DATA_OG)를 수신기(30)로 전송할 수 있다.
수신기(30)는 송신기(40)로부터 데이터(DATA_OG)를 제공받을 수 있고, 클럭 분주 회로(10)로부터 출력 신호(CLK_DIV)를 제공받을 수 있다. 수신기(30)는 제공받은 출력 신호(CLK_DIV)를 기초로, 제공받은 데이터(DATA_OG)를 복원하여 복원 데이터(DATA_REC)를 출력할 수 있다.
도 2는 도 1의 몇몇 실시예에 따른 클럭 분주 회로를 설명하기 위한 블록도이다.
도 2를 참조하면, 클럭 분주 회로(10)는 리셋 리타이머 회로(Reset Retimer Circuit)(100)와, 클럭 버퍼 회로(Clock Buffer Circuit)(200)와, IQ 분주기 회로(IQ divider Circuit)(300)를 포함할 수 있다.
리셋 리타이머 회로(100)는 리셋 신호(RSTB)와 클럭 신호(CLK_DIFF)를 제공받을 수 있다. 여기서, 클럭 신호(CLK_DIFF)는 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)를 포함할 수 있다. 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)는 서로 반대되는 위상을 가지는 차동 쌍의 신호일 수 있다.
리셋 리타이머 회로(100)는 제공받은 리셋 신호(RSTB)와 클럭 신호(CLK_DIFF)를 기초로, 리셋 버퍼 신호(RSTBUF_DIFF)와 리셋 싱크 신호(RSTSYNC_DIFF)를 출력할 수 있다.
리셋 버퍼 신호(RSTBUF_DIFF)는 제1 리셋 버퍼 신호(RST_BUF)와 제2 리셋 버퍼 신호(RSTB_BUF)를 포함할 수 있다. 제1 리셋 버퍼 신호(RST_BUF)와 제2 리셋 버퍼 신호(RSTB_BUF)는 서로 반대되는 위상을 가지는 차동 쌍의 신호일 수 있다.
리셋 싱크 신호(RSTSYNC_DIFF)는 제1 리셋 싱크 신호(RST_SYNC)와 제2 리셋 싱크 신호(RSTB_SYNC)를 포함할 수 있다. 제1 리셋 싱크 신호(RST_SYNC)와 제2 리셋 싱크 신호(RSTB_SYNC)는 서로 반대되는 위상을 가지는 차동 쌍의 신호일 수 있다. 리셋 싱크 신호(RSTSYNC_DIFF)는 제공받은 클럭 신호(CLK_DIFF)에 동기화된 신호일 수 있다. 구체적인 내용은 후술한다.
리셋 리타이머 회로(100)는 출력한 리셋 버퍼 신호(RSTBUF_DIFF)를 IQ 분주기 회로(300)에 제공할 수 있고, 출력한 리셋 싱크 신호(RSTSYNC_DIFF)를 클럭 버퍼 회로(200)에 제공할 수 있다.
클럭 버퍼 회로(200)는 클럭 신호(CLK_DIFF)와 리셋 싱크 신호(RSTSYNC_DIFF)를 제공받을 수 있다. 클럭 버퍼 회로(200)는 제공받은 클럭 신호(CLK_DIFF)와 리셋 싱크 신호(RSTSYNC_DIFF)를 기초로, 클럭 버퍼 신호(CLKBUF_DIFF)를 출력할 수 있다.
클럭 버퍼 신호(CLKBUF_DIFF)는 제1 클럭 버퍼 신호(CLK_BUF)와 제2 클럭 버퍼 신호(CLKB_BUF)를 포함할 수 있다. 제1 클럭 버퍼 신호(CLK_BUF)와 제2 클럭 버퍼 신호(CLKB_BUF)는 서로 반대되는 위상을 가지는 차동 쌍의 신호일 수 있다. 클럭 버퍼 신호(CLKBUF_DIFF)는 클럭 신호(CLK_DIFF)가 버퍼링된 신호일 수 있다. 구체적인 내용은 후술한다.
IQ 분주기 회로(300)는 2개의 플립플롭(FF1, FF2)과, 플립플롭 사이에 존재하는 4개의 출력단(I, IB, Q, QB)을 포함할 수 있다. IQ 분주기 회로(300)는 리셋 버퍼 신호(RSTBUF_DIFF)와 클럭 버퍼 신호(CLKBUF_DIFF)를 제공받을 수 있다.
IQ 분주기 회로(300)는 제공받은 리셋 버퍼 신호(RSTBUF_DIFF)와 클럭 버퍼 신호(CLKBUF_DIFF)를 기초로, 출력단(I, IB, Q, QB)를 통해 제1 내지 제4 출력 신호를 출력할 수 있다. 예를 들어, 출력단(I)은 제1 출력 신호를 출력하고, 출력단(Q)은 제2 출력 신호를 출력하고, 출력단(IB)은 제3 출력 신호를 출력하고, 출력단(QB)은 제4 출력 신호를 출력할 수 있다.
여기서, 제1 내지 제4 출력 신호는 서로 다른 위상을 가질 수 있다. 예를 들어, 제1 내지 제4 출력 신호는 순차적으로 90°의 위상차를 가지는 관계일 수 있다. 구체적으로, 제1 출력 신호는 클럭 신호의 폴링 엣지(falling edge)에서 토글(toggle)될 수 있고, 제2 출력 신호는 클럭 신호의 라이징 엣지(rising edge)에서 토글될 수 있으며, 제3 출력 신호는 제1 출력 신호와 반대의 위상을 가질 수 있고, 제4 출력 신호는 제2 출력 신호와 반대의 위상을 가질 수 있다.
도 3은 도 2의 몇몇 실시예에 따른 클럭 분주 회로에 포함된 리셋 리타이머 회로를 도시한 회로도이다.
도 3을 참조하면, 리셋 리타이머 회로(100)는 입력부(110)와, 리셋 버퍼 신호 출력부(120)와, 리셋 싱크 신호 출력부(130)를 포함할 수 있다.
입력부(110)는 리셋 신호 입력단(111)과, 복수의 인버터(Inverter, 112)를 포함할 수 있다.
리셋 신호 입력단(111)은 클럭 분주 회로에 입력되는 리셋 신호(RSTB)를 입력받을 수 있다.
복수의 인버터(112)는 리셋 신호(RSTB)를 입력받아 버퍼 기능을 할 수 있다. 도 3에서, 복수의 인버터(112)는 2개의 인버터를 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니며 다른 수의 인버터를 포함할 수 있다.
리셋 버퍼 신호 출력부(120)는 제1 리셋 버퍼 신호 출력단(121)과, 인버터(122), 및 제2 리셋 버퍼 신호 출력단(123)을 포함할 수 있다.
제1 리셋 버퍼 신호 출력단(121)과 제2 리셋 버퍼 신호 출력단(123)은 리셋 버퍼 신호를 출력할 수 있다. 예를 들어, 제1 리셋 버퍼 신호 출력단(121)은 제1 리셋 버퍼 신호(RST_BUF)를 출력할 수 있고, 제2 리셋 버퍼 신호 출력단(123)은 제1 리셋 버퍼 신호(RST_BUF)와 위상이 반대되는 제2 리셋 버퍼 신호(RSTB_BUF)를 출력할 수 있다.
인버터(122)는 제1 리셋 버퍼 신호 출력단(121)과 제2 리셋 버퍼 신호 출력단(123)이 서로 반대의 위상을 가지는 리셋 버퍼 신호를 출력하도록, 제1 리셋 버퍼 신호 출력단(121)과 제2 리셋 버퍼 신호 출력단(123) 사이에 존재할 수 있다. 이에 따라 도 3에서, 인버터(122)가 1개 존재하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제1 리셋 버퍼 신호 출력단(121)과 제2 리셋 버퍼 신호 출력단(123)이 서로 반대의 위상을 가지는 리셋 버퍼 신호를 출력하도록, 홀수개의 인버터가 존재할 수도 있다.
리셋 싱크 신호 출력부(130)는 복수의 플립 플롭(131, 132)과, 복수의 스위칭 트랜지스터(133, 134)와, 제1 스위치(135), 제2 스위치(136), 제1 리셋 싱크 신호 출력단(137), 제2 리셋 싱크 신호 출력단(138), 및 래치(latch)(139)를 포함할 수 있다.
복수의 플립 플롭(131, 132)은 인버터와 스위치를 포함할 수 있다. 스위치는 제1 클럭 신호(CLK) 및 제2 클럭 신호(CLKB)에 동기화되어 동작할 수 있다.
복수의 스위칭 트랜지스터(133, 134)는 복수의 플립 플롭(131, 132) 각각의 출력단에 연결될 수 있다. 복수의 스위칭 트랜지스터(133, 134)는 차동 신호 쌍의 리셋 신호(RST, RSTB)에 의해 게이팅되어 스위치로 동작할 수 있다.
제1 스위치(135)는 제2 플립 플롭(132)의 출력단에 연결된 인버터와 연결될 수 있다. 제1 스위치(135)는 제1 클럭 신호(CLK)에 의해 동기화되어 동작할 수 있다. 제1 스위치(135)는 제1 클럭 신호(CLK)에 의해 동기화되어, 제1 리셋 싱크 신호(RST_SYNC)를 출력할 수 있다.
제2 스위치(136)는 제2 플립 플롭(132)의 출력단에 연결된 인버터와 연결될 수 있다. 제2 스위치(136)는 제1 클럭 신호(CLK)에 의해 동기화되어 동작할 수 있다. 제2 스위치(136)는 제1 클럭 신호(CLK)에 의해 동기화되어, 제2 리셋 싱크 신호(RSTB_SYNC)를 출력할 수 있다.
제1 리셋 싱크 신호 출력단(137)은 제1 스위치(135)에 연결되어 제1 리셋 싱크 신호(RST_SYNC)를 출력할 수 있다.
제2 리셋 싱크 신호 출력단(138)은 제2 스위치(136)에 연결되어 제2 리셋 싱크 신호(RSTB_SYNC)를 출력할 수 있다.
래치(139)는 제1 리셋 싱크 신호 출력단(137)과 제2 리셋 싱크 신호 출력단(138) 사이에 연결될 수 있다. 래치(139)는 제1 스위치(135) 및 제2 스위치(136)가 개방된 경우, 제1 리셋 싱크 신호 출력단(137)과 제2 리셋 싱크 신호 출력단(138)이 일정한 레벨의 신호를 출력하도록 동작할 수 있다.
도 3에서, 제1 스위치(135)의 입력단은 1개의 인버터가 존재하고, 제2 스위치(136)의 입력단은 2개의 인버터가 존재하여 서로 반대의 위상을 가지는 리셋 싱크 신호를 출력하도록 도시되었으나, 이에 제한되는 것은 아니며 다른 수의 인버터를 포함할 수 있다.
도 4는 도 2의 몇몇 실시예에 따른 클럭 분주 회로에 포함된 클럭 버퍼 회로를 도시한 회로도이다.
클럭 버퍼 회로(200)는 제1 클럭 버퍼 신호(CLK_BUF)를 출력하는 제1 클럭 버퍼 회로(210)와, 제2 클럭 버퍼 신호(CLKB_BUF)를 출력하는 제2 클럭 버퍼 회로(220)를 포함할 수 있다. 여기서, 제1 클럭 버퍼 회로(210)와 제2 클럭 버퍼 회로(220)는 실질적으로 동일한 구성을 포함하므로, 제1 클럭 버퍼 회로(210)만을 설명한다.
제1 클럭 버퍼 회로(210)는 제1 클럭 신호 입력단(211), 제1 3상 버퍼(tristate buffer)(212), 제1 트랜지스터(216), 제1 인버터(217), 및 제1 클럭 버퍼 신호 출력단(218)을 포함할 수 있다.
제1 클럭 신호 입력단(211)은 제1 클럭 신호(CLK)를 입력받을 수 있다.
제1 3상 버퍼(212)는 제2 인버터(214)와, 제2 트랜지스터(213)와, 제3 트랜지스터(215)를 포함할 수 있다.
제2 트랜지스터(213)의 일단은 구동 전압(VDD)을 제공받을 수 있다. 제2 트랜지스터(213)의 타단은 제2 인버터(214)와 연결될 수 있다. 제2 트랜지스터(213)는 제1 리셋 싱크 신호(RST_SYNC)에 의해 게이팅될 수 있다. 몇몇 실시예에서, 제2 트랜지스터(213)는 PMOS 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
제3 트랜지스터(215)의 일단은 제2 인버터(214)와 연결될 수 있다. 제3 트랜지스터(215)의 타단은 접지 전압(VSS)을 제공받을 수 있다. 제3 트랜지스터(215)는 제2 리셋 싱크 신호(RSTB_SYNC)에 의해 게이팅될 수 있다. 몇몇 실시예에서, 제3 트랜지스터(215)는 NMOS 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
제2 인버터(214)는 제2 트랜지스터(213) 및 제3 트랜지스터(215)와 연결될 수 있다. 제2 인버터(214)는 제2 트랜지스터(213) 및 제3 트랜지스터(215)가 각각 제1 리셋 싱크 신호(RST_SYNC)와 제2 리셋 싱크 신호(RSTB_SYNC)에 의해 게이팅되는 경우 인버터로써 동작할 수 있다. 반면에, 제2 트랜지스터(213) 및 제3 트랜지스터(215)가 각각 제1 리셋 싱크 신호(RST_SYNC)와 제2 리셋 싱크 신호(RSTB_SYNC)에 의해 게이팅되지 않는 경우 플로팅(floating)된 상태로 존재할 수 있다.
제1 트랜지스터(216)의 일단은 제1 3상 버퍼(212)의 출력단과 제1 인버터(217) 사이에 연결될 수 있다. 제1 트랜지스터(216)의 타단은 접지 전압(VSS)을 제공받을 수 있다. 제1 트랜지스터(216)는 제1 리셋 싱크 신호(RST_SYNC)에 의해 게이팅될 수 있다. 몇몇 실시예에서, 제1 트랜지스터(216)는 NMOS 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
제1 인버터(217)는 제1 3상 버퍼(212)로부터 출력된 신호를 제공받아, 인버터로 동작할 수 있다. 따라서, 제1 3상 버퍼(212)가 인버터로 동작하는 경우, 제1 3상 버퍼(212)와 제1 인버터(217)는 버퍼로써 동작할 수 있다.
제1 클럭 버퍼 신호 출력단(218)은 제1 클럭 버퍼 신호(CLK_BUF)를 출력할 수 있다. 제1 클럭 버퍼 신호 출력단(218)은 제1 클럭 버퍼 신호(CLK_BUF)를 IQ 분주기 회로에 제공할 수 있다.
도 5는 도 2의 몇몇 실시예에 따른 클럭 분주 회로에 포함된 IQ 분주기 회로를 도시한 회로도이다.
IQ 분주기 회로(300)는 제3 내지 제6 3상 버퍼(310, 320, 330, 340)와, 제3 내지 제6 스위칭 트랜지스터(350, 360, 370, 380)와, 복수의 래치(390, 395), 및 복수의 출력단(I, IB, Q, QB)을 포함할 수 있다.
제3 내지 제6 3상 버퍼(310, 320, 330, 340)는 실질적으로 동일한 구성을 포함하고, 도 4의 제1 3상 버퍼(212)와 실질적으로 동일하므로 자세한 설명은 이하 생략한다.
제3 및 제6 스위칭 트랜지스터(350, 380)는 실질적으로 동일하므로, 제3 스위칭 트랜지스터(350)만을 설명한다.
제3 스위칭 트랜지스터(350)의 일단은 제3 3상 버퍼(310)의 출력단과 제1 출력 신호를 출력하는 출력단(I)과 연결될 수 있다. 제3 스위칭 트랜지스터(350)의 타단은 접지 전압(VSS)을 제공받을 수 있다. 제3 스위칭 트랜지스터(350)는 제1 리셋 버퍼 신호(RST_BUF)에 의해 게이팅될 수 있다. 몇몇 실시예에서, 제3 스위칭 트랜지스터(350)는 NMOS 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
제4 및 제5 스위칭 트랜지스터(360, 370)는 실질적으로 동일하므로, 제4 스위칭 트랜지스터(360)만을 설명한다.
제4 스위칭 트랜지스터(360)의 일단은 구동 전압(VDD)을 제공받을 수 있다. 제4 스위칭 트랜지스터(360)의 타단은 제4 3상 버퍼(320)의 출력단과 제3 출력 신호를 출력하는 출력단(IB)과 연결될 수 있다. 제4 스위칭 트랜지스터(360)는 제2 리셋 버퍼 신호(RSTB_BUF)에 의해 게이팅될 수 있다. 몇몇 실시예에서, 제4 스위칭 트랜지스터(360)는 PMOS 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
복수의 출력단(I, IB, Q, QB)은 제1 내지 제4 출력 신호를 출력할 수 있다. 구체적으로, 출력단(I)은 제1 출력 신호를 출력하고, 출력단(Q)은 제2 출력 신호를 출력하고, 출력단(IB)은 제3 출력 신호를 출력하고, 출력단(QB)은 제4 출력 신호를 출력할 수 있다.
제1 내지 제4 출력 신호는 서로 다른 위상을 가질 수 있다. 예를 들어, 제1 내지 제4 출력 신호는 순차적으로 90°의 위상차를 가지는 관계일 수 있다. 구체적으로, 제1 출력 신호는 클럭 신호의 폴링 엣지(falling edge)에서 토글(toggle)될 수 있고, 제2 출력 신호는 클럭 신호의 라이징 엣지(rising edge)에서 토글될 수 있으며, 제3 출력 신호는 제1 출력 신호와 반대의 위상을 가질 수 있고, 제4 출력 신호는 제2 출력 신호와 반대의 위상을 가질 수 있다.
도 6은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 클럭 신호(CLK)와 리셋 신호(RSTB)는 로우 레벨(Low Level)에 대응되는 제1 레벨(L)과, 하이 레벨(High Level)에 대응되는 제2 레벨(H) 사이를 천이(transition)할 수 있다.
클럭 신호(CLK)는 도 1의 위상 고정 루프(20)로부터 일정한 주파수를 가지는 형태로 출력될 수 있다.
리셋 신호(RSTB)는 클럭 분주 회로가 동작하는 제1 시점(T1)에서 제1 레벨(L)에서 제2 레벨(H)로 천이할 수 있다. 즉, 리셋 신호(RSTB)는 인에이블 신호에 대응될 수 있다. 따라서 제1 시점(T1) 이전의 A 구간은 클럭 분주 회로가 동작하기 이전의 구간에 대응될 수 있고, 제1 시점(T1) 이후의 B, C, D 구간은 클럭 분주 회로가 동작을 수행하는 구간에 대응될 수 있다.
한편, 도 6에 도시된 바와 같이, 리셋 신호(RSTB)는 클럭 신호(CLK)와 동기화되지 않은 상태일 수 있다. 구체적으로, 리셋 신호(RSTB)가 제1 레벨에서 제2 레벨로 천이하는 제1 시점(T1)과 클럭 신호(CLK)가 토글링하는 시점이 동일하지 않을 수 있다.
한편 상기와 같이 리셋 신호(RSTB)와 클럭 신호(CLK)가 동기화되지 않는 경우, 제1 시점(T1)부터 제2 시점(T2) 사이의 구간에서 클럭 신호(CLK)보다 폭이 작은 숏 글리치(glitch)가 발생할 수 있다. 글리치는 IQ 분주기 회로에 포함된 3상 버퍼가 인버터로 동작하는 과정에서 출력 신호의 위상을 충분히 드라이빙하지 못하게 되는 문제를 유발할 수 있다. 출력 신호의 위상이 충분히 드라이빙되지 못하는 경우, 복수의 출력단은 제1 레벨(L)과 제2 레벨(H) 사이를 천이하지 않고 일정한 레벨을 갖는 신호를 출력할 수도 있다.
구체적으로 도 5를 참조하면, 제5 3상 버퍼(330)에 제2 레벨(H)을 갖는 제1 클럭 신호가 제1 클럭 버퍼 신호(CLK_BUF)로써, 제1 레벨(L)을 갖는 제2 클럭 신호가 제2 클럭 버퍼 신호(CLKB_BUF)로써 제공되는 경우, 제5 3상 버퍼(330)는 인버터로써 동작할 수 있다. 하지만, 상기 제1 클럭 신호와 제2 클럭 신호가 순간적으로 발생하여 제5 3상 버퍼(330)가 충분히 드라이빙하지 못하는 문제가 발생할 수 있다. 이에 따라 출력단(QB)에 제공되는 신호의 위상이 반대로 바뀌지 않고 일정한 레벨을 가질 수 있다.
이에 본 발명의 몇몇 실시예에 따른 클럭 분주 회로는, 클럭 신호와 동기화된 리셋 싱크 신호를 기초로 클럭 신호가 버퍼링된 클럭 버퍼 신호를 IQ 분주기 회로에 제공함으로써, 글리치를 제거하여 IQ 분주기 회로의 복수의 출력단에서 서로 다른 위상을 갖는 출력 신호를 정상적으로 출력하도록 동작할 수 있다.
도 7은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 먼저 리셋 신호(RSTB)가 제1 시점(T1)에서 제1 레벨(L)에서 제2 레벨(H)로 천이한 후, 제2 리셋 버퍼 신호(RSTB_BUF)가 제2 시점(T2)에서 제1 레벨(L)에서 제2 레벨(H)로 천이할 수 있다.
구체적으로 도 3을 참조하면, 리셋 신호 입력단(111)과 제2 리셋 버퍼 신호 출력단(123) 사이에 짝수개의 인버터가 존재하므로, 리셋 신호(RSTB)가 제1 레벨(L)에서 제2 레벨(H)로 천이한 것에 대응하여, 동일하게 제2 리셋 버퍼 신호(RSTB_BUF) 또한 제1 레벨(L)에서 제2 레벨(H)로 천이할 수 있다.
한편, 제2 리셋 버퍼 신호(RSTB_BUF)는 리셋 신호(RSTB)가 입력된 후 인버터 등의 추가적인 구성을 거쳐 출력되므로, B 구간만큼 딜레이(delay)된 후에 천이할 수 있다. 또한, 제2 리셋 버퍼 신호(RSTB_BUF)는 리셋 신호(RSTB)와 마찬가지로 제1 클럭 신호(CLK)에 동기화되지 않은 신호일 수 있다.
도 8은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 제2 리셋 버퍼 신호(RSTB_BUF)가 제2 시점(T2)에서 제2 레벨(H)로 천이한 이후에, 제2 리셋 싱크 신호(RSTB_SYNC)가 제3 시점(T3)에서 제1 레벨(L)에서 제2 레벨(H)로 천이할 수 있다. 제3 시점(T3)은 제1 클럭 신호(CLK)의 라이징 엣지 시점에 대응될 수 있고, 제2 리셋 싱크 신호(RSTB_SYNC)는 제1 클럭 신호(CLK)의 라이징 엣지에 동기화되어 제1 레벨(L)에서 제2 레벨(H)로 천이할 수 있다.
구체적으로 도 3을 함께 참조하면, 구간 A에서 리셋 신호(RSTB)가 제1 레벨(L)에 대응되는 경우, 제2 스위칭 트랜지스터(134)는 게이팅되어 제2 플립 플롭(132)과 연결된 노드를 풀다운(pull down)할 수 있다. 이에 따라, 제2 리셋 싱크 신호 출력단(138)은 제1 레벨(L)의 제2 리셋 싱크 신호(RSTB_SYNC)를 출력할 수 있다.
한편, 제1 시점(T1)에서 리셋 신호(RSTB)가 제1 레벨(L)에서 제2 레벨(H)로 천이하는 경우, 제1 및 제2 스위칭 트랜지스터(133, 134)는 모두 턴오프(turn-off)될 수 있고, 이에 대응하여 제2 스위칭 트랜지스터(134)와 제2 플립 플롭(132)이 연결된 노드는 하이 레벨을 가질 수 있다. 이에 따라, 제2 리셋 싱크 신호 출력단(138)은 제2 레벨(H)의 제2 리셋 싱크 신호(RSTB_SYNC)를 출력할 수 있다.
또한, 제2 리셋 싱크 신호 출력단(138)은 제1 클럭 신호(CLK)에 동기화된 제2 스위치(136)와 연결되어, 제1 클럭 신호(CLK)에 동기화된 제2 리셋 싱크 신호(RSTB_SYNC)를 출력할 수 있다. 한편, 제1 클럭 신호(CLK)에 의해 제2 스위치(136)와 연결되지 않더라도, 래치(139)에 의해 일정한 레벨을 가지는 제2 리셋 싱크 신호(RSTB_SYNC)가 출력될 수 있다. 또한, 제2 리셋 싱크 신호(RSTB_SYNC)는 제2 시점(T2)에서 제2 리셋 버퍼 신호(RSTB_BUF)가 천이된 후 C 구간만큼 딜레이된 후에 천이할 수 있다.
도 9는 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 9를 참조하면, 제2 리셋 싱크 신호(RSTB_SYNC)가 제2 레벨(H)로 천이한 이후에, 제1 클럭 버퍼 신호(CLK_BUF)가 제1 클럭 신호(CLK)와 동일한 형태로 출력될 수 있다. 즉, 클럭 버퍼 신호(CLK_BUF)는 제4 시점(T4) 이전에서 제2 레벨(H)의 일정한 레벨로 출력될 수 있고, 제4 시점(T4) 이후에서 제1 클럭 신호(CLK)와 동일한 형태로 출력될 수 있다.
구체적으로 도 4를 참조하면, 제3 시점(T3) 이전에서 제2 리셋 싱크 신호(RSTB_SYNC)는 제1 레벨(L)로 일정하게 유지될 수 있다. 따라서, 제1 트랜지스터(216)는 제2 레벨(H)의 제1 리셋 싱크 신호(RST_SYNC)에 의해 게이팅될 수 있고, 제1 인버터(217)의 입력단은 풀다운될 수 있다. 따라서, 제1 클럭 버퍼 신호 출력단(218)은 제2 레벨(H)을 가지는 제1 클럭 버퍼 신호(CLK_BUF)를 출력할 수 있다.
한편, 제3 시점(T3)에서 제2 리셋 싱크 신호(RSTB_SYNC)가 제1 레벨(L)에서 제2 레벨(H)로 천이한 경우, 제1 트랜지스터(216)는 제1 리셋 싱크 신호(RST_SYNC)가 제2 레벨(H)에서 제1 레벨(L)로 천이함에 따라 턴오프될 수 있다. 제1 클럭 버퍼 신호(CLK_BUF)는 버퍼링되어 D 구간 동안 기존의 제2 레벨(H)을 유지할 수 있다.
제4 시점(T4)에서, 제1 리셋 싱크 신호(RST_SYNC)가 제1 레벨(L)에서 제2 레벨(H)로 천이함에 따라 제1 트랜지스터(216)는 턴오프될 수 있다. 한편, 제1 3상 버퍼(212)에 포함된 제2 트랜지스터(213) 및 제3 트랜지스터(215)는 각각 제1 리셋 싱크 신호(RST_SYNC)와 제2 리셋 싱크 신호(RSTB_SYNC)에 의해 게이팅되므로, 제1 3상 버퍼(212)는 인버터로써 동작할 수 있다.
따라서, 제1 3상 버퍼(212)와 제1 인버터(217)는 버퍼로써 동작하여, 입력받은 제1 클럭 신호(CLK)를 버퍼링하여 제1 클럭 버퍼 신호(CLK_BUF)를 출력할 수 있다. 따라서, 제1 클럭 버퍼 신호(CLK_BUF)는 제3 시점(T3) 이후 D 구간만큼 딜레이된 후에 제4 시점(T4)부터 제1 클럭 신호(CLK)와 동일한 형태로 출력될 수 있다.
도 10은 도 1의 몇몇 실시예에 따른 클럭 분주 회로의 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 제1 클럭 버퍼 신호(CLK_BUF)가 제4 시점(T4)에서 제1 클럭 신호(CLK)와 동일한 형태로 출력되는 것에 대응하여, 출력단(I)에서 제1 출력 신호가 출력될 수 있다. 구체적으로, 제1 출력 신호는 제1 클럭 신호(CLK)의 폴링 엣지에서 토글할 수 있고, 제2 출력 신호는 제1 클럭 신호(CLK)의 라이징 엣지에서 토글할 수 있다. 또한, 제3 출력 신호는 제1 출력 신호와 반대의 위상을 가질 수 있고, 제4 출력 신호는 제2 출력 신호와 반대의 위상을 가질 수 있다.
구체적으로 도 5를 함께 참조하면, 도 10의 A 및 B 구간에서 제1 리셋 버프 신호(RST_BUF)는 제2 레벨(H)로 유지될 수 있고, 제2 리셋 버퍼 신호(RSTB_BUF)는 제1 레벨(L)로 유지될 수 있다. 이에 따라 제3 내지 제6 스위칭 트랜지스터(350, 360, 370, 380)는 게이팅될 수 있다. 따라서, 제1 출력 신호(I)와 제2 출력 신호(Q)는 제1 레벨(L)로 일정하게 유지될 수 있고, 제3 출력 신호(IB)와 제4 출력 신호(QB)는 제2 레벨(H)로 일정하게 유지될 수 있다.
한편, 도 10의 C 및 D 구간에서, 제1 리셋 버프 신호(RST_BUF)가 제1 레벨(L)로 유지되고, 제2 리셋 버퍼 신호(RSTB_BUF)가 제2 레벨(H)로 유지됨에 따라 제3 내지 제6 스위칭 트랜지스터(350, 360, 370, 380)는 모두 턴오프될 수 있다. 한편, 제1 클럭 버퍼 신호(CLK_BUF)는 A 및 B 구간에서와 동일하게 제2 레벨(H)을 유지하고, 제2 클럭 버퍼 신호(CLKB_BUF)는 A 및 B 구간에서와 동일하게 제1 레벨(L)을 유지할 수 있다. 이에 따라, 제3 3상 버퍼(310)와 제4 3상 버퍼(320)는 플로팅된 상태로 존재할 수 있고, 제5 3상 버퍼(330)와 제6 3상 버퍼(340)는 인버터로 동작할 수 있다. 따라서, 제1 출력 신호(I)와 제2 출력 신호(Q)는 제1 레벨(L)로 일정하게 유지될 수 있고, 제3 출력 신호(IB)와 제4 출력 신호(QB)는 제2 레벨(H)로 일정하게 유지될 수 있다.
한편, 제4 시점(T4) 이후에서 제1 클럭 버퍼 신호(CLK_BUF) 및 제2 클럭 버퍼 신호(CLKB_BUF)가 천이를 시작함에 따라, 제1 내지 제4 출력 신호(I, IB, Q, QB) 또한 천이를 시작할 수 있다. 제1 내지 제4 출력 신호(I, IB, Q, QB)가 출력되는 과정은 실질적으로 동일하므로, 이하에서는 제1 출력 신호(I)의 출력 과정만을 설명한다.
제4 시점(T4)에서 제1 클럭 버퍼 신호(CLK_BUF)가 제2 레벨(H)에서 제1 레벨(L)로 천이하고, 제2 클럭 버퍼 신호(CLKB_BUF)가 제1 레벨(L)에서 제2 레벨(H)로 천이함에 따라, 제3 3상 버퍼(310)는 인버터로써 동작할 수 있다. 따라서 출력단(Q)에서 제1 레벨(L)에 대응되는 신호가 출력되므로 제1 출력 신호(I)는 제2 레벨(H)로 천이할 수 있다.
이어서, 제1 클럭 버퍼 신호(CLK_BUF)가 제1 레벨(L)에서 제2 레벨(H)로 천이하고, 제2 클럭 버퍼 신호(CLKB_BUF)가 제2 레벨(H)에서 제1 레벨(L)로 천이하는 경우, 제3 3상 버퍼(310)는 플로팅 상태로 존재할 수 있다. 따라서, 제1 출력 신호(I)는 제2 레벨(H)을 유지할 수 있다.
이어서, 제1 클럭 버퍼 신호(CLK_BUF)가 제2 레벨(H)에서 제1 레벨(L)로 천이하고, 제2 클럭 버퍼 신호(CLKB_BUF)가 제1 레벨(L)에서 제2 레벨(H)로 천이함에 따라, 제3 3상 버퍼(310)는 인버터로써 동작할 수 있다. 따라서, 출력단(Q)에 제2 레벨(H)에 대응되는 신호가 출력되므로 제1 출력 신호(I)는 제1 레벨(L)로 천이할 수 있다.
즉, 제3 및 제4 3상 버퍼(310, 320)는 제공받는 제1 클럭 버퍼 신호(CLK_BUF)가 제1 레벨(L)에 대응되고 제2 클럭 버퍼 신호(CLKB_BUF)가 제2 레벨(H)에 대응되는 경우에 인버터로 동작할 수 있다. 유사하게, 제5 및 제6 3상 버퍼(330, 340)는 제공받는 제1 클럭 버퍼 신호(CLK_BUF)가 제2 레벨(H)에 대응되고 제2 클럭 버퍼 신호(CLKB_BUF)가 제1 레벨(L)에 대응되는 경우에 인버터로 동작할 수 있다.
따라서, 제1 내지 제4 출력 신호(I, IB, Q, QB)는 클럭 신호(CLK)의 주파수의 절반에 해당하는 주파수를 가질 수 있다. 또한, 제1 내지 제4 출력 신호(I, IB, Q, QB)는 순차적으로 90°의 위상 차이를 가질 수 있다.
도 11은 몇몇 실시예에 따른 수신기를 설명하기 위한 블록도이다.
수신기(30)는 클럭 분주 회로(10)와 클럭 데이터 복원부(CDR; Clock and Data Recovery)(50)를 포함할 수 있다.
클럭 분주 회로(10)는 차동 신호 쌍의 클럭 신호(CLK_DIFF)와 클럭 분주 회로를 턴온시키는 리셋 신호(RSTB)를 입력받을 수 있다. 클럭 분주 회로(10)는 제공받은 클럭 신호(CLK_DIFF)와 리셋 신호(RSTB)를 기초로 출력 신호(CLK_DIV)를 출력할 수 있다. 클럭 분주 회로(10)는 도 1 내지 도 10에서 설명한 몇몇 실시예에 따른 클럭 분주 회로와 동일할 수 있다.
클럭 데이터 복원부(50)는 클럭 분주 회로(10)로부터 출력 신호(CLK_DIV)를 제공받고, 데이터(DATA_OG)를 제공받을 수 있다. 클럭 데이터 복원부(50)는 제공받은 출력 신호(CLK_DIV)와 데이터(DATA_OG)를 기초로 복원 데이터(DATA_REC)를 출력할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 송수신 시스템 10: 클럭 분주 회로
20: 위상 고정 루프 30: 수신기
40: 송신기 100: 리셋 리타이머 회로
200: 클럭 버퍼 회로 300: IQ 분주기 회로

Claims (10)

  1. 리셋 신호와 클럭 신호를 입력받아, 상기 리셋 신호가 버퍼링된 차동 신호 쌍의 리셋 버퍼 신호와, 상기 리셋 신호를 상기 클럭 신호에 동기화시킨 리셋 싱크 신호를 출력하는 리셋 리타이머 회로(reset retimer circuit);
    상기 클럭 신호와 상기 리셋 싱크 신호를 입력받아, 상기 클럭 신호가 버퍼링된 차동 신호 쌍의 클럭 버퍼 신호를 출력하는 클럭 버퍼 회로(clock buffer circuit); 및
    상기 리셋 버퍼 신호와, 상기 클럭 버퍼 신호를 기초로, 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 IQ 분주기 회로(IQ divider circuit)를 포함하는 클럭 분주 회로.
  2. 제1항에 있어서,
    상기 리셋 리타이머 회로는,
    상기 리셋 신호를 입력받는 리셋 신호 입력부와,
    상기 리셋 신호 입력부와 연결되어 상기 리셋 버퍼 신호를 출력하는 리셋 버퍼 신호 출력부와,
    상기 리셋 신호 입력부와 연결되어 상기 리셋 싱크 신호를 출력하는 리셋 싱크 신호 출력부를 포함하되,
    상기 리셋 버퍼 신호 출력부와 상기 리셋 싱크 신호 출력부는 병렬로 연결된 클럭 분주 회로.
  3. 제2항에 있어서,
    상기 리셋 버퍼 신호는 제1 리셋 버퍼 신호와 제2 리셋 버퍼 신호를 포함하고,
    상기 리셋 버퍼 신호 출력부는,
    상기 제1 리셋 버퍼 신호를 출력하여 상기 IQ 분주기 회로에 제공하는 제1 리셋 버퍼 신호 출력단과,
    상기 제2 리셋 버퍼 신호를 출력하여 상기 IQ 분주기 회로에 제공하는 제2 리셋 버퍼 신호 출력단과,
    상기 제1 리셋 버퍼 신호 출력단과 상기 제2 리셋 버퍼 신호 출력단 사이에 직렬로 연결된 인버터를 포함하는 클럭 분주 회로.
  4. 제2항에 있어서,
    상기 리셋 싱크 신호는 제1 리셋 싱크 신호와 제2 리셋 싱크 신호를 포함하고,
    상기 리셋 싱크 신호 출력부는,
    제1 스위치와 연결되고 상기 제1 리셋 싱크 신호를 출력하는 제1 리셋 싱크 신호 출력단과,
    제2 스위치와 연결되고 상기 제2 리셋 싱크 신호를 출력하는 제2 리셋 싱크 신호 출력단을 포함하되,
    상기 제1 스위치와 상기 제2 스위치는 상기 클럭 신호에 의해 동기화된 클럭 분주 회로.
  5. 제1항에 있어서,
    상기 클럭 버퍼 신호는 제1 클럭 버퍼 신호와 제2 클럭 버퍼 신호를 포함하고,
    상기 클럭 버퍼 회로는,
    상기 제1 클럭 버퍼 신호를 출력하여 상기 IQ 분주기 회로에 제공하는 제1 클럭 버퍼 회로와,
    상기 제2 클럭 버퍼 신호를 출력하여 상기 IQ 분주기 회로에 제공하는 제2 클럭 버퍼 회로를 포함하는 클럭 분주 회로.
  6. 제5항에 있어서,
    상기 제1 클럭 버퍼 회로는,
    상기 클럭 신호를 입력받는 3상 버퍼(tristate buffer)와,
    상기 3상 버퍼의 출력단과 연결된 제1 인버터와,
    상기 3상 버퍼와 상기 제1 인버터 사이에 연결된 제1 트랜지스터를 포함하고,
    상기 3상 버퍼와 상기 제1 트랜지스터는 상기 리셋 싱크 신호에 의해 게이팅되는 클럭 분주 회로.
  7. 제2 레벨보다 낮은 제1 레벨과, 상기 제2 레벨 사이를 천이하는 클럭 신호와, 리셋 신호를 입력받아, 리셋 버퍼 신호와 리셋 싱크 신호를 출력하는 리셋 리타이머 회로(reset retimer circuit);
    상기 클럭 신호와 상기 리셋 싱크 신호를 입력받아 클럭 버퍼 신호를 출력하는 클럭 버퍼 회로(clock buffer circuit); 및
    상기 리셋 버퍼 신호와 상기 클럭 버퍼 신호를 기초로, 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 IQ 분주기 회로(IQ divider circuit)를 포함하되,
    상기 리셋 신호는 제1 시점에서 상기 제1 레벨에서 상기 제2 레벨로 천이하고,
    상기 리셋 버퍼 신호는 상기 리셋 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이한 상기 제1 시점 이후의 제2 시점에서 상기 제1 레벨에서 상기 제2 레벨로 천이하고,
    상기 리셋 싱크 신호는 상기 클럭 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이하는 제3 시점에 동기화되어 상기 제1 레벨에서 상기 제2 레벨로 천이하는 클럭 분주 회로.
  8. 제7항에 있어서,
    상기 리셋 싱크 신호는 상기 리셋 버퍼 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이하는 상기 제2 시점 이후에 상기 제1 레벨에서 상기 제2 레벨로 천이하는 클럭 분주 회로.
  9. 제7항에 있어서,
    상기 클럭 버퍼 신호는 상기 리셋 싱크 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이하는 상기 제3 시점 이전에서 제2 레벨을 유지하고,
    상기 제3 시점과, 상기 클럭 신호가 상기 제2 레벨에서 상기 제1 레벨로 천이하는 제4 시점 사이에서 상기 제2 레벨을 유지하고,
    상기 제4 시점 이후에서 상기 클럭 신호와 동일한 위상을 가지는 클럭 분주 회로.
  10. 리셋 신호와 클럭 신호를 입력받아 서로 다른 위상을 가지는 제1 내지 제4 출력 신호를 출력하는 클럭 분주 회로; 및
    상기 출력 신호를 바탕으로 송신기로부터 제공받은 데이터를 복원하는 클럭-데이터 복원부(CDR; Clock and Data Recovery)를 포함하되,
    상기 클럭 분주 회로는,
    상기 리셋 신호와 상기 클럭 신호를 입력받아, 상기 클럭 신호에 동기화된 리셋 싱크 신호와, 상기 리셋 신호가 버퍼링된 리셋 버퍼 신호와, 상기 클럭 신호가 버퍼링된 클럭 버퍼 신호를 생성하고,
    상기 리셋 버퍼 신호와 상기 클럭 버퍼 신호를 기초로 상기 출력 신호를 출력하는 수신기.
KR1020220001077A 2021-11-02 2022-01-04 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로 KR20230063827A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IN202141050276 2021-11-02
IN202141050276 2021-11-02

Publications (1)

Publication Number Publication Date
KR20230063827A true KR20230063827A (ko) 2023-05-09

Family

ID=86145705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220001077A KR20230063827A (ko) 2021-11-02 2022-01-04 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로

Country Status (2)

Country Link
US (2) US11804945B2 (ko)
KR (1) KR20230063827A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230063827A (ko) * 2021-11-02 2023-05-09 삼성전자주식회사 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로
US11870880B2 (en) * 2022-01-31 2024-01-09 Samsung Display Co., Ltd. Clock data recovery (CDR) with multiple proportional path controls
US11909407B2 (en) * 2022-06-17 2024-02-20 Samsung Electronics Co., Ltd. Method and system of dynamically controlling reset signal of IQ divider

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6085342A (en) 1997-05-06 2000-07-04 Telefonaktiebolaget L M Ericsson (Publ) Electronic system having a chip integrated power-on reset circuit with glitch sensor
KR100652565B1 (ko) 2000-01-25 2006-12-01 엘지전자 주식회사 제이택 회로의 탭 제어기
CA2425654C (en) 2002-04-16 2006-04-11 Research In Motion Limited Frequency divider system
KR20060059544A (ko) 2004-11-29 2006-06-02 주식회사 하이닉스반도체 반도체 메모리 장치의 리셋신호 발생회로
JP2007171060A (ja) 2005-12-23 2007-07-05 Toshiba Corp 動作モード設定回路、動作モード設定回路を有するｌｓｉ、及び動作モード設定方法
DE102007053128B3 (de) 2007-11-08 2008-12-18 Texas Instruments Deutschland Gmbh Störimpulsfreier Zweiweg-Taktumschalter
KR100942973B1 (ko) 2008-06-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 리셋 제어 회로
US20140103984A1 (en) * 2012-10-17 2014-04-17 Qualcomm Incorporated Quadrature symmetric clock signal generation
US9024661B2 (en) 2013-04-30 2015-05-05 The United Sates of America as represented by the Secretary of the Air Force Glitch free clock multiplexer
US9509318B2 (en) 2015-03-13 2016-11-29 Qualcomm Incorporated Apparatuses, methods, and systems for glitch-free clock switching
US9360883B1 (en) 2015-08-26 2016-06-07 Freescale Semiconductor, Inc. Clock multiplexer for generating glitch-free clock signal
US10157087B1 (en) 2017-07-14 2018-12-18 Nxp Usa, Inc. Robust boot block design and architecture
KR20230063827A (ko) * 2021-11-02 2023-05-09 삼성전자주식회사 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로

Also Published As

Publication number Publication date
US20230421343A1 (en) 2023-12-28
US11804945B2 (en) 2023-10-31
US20230138296A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
KR20230063827A (ko) 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로
US5301196A (en) Half-speed clock recovery and demultiplexer circuit
US5818890A (en) Method for synchronizing signals and structures therefor
US7734000B2 (en) Clock and data recovery circuits
USRE40939E1 (en) Multi-phase locked loop for data recovery
US6043693A (en) Multiplexed synchronization circuits for switching frequency synthesized signals
US6639956B1 (en) Data resynchronization circuit
US7576584B2 (en) Clock generators for generation of in-phase and quadrature clock signals
US8023605B2 (en) Oversampling circuit and oversampling method
CN110324036B (zh) 时钟及数据恢复电路
US5808571A (en) Synchronization control unit which maintains synchronization between serial-to-parallel converters operating in parallel, or between parallel-to-serial converters operating in parallel
US7254201B2 (en) Clock and data recovery circuit and method
US6960942B2 (en) High speed phase selector
US8648636B2 (en) Delaying data signals
EP1113616B1 (en) Method for recovering a clock signal in a telecommunications system and circuit thereof
US6249157B1 (en) Synchronous frequency dividing circuit
US20030081712A1 (en) Data extraction circuit used for serial transmission of data signals between communication devices having different clock signal sources
US6163550A (en) State dependent synchronization circuit which synchronizes leading and trailing edges of asynchronous input pulses
US7622965B2 (en) Dual-edge shaping latch/synchronizer for re-aligning edges
KR20040004838A (ko) 클럭 및 데이터 복원 회로
JPH0225575B2 (ko)
US7106119B2 (en) Circuit for the temporary interruption of a sync signal
KR100278271B1 (ko) 클럭주파수분주장치
KR900003423Y1 (ko) 동기신호와 기본클럭의 다중화 및 역다중화 회로
CN118337207A (zh) 分频器及电子设备