KR100942973B1 - 반도체 메모리 장치 및 그의 리셋 제어 회로 - Google Patents

반도체 메모리 장치 및 그의 리셋 제어 회로 Download PDF

Info

Publication number
KR100942973B1
KR100942973B1 KR1020080062914A KR20080062914A KR100942973B1 KR 100942973 B1 KR100942973 B1 KR 100942973B1 KR 1020080062914 A KR1020080062914 A KR 1020080062914A KR 20080062914 A KR20080062914 A KR 20080062914A KR 100942973 B1 KR100942973 B1 KR 100942973B1
Authority
KR
South Korea
Prior art keywords
signal
reset
reset control
control signal
clock signal
Prior art date
Application number
KR1020080062914A
Other languages
English (en)
Other versions
KR20100002865A (ko
Inventor
송청기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080062914A priority Critical patent/KR100942973B1/ko
Priority to TW097149601A priority patent/TWI456583B/zh
Priority to US12/345,807 priority patent/US7948815B2/en
Priority to CN200910152327.XA priority patent/CN101620882B/zh
Publication of KR20100002865A publication Critical patent/KR20100002865A/ko
Application granted granted Critical
Publication of KR100942973B1 publication Critical patent/KR100942973B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Abstract

본 발명은 내부 회로의 리셋을 제어하는 리셋 제어 회로를 포함하는 반도체 메모리 장치에 관한 것으로서, 외부에서 입력되는 리셋 신호의 인에이블 시점부터 상기 리셋 신호를 카운트하기 시작하고, 상기 카운트 시작 시점부터 소정 시점까지의 카운트 결과들이 모두 동일한 상태로 유지될 때 리셋 제어 신호를 인에이블시켜 출력하며, 상기 리셋 제어 신호의 인에이블에 동기하여 상기 카운트를 종료시키는 리셋 제어 회로; 및 상기 리셋 제어 신호에 의해 초기화가 제어되는 내부 회로;를 포함하며, 상기 리셋 신호가 소정 주기 동안 인에이블 상태를 유지할 때 상기 리셋 제어 신호를 인에이블시킴으로써, 상기 리셋 신호의 글리치로 인한 리셋 오동작을 방지할 수 있다.

Description

반도체 메모리 장치 및 그의 리셋 제어 회로{SEMICONDUCTOR MEMORY DEVICE AND RESET CONTROL CIRCUIT OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 내부 회로의 리셋을 제어하는 리셋 제어 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에 입력되는 리셋 신호는 반도체 메모리 장치 내부의 정상적인 동작을 위해 미리 세팅되어 있는 회로를 초기화시키기 위한 용도로 사용된다. 특히, 반도체 메모리 장치는 리셋 신호에 의해 초기화된 후 모드 레지스터 셋의 세팅과 커맨드 입력에 따라 데이터를 입력 또는 출력한다.
종래의 반도체 메모리 장치는 외부로부터 리셋 신호를 입력받아서 데이터를 초기화시키고, 리셋 신호가 일정 시간 동안 인에이블 상태를 유지함에 따라 초기화 상태가 유지된다. 그 후, 리셋 신호가 디스에이블되고, 커맨드가 입력되어 상기 커맨드에 따라 데이터가 유효 값(Valid Value)을 갖는다.
한편, 반도체 메모리 장치의 고주파 동작에 따라 노이즈 유입이 많아지고 동작 전압의 레벨이 감소할수록 리셋 신호에 글리치(Glitch)가 발생할 확률이 높아진 다.
이 경우, 종래의 반도체 메모리 장치에서는 리셋 신호가 글리치로 인하여 순간적으로 인에이블됨에 따라 데이터가 초기 값(Initial Value)을 가질 수 있다. 따라서, 리셋 신호의 글리치 발생 이후에 커맨드가 입력되더라도 데이터가 초기 값을 유지하고 있기 때문에 커맨드에 따른 데이터 값이 정상적으로 처리될 수 없는 문제점이 있다.
즉, 종래의 반도체 메모리 장치는 리셋 신호가 글리치로 인하여 인에이블된 신호인지 내부 회로의 초기화를 위해 인에이블된 신호인지 판단할 수 없으므로, 리셋 신호에 글리치가 발생하는 경우 오동작이 발생할 수 있는 문제점이 있다.
본 발명은 리셋 신호의 글리치로 인한 내부 회로의 초기화 오동작을 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 리셋 신호의 글리치로 인한 내부 회로의 초기화를 제어하는 리셋 제어 신호의 인에이블을 방지할 수 있는 반도체 메모리 장치의 리셋 제어 회로를 제공한다.
본 발명에 따른 반도체 메모리 장치는, 외부에서 입력되는 리셋 신호의 인에이블 시점부터 상기 리셋 신호를 카운트하기 시작하고, 상기 카운트 시작 시점부터 소정 시점까지의 카운트 결과들이 모두 동일한 상태로 유지될 때 리셋 제어 신호를 인에이블시켜 출력하며, 상기 리셋 제어 신호의 인에이블에 동기하여 상기 카운트를 종료시키는 리셋 제어 회로; 및 상기 리셋 제어 신호에 의해 초기화가 제어되는 내부 회로;를 포함함을 특징으로 한다.
상기 리셋 제어 회로는 상기 리셋 신호의 인에이블에 동기되어 토글링하는 내부 클럭 신호를 발생시키고, 적어도 상기 내부 클럭 신호의 두 클럭 이상 상기 리셋 신호를 카운트하여 상기 카운트 결과들이 모두 동일한 상태로 유지될 때 상기 리셋 제어 신호를 인에이블시킴이 바람직하다.
상기 리셋 제어 회로는 상기 리셋 제어 신호를 피드백받아서 상기 리셋 제어 신호의 인에이블에 동기되어 상기 내부 클럭 신호를 디스에이블시킴이 바람직하다.
상기 리셋 제어 회로는 외부 클럭 신호를 입력받아서, 적어도 상기 외부 클럭 신호의 두 클럭 이상 상기 리셋 신호를 카운트하여 상기 카운트 결과들이 모두 동일한 상태로 유지될 때 상기 리셋 제어 신호를 인에이블시킴이 바람직하다.
상기 리셋 제어 회로는 상기 리셋 제어 신호를 피드백받아서 상기 리셋 신호와 상기 리셋 제어 신호가 모두 디스에이블될 때 상기 카운트를 초기화시킴이 바람직하다.
본 발명에 따른 반도체 메모리 장치의 리셋 제어 회로는, 외부에서 입력되는 리셋 신호에 응답하여 내부 클럭 신호를 발생하는 발진부; 상기 내부 클럭 신호의 토글링에 동기되어 상기 리셋 신호를 카운트하여 카운트 결과들을 출력하는 카운터부; 상기 카운트 결과들을 조합하여 반도체 메모리 장치의 내부 회로의 초기화를 제어하는 리셋 제어 신호를 출력하는 리셋 제어 신호 출력부; 및 상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 카운터부를 초기화시키기 위한 카운터 초기화 신호를 출력하는 카운터 초기화부;를 포함함을 특징으로 한다.
상기 발진부는 상기 리셋 신호의 인에이블에 동기되어 상기 내부 클럭 신호를 토글링시킴이 바람직하다.
상기 발진부는 상기 리셋 제어 신호를 피드백받아서 상기 리셋 제어 신호의 인에이블에 동기되어 상기 내부 클럭 신호를 디스에이블시킴이 바람직하다.
상기 발진부는 상기 리셋 신호의 논리 레벨 상태가 변할 때 상기 내부 클럭 신호를 토글링시키고, 상기 리셋 제어 신호의 논리 레벨 상태가 변할 때 상기 내부 클럭 신호를 디스에이블시킴이 바람직하다.
상기 발진부는 상기 리셋 신호의 논리 레벨 상태와 상기 리셋 제어 신호의 논리 레벨 상태가 서로 다를 때 상기 내부 클럭 신호를 토글링시키고, 상기 리셋 신호의 논리 레벨 상태와 상기 리셋 제어 신호의 논리 레벨 상태가 서로 동일할 때 상기 내부 클럭 신호를 디스에이블시킴이 바람직하다.
상기 발진부는 상기 리셋 신호와 상기 리셋 제어 신호를 배타적 논리 합한 결과에 따라 상기 내부 클럭 신호를 선택적으로 토글링시키는 링 오실레이터 구조를 가짐이 바람직하다.
상기 카운터부는 상기 내부 클럭 신호의 에지에 동기되어 상기 리셋 신호를 카운트하고, 상기 내부 클럭 신호의 각 에지에서 상기 리셋 신호의 상태에 대응되는 상기 카운트 결과를 출력함이 바람직하다.
상기 카운터부는 직렬 연결되는 복수의 플립플롭을 포함하며, 상기 복수의 플립플롭은, 상기 내부 클럭 신호의 에지에 동기되어 상기 리셋 신호의 상태에 대응되는 제 1 인에이블 신호를 출력하는 1 플립플롭; 및 상기 내부 클럭 신호의 에지에 동기되어 이전 단의 플립플롭의 출력 상태에 대응되는 제 2 인에이블 신호들을 출력하는 복수의 제 2 플립플롭;을 포함함이 바람직하다.
상기 리셋 제어 신호 출력부는 상기 카운트 결과들이 모두 인에이블 상태일 때 상기 리셋 제어 신호를 인에이블시킴이 바람직하다.
상기 카운터 초기화부는 상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 리셋 신호와 상기 리셋 제어 신호가 모두 디스에이블 상태일 때 상기 카운터 초기화 신호를 인에이블시킴이 바람직하다.
본 발명에 따른 반도체 메모리 장치의 리셋 제어 회로는, 외부 클럭 신호와 리셋 신호를 입력받으며, 상기 외부 클럭 신호에 동기되어 상기 리셋 신호를 카운트하여 카운트 결과들을 출력하는 카운터부; 상기 카운트 결과들을 조합하여 반도체 메모리 장치의 내부 회로의 초기화를 제어하는 리셋 제어 신호를 출력하는 리셋 제어 신호 출력부; 및 상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 카운터부를 초기화시키기 위한 카운터 초기화 신호를 출력하는 카운터 초기화부;를 포함함을 특징으로 한다.
상기 카운터부는 상기 외부 클럭 신호의 에지에 동기되어 상기 리셋 신호를 카운트하고, 상기 외부 클럭 신호의 각 에지에서 상기 리셋 신호의 상태에 대응되는 상기 카운트 결과를 출력함이 바람직하다.
상기 카운터부는 직렬 연결되는 복수의 플립플롭을 포함하며, 상기 복수의 플립플롭은, 상기 외부 클럭 신호의 에지에 동기되어 상기 리셋 신호의 상태에 대응되는 제 1 인에이블 신호를 출력하는 제 1 플립플롭; 및 상기 외부 클럭 신호의 에지에 동기되어 이전 단의 플립플롭의 출력 상태에 대응되는 제 2 인에이블 신호들을 출력하는 복수의 제 2 플립플롭;을 포함함이 바람직하다.
상기 리셋 제어 신호 출력부는 상기 카운트 결과들이 모두 인에이블 상태일 때 상기 리셋 제어 신호를 인에이블시킴이 바람직하다.
상기 카운터 초기화부는 상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 리셋 신호와 상기 리셋 제어 신호가 모두 디스에이블 상태일 때 상기 카운터 초기화 신호를 인에이블시킴이 바람직하다.
본 발명은 외부에서 입력되는 리셋 신호가 소정 주기 동안 인에이블 상태를 유지할 때만 내부 회로를 초기화시키는 반도체 메모리 장치를 제공함으로써, 상기 리셋 신호의 글리치로 인한 상기 내부 회로의 초기화 오동작을 방지할 수 있는 효과가 있다.
본 발명은 외부에서 입력되는 리셋 신호가 소정 주기 동안 인에이블 상태를 유지할 때만 내부 회로를 초기화시키기 위한 리셋 제어 신호를 인에이블시키는 반도체 메모리 장치의 리셋 제어 회로를 제공함으로써, 상기 리셋 신호의 글리치로 인하여 상기 리셋 제어 신호가 잘못 인에이블되는 것을 방지할 수 있는 효과가 있다.
본 발명은 외부에서 입력되는 리셋 신호의 상태를 검증하여 상기 리셋 신호가 상기 소정 주기 동안 인에이블 상태를 유지할 때 내부 회로를 초기화시키기 위한 리셋 제어 신호를 출력하는 반도체 메모리 장치를 개시한다.
구체적으로, 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치는 패드(100), 버퍼(200), 리셋 제어 회로(300), 및 내부 회로(500)를 포함하며, 리셋 제어 회로(300)와 내부 회로(500) 사이에 드라이버(400)를 더 포함할 수 있다.
버퍼(200)는 패드(100)를 통해 입력되는 리셋 신호 RESETB를 버퍼링하여 내부 리셋 신호 IRESETB를 출력한다.
리셋 제어 회로(300)는 내부 리셋 신호 IRESETB를 이용하여 리셋 제어 신호 IRSTB를 출력하되, 내부 리셋 신호 IRESETB의 상태를 판단하여 내부 리셋 신호 IRESETB가 소정 주기 동안 인에이블 상태를 유지할 때 리셋 제어 신호 IRSTB를 인에이블시킨다.
드라이버(400)는 리셋 제어 신호 IRSTB를 구동하여 내부 회로(500)로 출력한다.
내부 회로(500)는 커맨드 신호 CMD에 따라 데이터 DATA를 처리하며, 드라이버(400)의 출력에 의해 초기화가 제어된다.
리셋 제어 회로(300)는 일 실시 예로, 도 2와 같이 구성될 수 있다.
도 2를 참조하면, 리셋 제어 회로(300)는 발진부(311)와 리셋 판단부를 포함한다. 상기 리셋 판단부는 카운터 초기화부(312), 카운터부(313), 및 리셋 제어 신호 출력부(314)를 포함하여 구성될 수 있다.
발진부(311)는 내부 리셋 신호 IRESETB를 입력받아 내부 리셋 신호 IRESETB가 인에이블될 때 토글링하는 내부 클럭 신호 ICLK를 출력한다. 또한, 발진부(311)는 리셋 제어 신호 IRSTB를 피드백받아 리셋 제어 신호 IRSTB가 인에이블될 때 내부 클럭 신호 ICLK의 토글링을 중지시킨다.
이러한 발진부(311)는 일 예로, 도 3과 같은 링 오실레이터 구조로 형성될 수 있다.
도 3을 참조하면, 발진부(311)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB를 배타적 논리 합하는 익스클루시브 오아 게이트(XOR), 익스클루시브 오아 게이트(XOR)의 출력과 후술할 인버터(INV2)의 출력을 부정 논리 곱하는 낸드 게이 트(NAND), 낸드 게이트(NAND)의 출력단에 연결되는 복수의 인버터(INV1), 및 인버터(INV1)의 출력 ICLK를 반전하는 인버터(INV2)를 포함하여 구성될 수 있다. 여기서, 인버터(INV1)는 홀수 개로 구성됨이 바람직하다.
도 3의 구성을 갖는 발진부(311)는 내부 리셋 신호 IRESETB의 논리 레벨 상태가 변할 때 내부 클럭 신호 ICLK을 토글링시키고, 리셋 제어 신호 IRSTB의 논리 레벨 상태가 변할 때 내부 클럭 신호 ICLK를 디스에이블시킨다.
즉, 발진부(311)는 내부 리셋 신호 IRESETB의 논리 레벨 상태와 리셋 제어 신호 IRSTB의 논리 레벨 상태가 서로 다를 때 내부 클럭 신호 ICLK를 토글링시키고, 내부 리셋 신호 IRESETB의 논리 레벨 상태와 리셋 제어 신호 IRSTB의 논리 레벨 상태가 서로 동일할 때 내부 클럭 신호 ICLK를 디스에이블시킨다.
다시 도 2를 참조하면, 카운터 초기화부(312)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB를 조합하여 카운터부(313)를 초기화시키기 위한 카운터 초기화 신호 INIT를 출력한다. 특히, 카운터 초기화부(312)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB가 모두 디스에이블 상태일 때 카운터 초기화 신호 INIT를 인에이블시킨다.
이러한 카운터 초기화부(312)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB를 논리 곱하여 카운터 초기화 신호 INIT를 출력하는 앤드 게이트(AND1)를 포함하여 구성될 수 있다.
카운터부(313)는 내부 클럭 신호 ICLK를 카운트하여 내부 클럭 신호 ICLK의 카운트에 따른 내부 리셋 신호 IRESETB의 상태에 대응되는 복수의 인에이블 신호 ENB1~ENB3를 순차적으로 출력한다.
이러한 카운터부(313)는 둘 이상의 플립플롭을 포함하여 구성될 수 있으며, 일 예로, 내부 클럭 신호 ICLK의 에지에 동기되어 내부 리셋 신호 IRESETB의 상태에 대응되는 인에이블 신호 ENB1를 출력하는 D-플립플롭(FF1), 내부 클럭 신호 ICLK의 에지에 동기되어 인에이블 신호 ENB1의 상태에 대응되는 인에이블 신호 ENB2를 출력하는 D-플립플롭(FF2), 및 내부 클럭 신호 ICLK의 에지에 동기되어 인에이블 신호 ENB2의 상태에 대응되는 인에이블 신호 ENB3를 출력하는 D-플립플롭(FF3)를 포함하여 구성될 수 있다. 여기서, D-플립플롭들(FF1~FF3)은 라이징 에지 트리거 방식으로 동작함이 바람직하다.
리셋 제어 신호 출력부(314)는 복수의 인에이블 신호 ENB1~ENB3을 조합하여 내부 리셋 신호 IRSTB를 출력하며, 특히, 복수의 인에이블 신호 ENB1~ENB3이 모두 인에이블될 때 내부 리셋 신호 IRSTB를 인에이블시킨다.
이러한 리셋 제어 신호 출력부(314)는 인에이블 신호들 ENB1~ENB3을 논리 합하여 리셋 제어 신호 IRSTB를 출력하는 오아 게이트(OR1)를 포함하여 구성될 수 있다.
도 2의 구성을 갖는 리셋 제어 회로(300)를 포함하는 본 발명에 따른 반도체 메모리 장치의 동작을 도 4를 참조하여 살펴보면 아래와 같다.
우선, 내부 리셋 신호 IRESETB가 하이 레벨로 디스에이블인 상태에서는 카운터 초기화 신호 INIT가 하이 레벨로 인에이블 상태를 유지한다. 따라서, 카운터부(313)는 초기화 상태로 유지된다.
내부 리셋 신호 IRESETB가 로우 레벨로 인에이블되면, 카운터 초기화 신호 INIT는 로우 레벨로 디스에이블되고, 내부 클럭 신호 ICLK의 토글링이 시작된다. 그리고, 내부 클럭 신호 ICLK의 라이징 에지에 동기되어 인에이블 신호들 ENB1~ENB3이 순차적으로 로우 레벨로 인에이블된다.
인에이블 신호들 ENB1~ENB3이 모두 로우 레벨로 인에이블되면, 리셋 제어 신호 IRSTB가 로우 레벨로 인에이블되며, 이에 대응하여 데이터 DATA가 초기 값(Initial Value)을 갖는다.
이후, 내부 리셋 신호 IRESETB가 하이 레벨로 디스에이블되면, 내부 클럭 신호 ICLK가 한번 토글링되고, 내부 클럭 신호 ICLK의 라이징 에지에 동기되어 인에이블 신호 ENB1가 하이 레벨로 디스에이블된다.
인에이블 신호 ENB1가 하이 레벨로 디스에이블됨에 따라 리셋 제어 신호 IRSTB는 하이 레벨로 디스에이블되며, 이에 따라, 내부 클럭 신호 ICLK는 토글링을 중지하여 디스에이블되고, 카운터 초기화 신호 INIT가 하이 레벨로 인에이블되어 카운터부(313)가 초기화된다.
그리고, 커맨드 신호 CMD가 'M', 'C' 커맨드로 순차적으로 입력되면, 상기 커맨드에 대응하여 데이터 DATA가 유효 값(Valid Value)을 갖는다.
한편, 내부 리셋 신호 IRESETB에 글리치(Glitch)가 발생하는 경우 본 발명에 따른 반도체 메모리 장치의 동작을 도 5를 참조하여 살펴보면 아래와 같다.
내부 리셋 신호 IRESETB에 글리치가 발생하여 내부 리셋 신호 IRESETB가 잠깐 동안 로우 레벨로 인에이블되는 경우, 내부 클럭 신호 ICLK가 한번만 토글링됨 에 따라 인에이블 신호 ENB1 만이 로우 레벨로 인에이블된다.
즉, 내부 리셋 신호 IRESETB가 글리치로 인하여 잠깐 동안 인에이블되더라도 내부 클럭 신호 ICLK가 한 클럭 이상 토글링되지 않으므로, 두 인에이블 신호 ENB2, ENB3이 인에이블되지 않는다.
따라서, 리셋 제어 신호 IRSTB는 디스에이블 상태를 유지하며, 그에 따라, 글리치로 인하여 데이터 DATA가 초기 값을 가지지 않고 정상적으로 유효 값(Valid Value)을 유지할 수 있다.
리셋 제어 회로(300)는 다른 실시 예로서, 도 6의 구성을 가질 수 있다.
도 6을 참조하면, 리셋 제어 회로(300)는 카운터 초기화부(321), 카운터부(322), 및 리셋 제어 신호 출력부(323)를 포함하여 구성될 수 있다.
카운터 초기화부(321)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB를 조합하여 카운터부(322)를 초기화시키기 위한 카운터 초기화 신호 INIT를 출력한다. 특히, 카운터 초기화부(321)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB가 모두 디스에이블 상태일 때 카운터 초기화 신호 INIT를 인에이블시킨다.
이러한 카운터 초기화부(331)는 내부 리셋 신호 IRESETB와 리셋 제어 신호 IRSTB를 논리 곱하여 카운터 초기화 신호 INIT를 출력하는 앤드 게이트(AND2)를 포함하여 구성될 수 있다.
카운터부(322)는 외부 클럭 신호 EXT_CLK를 카운트하여 외부 클럭 신호 EXT_CLK의 카운트에 따른 내부 리셋 신호 IRESETB의 상태에 대응되는 복수의 인에이블 신호 ENB1~ENB3를 순차적으로 출력한다.
이러한 카운터부(322)는 둘 이상의 플립플롭을 포함하여 구성될 수 있으며, 일 예로, 외부 클럭 신호 EXT_CLK의 에지에 동기되어 내부 리셋 신호 IRESETB의 상태에 대응되는 인에이블 신호 ENB1를 출력하는 D-플립플롭(FF4), 외부 클럭 신호 EXT_CLK의 에지에 동기되어 인에이블 신호 ENB4의 상태에 대응되는 인에이블 신호 ENB5를 출력하는 D-플립플롭(FF5), 및 외부 클럭 신호 EXT_CLK의 에지에 동기되어 인에이블 신호 ENB2의 상태에 대응되는 인에이블 신호 ENB3를 출력하는 D-플립플롭(FF6)를 포함하여 구성될 수 있다. 여기서, D-플립플롭들(FF4~FF6)은 라이징 에지 트리거 방식으로 동작함이 바람직하다.
리셋 제어 신호 출력부(323)는 복수의 인에이블 신호 ENB1~ENB3을 조합하여 내부 리셋 신호 IRSTB를 출력하며, 특히, 복수의 인에이블 신호 ENB1~ENB3이 모두 인에이블될 때 내부 리셋 신호 IRSTB를 인에이블시킨다.
이러한 리셋 제어 신호 출력부(323)는 인에이블 신호들 ENB1~ENB3을 논리 합하여 리셋 제어 신호 IRSTB를 출력하는 오아 게이트(OR2)를 포함하여 구성될 수 있다.
도 6의 구성을 갖는 리셋 제어 회로(300)는 외부 클럭 신호 EXT_CLK의 3 클럭 토글링동안 내부 리셋 신호 IRESETB가 인에이블 상태를 유지할 때 인에이블 신호들 ENB1~ENB3을 순차적으로 인에이블시키고, 인에이블 신호들 ENB1~ENB3이 모두 인에이블될 때 리셋 제어 신호 IRSTB를 인에이블시킨다.
따라서, 내부 리셋 신호 IRESETB에 글리치가 발생하여 내부 리셋 신호 IRESETB가 순간적으로 인에이블되더라도 인에이블 신호들 ENB1~ENB3이 모두 인에이 블되지 않음에 따라 리셋 제어 신호 IRSTB가 디스에이블 상태로 유지될 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 리셋 관련 회로를 나타내는 블럭도.
도 2는 도 1의 리셋 제어 회로(300)의 일 실시 예를 나타내는 도면.
도 3은 도 2의 발진부(311)의 구성을 나타내는 회로도.
도 4는 리셋 신호의 정상적인 입력시 본 발명에 따른 반도체 메모리 장치의 리셋 동작을 나타내는 파형도.
도 5는 리셋 신호의 글리치 발생시 본 발명에 따른 반도체 메모리 장치의 리셋 방지 동작을 나타내는 파형도.
도 6은 도 1의 리셋 제어 회로(300)의 다른 실시 예를 나타내는 도면.

Claims (20)

  1. 삭제
  2. 삭제
  3. 외부에서 입력되는 리셋 신호의 인에이블 시점부터 상기 리셋 신호를 카운트하기 시작하고, 상기 카운트 시작 시점부터 소정 시점까지의 카운트 결과들이 모두 동일한 상태로 유지될 때 리셋 제어 신호를 인에이블시켜 출력하며, 상기 리셋 제어 신호의 인에이블에 동기하여 상기 카운트를 종료시키는 리셋 제어 회로; 및
    상기 리셋 제어 신호에 의해 초기화가 제어되는 내부 회로를 구비하며,
    상기 리셋 제어 회로는 상기 리셋 신호의 인에이블에 동기되어 토글링하는 내부 클럭 신호를 발생시키고, 적어도 상기 내부 클럭 신호의 두 클럭 이상 상기 리셋 신호를 카운트하여 상기 카운트 결과들이 모두 동일한 상태로 유지될 때 상기 리셋 제어 신호를 인에이블시키며, 상기 리셋 제어 신호를 피드백받아서 상기 리셋 제어 신호의 인에이블에 동기되어 상기 내부 클럭 신호를 디스에이블시키는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리셋 제어 회로는 외부 클럭 신호를 입력받아서, 적어도 상기 외부 클럭 신호의 두 클럭 이상 상기 리셋 신호를 카운트하여 상기 카운트 결과들이 모두 동일한 상태로 유지될 때 상기 리셋 제어 신호를 인에이블시키는 반도체 메모리 장치.
  5. 외부에서 입력되는 리셋 신호의 인에이블 시점부터 상기 리셋 신호를 카운트하기 시작하고, 상기 카운트 시작 시점부터 소정 시점까지의 카운트 결과들이 모두 동일한 상태로 유지될 때 리셋 제어 신호를 인에이블시켜 출력하며, 상기 리셋 제어 신호의 인에이블에 동기하여 상기 카운트를 종료시키는 리셋 제어 회로; 및
    상기 리셋 제어 신호에 의해 초기화가 제어되는 내부 회로를 구비하며,
    상기 리셋 제어 회로는 상기 리셋 제어 신호를 피드백받아서 상기 리셋 신호와 상기 리셋 제어 신호가 모두 디스에이블될 때 상기 카운트를 초기화시키는 반도체 메모리 장치.
  6. 외부에서 입력되는 리셋 신호에 응답하여 내부 클럭 신호를 발생하는 발진부;
    상기 내부 클럭 신호의 토글링에 동기되어 상기 리셋 신호를 카운트하여 카운트 결과들을 출력하는 카운터부;
    상기 카운트 결과들을 조합하여 반도체 메모리 장치의 내부 회로의 초기화를 제어하는 리셋 제어 신호를 출력하는 리셋 제어 신호 출력부; 및
    상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 카운터부를 초기화시키기 위한 카운터 초기화 신호를 출력하는 카운터 초기화부;를 포함함을 특징으로 하는 반도체 메모리 장치의 리셋 제어 회로.
  7. 제 6 항에 있어서,
    상기 발진부는 상기 리셋 신호의 인에이블에 동기되어 상기 내부 클럭 신호를 토글링시키는 반도체 메모리 장치의 리셋 제어 회로.
  8. 제 7 항에 있어서,
    상기 발진부는 상기 리셋 제어 신호를 피드백받아서 상기 리셋 제어 신호의 인에이블에 동기되어 상기 내부 클럭 신호를 디스에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
  9. 제 8 항에 있어서,
    상기 발진부는 상기 리셋 신호의 논리 레벨 상태가 변할 때 상기 내부 클럭 신호를 토글링시키고, 상기 리셋 제어 신호의 논리 레벨 상태가 변할 때 상기 내부 클럭 신호를 디스에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
  10. 제 8 항에 있어서,
    상기 발진부는 상기 리셋 신호의 논리 레벨 상태와 상기 리셋 제어 신호의 논리 레벨 상태가 서로 다를 때 상기 내부 클럭 신호를 토글링시키고, 상기 리셋 신호의 논리 레벨 상태와 상기 리셋 제어 신호의 논리 레벨 상태가 서로 동일할 때 상기 내부 클럭 신호를 디스에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
  11. 제 7 항에 있어서,
    상기 발진부는 상기 리셋 신호와 상기 리셋 제어 신호를 배타적 논리 합한 결과에 따라 상기 내부 클럭 신호를 선택적으로 토글링시키는 링 오실레이터 구조를 갖는 반도체 메모리 장치의 리셋 제어 회로.
  12. 제 6 항에 있어서,
    상기 카운터부는 상기 내부 클럭 신호의 에지에 동기되어 상기 리셋 신호를 카운트하고, 상기 내부 클럭 신호의 각 에지에서 상기 리셋 신호의 상태에 대응되는 상기 카운트 결과를 출력하는 반도체 메모리 장치의 리셋 제어 회로.
  13. 제 12 항에 있어서,
    상기 카운터부는 직렬 연결되는 복수의 플립플롭을 포함하며, 상기 복수의 플립플롭은,
    상기 내부 클럭 신호의 에지에 동기되어 상기 리셋 신호의 상태에 대응되는 제 1 인에이블 신호를 출력하는 제 1 플립플롭; 및
    상기 내부 클럭 신호의 에지에 동기되어 이전 단의 플립플롭의 출력 상태에 대응되는 제 2 인에이블 신호들을 출력하는 복수의 제 2 플립플롭;을 포함하는 반도체 메모리 장치의 리셋 제어 회로.
  14. 제 6 항에 있어서,
    상기 리셋 제어 신호 출력부는 상기 카운트 결과들이 모두 인에이블 상태일 때 상기 리셋 제어 신호를 인에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
  15. 제 6 항에 있어서,
    상기 카운터 초기화부는 상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 리셋 신호와 상기 리셋 제어 신호가 모두 디스에이블 상태일 때 상기 카운터 초기화 신호를 인에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
  16. 외부 클럭 신호와 리셋 신호를 입력받으며, 상기 외부 클럭 신호에 동기되어 상기 리셋 신호를 카운트하여 카운트 결과들을 출력하는 카운터부;
    상기 카운트 결과들을 조합하여 반도체 메모리 장치의 내부 회로의 초기화를 제어하는 리셋 제어 신호를 출력하는 리셋 제어 신호 출력부; 및
    상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 카운터부를 초기화시키기 위한 카운터 초기화 신호를 출력하는 카운터 초기화부;를 포함함을 특징으로 하는 반도체 메모리 장치의 리셋 제어 회로.
  17. 제 16 항에 있어서,
    상기 카운터부는 상기 외부 클럭 신호의 에지에 동기되어 상기 리셋 신호를 카운트하고, 상기 외부 클럭 신호의 각 에지에서 상기 리셋 신호의 상태에 대응되 는 상기 카운트 결과를 출력하는 반도체 메모리 장치의 리셋 제어 회로.
  18. 제 17 항에 있어서,
    상기 카운터부는 직렬 연결되는 복수의 플립플롭을 포함하며, 상기 복수의 플립플롭은,
    상기 외부 클럭 신호의 에지에 동기되어 상기 리셋 신호의 상태에 대응되는 제 1 인에이블 신호를 출력하는 제 1 플립플롭; 및
    상기 외부 클럭 신호의 에지에 동기되어 이전 단의 플립플롭의 출력 상태에 대응되는 제 2 인에이블 신호들을 출력하는 복수의 제 2 플립플롭;을 포함하는 반도체 메모리 장치의 리셋 제어 회로.
  19. 제 16 항에 있어서,
    상기 리셋 제어 신호 출력부는 상기 카운트 결과들이 모두 인에이블 상태일 때 상기 리셋 제어 신호를 인에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
  20. 제 16 항에 있어서,
    상기 카운터 초기화부는 상기 리셋 신호와 상기 리셋 제어 신호를 조합하여 상기 리셋 신호와 상기 리셋 제어 신호가 모두 디스에이블 상태일 때 상기 카운터 초기화 신호를 인에이블시키는 반도체 메모리 장치의 리셋 제어 회로.
KR1020080062914A 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 리셋 제어 회로 KR100942973B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080062914A KR100942973B1 (ko) 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 리셋 제어 회로
TW097149601A TWI456583B (zh) 2008-06-30 2008-12-19 半導體記憶元件及其重置控制電路
US12/345,807 US7948815B2 (en) 2008-06-30 2008-12-30 Semiconductor memory device and reset control circuit of the same
CN200910152327.XA CN101620882B (zh) 2008-06-30 2009-06-30 半导体存储设备及其重置控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080062914A KR100942973B1 (ko) 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 리셋 제어 회로

Publications (2)

Publication Number Publication Date
KR20100002865A KR20100002865A (ko) 2010-01-07
KR100942973B1 true KR100942973B1 (ko) 2010-02-17

Family

ID=41447231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080062914A KR100942973B1 (ko) 2008-06-30 2008-06-30 반도체 메모리 장치 및 그의 리셋 제어 회로

Country Status (4)

Country Link
US (1) US7948815B2 (ko)
KR (1) KR100942973B1 (ko)
CN (1) CN101620882B (ko)
TW (1) TWI456583B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012060807A1 (en) * 2010-11-01 2012-05-10 Hewlett-Packard Development Company L.P. Storage element reading using ring oscillator
US9514812B2 (en) 2013-03-28 2016-12-06 Hewlett Packard Enterprise Development Lp Apparatus and method for reading a storage device with a ring oscillator and a time-to-digital circuit

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101907068B1 (ko) * 2012-06-20 2018-10-11 에스케이하이닉스 주식회사 메모리 장치
US10050618B1 (en) 2017-04-13 2018-08-14 Nxp Usa, Inc. Reset management circuit and method therefor
CN108470535A (zh) * 2018-06-11 2018-08-31 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法及栅极驱动电路、显示装置
CN110011656B (zh) * 2019-03-20 2023-08-22 上海华虹宏力半导体制造有限公司 一种无毛刺时钟振荡器电路
KR20220043302A (ko) 2020-09-29 2022-04-05 삼성전자주식회사 스토리지 장치의 리셋 방법 및 이를 수행하는 스토리지 장치
KR20230063827A (ko) 2021-11-02 2023-05-09 삼성전자주식회사 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990026431A (ko) * 1997-09-24 1999-04-15 전주범 리셋 회로
KR20030050867A (ko) * 2001-12-19 2003-06-25 엘지전자 주식회사 글리치 방지 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100203407B1 (ko) * 1996-03-20 1999-06-15 윤종용 리세트 신호 필터링 회로
JP4233205B2 (ja) * 2000-09-28 2009-03-04 シャープ株式会社 リセット装置、半導体集積回路装置および半導体記憶装置
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
KR100408419B1 (ko) * 2001-12-19 2003-12-06 삼성전자주식회사 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법
JP4080843B2 (ja) * 2002-10-30 2008-04-23 株式会社東芝 不揮発性半導体記憶装置
JP4005909B2 (ja) * 2002-12-26 2007-11-14 スパンション インク 半導体記憶装置、および半導体記憶装置の制御方法
KR100529033B1 (ko) * 2003-05-23 2005-11-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
DE102004021398B4 (de) * 2004-04-30 2007-06-28 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Zurücksetzen einer integrierten Schaltung
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory
JP2007251603A (ja) * 2006-03-16 2007-09-27 Seiko Epson Corp 半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990026431A (ko) * 1997-09-24 1999-04-15 전주범 리셋 회로
KR20030050867A (ko) * 2001-12-19 2003-06-25 엘지전자 주식회사 글리치 방지 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012060807A1 (en) * 2010-11-01 2012-05-10 Hewlett-Packard Development Company L.P. Storage element reading using ring oscillator
GB2498281A (en) * 2010-11-01 2013-07-10 Hewlett Packard Development Co Storage element reading using ring oscillator
US8923073B2 (en) 2010-11-01 2014-12-30 Hewlett-Packard Development Company, L.P. Storage element reading using ring oscillator
GB2498281B (en) * 2010-11-01 2015-04-08 Hewlett Packard Development Co Storage element reading using ring oscillator
US9514812B2 (en) 2013-03-28 2016-12-06 Hewlett Packard Enterprise Development Lp Apparatus and method for reading a storage device with a ring oscillator and a time-to-digital circuit

Also Published As

Publication number Publication date
CN101620882B (zh) 2014-01-22
CN101620882A (zh) 2010-01-06
US7948815B2 (en) 2011-05-24
KR20100002865A (ko) 2010-01-07
US20090323442A1 (en) 2009-12-31
TWI456583B (zh) 2014-10-11
TW201001435A (en) 2010-01-01

Similar Documents

Publication Publication Date Title
KR100942973B1 (ko) 반도체 메모리 장치 및 그의 리셋 제어 회로
JP4156721B2 (ja) 半導体集積回路装置
US8786345B2 (en) Single-trigger low-energy flip-flop circuit
US8604855B2 (en) Dual-trigger low-energy flip-flop circuit
US7471120B2 (en) Clock switch for generation of multi-frequency clock signal
US6327217B1 (en) Variable latency buffer circuits, latency determination circuits and methods of operation thereof
US7259598B2 (en) Clock switching circuit
US10452358B2 (en) Random number generating apparatus
CN107850919B (zh) 使用延迟电路的时钟门控
JP2003015762A (ja) クロック制御回路
KR100612034B1 (ko) 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로
JP2007232626A (ja) テストモード設定回路
US8278985B2 (en) Synchronization circuit
US11824539B2 (en) Clock multiplexer circuitry with glitch reduction
US9362899B2 (en) Clock regenerator
US7276942B2 (en) Method for configurably enabling pulse clock generation for multiple signaling modes
KR101891165B1 (ko) 리셋 신호 생성장치
US10418982B2 (en) Folded divider architecture
KR20150078012A (ko) 반도체 메모리 장치 및 이를 이용한 테스트 방법
JP5900053B2 (ja) クロック切替回路
US10917075B2 (en) Oscillator apparatus capable of protecting circuit element(s) within oscillator of oscillator apparatus from damage of signal glitch
KR100903384B1 (ko) 반도체 메모리 장치와 그의 구동 방법
KR100885490B1 (ko) 반도체 집적회로의 플립 플롭
KR20080012574A (ko) 클럭 스위칭 회로
KR20080023420A (ko) 반도체 장치의 테스트 모드 진입/결정 회로, 이를 가지는반도체 장치 및 반도체 장치의 테스트 모드 진입/결정 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee