KR19990026431A - 리셋 회로 - Google Patents

Abstract

본 발명은 디지털 집적회로(IC)의 동작을 초기화시키는 리셋 회로에 관한 것이다.

외부로부터 제공되는 리셋 신호는 초기 얼마간 ON, OFF레벨을 반복적으로 갖는 불안정 기간을 지난 후 ON레벨을 갖는 안정기간을 갖게 된다. 본 발명은 상기와 같은 외부 리셋 신호를 제공받아 불안정 기간을 제거시켜 안정된 리셋 신호를 칩 내부 회로에 제공하기 위한 리셋 회로에 관한 것으로서, 리셋 신호의 ON레벨에서 카운팅 하고, OFF 레벨에서 클리어되는 n비트 카운터부(10)와, 외부 리셋 신호가 안정된 기간으로 돌입했는지를 판단하기위한 기준값을 설정하여 상기 n비트 카운터값을 기준값과 비교하여 기준값과 동일하지 않으면 제 1 레벨을(로우), 기준값과 동일하면 제 2 레벨을(하이) 출력하는 비교기(20), 및 제 1레벨을(로우) 유지하고 있다가 상기 비교기(20)의 출력값이 제 2 레벨이(하이) 되면 제 2 레벨을(하이) 계속 유지하는 홀더부(30)를 포함하여 구성된다.

본 발명은 불안정한 외부 리셋 신호에 대해 IC칩 내부에서 안정된 리셋 신호로 변환시켜 주므로써 칩 회로가 오동작하는 것을 방지하는 효과가 있다.

Description

리셋 회로(Reset circuit)

본 발명은 디지털 집적회로(IC)의 동작을 초기화시키는 리셋 회로에 관한 것이다.

일반적으로 복수의 회로 또는 시스템 상호간에 신호의 주고 받음을 할 때 입출력신호 전압 레벨의 변화, 전류 용량의 정합, 잡음의 혼입등을 고려하여 전기적으로 잘 접속하기 위한 인터페이스 장치가 요구된다. 특히, 디지털 집적회로를 초기화 시키기 위한 리셋 신호를 외부로부터 제공 받을 때 예를 들어, 사용자가 스위치를 이용한 리셋 신호를 발생시킨다거나, 외부 회로에서 리셋 신호를 발생시켜 본 집적회로에 리셋 신호를 제공할 경우 도 1에서와 같은 리셋 신호를 제공 받을 수 있다. 도 1에서 채터링이 발생하는 불안정한 외부 리셋 신호의 파형도를 보여주고 있는 데, 리셋 신호의 발생 초기에는 소정시간동안 ON, OFF를 반복하여 발생하는 불안정기간이 지속되다가 이기간이 지나면 ON 레벨을 유지하는 안정기간으로 돌입한다.

따라서, 디지털 집적회로가 초기에 ON, OFF를 반복하는 불안정한 리셋 신호를 받게 되면 오동작을 일으킬수 있는 문제점이 있다.

이에, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 불안정한 외부의 리셋 신호를 받아 칩 내부에서 안정한 리셋 신호로 변환 시켜 시스템의 오동작을 방지하는 리셋 신호에 관한 것이다.

상기와 같은 목적을 달성하기 위한 본 발명은 외부로부터 리셋 신호를 제공받아 온 레벨에서 카운팅 동작하는 n비트 카운터부와, 상기 n비트 카운터값을 기준값과 비교하여 기준값과 동일하지 않으면 제 1 레벨을, 기준값과 동일하면 제 2 레벨을 출력하는 비교기, 및 제 1레벨을 유지하고 있다가 상기 비교기의 출력값이 제 2 레벨이 되면 제 2 레벨을 계속 유지하는 홀더부를 포함하여 구성되는 것을 특징으로 한다.

본 발명의 리셋 회로는 외부 리셋 신호의 초기 ON,OFF를 반복하는 불안정 기간동안에는 로우레벨을 유지시키면서 안정기간에 돌입한 후부터 소정기간 지나면(카운팅값이 기준값 이상이 되면) 로우레벨에서 하이레벨로 변환시켜 계속 하이레벨을 유지시키도록 한 것이다.

도 1은 채터링이 발생하는 불안정한 외부 리셋 신호 파형도,

도 2는 본 발명에 따른 리셋 회로에 대한 블록도,

도 3은 불안정한 외부 리셋 신호에 따른 본 발명의 안정한 내부 리셋 신호를 비교한 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 카운터부 11 : 덧셈기

12 : D 플립플롭 20 : 비교기

30 : 홀더부 31 : OR 게이트

32 : D 플립플롭

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 작용을 자세히 설명하기로 한다.

도 2는 본 발명에 따른 리셋 회로에 대한 블록도이고, 도 3은 불안정한 외부 리셋 신호에 따른 본 발명의 안정한 내부 리셋 신호를 비교한 파형도이다.

도 2를 참조하면, 리셋 회로는 외부로부터 리셋 신호를 제공받아 온 레벨에서 카운팅 동작하는 8비트 카운터부(10)와, 상기 8비트 카운터값을 기준값과 비교하여 기준값과 동일하지 않으면 '로우' 레벨을, 기준값과 동일하면 '하이' 레벨을 출력하는 비교기(20), 및 '로우' 레벨을 유지하고 있다가 상기 비교기(20)의 출력값이 '하이' 레벨이 되면 '하이'레벨을 계속 유지하는 홀더부(30)로 구성되어 있다.

그리고, 상기 8비트 카운터부(10)는 덧셈기(11)와 8비트 D 플립플롭(12)으로 구성되어 있으면서, 덧셈기(11)는 외부 리셋 신호값과 피드백 된 값을 더하여 출력하고, D 플립플롭(12)은 상기 덧셈기(11)의 출력을 입력받아 다시 상기 덧셈기(11)로 피드백 입력함과 동시에, 외부 리셋 신호의 OFF값에서 내용을 지운다(클리어(clear) 됨).

그리고, 상기 홀더부(30)는 OR 게이트(31)와 1비트 D 플립플롭(32)으로 구성되어 있으면서, OR 게이트(31)는 상기 비교기(20)의 출력을 입력받고 피드백 입력된 값을 논리합 연산하여 상기 D플립플롭(32)으로 출력하고, D 플립플롭(32)은 OR 게이트(31)의 출력을 입력받아 다시 OR 게이트(31)로 피드백 출력함과 동시에, 외부 리셋 신호의 OFF값에서 내용을 지운다(클리어(clear) 됨).

본 발명의 실시예는 외부 리셋 신호가 안정된 기간으로 돌입하였는지를 검출하기 위한 카운팅 기간은 소정 주파수를 갖는 시스템 클럭(SYS_CLK)의 255주기로 정하여 구성한 것이다.

카운터부(10)에서는 외부 리셋 신호를 덧셈기(11)로 받아 ON 레벨일 때를 카운팅하여 누적하는 데, ON, OFF를 반복하는 불안전한 기간동안 OFF 레벨에서 상기 D플립플롭(12)이 클리어되기 때문에 실제로 불안전한 기간동안 D플롭플롭의 출력은 리셋 신호가 ON일때 '1', OFF 일때 '0'이 반복적으로 출력된다. 그리고나서, ON레벨을 계속유지하는 안정기간으로 돌입한 후부터 D플립플롭(12)은 시스템 클럭(SYS_CLK)에 따라 1씩 누적된 값을 출력하게 된다. 결국, 외부 리셋 신호를 받아 ON 레벨값을 카운팅하여 255 주기동안 계속 ON 레벨을 유지했는지를 검출하는 역할을 한다.

비교기(20)에서는 안정기간을 검출하는 기준값 255와 상기 카운터부(10)의 D플립플롭(12)의 출력인 리셋 신호의 ON레벨 누적값을 비교하여 기준값과 동일하지 않으면 '로우'레벨을 출력하고, 기준값과 동일하면 '하이'레벨을 출력한다.

그런데, 상기 8비트 D 플립플롭 혹은 8비트 카운터를 이용하여 리셋 신호의 안정기간인 ON 레벨값이 유지되는 기간을 누적해 나가는 데 있어서, 비트수가 8비트로 한정되어 있기 때문에 ON 레벨이 255주기를 초과했을 때에는 상기 비교기(20)의 출력값은 '로우'레벨로 변하게 된다. 이를 방지 하기 위해 홀더부(30)를 추가한 것이다.

홀더부(30)에서는 외부 리셋 신호가 안정기간으로 돌입한 후 254 클럭주기가 되기까지는 상기 비교기(20)의 출력값 '로우'레벨을 받아 '로우' 레벨을 유지하여 출력하고, 255클럭주기가 되었을 때 상기 비교기(20)의 출력값 '하이'레벨을 받아 이를 OR 게이트(31), 1비트 D플립플롭(32)을 통해 계속해서 '하이'레벨을 유지하는 내부 리셋 신호를 제공한다.

도 3을 참조하면, (a)는 ON,OFF를 반복하는 불안정기간을 갖는 외부 리셋 신호를 보여주고 있고, (b)는 도 2의 리셋 회로의 출력 신호로서, (a)의 외부 리셋 신호에 비교하여 불안정 기간은 물론 안정기간을 검출하기 위한 카운팅 기간동안은 '로우'레벨을 갖고, 카운팅 기간이 끝 난 후로는 안정된 '하이'레벨을 계속해서 유지한다.

이상에서 살펴본 바와 같이, 본 발명은 불안정한 외부 리셋 신호에 대해 IC칩 내부에서 안정된 리셋 신호로 변환시켜 주므로써 칩 회로가 오동작하는 것을 방지하는 효과가 있다.

Claims (3)

1. ON, OFF레벨을 반복하는 불안정기간을 거친후 ON레벨의 안정기간으로 돌입하는 외부 리셋 신호를 제공받는 집적회로에서 있어서,

   외부로부터 리셋 신호를 제공받아 ON 레벨에서 카운팅 동작함과 동시에 OFF레벨에서 클리어되는 n비트 카운터부(10)와;

   상기 외부 리셋 신호가 안정된 기간으로 돌입했는지를 판단하기 위한 소정의 기준값을 설정하여, 상기 n비트 카운터값을 기준값과 비교하여 기준값과 동일하지 않으면 제 1 레벨을, 기준값과 동일하면 제 2 레벨을 출력하는 비교기(20); 및

   제 1레벨을 유지하고 있다가 상기 비교기(20)의 출력값이 제 2 레벨이 되면 제 2 레벨을 계속 유지하는 홀더부(30)를 포함하여 구성되는 것을 특징으로 하는 리셋 회로.
2. 제 1 항에 있어서, 상기 n비트 카운터부(10)는 외부 리셋 신호값과 피드백 된 값을 더하여 출력하는 덧셈기(11) 및;

   상기 덧셈기(11)의 출력을 입력받아 다시 상기 덧셈기(11)로 피드백 입력함과 동시에, 외부 리셋 신호의 OFF레벨에서 내용을 지우는 D 플립플롭(12)을 포함하여 구성되는 것을 특징으로 하는 리셋 회로.
3. 제 1 항에 있어서, 상기 홀더부(30)는 상기 비교기(20)의 출력을 입력받고 피드백 입력된 값을 논리합 연산하여 출력하는 OR 게이트(31) 및;

   상기 OR 게이트(31)의 출력을 입력받아 다시 OR 게이트(31)로 피드백 출력함과 동시에, 외부 리셋 신호의 OFF레벨에서 내용을 지우는 D 플립플롭(32)을 포함하여 구성되는 것을 특징으로 하는 리셋 회로.