KR100188133B1 - 동기식 카운터를 이용한 노이즈 커플링 회로 - Google Patents

Abstract

이 발명은 동기식 카운터(synchronous counter)를 이용한 노이즈 커플링(noise coupling) 회로에 관한 것으로서,

클럭신호와 글리치를 포함하는 신호를 입력하는 카운터/디코더(1), 클럭 카운터(2) 및 비교/연산부(3)로 구성되어, 입력신호의 2주기 구간을 각각 클럭신호로 카운트하고, 상기 두 카운트 값을 비교하여 파형 정형된 신호를 생성함으로써 글리치를 효과적으로 제거할 뿐만 아니라 고주파수 시스템에 적용되더라도 클럭신호의 주파수만 증가시켜 사용할 수 있으므로 고주파수 시스템에도 효과적으로 사용될 수 있고, 외부 입력에 의해 입력신호의 시점을 조정할 수 있으므로 입력신호를 정확하게 파형 정형할 수 있다.

Description

동기식 카운터를 이용한 노이즈 커플링 회로

이 발명은 동기식 카운터(synchronous counter)를 이용한 노이즈 커플링(noise coupling) 회로에 관한 것으로서, 더욱 상세하게 말하자면 고주파 글리치(glitch)가 포함되어 있는 신호를 파형 정형하여 안정적인 신호를 제공하기 위한 노이즈 커플링 회로에 관한 것이다.

글리치(glitch)란 고주파 노이즈로서 매우 적은 펄스폭을 가진다. 도1에는 동기신호에 글리치가 발생한 파형이 도시되어 있다. 도1에 도시되어 있듯이, 글리치는 클럭신호(CLK)보다 적은 펄스폭을 가지며, 동기신호(SYNC)의 하이구간과 로우구간에 나타난다. 이러한 글리치는 신호의 전송 중에 피할 수 없이 발생하는 것으로서, 상기 동기신호(SYNC)에 의해 동작하는 시스템의 오동작을 유발한다.

상기한 글리치를 제거하기 위한 것으로서, 저항-인덕터-커패시터 회로(RLC circuit)나 저항-커패시터 필터(RC filter)가 알려진 바 있다. 그런데, 상기 저항-인덕터-커패시터 회로나 저항-커패시터 필터는 고주파수 시스템에서는 사용하기가 어렵다. 왜냐하면, 주파수가 올라갈수록 각 소자의 값을 결정하기가 어렵기 때문이다. 또한, 고주파수 시스템에서는 커패시터의 용량이 큰 값이 주로 이용되는데, 이 경우에는 커패시터 소자의 부품 오차로 인해 설계자의 의도대로 글리치를 제거하기 위한 장치를 구현하기가 힘들다.

이에 따라, 고주파수 시스템에서도 효과적으로 글리치를 제거할 수 있는 장치에 대한 개발이 요청되고 있다.

이 발명은 상술한 바와 같은 종래의 기술적 과제를 해결하기 위한 것으로서, 입력신호의 이웃하는 두 주기를 클럭신호로 카운트한 후, 그 카운트값을 비교하여 입력신호에 글리치가 발생하였는지를 판단함으로써 고주파수 시스템에도 적용될 수 있는 노이즈 커플링 회로를 제공하는 데 그 목적이 있다.

이 발명의 다른 목적은 입력신호의 시점을 외부 입력에 따라 조정할 수 있는 노이즈 커플링 회로를 제공하는 데 있다.

도1은 일반적인 동기신호와 클럭신호를 도시한 파형도.

도2는 이 발명의 실시예에 따른 노이즈 커플링 회로의 구성도.

도3은 상기 도2에 도시된 노이즈 커플링 회로의 비교/연산부의 상세 구성도.

도4는 이 발명의 실시예에 따른 노이즈 커플링 회로에서 처리되는 신호의 파형도.

도5는 이 발명의 실시예에 따른 노이즈 커플링 회로에서 외부 입력에 의한 출력신호의 시점 제어를 설명하는 파형도이다.

상기한 목적을 달성하기 위하여, 이 발명에 따른 노이즈 커플링 회로는,

클럭신호와 글리치가 포함된 신호를 입력받아, 상기 입력신호의 상태천이를 이용하여 1주기를 표시하는 디코딩 신호를 생성하고, 상기 입력신호의 이웃하는 2주기 각각의 구간을 상기 클럭신호와 논리 연산한 카운트 신호를 생성하여 출력하는 카운터/디코더;

상기 카운터/디코더에서 출력되는 카운트 신호를 이용하여 상기 입력신호의 이웃하는 2주기 각각의 구간을 상기 클럭신호에 따라 카운트하며, 상기 카운트 값을 상기 디코딩 신호에 따라 래치시키는 클럭 카운터; 및

상기 클럭 카운터에서 출력되는 이웃하는 두 주기의 카운트값을 비교하고, 상기 두 값이 일치할 경우에 이 값과 외부 입력을 이용하여 입력신호의 시점을 조정하고, 두 값이 일치하지 않을 경우에는 그 이전의 일치된 값과 상기 외부 입력을 이용하여 입력신호의 시점을 조정하며, 상기 시점 조정된 신호를 상기 디코딩 신호와 비교하여 출력시키는 비교/연산부를 포함한다.

상기한 이 발명에 따르면, 입력신호의 이웃하는 2주기를 클럭신호에 따라 카운트하고 두 값이 일치할 경우에 이 값과 외부 입력을 이용하여 입력신호를 파형 정형한다. 따라서, 이 발명의 노이즈 커플링 회로가 고주파수 시스템에서 사용되더라도 클럭신호의 주파수만 증가시키면 입력신호에 포함되어 있는 글리치의 제거가 가능하다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.

도2는 이 발명의 실시예에 따른 노이즈 커플링 회로의 구성도이고,

도3은 상기 도2에 도시된 노이즈 커플링 회로의 비교/연산부의 상세 구성도이고,

도4는 이 발명의 실시예에 따른 노이즈 커플링 회로에서 처리되는 신호의 파형도이고,

도5는 이 발명의 실시예에 따른 노이즈 커플링 회로에서 외부 입력에 의한 출력신호의 시점 제어를 설명하는 파형도이다.

먼저, 도2 및 도3을 참조하여 이 발명의 실시예에 따른 노이즈 커플링 회로의 구성을 설명한다.

상기 도2에 도시되어 있듯이, 이 발명의 실시예에 따른 노이즈 커플링 회로는, 동기신호(SYNC)와 클럭신호(CLK)를 입력받아 디코딩 신호(D)와 카운트 신호(F1∼F6)를 출력하는 카운터/디코더(1); 상기 디코딩 신호(D)와 카운트 신호(F1∼F6)를 입력받아 이웃하는 두 주기의 카운트 값(A, B)을 출력하는 클럭 카운터(2); 및 상기 카운트 값(A, B)과 외부 입력(ECN) 및 디코딩 신호(D)를 입력받아 출력 동기신호(SYNC OUT)를 생성하는 비교/연산부(3)로 구성된다.

상기 도3에는 상기 비교/연산부(3)가 보다 상세하게 도시되어 있다.

도3에 도시되어 있듯이, 상기 비교/연산부(3)는 비트 비교기(31), 플립플롭부(32), 전감산기(33), 동기 카운터(34) 및 비교기(35)로 구성된다. 상기 비트 비교기(31)에는 상기 클럭 카운터(2)에서 출력되는 카운트 값(A, B)이 입력된다. 상기 카운트 값(A)은 플립플롭부(32)의 데이타 단(D)에 입력되며, 상기 비트 비교기(31)의 출력은 상기 플립플롭부(32)의 클럭단(CLK)에 입력된다. 상기 플립플롭부(32)의 출력은 전감산기(33)의 일 입력단에 입력되며, 외부 입력(ECN)은 상기 전감산기(33)의 타 입력단에 입력된다. 클럭신호(CLK)와 상기 디코딩신호(D)의 반전신호는 동기 카운터(34)에 입력되며, 상기 동기 카운터(34)의 출력과 상기 전감산기(33)의 출력은 비교기(35)의 입력단에 제공된다. 상기 카운터/디코더(1)의 동기신호(SYNC) 입력단에는 일단이 접지된 커패시터가 연결되어 있으며, 이것은 입력신호에 일정한 에지 슬롭(edge slope)을 보장하기 위한 것이다.

다음으로, 상기한 구성과 도4 및 5에 도시된 파형도를 이용하여 이 발명의 실시예에 따른 노이즈 커플링 회로의 동작을 설명한다.

회로의 동작이 시작되면, 도4에 도시된 바와 같은 동기신호(SYNC)와 클럭신호(CLK)가 카운터/디코더(1)에 입력되며, 상기 카운터/디코더(1)는 동기신호(SYNC)의 라이징 에지(riging edge)에 대응하여 1클럭의 디코딩 신호(D)를 생성한다. 상기 디코딩 신호(D)는 동기신호(SYNC)의 1클럭 주기를 식별하기 위한 것이며, 클럭 카운터(2)와 비교/연산부(3)에 제공된다. 또한, 상기 카운터/디코더(1)는 상기 디코딩 신호(D)를 토글시켜 서로 반대의 위상을 가지는 상태신호1, 2를 생성한다. 상기 상태신호1, 2는, 도4에 도시된 바와 같이, 동기신호(SYNC)의 1 클럭주기 동안 일정한 상태를 가진다. 상기 상태신호1 ,2는 클럭신호(CLK)와 논리곱되어 카운트 신호(F2, F1)가 각각 생성된다. 상기 카운트 신호(F1, F2)를 비교하면, 어느 한 카운트 신호(F1)의 로우 구간에서는 다른 카운트 신호(F2)가 클럭킹 상태이고, 카운트 신호(F1)의 클럭킹 구간에서는 다른 카운트 신호(F2)가 로우 상태이다. 그리고, 상기 카운트 신호(F1, F2)의 클럭킹 구간이 완료한 후 1클럭, 2클럭 지연된 시점에서 클럭펄스를 가지는 카운트 신호(F3, F4)와 (F5, F6)이 각각 생성된다. 상기 도4에 도시된 카운트 신호(F1∼F6)는 클럭 카운터(2)에 제공된다.

클럭 카운터(2)는 상기 카운트 신호(F1, F2)의 1주기 동안의 클럭의 수를 카운트하며, 이렇게 하여 얻어진 카운트 값(A, B)을 비교/연산부(3)에 출력한다. 도4에 도시된 CNT1, CNT2는 상기 클럭 카운터(2)의 내부 카운트 상태를 도시하고 있다. 카운트 신호(F1)의 클럭킹 구간 동안 카운트된 값은 카운트 신호(F3)의 클럭 펄스에 의해 로우구간 동안 유지되며, 카운트 신호(F4)의 클럭 펄스에 의해 카운트 값(A)으로서 비교/연산부(3)에 래치된다. 이와 유사하게, 카운트 신호(F2)의 클럭킹 구간 동안 카운트된 값은 카운트 신호(F5)의 클럭 펄스에 의해 로우구간 동안 유지되며, 카운트 신호(F6)의 클럭 펄스에 의해 카운트 값(B)으로서 비교/연산부(3)에 래치된다.

비교/연산부(3)의 비트 비교기(31)는 두 카운트 값(A, B)을 비교하며, 일치할 경우에는 하이레벨을 출력하고, 일치하지 않을 경우에는 로우레벨을 출력한다. 플립플롭부(32)는 상기 비트 비교기(31)의 출력이 하이레벨일 경우에 서로 동일한 두 값 중 하나를 전감산기(33)에 전달한다. 상기 두 값(A, B)이 일치한다는 것은 동기신호(SYNC)의 이웃하는 2 주기의 카운트 값이 동일한 것이므로, 글리치가 발생하지 않았음을 의미한다. 반대로, 두 값(A, B)이 일치하지 않을 경우에는 글리치가 발생한 것이므로, 플립플롭(32)은 그 이전의 플립플롭부(32)에 저장되어 있던 값을 상기 전감산기(33)에 전달한다. 전감산기(33)는 상기 플립플롭부(32)의 출력으로부터 외부 입력(ECN)에 해당하는 값을 감산하며, 이것은 동기신호(SYNC)의 시점을 조정하기 위한 것이다. 상기 전감산기(33)의 출력은 비교기(35)에 제공된다.

동기 카운터(34)는 디코딩 신호(D)의 반전신호에 의해 리셋되며, 클럭신호(CLK)를 카운트한다. 비교기(35)는 상기 동기 카운터(34)의 출력과 상기 전감산기(33)의 출력(E)을 비교하여 출력 동기신호(SYNC OUT)를 생성한다. 도5를 참조하면, 외부 입력(ECN)에 의해 출력 동기신호(SYNC OUT)의 시점이 제어됨을 알 수 있다.

이상과 같이 설명된 바에 따르면, 이 발명의 노이즈 커플링 회로는 입력신호의 2주기 구간을 각각 클럭신호로 카운트하고, 상기 두 카운트 값을 비교하여 파형 정형된 신호를 생성함으로써 글리치를 효과적으로 제거할 뿐만 아니라 고주파수 시스템에 적용되더라도 클럭신호의 주파수만 증가시켜 사용할 수 있으므로 고주파수 시스템에도 효과적으로 사용될 수 있다.

또한, 이 발명의 노이즈 커플링 회로는 외부 입력에 의해 입력신호의 시점을 조정할 수 있으므로 입력신호를 정확하게 파형 정형할 수 있다.

Claims (3)

1. 클럭신호와 글리치가 포함된 신호를 입력받아, 상기 입력신호의 상태천이를 이용하여 1주기를 표시하는 디코딩 신호를 생성하고, 상기 입력신호의 이웃하는 2주기 각각의 구간을 상기 클럭신호와 논리 연산한 카운트 신호를 생성하여 출력하는 카운터/디코더;

   상기 카운터/디코더에서 출력되는 카운트 신호를 이용하여 상기 입력신호의 이웃하는 2주기 각각의 구간을 상기 클럭신호에 따라 카운트하며, 상기 카운트 값을 상기 디코딩 신호에 따라 래치시키는 클럭 카운터; 및

   상기 클럭 카운터에서 출력되는 이웃하는 두 주기의 카운트값을 비교하고, 상기 두 값이 일치할 경우에 이 값과 외부 입력을 이용하여 입력신호의 시점을 조정하고, 두 값이 일치하지 않을 경우에는 그 이전의 일치된 값과 상기 외부 입력을 이용하여 입력신호의 시점을 조정하며, 상기 시점 조정된 신호를 상기 디코딩 신호와 비교하여 출력시키는 비교/연산부를 포함하는,

   노이즈 커플링 회로.
2. 제1항에 있어서, 일단이 상기한 카운터/디코더부의 신호 입력단에 연결되고, 타단이 접지되어, 입력되는 신호의 에지 슬롭을 보장하기 위한 커패시터를 부가하여 포함하는,

   노이즈 커플링 회로.
3. 제1항에 있어서, 상기한 비교/연산부는,

   상기 클럭 카운터에서 출력되는 두 카운트 값을 비교하기 위한 비트 비교기;

   상기 비트 비교기의 출력으로부터 상기 두 카운트 값이 일치할 경우에는 두 카운트 값 중 어느 하나를 출력하고, 그렇지 않을 경우에는 그 이전에 저장되어 있던 값을 출력하는 플립플롭부;

   상기 플립플롭부의 출력으로부터 외부 입력을 감산하기 위한 전감산기;

   상기 디코딩 신호의 반전신호에 의해 리셋되며, 상기 클럭신호를 카운트하는 동기 카운터; 및

   상기 동기 카운터의 출력과 상기 전감산기의 출력을 비교하여 파형 정형된 신호를 생성하는 비교기로 구성되는,

   노이즈 커플링 회로.