KR100208715B1 - 데이타 리드 인에이블 신호생성회로 - Google Patents

Abstract

[청구범위에 기재된 발명이 속한 기술분야]

데이터 리드 인에이블 신호생성회로에 관한 것이다.

[발명이 해결하고자 하는 기술적 과제]

응용주문형 집적회로에서 주제어장치로 데이터 전송시 인에이블 신호의 지연으로 인하여 발생할 수 있는 오버라이트 현상을 방지하고, 해당 데이터들을 정확하게 주제어장치측에 전송하고자 한다.

[발명의 해결방법의 요지]

반 클럭 앞선 하강에지에서부터 데이터 리드 인에이블 신호를 생성하여 해당 데이터들을 전송하며, 지연이 발생하더라도 데이터 리드 인에이블 신호가 유효한 구간동안 클럭의 상승에지로 마지막 데이터를 전송한다.

[발명의 중요한 용도]

광전송장치에 사용되어질 수 있다.

Description

데이터 리드 인에이블 신호생성회로

제1도는 종래의 데이터 리드 인에이블 신호생성회로도이다.

제2도는 종래의 데이터 리드 인에이블 신호생성회로의 동작 타이밍도이다.

제3도는 본 발명의 바람직한 실시예에 따른 데이터 리드 인에이블 신호생성회로도이다.

제4도는 본 발명의 바람직한 실시예에 따른 데이터 리드 인에이블 신호생성회로의 동작 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

14 : D-플립플롭 16 : 5진 업 카운터

18 : 비교기 20 : D-플립플롭

본 발명은 광전송장치(FLC : Fiber Loop Carrier)에 관한 것으로, 특히 데이터 리드 인에이블 신호생성회로에 관한 것이다.

현재 어떤 타임슬롯이 액티브한 슬롯인가를 알기 위하여 슬롯동기신호(이하 `SSYNC'라 함)를 카운트하여 5비트의 슬롯식별자(이하 `SID(4:0)'라 함)신호의 값과 일치하는 구간을 비교하여 동일한 타임슬롯의 위치를 알아낸다. 이 구간이 주제어장치(이하 `CPU'라 함)로부터 데이터를 받는 시간구간이며, 이때 CPU측에서 응용주문형 집적회로(Application Specific IC : 이하 `ASIC'이라 함)에 데이터를 라이트하는 시간구간인 데이터 리드 인에이블 신호인 MYBD신호를 생성한다. 또한 SID(4:0)신호의 값보다 2가 큰 신호구간은 ASIC에서 CPU로 데이터를 전송하기 위한 시간구간이며, 이때 CPU측에서 ASIC에서 데이터를 리드하는 시간 구간인 데이터 리드 인에이블 신호인 MYBD2신호를 생성한다. 이하 데이터 리드 인에이블 신호를 MYBD신호라 하고, 데이터 리드 인에이블 신호를 MYBD2라 한다.

즉 MYBD신호는 CPU에서 4M클럭의 상승에지로 32바이트의 데이타를 ASIC에 라이트 할 때 사용하는 인에이블신호이며, MYBD2신호는 ASIC에서 4M클럭의 상승에지로 32바이트의 데이터를 CPU에 보낼 때 사용하는 인에이블 신호이다.

상기와 같은 데이터 리드 인에이블 신호생성회로의 블록도를 도시한 것이 제1도이다. 제1도에서 5진 업 카운터(10)는 로드신호(LOAD)의 하강 에지에서 카운트를 수행한다. 상기 로드신호(LOAD)는 SSYNC신호와 SCSYNC신호가 오아게이트(OR1)를 거쳐 출력된 신호로서 상기 두 신호가 모두 로우상태일 경우에 로우상태로 발생한다. 상기 SCSYNC신호는 시작 C-버스 동기신호로서 한 주기 동안에 SSYNC신호가 32번 발생한다.

한편 상기 5진 업 카운터(10)의 클럭단자에는 C4M신호가 입력된다. 상기 C4M신호는 4.096MHz의 클럭이다. 상기 5진 업 카운터(10)의 인에이블 단자에는 SSYNC신호가 입력된다. 이에따라 상기 5진 업 카운터(10)는 상기 C4M신호의 상승에지에서 상기 SSYNC신호가 로우상태로 될 때마다 카운트를 수행하여 카운트 값이 증가된다.

이때 상기 5진 업 카운터(10)의 리셋단자에는 리셋신호(RESET)가 인가된다. 상기 리셋신호(RESET)는 파워 온 리셋 시에 발생한다. 상기 카운트 값( SCOUNT (4:0))은 비교기(12)에 입력된다. 이때 상기 비교기(12)는 상기 카운트 값 (SCOUNT (4:0))과 SID(4:0)가 같을 경우에 MYBD신호를 출력한다. 한편 상기 카운트 값 (SCOUNT(4:0))이 SID(4:0)보다 2가 큰 값과 같을 경우에는 MYBD2신호를 발생한다.

한편 상기 MYBD신호와 MYBD2신호의 출력타이밍도를 도시한 것이 제2도이다. 상기 제2도에서 5진 업 카운터(10)가 로드신호를 입력받아 카운터를 구동하여 타운트한 값이 SID(4:0)과 동일할 경우가 A이다. 이때 A에서 MYBD신호가 발생한다. 상기 MYBD신호의 발생 후에 상기 5진 업 카운터(10) 5진 업 카운터(10) 출력인 SCOUNT(4:0)가 SID(4:0)보다 2가 큰 구간이 B이다. 상기 B에서 MYBD2신호가 발생한다. 상기 MYBD2신호는 256×2 클럭 후에 원상태로 전환된다. 이때 상기 전환되는 점이 C점이다. 상기 C점은 C4M신호의 상승에지이다. 이에따라 상기 MYBD2신호가 약간의 지연을 가지더라도 상기 MYBD2신호의 상승에지를 포함하게 된다. 이에 의하여 규정된 클럭 수보다 클럭 수가 증가하게 된다.

상기와 같은 종래의 데이터 리드 인에이블 신호생성회로를 사용하여 데이터를 전송하므로서 마지막 데이터가 상당히 불안정한 상태로 전송된다. 만약 MYBD2신호의 지연이 발생하였을 경우에, 바로 다음 클럭의 상승에지에서 한 비트가 더 전소되는 경우도 발생할 수 있다. 이에 따라 마지막 데이터가 오버라이트되는 경우가 발생하기도 한다.

따라서 MYBD2신호를 제1도와 같이 정확하게 제어하지 않았을 경우 MYBD2신호의 지연일 발생하게 되면 다음 클럭의 상승에지에서 마지막 데이터를 한 번 더 전송하게 된다. 이로 인하여 마지막 데이터가 오버라이트되어 CPU에 잘못된 데이터를 전송할 경우가 발생하는 문제점이 있었다.

따라서 본 발명의 목적은 데이터 리드 인에이블 신호의 지연에 따른 데이터가 오버라이트되는 것을 방지하는 데이터 리드 인에이블 신호생성회로를 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명에서 카운터부는 시작 C-버스동기신호와 슬롯동기신호가 동시에 발생할 경우에 상기 5진카운트가 카운트를 시작하고, 비교기는 상기 카운트 값이 슬롯식별자보다 2가 클 경우에 데이터 리드 인에이블 신호를 출력하고, 출력부는 상기 데이터 리드 인에이블 신호를 입력받아 슬롯동기신호의 하강레지에서 데이터 리드 인에이블 신호를 출력한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명의 바람직한 실시예에 따른 데이터 리드 인에이블 신호생성회로를 도시한 것이 제3도이다. SSYNC신호와 SCSYNC신호는 오아게이트(OR2)를 거쳐 두 신호가 로우상태일 경우에 로우상태를 나타내는 로드신호를 발생한다. 상기 로드신호는 5진 업 카운터(16)의 로드단자에 입력된다.

한편 SCSYNC신호는 D-플립플롭(14)에 입력되고, C4M신호에 의하여 지연되어 출력된다. 상기 출력된 신호를 TSCSYNC신호라 한다. 상기 TSCSYNC신호와 상기 SCSYNC신호는 오아게이트(OR3)에 입력된다. 상기 오아게이트(OR3)는 두 신호가 로우상태일 경우에 로우상태의 출력을 발생한다. 상기 출력된 신호를 리셋신호(RESET1)이다. 이에따라 상기 리셋신호(RESET1)는 반 클럭동안 로우상태로 나타나고, 상기 SCSYNC신호가 발생할 경우에 상기 5진 업 카운터(16)를 리셋한다.

한편 상기 5진 업 카운터(16)의 클럭단자에는 상기 SSYNC신호가 입력된다. 이에따라 상기 5진 업 카운터(16)는 상기 SSYNC신호를 카운트하여 출력한다. 상기 카운트한 값을 SCOUNT(4:0)라 한다. 상기 SCOUNT(4:0)는 비교기(18)에 입력된다. 상기 비교기(18)는 상기 SCOUNT(4:0)와 SID(4:0)을 입력받아 SCOUNT(4:0)과 SID(4:0)가 동일할 경우에 MYBD신호를 출력한다.

그리고 SCOUNT(4:0)이 상기 SID(4:0)보다 2가 큰 값과 동일한 경우에는 TMYBD신호를 출력한다. 이때 상기 TMYBD신호는 D-플립플롭(20)에 의하여 SSYNC신호의 하강에지에서 지연되어 출력된다. 이에따라 상기 SSYNC신호는 종전의 SSYNC신호보다 반 클럭이 앞서 출력된다. 이에따라 약간의 지연이 발생하더라도 C4M신호의 상승에지를 포함하지 않는다. 이에따라 클럭이 증가하지 않고, 이에따라 오버라이트는 발생하지 않는다.

한편 상기 MYBD신호와 MYBD2신호의 생성 타이밍도를 도시한 것이 제4도이다.

상기 제4도에서 5진 업 카운터(16)가 SSYNC신호를 카운트한 값이 SID(4:0)과 동일할 경우가 D이다. 이때 D에서 MYBD신호가 발생한다. 상기 MYBD신호의 발생 후에 상기 5진 업 카운터(16)가 SSYNC신호를 카운트한 값이 2가 되는 경우가 E이다. 상기 E에서 MYBD2신호가 발생한다. 상기 MYBD2신호는 상기 E로부터 다시 SSYNC신호의 하강에지에서 원상태로 전환된다. 이때 상기 전환되는 점이 F이다. 상기 F는 C4M신호의 하강에지이다. 이에 따라 상기 MYBD2신호가 반 클럭이하의 지연을 가지면 상기 상승에지에 의한 클럭의 증가를 가지지 않는다.

따라서 반 클럭 앞선 인에이블 신호생성이 가능해져 마지막 데이터가 안정된 상태로 CPU측에 전송된다. 그래서 인에이블 신호 지연일 발생하더라도 ASIC에서 전송되는 32바이트의 데이터들 중에서 마지막 데이터의 오버라이트되는 현상을 완전히 제거할 수 있으며, CPU에 정확하고 신뢰성이 있는 데이터를 전송할 수 있다.

Claims (3)

1. 데이터 리드 인에이블 신호생성회로에 있어서, 시작 C-버스동기신호와 슬롯동기신호가 동시에 발생할 경우에 상기 슬롯동기신호를 카운트하는 카운터부와, 상기 카운트 값이 슬롯식별자보다 2가 클 경우에 데이터 리드 인에이블 신호를 출력하는 비교기와, 상기 데이터 리드 인에이블 신호를 입력받아 슬롯동기신호의 하강에지에서 데이터 리드 인에이블 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 데이터 리드 인에이블 신호생성회로.
2. 제1항에 있어서, 상기 카운터부가, 시작 C-버스 동기신호와 슬롯동기신호가 동시에 발생할 경우를 검출하는 제1논리게이트와, 상기 시작 C-버스 동기신호를 입력받아 지연출력하는 지연소자와, 상기 지연소자의 출력과 시작 C-버스 동기신호가 동시에 발생할 경우를 검출하는 제2논리게이트와, 상기 제1논리게이트의 출력을 입력받아 로드되고, 상기 제2논리게이트의 출력을 입력받아 카운트를 수행하는 카운터를 구비하는 것을 특징으로 하는 데이터 리드 인에이블 신호생성회로.
3. 제1항에 있어서, 상기 비교기가, 카운트 값이 슬롯식별자와 같을 경우에 데이터 라이트 인에이블신호를 발생하는 비교기를 구비하는 것을 특징으로 하는 데이터 리드 인에이블 신호생성회로.