JP3484660B2 - バッファメモリ容量不足検出回路 - Google Patents
バッファメモリ容量不足検出回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は互いに非同期状態で動作
している装置、特に、通信機器間のデータ速度の差を吸
収するために使用されるバッファメモリにおける記憶容
量の変化を監視し、バッファメモリにおけるオーバーフ
ロー或いはアンダーフローを検出するバッファメモリ容
量不足検出回路に関する。 【０００２】 【従来の技術】一般に、この種のバッファメモリでは、
データをバッファメモリに書き込むための書込タイミン
グと、データをバッアァメモリから読み出すための読出
タイミングとが異なっているのが普通である。このよう
なバッファメモリを使用した場合、書込と読出のタイミ
ングの相違によって、バッファメモリは、メモリ容量以
上のデータの書込によって、オーバーフロー状態になっ
たり、或いは、読み出すべきデータがなくなったにも拘
らず、データの読出が行われて、アンダーフロー状態に
なることがある。以下、このようなオーバーフロー状態
及びアンダーフロー状態になることをスリップ状態と呼
ぶ。 【０００３】このようなスリップ状態を監視し、且つ、
検出するために、従来、バッファメモリには、バッファ
メモリ容量不足検出回路が設けられている。しかしなが
ら、従来のバッファメモリ容量不足検出回路では、後述
するように、アンダーフロー状態を検出するのに時間が
かかり、バッファメモリの制御が遅れるという欠点があ
る。 【０００４】具体的に述べると、従来のバッファメモリ
容量不足検出回路は、図３に示すように、バッファメモ
リ、即ち、メモリ回路１５と結合して使用される。メモ
リ回路１５は、第１アドレス発生器１３からの書込アド
レスＡ１にしたがって、データ入力端子１２からの書込
データＫ１を格納し、第２アドレス発生器１４からの読
出アドレスＡ２にしたがってデータ出力端子１６に読出
データＫ２を出力する。これら第１及び第２のアドレス
発生器１３及び１４には、第１及び第２のクロック端子
１０及び１１からそれぞれ第１及び第２のクロックＤ１
及びＤ２が与えられ、これら第１及び第２のクロックＤ
１及びＤ２にしたがって、データの書込及び読出が行わ
れる。 【０００５】一方、このバッファメモリの容量を監視
し、スリップ状態を検出するバッファメモリ容量不足検
出回路は、書込アドレスモニター端子１及び読出アドレ
スモニター端子２とを備え、各モニター端子１及び２に
は、書込アドレスＡ１及び読出アドレスＡ２が供給され
る。 【０００６】今、第２のクロックＤ２が第２のクロック
端子１１から第１アドレス発生器１３に入力されると、
第１アドレス発生器１３は第２のクロックＤ２に応答し
て書込アドレスＡ１を生成する。この書込アドレスＡ１
はメモリ回路１５に与えられると共に書込アドレスモニ
ター端子１にも与えられる。 【０００７】一方、第１のクロックＤ１が第１のクロッ
ク端子１０から第２アドレス発生器１４に入力される
と、第２アドレス発生器１４は第１のクロックＤ１から
読出アドレスＡ２を生成する。この読出アドレスＡ２は
メモリ回路１５に与えられると共に読出アドレスモニタ
ー端子２にも与えられる。 【０００８】データ入力端子１２からは書込データＫ１
が第２のクロックＤ２に同期して、メモリ回路１５に入
力される。また、メモリ回路１５からは読出データＫ２
が、第１のクロックＤ１に同期して、データ出力端子１
６に出力される。 【０００９】図示されたバッファメモリ容量不足検出回
路は、アドレス一致検出回路３を備え、アドレス一致検
出回路３からはアドレス一致検出信号Ｃ１が出力され
る。このアドレス一致検出信号Ｃ１は第１のクロックＤ
１と共に第１のフリップフロップ（Ｆ／Ｆ）４に供給さ
れ、第１のＦ／Ｆ４から出力されるラッチ信号Ｆ１は、
アドレス制御信号としてアドレス制御回路８に与えられ
る。 【００１０】以上の構成を有する従来の検出回路の動作
について更に詳細に説明する。 【００１１】まず、第２のクロックＤ２に同期して書込
アドレスＡ１が生成され、この書込アドレスＡ１はアド
レス一致検出回路３に入力される。一方、第１のクロッ
クＤ１に同期して読出アドレスＡ２が生成され、この読
出アドレスＡ２もアドレス一致検出回路３に入力され
る。アドレス一致検出回路３は、入力された書込アドレ
スＡ１及び読出アドレスＡ２の両アドレスが重なり始め
ると、ハイレベルのアドレス一致検出信号Ｃ１を出力す
る。 【００１２】ところで、図４に示すように、第１のクロ
ックＤ１と読出アドレスＡ２の位相を比べてみると、第
２アドレス発生器１４の遅延分があるために、第１のク
ロックＤ１の位相の方が読出アドレスＡ２の位相よりも
時間ｔ１だけ進んでいる。そして、アドレス一致検出回
路３から出力されるアドレス一致検出信号Ｃ１の信号幅
が上述した時間ｔ１を越えた場合に、このアドレス一致
検出信号Ｃ１は第１のＦ／Ｆ４において第１のクロック
Ｄ１によりラッチされる。この場合、図４に示すよう
に、アドレス一致検出回路３に入力される読出アドレス
Ａ２の位相が書込アドレスＡ１の位相に対して相対的に
遅れていく場合（オーバーフロー）には、読出アドレス
Ａ２のａ番地の後尾部分が時間の経過とともに、書込ア
ドレスＡ１のａ番地の先頭部分に近づき、書込アドレス
Ａ１のａ番地の先頭部分と読出アドレスＡ２のａ番地の
後尾部分が重なり始める。そして、この重なり部分が時
間ｔ１を越えるときに、アドレス一致検出信号Ｃ１は第
１のクロックＤ１により点Ｐ１においてラッチされる。 【００１３】このようにしてラッチされたラッチ信号Ｆ
１は、アドレス制御回路８にアドレス制御信号として与
えられ、アドレス制御回路８は読出アドレスＡ２に制御
をかけ、バッファメモリの最適化制御を行うこととな
る。 【００１４】 【発明が解決しようとする課題】しかしながら、かかる
従来のバッファメモリ容量不足検出回路では、上述した
場合とは反対に読出アドレスＡ２の位相が書込アドレス
Ａ１の位相に対して相対的に進んでいく場合（アンダー
フロー）には、読出アドレスＡ２のａ番地の先頭部分が
時間の経過とともに、書込アドレスＡ１のａ番地の後尾
部分に近づき、書込アドレスＡ１のａ番地の先頭部分と
読出アドレスＡ２のａ番地の後尾部分が重なり始める。
このとき読出アドレスＡ２は第２アドレス発生器１４の
遅延分（時間ｔ１）を含んで第１のクロックＤ１と同期
しているので、アドレス一致検出信号Ｃ１が発生するの
は、図５（ａ）に示すように、第１のクロックＤ１にお
ける時間ｔ１が経過した後になってしまう。このこと
は、第１のＦ／Ｆ４では、点Ｐ１又は点Ｐ２においてア
ドレス一致検出信号Ｃ１をラッチできないことを意味し
ている。また、時間の経過とともに読出アドレスＡ２の
位相が進み、図５（ｂ）に示すように位相関係が遷移
し、読出アドレスＡ２と書込アドレスＡ１の先頭部分が
略一致する場合にも、第１のＦ／Ｆ４では、点Ｐ３又は
点Ｐ４においてアドレス一致検出信号Ｃ１をラッチでき
ない。このため、データ上のエラーが続いてしまうとい
う問題があった。そして、更に時間が経過して読出アド
レスＡ２の位相が進み、図５（ｃ）に示すように位相関
係が遷移し、読出アドレスＡ２と書込アドレスＡ１の先
頭部分が一致すると、第１のＦ／Ｆ４では、点Ｐ６にお
いてアドレス一致検出信号Ｃ１をラッチできる。つまり
これは、アンダーフローの場合には、書込アドレスＡ１
のａ番地と読出アドレスＡ２のａ番地の重なり部分の時
間Ｔが、（アドレス幅−ｔ１）時間を越えない限り、点
Ｐ６においてもアドレス一致検出信号Ｃ１をラッチする
ことができないことを示している。 【００１５】従って、この従来の回路においては、上述
したオーバーフローの場合には、このスリップによって
データ上のエラーが発生する前にバッファメモリの最適
化制御が行われるが、反対に上述したアンダーフローの
場合には、スリップによってデータ上のエラーが発生し
ても、上述したようにラッチタイミングが遅いことか
ら、バッファメモリの最適化制御も遅れるという問題点
があった。 【００１６】本発明の目的は、上述したアンダーフロー
の場合でも、スリップによってデータ上のエラーが発生
する前にバッファサイズの最適化制御を行うことができ
るバッファメモリ容量不足検出回路を提供することにあ
る。 【００１７】 【課題を解決するための手段】本発明によれば、 互い
に非同期で動作を行う装置間のデータ速度差を吸収する
ために設けられ、読出アドレス及び書込アドレスとを受
けて動作するバッファメモリに結合して使用され、前記
バッファメモリにおける容量の不足を検出し、検出結果
に応じて、前記バッファメモリを制御するバッファメモ
リ容量不足検出回路において、前記読出アドレスと前記
書込アドレスとの一致を検出し、両者の一致期間に応じ
た一致検出信号を送出する一致検出手段と、予め定めら
れた周波数を有する第１のクロックを受け、前記第１の
クロックにしたがって前記一致検出信号をラッチし、ラ
ッチ結果を第１の信号として出力する第１の手段と、前
記第１のクロックより高い周波数を有する第３のクロッ
クにより前記第１のクロックをシフトしてシフトクロッ
クを出力する第３の手段と、前記シフトクロックにした
がって前記一致検出信号をラッチし、ラッチ結果を第２
の信号として出力する第２の手段と、前記第１及び第２
の信号を論理和演算して前記バッファメモリの制御信号
として出力する手段とを有することを特徴とするバッフ
ァメモリ容量不足検出回路が得られる。 【００１８】 【作用】本発明のバッファメモリ容量不足検出回路は、
上述したアンダーフローの場合でも、書込及び読出の両
アドレスが一致し始めるとすぐにアドレス一致信号をラ
ッチしてバッファサイズの最適化制御を行うことができ
る。 【００１９】 【実施例】次に、本発明の実施例に係るバッファメモリ
容量不足検出回路について図面を参照して説明する。 【００２０】図１はドップラバッファにおける本発明の
一実施例を示し、図３と同一部分には同一符号を付して
ある。図２（ａ）、（ｂ）及び（ｃ）は本実施例の動作
を示すタイムチャートである。 【００２１】図１に示されたメモリ容量不足検出回路
は、書込アドレスＡ１が与えられる書込アドレスモニタ
ー端子１及び読出アドレスＡ２が与えられる読出アドレ
スモニター端子２とを備え、各アドレスモニター端子１
及び２はＭ本（Ｍは任意の整数）の端子によって構成さ
れている。更に、第１及び第３のクロックＤ１及びＥ１
が、それぞれ入力される第１及び第３のクロック端子１
０及び９が設けられている。この例では、第３のクロッ
クＥ１は第１のクロックＤ１に対して８倍の周波数を有
しているものとし、両クロックは通常の状態では同期し
ていないものとする。 【００２２】図１では、図３に示された第１及び第２ア
ドレス発生器１３及び１４、メモリ回路１５が省略され
ており、アドレス一致検出回路３とアドレス制御回路８
との間に、第１乃至第３のフリップフロップ（Ｆ／Ｆ）
４、５、及び６並びにオアゲート７が設けられている。
また、アドレス一致検出回路３は第１及び第２のＦ／Ｆ
４及び５に接続され、他方、第１及び第３のクロック端
子１０及び９は第３のＦ／Ｆ６に接続されている。 【００２３】図示された構成において、アドレス一致検
出回路３で、書込アドレスＡ１及び読出アドレスＡ２が
比較され、両アドレスＡ１及びＡ２が一致すると、ハイ
レベルのアドレス一致検出信号Ｃ１が第１及び第２のＦ
／Ｆ４及び５に出力される。両アドレスＡ１及びＡ２の
一致期間は不規則であるから、アドレス一致検出信号Ｃ
１の信号幅も不規則である。このことを考慮して、アド
レス一致検出信号Ｃ１を一旦ラッチして、タイミングの
調整を図っている。 【００２４】具体的に述べると、図２（ａ）に示すよう
に、第１のクロックＤ１が発生すると、この第１のクロ
ックＤ１は図３の場合と同様に、第２アドレス発生器１
４に与えられ、この第２アドレス発生器１４からは時間
ｔ１だけ遅延して、読出アドレスＡ２が発生する。 【００２５】一方、書込アドレスＡ１も第２のクロック
Ｄ２に対して時間ｔ１だけ遅れてアドレス一致回路３に
与えられるものとする。 【００２６】第１のクロックＤ１は第１及び第３のＦ／
Ｆ４及び６に与えられており、他方、第３のクロックＥ
１は第３のＦ／Ｆ６に与えられている。前述したよう
に、第１及び第３のクロックＤ１及びＥ１は互いに位相
が異なり、且つ、第３のクロックＥ１は第１のクロック
Ｄ１に対して８倍のクロック周波数を有しているから、
第３のＦ／Ｆ６は第１のクロックＤ１の到来後、最初に
受信される第３のクロックＥ１によりセット状態とな
り、且つ、第１のクロックＤ１の消失後、第３のクロッ
クＥ１の受信によってリセット状態となる。この結果と
して、図２（ａ）に示すように、第３のＦ／Ｆ６は読出
アドレスＡ２の受信後、時間ｔ２が経過した時、即ち、
第１のクロックＤ１の到来後、（ｔ１＋ｔ２）時間後、
シフトクロックＤ３を第２のＦ／Ｆ５に供給する。 【００２７】 図２（ｂ）は、書込アドレスＡ１の位相
が読出アドレスＡ２の位相に対して相対的に進んでいく
状態において、書込アドレスＡ１の一部と読出アドレス
Ａ２の一部が重なった時点でのバッファメモリ容量不足
検出回路の動作を示すタイムチャート図である。なお、
書込アドレスＡ１の位相が読出アドレスＡ２の位相に対
して相対的に進んでいる状態とは、書込アドレスＡ１の
位相が読出アドレスＡ２の位相に対して時間の経過とと
もに図中左方向に進んでいく状態を示している。図２
（ｂ）に示すように、書込アドレスＡ１のａ番地の先頭
部分が読出アドレスＡ２のａ番地の後尾部分に図中右方
向から近づいて、書込アドレスＡ１のａ番地の先頭部分
の一部と読出アドレスＡ２のａ番地の後尾部分の一部が
重なると、アドレス一致検出回路３は書込アドレスＡ１
と読出アドレスＡ２との重なりを検出してハイレベルの
アドレス一致検出信号Ｃ１を発生する。このように、ア
ドレス一致検出信号Ｃ１が出力され、且つ、書込アドレ
スＡ１の位相が読出アドレスＡ２の位相より相対的に進
んでいく場合、メモリ回路（バッファメモリ）の同じア
ドレスに対する書込が読出に比較して時間的に早いタイ
ミングで行われ、結果として、メモリ回路にはデ−タの
オ−バ−フロ−が生じた状態となる。 【００２８】上記した状態において、アドレス一致検出
信号Ｃ１の信号幅が時間ｔ１を越えている時には、点Ｐ
１において、第１のクロックＤ１により、アドレス一致
検出回路３からのアドレス一致検出信号Ｃ１をラッチ
し、１アドレス期間に相当する幅を有するラッチ信号Ｆ
１をオアゲート７を介して、合成ラッチ信号Ｇ１とし
て、アドレス制御回路８に出力する。 【００２９】一方、図２（ｃ）は、書込アドレスＡ１の
位相が読出アドレスＡ２の位相に対して相対的に遅れて
いく状態において、書込アドレスＡ１の一部と読出アド
レスＡ２の一部が重なった時点でのバッファメモリ容量
不足検出回路の動作を示すタイムチャート図である。な
お、書込アドレスＡ１の位相が読出アドレスＡ２の位相
に対して相対的に遅れていく状態とは、書込アドレスＡ
１の位相が読出アドレ スＡ２の位相に対して時間の経過
とともに図中右方向に遅れていく状態を示している。図
２（ｃ）に示すように、書込アドレスＡ１のａ番地の後
尾部分が読出アドレスＡ２のａ番地の先頭部分に図中左
方向から近づいて、書込アドレスＡ１のａ番地の後尾部
分の一部と読出アドレスＡ２のａ番地の先頭部分の一部
が重なると、アドレス一致検出回路３は書込アドレスＡ
１と読出アドレスＡ２との重なりを検出してハイレベル
のアドレス一致検出信号Ｃ１を発生する。上記した状態
において、書込アドレスＡ１の位相は読出アドレスＡ２
の位相より遅れてきているので、書込が終わらないうち
に読出を行うようになりメモリ回路（バッファメモリ）
にはアンダーフローが発生することになる。このような
状態では、図２（ｃ）に示すように、第１のクロックＤ
１の位相がアドレス一致検出信号Ｃ１の位相に比べて進
んでいるため、点Ｐ３において、アドレス一致検出信号
Ｃ１を第１のＦ／Ｆ４でラッチすることはできない。 【００３０】しかしながら、第１のクロックＤ１を第３
のクロックＥ１でシフトした第３のＦ／Ｆ６の出力であ
るシフトクロックＤ３は読出アドレスＡ２の変化点より
位相が時間ｔ２だけ遅れているので、検出信号幅が時間
ｔ２を越えると、点Ｐ４でアドレス一致検出信号Ｃ１を
ラッチできる。 【００３１】第１のＦ／Ｆ４でラッチされたラッチ信号
Ｆ１と第２のＦ／Ｆ５でラッチされたシフトラッチ信号
Ｆ２は、オアゲート７により論理和がとられ、合成ラッ
チ信号Ｇ１として出力される。合成ラッチ信号Ｇ１は、
アドレス制御信号としてアドレス制御回路８に入力さ
れ、バッファメモリの最適化制御が行われる。 【００３２】このシフトクロックＤ３を用いることによ
り、時間ｔ１、ｔ２を可能な限り小さくでき、今迄デー
タエラーを起こしていたアンダーフローの場合も、短時
間で一致検出信号をラッチでき、スリップ検出をどのよ
うな場合でも、容易に検出できる。 【００３３】 【発明の効果】以上説明したように本発明は、クロック
周波数の変動によるデータの速度差をバッファメモリに
よって吸収している回路において、メモリアドレスのス
リップ検出をどのような場合でもデータ上のエラーが起
きる前に行うので、バッファメモリの最適化制御が可能
となる効果を有する。
している装置、特に、通信機器間のデータ速度の差を吸
収するために使用されるバッファメモリにおける記憶容
量の変化を監視し、バッファメモリにおけるオーバーフ
ロー或いはアンダーフローを検出するバッファメモリ容
量不足検出回路に関する。 【０００２】 【従来の技術】一般に、この種のバッファメモリでは、
データをバッファメモリに書き込むための書込タイミン
グと、データをバッアァメモリから読み出すための読出
タイミングとが異なっているのが普通である。このよう
なバッファメモリを使用した場合、書込と読出のタイミ
ングの相違によって、バッファメモリは、メモリ容量以
上のデータの書込によって、オーバーフロー状態になっ
たり、或いは、読み出すべきデータがなくなったにも拘
らず、データの読出が行われて、アンダーフロー状態に
なることがある。以下、このようなオーバーフロー状態
及びアンダーフロー状態になることをスリップ状態と呼
ぶ。 【０００３】このようなスリップ状態を監視し、且つ、
検出するために、従来、バッファメモリには、バッファ
メモリ容量不足検出回路が設けられている。しかしなが
ら、従来のバッファメモリ容量不足検出回路では、後述
するように、アンダーフロー状態を検出するのに時間が
かかり、バッファメモリの制御が遅れるという欠点があ
る。 【０００４】具体的に述べると、従来のバッファメモリ
容量不足検出回路は、図３に示すように、バッファメモ
リ、即ち、メモリ回路１５と結合して使用される。メモ
リ回路１５は、第１アドレス発生器１３からの書込アド
レスＡ１にしたがって、データ入力端子１２からの書込
データＫ１を格納し、第２アドレス発生器１４からの読
出アドレスＡ２にしたがってデータ出力端子１６に読出
データＫ２を出力する。これら第１及び第２のアドレス
発生器１３及び１４には、第１及び第２のクロック端子
１０及び１１からそれぞれ第１及び第２のクロックＤ１
及びＤ２が与えられ、これら第１及び第２のクロックＤ
１及びＤ２にしたがって、データの書込及び読出が行わ
れる。 【０００５】一方、このバッファメモリの容量を監視
し、スリップ状態を検出するバッファメモリ容量不足検
出回路は、書込アドレスモニター端子１及び読出アドレ
スモニター端子２とを備え、各モニター端子１及び２に
は、書込アドレスＡ１及び読出アドレスＡ２が供給され
る。 【０００６】今、第２のクロックＤ２が第２のクロック
端子１１から第１アドレス発生器１３に入力されると、
第１アドレス発生器１３は第２のクロックＤ２に応答し
て書込アドレスＡ１を生成する。この書込アドレスＡ１
はメモリ回路１５に与えられると共に書込アドレスモニ
ター端子１にも与えられる。 【０００７】一方、第１のクロックＤ１が第１のクロッ
ク端子１０から第２アドレス発生器１４に入力される
と、第２アドレス発生器１４は第１のクロックＤ１から
読出アドレスＡ２を生成する。この読出アドレスＡ２は
メモリ回路１５に与えられると共に読出アドレスモニタ
ー端子２にも与えられる。 【０００８】データ入力端子１２からは書込データＫ１
が第２のクロックＤ２に同期して、メモリ回路１５に入
力される。また、メモリ回路１５からは読出データＫ２
が、第１のクロックＤ１に同期して、データ出力端子１
６に出力される。 【０００９】図示されたバッファメモリ容量不足検出回
路は、アドレス一致検出回路３を備え、アドレス一致検
出回路３からはアドレス一致検出信号Ｃ１が出力され
る。このアドレス一致検出信号Ｃ１は第１のクロックＤ
１と共に第１のフリップフロップ（Ｆ／Ｆ）４に供給さ
れ、第１のＦ／Ｆ４から出力されるラッチ信号Ｆ１は、
アドレス制御信号としてアドレス制御回路８に与えられ
る。 【００１０】以上の構成を有する従来の検出回路の動作
について更に詳細に説明する。 【００１１】まず、第２のクロックＤ２に同期して書込
アドレスＡ１が生成され、この書込アドレスＡ１はアド
レス一致検出回路３に入力される。一方、第１のクロッ
クＤ１に同期して読出アドレスＡ２が生成され、この読
出アドレスＡ２もアドレス一致検出回路３に入力され
る。アドレス一致検出回路３は、入力された書込アドレ
スＡ１及び読出アドレスＡ２の両アドレスが重なり始め
ると、ハイレベルのアドレス一致検出信号Ｃ１を出力す
る。 【００１２】ところで、図４に示すように、第１のクロ
ックＤ１と読出アドレスＡ２の位相を比べてみると、第
２アドレス発生器１４の遅延分があるために、第１のク
ロックＤ１の位相の方が読出アドレスＡ２の位相よりも
時間ｔ１だけ進んでいる。そして、アドレス一致検出回
路３から出力されるアドレス一致検出信号Ｃ１の信号幅
が上述した時間ｔ１を越えた場合に、このアドレス一致
検出信号Ｃ１は第１のＦ／Ｆ４において第１のクロック
Ｄ１によりラッチされる。この場合、図４に示すよう
に、アドレス一致検出回路３に入力される読出アドレス
Ａ２の位相が書込アドレスＡ１の位相に対して相対的に
遅れていく場合（オーバーフロー）には、読出アドレス
Ａ２のａ番地の後尾部分が時間の経過とともに、書込ア
ドレスＡ１のａ番地の先頭部分に近づき、書込アドレス
Ａ１のａ番地の先頭部分と読出アドレスＡ２のａ番地の
後尾部分が重なり始める。そして、この重なり部分が時
間ｔ１を越えるときに、アドレス一致検出信号Ｃ１は第
１のクロックＤ１により点Ｐ１においてラッチされる。 【００１３】このようにしてラッチされたラッチ信号Ｆ
１は、アドレス制御回路８にアドレス制御信号として与
えられ、アドレス制御回路８は読出アドレスＡ２に制御
をかけ、バッファメモリの最適化制御を行うこととな
る。 【００１４】 【発明が解決しようとする課題】しかしながら、かかる
従来のバッファメモリ容量不足検出回路では、上述した
場合とは反対に読出アドレスＡ２の位相が書込アドレス
Ａ１の位相に対して相対的に進んでいく場合（アンダー
フロー）には、読出アドレスＡ２のａ番地の先頭部分が
時間の経過とともに、書込アドレスＡ１のａ番地の後尾
部分に近づき、書込アドレスＡ１のａ番地の先頭部分と
読出アドレスＡ２のａ番地の後尾部分が重なり始める。
このとき読出アドレスＡ２は第２アドレス発生器１４の
遅延分（時間ｔ１）を含んで第１のクロックＤ１と同期
しているので、アドレス一致検出信号Ｃ１が発生するの
は、図５（ａ）に示すように、第１のクロックＤ１にお
ける時間ｔ１が経過した後になってしまう。このこと
は、第１のＦ／Ｆ４では、点Ｐ１又は点Ｐ２においてア
ドレス一致検出信号Ｃ１をラッチできないことを意味し
ている。また、時間の経過とともに読出アドレスＡ２の
位相が進み、図５（ｂ）に示すように位相関係が遷移
し、読出アドレスＡ２と書込アドレスＡ１の先頭部分が
略一致する場合にも、第１のＦ／Ｆ４では、点Ｐ３又は
点Ｐ４においてアドレス一致検出信号Ｃ１をラッチでき
ない。このため、データ上のエラーが続いてしまうとい
う問題があった。そして、更に時間が経過して読出アド
レスＡ２の位相が進み、図５（ｃ）に示すように位相関
係が遷移し、読出アドレスＡ２と書込アドレスＡ１の先
頭部分が一致すると、第１のＦ／Ｆ４では、点Ｐ６にお
いてアドレス一致検出信号Ｃ１をラッチできる。つまり
これは、アンダーフローの場合には、書込アドレスＡ１
のａ番地と読出アドレスＡ２のａ番地の重なり部分の時
間Ｔが、（アドレス幅−ｔ１）時間を越えない限り、点
Ｐ６においてもアドレス一致検出信号Ｃ１をラッチする
ことができないことを示している。 【００１５】従って、この従来の回路においては、上述
したオーバーフローの場合には、このスリップによって
データ上のエラーが発生する前にバッファメモリの最適
化制御が行われるが、反対に上述したアンダーフローの
場合には、スリップによってデータ上のエラーが発生し
ても、上述したようにラッチタイミングが遅いことか
ら、バッファメモリの最適化制御も遅れるという問題点
があった。 【００１６】本発明の目的は、上述したアンダーフロー
の場合でも、スリップによってデータ上のエラーが発生
する前にバッファサイズの最適化制御を行うことができ
るバッファメモリ容量不足検出回路を提供することにあ
る。 【００１７】 【課題を解決するための手段】本発明によれば、 互い
に非同期で動作を行う装置間のデータ速度差を吸収する
ために設けられ、読出アドレス及び書込アドレスとを受
けて動作するバッファメモリに結合して使用され、前記
バッファメモリにおける容量の不足を検出し、検出結果
に応じて、前記バッファメモリを制御するバッファメモ
リ容量不足検出回路において、前記読出アドレスと前記
書込アドレスとの一致を検出し、両者の一致期間に応じ
た一致検出信号を送出する一致検出手段と、予め定めら
れた周波数を有する第１のクロックを受け、前記第１の
クロックにしたがって前記一致検出信号をラッチし、ラ
ッチ結果を第１の信号として出力する第１の手段と、前
記第１のクロックより高い周波数を有する第３のクロッ
クにより前記第１のクロックをシフトしてシフトクロッ
クを出力する第３の手段と、前記シフトクロックにした
がって前記一致検出信号をラッチし、ラッチ結果を第２
の信号として出力する第２の手段と、前記第１及び第２
の信号を論理和演算して前記バッファメモリの制御信号
として出力する手段とを有することを特徴とするバッフ
ァメモリ容量不足検出回路が得られる。 【００１８】 【作用】本発明のバッファメモリ容量不足検出回路は、
上述したアンダーフローの場合でも、書込及び読出の両
アドレスが一致し始めるとすぐにアドレス一致信号をラ
ッチしてバッファサイズの最適化制御を行うことができ
る。 【００１９】 【実施例】次に、本発明の実施例に係るバッファメモリ
容量不足検出回路について図面を参照して説明する。 【００２０】図１はドップラバッファにおける本発明の
一実施例を示し、図３と同一部分には同一符号を付して
ある。図２（ａ）、（ｂ）及び（ｃ）は本実施例の動作
を示すタイムチャートである。 【００２１】図１に示されたメモリ容量不足検出回路
は、書込アドレスＡ１が与えられる書込アドレスモニタ
ー端子１及び読出アドレスＡ２が与えられる読出アドレ
スモニター端子２とを備え、各アドレスモニター端子１
及び２はＭ本（Ｍは任意の整数）の端子によって構成さ
れている。更に、第１及び第３のクロックＤ１及びＥ１
が、それぞれ入力される第１及び第３のクロック端子１
０及び９が設けられている。この例では、第３のクロッ
クＥ１は第１のクロックＤ１に対して８倍の周波数を有
しているものとし、両クロックは通常の状態では同期し
ていないものとする。 【００２２】図１では、図３に示された第１及び第２ア
ドレス発生器１３及び１４、メモリ回路１５が省略され
ており、アドレス一致検出回路３とアドレス制御回路８
との間に、第１乃至第３のフリップフロップ（Ｆ／Ｆ）
４、５、及び６並びにオアゲート７が設けられている。
また、アドレス一致検出回路３は第１及び第２のＦ／Ｆ
４及び５に接続され、他方、第１及び第３のクロック端
子１０及び９は第３のＦ／Ｆ６に接続されている。 【００２３】図示された構成において、アドレス一致検
出回路３で、書込アドレスＡ１及び読出アドレスＡ２が
比較され、両アドレスＡ１及びＡ２が一致すると、ハイ
レベルのアドレス一致検出信号Ｃ１が第１及び第２のＦ
／Ｆ４及び５に出力される。両アドレスＡ１及びＡ２の
一致期間は不規則であるから、アドレス一致検出信号Ｃ
１の信号幅も不規則である。このことを考慮して、アド
レス一致検出信号Ｃ１を一旦ラッチして、タイミングの
調整を図っている。 【００２４】具体的に述べると、図２（ａ）に示すよう
に、第１のクロックＤ１が発生すると、この第１のクロ
ックＤ１は図３の場合と同様に、第２アドレス発生器１
４に与えられ、この第２アドレス発生器１４からは時間
ｔ１だけ遅延して、読出アドレスＡ２が発生する。 【００２５】一方、書込アドレスＡ１も第２のクロック
Ｄ２に対して時間ｔ１だけ遅れてアドレス一致回路３に
与えられるものとする。 【００２６】第１のクロックＤ１は第１及び第３のＦ／
Ｆ４及び６に与えられており、他方、第３のクロックＥ
１は第３のＦ／Ｆ６に与えられている。前述したよう
に、第１及び第３のクロックＤ１及びＥ１は互いに位相
が異なり、且つ、第３のクロックＥ１は第１のクロック
Ｄ１に対して８倍のクロック周波数を有しているから、
第３のＦ／Ｆ６は第１のクロックＤ１の到来後、最初に
受信される第３のクロックＥ１によりセット状態とな
り、且つ、第１のクロックＤ１の消失後、第３のクロッ
クＥ１の受信によってリセット状態となる。この結果と
して、図２（ａ）に示すように、第３のＦ／Ｆ６は読出
アドレスＡ２の受信後、時間ｔ２が経過した時、即ち、
第１のクロックＤ１の到来後、（ｔ１＋ｔ２）時間後、
シフトクロックＤ３を第２のＦ／Ｆ５に供給する。 【００２７】 図２（ｂ）は、書込アドレスＡ１の位相
が読出アドレスＡ２の位相に対して相対的に進んでいく
状態において、書込アドレスＡ１の一部と読出アドレス
Ａ２の一部が重なった時点でのバッファメモリ容量不足
検出回路の動作を示すタイムチャート図である。なお、
書込アドレスＡ１の位相が読出アドレスＡ２の位相に対
して相対的に進んでいる状態とは、書込アドレスＡ１の
位相が読出アドレスＡ２の位相に対して時間の経過とと
もに図中左方向に進んでいく状態を示している。図２
（ｂ）に示すように、書込アドレスＡ１のａ番地の先頭
部分が読出アドレスＡ２のａ番地の後尾部分に図中右方
向から近づいて、書込アドレスＡ１のａ番地の先頭部分
の一部と読出アドレスＡ２のａ番地の後尾部分の一部が
重なると、アドレス一致検出回路３は書込アドレスＡ１
と読出アドレスＡ２との重なりを検出してハイレベルの
アドレス一致検出信号Ｃ１を発生する。このように、ア
ドレス一致検出信号Ｃ１が出力され、且つ、書込アドレ
スＡ１の位相が読出アドレスＡ２の位相より相対的に進
んでいく場合、メモリ回路（バッファメモリ）の同じア
ドレスに対する書込が読出に比較して時間的に早いタイ
ミングで行われ、結果として、メモリ回路にはデ−タの
オ−バ−フロ−が生じた状態となる。 【００２８】上記した状態において、アドレス一致検出
信号Ｃ１の信号幅が時間ｔ１を越えている時には、点Ｐ
１において、第１のクロックＤ１により、アドレス一致
検出回路３からのアドレス一致検出信号Ｃ１をラッチ
し、１アドレス期間に相当する幅を有するラッチ信号Ｆ
１をオアゲート７を介して、合成ラッチ信号Ｇ１とし
て、アドレス制御回路８に出力する。 【００２９】一方、図２（ｃ）は、書込アドレスＡ１の
位相が読出アドレスＡ２の位相に対して相対的に遅れて
いく状態において、書込アドレスＡ１の一部と読出アド
レスＡ２の一部が重なった時点でのバッファメモリ容量
不足検出回路の動作を示すタイムチャート図である。な
お、書込アドレスＡ１の位相が読出アドレスＡ２の位相
に対して相対的に遅れていく状態とは、書込アドレスＡ
１の位相が読出アドレ スＡ２の位相に対して時間の経過
とともに図中右方向に遅れていく状態を示している。図
２（ｃ）に示すように、書込アドレスＡ１のａ番地の後
尾部分が読出アドレスＡ２のａ番地の先頭部分に図中左
方向から近づいて、書込アドレスＡ１のａ番地の後尾部
分の一部と読出アドレスＡ２のａ番地の先頭部分の一部
が重なると、アドレス一致検出回路３は書込アドレスＡ
１と読出アドレスＡ２との重なりを検出してハイレベル
のアドレス一致検出信号Ｃ１を発生する。上記した状態
において、書込アドレスＡ１の位相は読出アドレスＡ２
の位相より遅れてきているので、書込が終わらないうち
に読出を行うようになりメモリ回路（バッファメモリ）
にはアンダーフローが発生することになる。このような
状態では、図２（ｃ）に示すように、第１のクロックＤ
１の位相がアドレス一致検出信号Ｃ１の位相に比べて進
んでいるため、点Ｐ３において、アドレス一致検出信号
Ｃ１を第１のＦ／Ｆ４でラッチすることはできない。 【００３０】しかしながら、第１のクロックＤ１を第３
のクロックＥ１でシフトした第３のＦ／Ｆ６の出力であ
るシフトクロックＤ３は読出アドレスＡ２の変化点より
位相が時間ｔ２だけ遅れているので、検出信号幅が時間
ｔ２を越えると、点Ｐ４でアドレス一致検出信号Ｃ１を
ラッチできる。 【００３１】第１のＦ／Ｆ４でラッチされたラッチ信号
Ｆ１と第２のＦ／Ｆ５でラッチされたシフトラッチ信号
Ｆ２は、オアゲート７により論理和がとられ、合成ラッ
チ信号Ｇ１として出力される。合成ラッチ信号Ｇ１は、
アドレス制御信号としてアドレス制御回路８に入力さ
れ、バッファメモリの最適化制御が行われる。 【００３２】このシフトクロックＤ３を用いることによ
り、時間ｔ１、ｔ２を可能な限り小さくでき、今迄デー
タエラーを起こしていたアンダーフローの場合も、短時
間で一致検出信号をラッチでき、スリップ検出をどのよ
うな場合でも、容易に検出できる。 【００３３】 【発明の効果】以上説明したように本発明は、クロック
周波数の変動によるデータの速度差をバッファメモリに
よって吸収している回路において、メモリアドレスのス
リップ検出をどのような場合でもデータ上のエラーが起
きる前に行うので、バッファメモリの最適化制御が可能
となる効果を有する。
【図面の簡単な説明】
【図１】 本発明の実施例に係るバッファメモリ容量不
足検出回路のブロック図である。 【図２】 図１に示したバッファメモリ容量不足検出回
路における各部のタイムチャートを示す図である。 【図３】 従来のバッファメモリ容量不足検出回路のブ
ロック図である。 【図４】 図３に示したバッファメモリ容量不足検出回
路における各部のタイムチャートを示す図である。 【図５】 図３に示したバッファメモリ容量不足検出回
路における各部のタイムチャートを示す図である。 【主要部分の符号の説明】 ３−−−アドレス一致検出回路 ４−−−第１のフリップフロップ ５−−−第２のフリップフロップ ６−−−第３のフリップフロップ ７−−−オアゲート ８−−−アドレス制御回路 Ａ１−−書込アドレス Ａ２−−読出アドレス Ｃ１−−アドレス一致検出信号 Ｄ１−−第１のクロックＤ２−−第２のクロック Ｅ１−−第３のクロック Ｆ１−−ラッチ信号 Ｆ２−−シフトラッチ信号 Ｇ１−−合成ラッチ信号
足検出回路のブロック図である。 【図２】 図１に示したバッファメモリ容量不足検出回
路における各部のタイムチャートを示す図である。 【図３】 従来のバッファメモリ容量不足検出回路のブ
ロック図である。 【図４】 図３に示したバッファメモリ容量不足検出回
路における各部のタイムチャートを示す図である。 【図５】 図３に示したバッファメモリ容量不足検出回
路における各部のタイムチャートを示す図である。 【主要部分の符号の説明】 ３−−−アドレス一致検出回路 ４−−−第１のフリップフロップ ５−−−第２のフリップフロップ ６−−−第３のフリップフロップ ７−−−オアゲート ８−−−アドレス制御回路 Ａ１−−書込アドレス Ａ２−−読出アドレス Ｃ１−−アドレス一致検出信号 Ｄ１−−第１のクロックＤ２−−第２のクロック Ｅ１−−第３のクロック Ｆ１−−ラッチ信号 Ｆ２−−シフトラッチ信号 Ｇ１−−合成ラッチ信号
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 互いに非同期で動作を行う装置間のデー
タ速度差を吸収するために設けられ、読出アドレス及び
書込アドレスとを受けて動作するバッファメモリに結合
して使用され、前記バッファメモリにおける容量の不足
を検出し、検出結果に応じて、前記バッファメモリを制
御するバッファメモリ容量不足検出回路において、前記
読出アドレスと前記書込アドレスとの一致を検出し、両
者の一致期間に応じた一致検出信号を送出する一致検出
手段と、予め定められた周波数を有する第１のクロック
を受け、前記第１のクロックにしたがって前記一致検出
信号をラッチし、ラッチ結果を第１の信号として出力す
る第１の手段と、前記第１のクロックより高い周波数を
有する第３のクロックにより前記第１のクロックをシフ
トしてシフトクロックを出力する第３の手段と、前記シ
フトクロックにしたがって前記一致検出信号をラッチ
し、ラッチ結果を第２の信号として出力する第２の手段
と、前記第１及び第２の信号を論理和演算して前記バッ
ファメモリの制御信号として出力する手段とを有するこ
とを特徴とするバッファメモリ容量不足検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30984492A JP3484660B2 (ja) | 1992-11-19 | 1992-11-19 | バッファメモリ容量不足検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30984492A JP3484660B2 (ja) | 1992-11-19 | 1992-11-19 | バッファメモリ容量不足検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164646A JPH06164646A (ja) | 1994-06-10 |
| JP3484660B2 true JP3484660B2 (ja) | 2004-01-06 |
Family
ID=17997966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30984492A Expired - Fee Related JP3484660B2 (ja) | 1992-11-19 | 1992-11-19 | バッファメモリ容量不足検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340727B1 (ko) * | 1999-09-08 | 2002-06-15 | 서평원 | 탄성버퍼용 포인터 제어 장치 |
-
1992
- 1992-11-19 JP JP30984492A patent/JP3484660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164646A (ja) | 1994-06-10 |
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|
| R350 | Written notification of registration of transfer |
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