JP3013817B2 - 非同期データ変換システム - Google Patents
非同期データ変換システムInfo
- Publication number
- JP3013817B2 JP3013817B2 JP9229781A JP22978197A JP3013817B2 JP 3013817 B2 JP3013817 B2 JP 3013817B2 JP 9229781 A JP9229781 A JP 9229781A JP 22978197 A JP22978197 A JP 22978197A JP 3013817 B2 JP3013817 B2 JP 3013817B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- signal
- write
- clock
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、二種類の非同期の
クロックで動作するデジタル回路において、一方のクロ
ックに同期した入力データを、他方のクロックに同期さ
せて出力するための非同期データ変換システムに関す
る。
クロックで動作するデジタル回路において、一方のクロ
ックに同期した入力データを、他方のクロックに同期さ
せて出力するための非同期データ変換システムに関す
る。
【０００２】
【従来の技術】従来技術として、特開平８−２３７２３
２号公報には、入力データを受信クロクに同期してＤ型
フリップフロップにラッチするデータ検出部と、その出
力を送信クロックでＤ型フリップフロップにラッチする
データ乗換部とを備え、このデータ乗換部の出力を出力
データとし、また各々のＤ型フリップフロップのイネー
ブル入力信号を、データ乗換タイミング生成部とデータ
乗換タイミング同期部で制御する、データ乗換回路が開
示されている。
２号公報には、入力データを受信クロクに同期してＤ型
フリップフロップにラッチするデータ検出部と、その出
力を送信クロックでＤ型フリップフロップにラッチする
データ乗換部とを備え、このデータ乗換部の出力を出力
データとし、また各々のＤ型フリップフロップのイネー
ブル入力信号を、データ乗換タイミング生成部とデータ
乗換タイミング同期部で制御する、データ乗換回路が開
示されている。
【０００３】その一つの例（実施例５）では、二種類の
クロックの差が十分に大きい場合には、送信クロック用
のマスタクロックに同期した検出データを一定時間監視
して、複数クロック周期分同一の検出データが連続する
かどうかを判定し、検出データの変化点が存在しないタ
イミングを示しかつマスタクロックに同期したタイミン
グパルスを生成することにより、受信クロックからデー
タ乗換タイミングを生成することなく、送信クロックの
用いて検出データを乗り換えることができるようにして
いる。
クロックの差が十分に大きい場合には、送信クロック用
のマスタクロックに同期した検出データを一定時間監視
して、複数クロック周期分同一の検出データが連続する
かどうかを判定し、検出データの変化点が存在しないタ
イミングを示しかつマスタクロックに同期したタイミン
グパルスを生成することにより、受信クロックからデー
タ乗換タイミングを生成することなく、送信クロックの
用いて検出データを乗り換えることができるようにして
いる。
【０００４】また、他の例（実施例３）では、受信クロ
ック及び送信クロックが未知の場合には、クロック周波
数比較手段を設け、それから出力されるクロック幅バイ
ナリデータを受けてデータ乗換タイミング生成手段がデ
ータ乗換タイミングパルスのパルス幅を制御する。
ック及び送信クロックが未知の場合には、クロック周波
数比較手段を設け、それから出力されるクロック幅バイ
ナリデータを受けてデータ乗換タイミング生成手段がデ
ータ乗換タイミングパルスのパルス幅を制御する。
【０００５】一方、特開平３−２６８５３０号公報に
は、第１と第２の二種類のクロックを用意し、入力デー
タを第１のクロックでラッチし、その出力データを第２
のクロックでラッチする。そして、出力タイミングにお
いて、第１のクロックのタイミングと第２のクロックの
タイミングを見て、送信ラッチタイミングパルスと重な
ることのない方（セットアップタイムとホールドタイム
を満たす方）を出力する、非同期回路のデータ乗せ換え
方式が開示されている。
は、第１と第２の二種類のクロックを用意し、入力デー
タを第１のクロックでラッチし、その出力データを第２
のクロックでラッチする。そして、出力タイミングにお
いて、第１のクロックのタイミングと第２のクロックの
タイミングを見て、送信ラッチタイミングパルスと重な
ることのない方（セットアップタイムとホールドタイム
を満たす方）を出力する、非同期回路のデータ乗せ換え
方式が開示されている。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来技術によると、１つのデータが入力された後、正確に
出力側にデータを出力する前に、又は、出力側で出力し
たデータを受け取る前に、２つめのデータが入力された
場合には、出力データが２つめのデータに更新されてし
まい、データの欠落が生ずる。
来技術によると、１つのデータが入力された後、正確に
出力側にデータを出力する前に、又は、出力側で出力し
たデータを受け取る前に、２つめのデータが入力された
場合には、出力データが２つめのデータに更新されてし
まい、データの欠落が生ずる。
【０００７】また、出力データが準備できる前に読み出
しが行われた場合には、１つ前のデータが重複して出力
される可能性があるが、そのエラーを検出する機能が備
わっていない。
しが行われた場合には、１つ前のデータが重複して出力
される可能性があるが、そのエラーを検出する機能が備
わっていない。
【０００８】上記特開平８−２３７２３２号公報に記載
中の実施例５は、二種類のクロックの差が十分に大きい
場合には変換効率が良いが、クロックの差が定かでない
と使用できない。一方、同公報に記載中の実施例３によ
ると、このようなことはないが、変換効率が劣る。
中の実施例５は、二種類のクロックの差が十分に大きい
場合には変換効率が良いが、クロックの差が定かでない
と使用できない。一方、同公報に記載中の実施例３によ
ると、このようなことはないが、変換効率が劣る。
【０００９】本発明の目的は、データの欠落や重複を防
止できるとともに、もし欠落や重複が生じたときには、
エラーとして検出でき、また二種類のクロックの速度差
が十分に大きい場合とそれ以外の場合とで動作モードを
切り替えることにより、クロックの差の大小に影響され
ることなく、高い変換効率と信頼性が確保できる非同期
データ変換システムを提供することにある。
止できるとともに、もし欠落や重複が生じたときには、
エラーとして検出でき、また二種類のクロックの速度差
が十分に大きい場合とそれ以外の場合とで動作モードを
切り替えることにより、クロックの差の大小に影響され
ることなく、高い変換効率と信頼性が確保できる非同期
データ変換システムを提供することにある。
【００１０】
【課題を解決するための手段】本発明は、入力データを
ライトイネーブル信号に従いライトクロックに同期して
ラッチ部に書き込み、その書き込まれたデータを、リー
ドイネーブル信号に従い、ライトクロックとは非同期の
リードクロックに同期して読み出す非同期データ変換シ
ステムであって、本発明の第１の形態は、ライトイネー
ブル信号とリードイネーブル信号とのＨＩＧＨ／ＬＯＷ
の状態関係から、ラッチ部への書き込みを保留状態とす
るライトレディ信号と、ラッチ部からの読み出しを保留
状態とするリードレディ信号とを、ライトクロックに同
期して生成するレディ信号生成部を備えたことを特徴と
する。
ライトイネーブル信号に従いライトクロックに同期して
ラッチ部に書き込み、その書き込まれたデータを、リー
ドイネーブル信号に従い、ライトクロックとは非同期の
リードクロックに同期して読み出す非同期データ変換シ
ステムであって、本発明の第１の形態は、ライトイネー
ブル信号とリードイネーブル信号とのＨＩＧＨ／ＬＯＷ
の状態関係から、ラッチ部への書き込みを保留状態とす
るライトレディ信号と、ラッチ部からの読み出しを保留
状態とするリードレディ信号とを、ライトクロックに同
期して生成するレディ信号生成部を備えたことを特徴と
する。
【００１１】第２の形態は、ライトイネーブル信号とリ
ードアクノレッジ信号とのＨＩＧＨ／ＬＯＷの状態関係
から、ラッチ部への書き込みを保留状態とするライトレ
ディ信号と、ラッチ部からの読み出しを保留状態とする
リードレディ信号とを、ライトクロックに同期して生成
するレディ信号生成部と、リードイネーブル信号とリー
ドレディ信号とのＨＩＧＨ／ＬＯＷの状態関係から、リ
ードアクノレッジ信号をリードクロックに同期して生成
するリードアクノレッジ信号生成部とを備えたことを特
徴とする。
ードアクノレッジ信号とのＨＩＧＨ／ＬＯＷの状態関係
から、ラッチ部への書き込みを保留状態とするライトレ
ディ信号と、ラッチ部からの読み出しを保留状態とする
リードレディ信号とを、ライトクロックに同期して生成
するレディ信号生成部と、リードイネーブル信号とリー
ドレディ信号とのＨＩＧＨ／ＬＯＷの状態関係から、リ
ードアクノレッジ信号をリードクロックに同期して生成
するリードアクノレッジ信号生成部とを備えたことを特
徴とする。
【００１２】第３の形態は、ライトイネーブル信号とリ
ードアクノレッジ信号とのＨＩＧＨ／ＬＯＷの状態関係
から、ラッチ部への書き込みを保留状態とするライトレ
ディ信号と、ラッチ部からの読み出しを保留状態とする
リードレディ信号とを、ライトクロックに同期して生成
するレディ信号生成部と、リードイネーブル信号とリー
ドレディ信号とのＨＩＧＨ／ＬＯＷの状態関係から、リ
ードアクノレッジ信号をリードクロックに同期して生成
するリードアクノレッジ信号生成部と、前記ライトクロ
ックと前記リードクロックとの速度差を検出し、前者の
速度が後者の速度より十分に大きいときは、リードイネ
ーブル信号をリードアクノレッジ信号として出力するよ
うにリードアクノレッジ信号生成部を制御し、また前者
の速度が後者の速度より十分に大きくないときは、リー
ドイネーブル信号とリードレディ信号とのＨＩＧＨ／Ｌ
ＯＷの状態関係から、リードアクノレッジ信号をリード
クロックに同期して生成するようにリードアクノレッジ
信号生成部を制御するモード切替部とを備えたことを特
徴とする。
ードアクノレッジ信号とのＨＩＧＨ／ＬＯＷの状態関係
から、ラッチ部への書き込みを保留状態とするライトレ
ディ信号と、ラッチ部からの読み出しを保留状態とする
リードレディ信号とを、ライトクロックに同期して生成
するレディ信号生成部と、リードイネーブル信号とリー
ドレディ信号とのＨＩＧＨ／ＬＯＷの状態関係から、リ
ードアクノレッジ信号をリードクロックに同期して生成
するリードアクノレッジ信号生成部と、前記ライトクロ
ックと前記リードクロックとの速度差を検出し、前者の
速度が後者の速度より十分に大きいときは、リードイネ
ーブル信号をリードアクノレッジ信号として出力するよ
うにリードアクノレッジ信号生成部を制御し、また前者
の速度が後者の速度より十分に大きくないときは、リー
ドイネーブル信号とリードレディ信号とのＨＩＧＨ／Ｌ
ＯＷの状態関係から、リードアクノレッジ信号をリード
クロックに同期して生成するようにリードアクノレッジ
信号生成部を制御するモード切替部とを備えたことを特
徴とする。
【００１３】これらいずれの形態においても、ライトイ
ネーブル信号とライトレディ信号とのＨＩＧＨ／ＬＯＷ
の状態関係から、ライトエラー信号をライトクロックに
同期して出力するライトエラー検出部と、リードイネー
ブル信号とリードレディ信号とのＨＩＧＨ／ＬＯＷの状
態関係から、リードエラー信号をリードクロックに同期
して出力するリードエラー検出部とを備えることができ
る。
ネーブル信号とライトレディ信号とのＨＩＧＨ／ＬＯＷ
の状態関係から、ライトエラー信号をライトクロックに
同期して出力するライトエラー検出部と、リードイネー
ブル信号とリードレディ信号とのＨＩＧＨ／ＬＯＷの状
態関係から、リードエラー信号をリードクロックに同期
して出力するリードエラー検出部とを備えることができ
る。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳述する。
に基づいて詳述する。
【００１５】図１に本発明の第１の実施形態を示す。こ
の非同期データ変換システムは、複数のフリップフロッ
プ１からなるラッチ部２と、レディ信号生成部３と、ラ
イトエラー検出部４と、リードエラー検出部５とで構成
され、フリップフロップ１に対するライトクロックＷＣ
ＬＫが、図２に示すようにリードクロックＲＣＬＫより
も十分に速い場合に適用できる。
の非同期データ変換システムは、複数のフリップフロッ
プ１からなるラッチ部２と、レディ信号生成部３と、ラ
イトエラー検出部４と、リードエラー検出部５とで構成
され、フリップフロップ１に対するライトクロックＷＣ
ＬＫが、図２に示すようにリードクロックＲＣＬＫより
も十分に速い場合に適用できる。
【００１６】フリップフロップ１は、ライトイネーブル
信号ＷＥ０がＬＯＷのときにライトクロックＷＣＬＫの
立ち上がりでライトデータ（入力データ）ＷＤをラッチ
する。そのラッチされたデータはリードデータＲＤとし
て読み出される。
信号ＷＥ０がＬＯＷのときにライトクロックＷＣＬＫの
立ち上がりでライトデータ（入力データ）ＷＤをラッチ
する。そのラッチされたデータはリードデータＲＤとし
て読み出される。
【００１７】レディ信号生成部３には、ライトクロック
ＷＣＬＫとライトイネーブル信号ＷＥ０とリードアクノ
レッジ信号（本例の場合はリードイネーブルＲＥ０と同
じ）ＡＣＫ０とが入力され、このレディ信号生成部３
は、ラッチ部２への書き込みを保留状態とするライトレ
ディ信号ＷＲＤＹ０と、ラッチ部２からの読み出しを保
留状態とするリードレディ信号ＲＲＤＹ０とを、ライト
イネーブル信号ＷＥ０とリードアクノレッジ信号ＡＣＫ
０のＨＩＧＨ／ＬＯＷの状態に応じて、ライトクロック
ＷＣＬＫに同期して生成する。
ＷＣＬＫとライトイネーブル信号ＷＥ０とリードアクノ
レッジ信号（本例の場合はリードイネーブルＲＥ０と同
じ）ＡＣＫ０とが入力され、このレディ信号生成部３
は、ラッチ部２への書き込みを保留状態とするライトレ
ディ信号ＷＲＤＹ０と、ラッチ部２からの読み出しを保
留状態とするリードレディ信号ＲＲＤＹ０とを、ライト
イネーブル信号ＷＥ０とリードアクノレッジ信号ＡＣＫ
０のＨＩＧＨ／ＬＯＷの状態に応じて、ライトクロック
ＷＣＬＫに同期して生成する。
【００１８】ライトエラー検出部４は、ライトクロック
ＷＣＬＫの立ち上がりエッジにおけるライトレディ信号
ＷＲＤＹ０とライトイネーブル信号ＷＥ０とのＨＩＧＨ
／ＬＯＷの状態関係を監視して、ライトエラー信号ＷＥ
ＲＲ０を生成する。
ＷＣＬＫの立ち上がりエッジにおけるライトレディ信号
ＷＲＤＹ０とライトイネーブル信号ＷＥ０とのＨＩＧＨ
／ＬＯＷの状態関係を監視して、ライトエラー信号ＷＥ
ＲＲ０を生成する。
【００１９】リードエラー検出部５は、リードクロック
ＲＣＬＫの立ち上がりエッジにおけるリードレディ信号
ＲＲＤＹ０とリードイネーブル信号ＲＥ０とのＨＩＧＨ
／ＬＯＷの状態関係を監視して、リードエラー信号ＲＥ
ＲＲ０を生成する。
ＲＣＬＫの立ち上がりエッジにおけるリードレディ信号
ＲＲＤＹ０とリードイネーブル信号ＲＥ０とのＨＩＧＨ
／ＬＯＷの状態関係を監視して、リードエラー信号ＲＥ
ＲＲ０を生成する。
【００２０】図１に示す第１の実施形態の動作を図２の
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
【００２１】ラッチ部２への書き込みについては、ライ
トクロックＷＣＬＫの立ち上がりエッジにおいて、ライ
トレディ信号ＷＲＤＹ０がＬＯＷのときには、次のライ
トクロックＷＣＬＫの立ち上がりエッジにおいて書き込
みが可能となり、この状態で、ライトクロックＷＣＬＫ
の立ち上がりエッジにライトイネーブルＷＥ０をＬＯＷ
にすることで書き込みが実行される。ここで、ライトイ
ネーブルＷＥ０は、ライトクロックＷＣＬＫの１クロッ
ク間のみＬＯＷにする。つまり、一度、ライトクロック
ＷＣＬＫの立ち上がりエッジでライトイネーブル信号Ｗ
Ｅ０をＬＯＷにした場合には、次のライトクロックＷＣ
ＬＫの立ち上がりエッジでは、ライトイネーブルＷＥ０
をＨＩＧＨとする。このようにすれば、再びライトクロ
ックＷＣＬＫの立ち上がりエッジにおいて、ライトレデ
ィＲＲＤＹ０がＬＯＷのときには、次のライトクロック
ＷＣＬＫの立ち上がりエッジにおいて書き込み可能にで
きる。
トクロックＷＣＬＫの立ち上がりエッジにおいて、ライ
トレディ信号ＷＲＤＹ０がＬＯＷのときには、次のライ
トクロックＷＣＬＫの立ち上がりエッジにおいて書き込
みが可能となり、この状態で、ライトクロックＷＣＬＫ
の立ち上がりエッジにライトイネーブルＷＥ０をＬＯＷ
にすることで書き込みが実行される。ここで、ライトイ
ネーブルＷＥ０は、ライトクロックＷＣＬＫの１クロッ
ク間のみＬＯＷにする。つまり、一度、ライトクロック
ＷＣＬＫの立ち上がりエッジでライトイネーブル信号Ｗ
Ｅ０をＬＯＷにした場合には、次のライトクロックＷＣ
ＬＫの立ち上がりエッジでは、ライトイネーブルＷＥ０
をＨＩＧＨとする。このようにすれば、再びライトクロ
ックＷＣＬＫの立ち上がりエッジにおいて、ライトレデ
ィＲＲＤＹ０がＬＯＷのときには、次のライトクロック
ＷＣＬＫの立ち上がりエッジにおいて書き込み可能にで
きる。
【００２２】ラッチ部２からの読み出しは、リードクロ
ックＲＣＬＫの立ち上がりエッジにおいて、リードレデ
ィ信号ＲＲＤＹ０がＬＯＷのときには、次のリードクロ
ックＬＣＬＫの立ち上がりエッジにおいて読み出しが可
能となる。このとき、リードレディ信号ＲＲＤＹ０は、
ライトクロックＷＣＬＫに同期して生成されたものでリ
ードクロックＲＣＬＫとは非同期であるため、リードク
ロックＲＣＬＫの立ち上がりエッジにおいてリードレデ
ィ信号ＲＲＤＹ０が変化し、セットアップタイム又はホ
ールドタイムが不足する恐れがある。そのため、図１に
示したシステムで変換後のデータを使用する回路におい
て、レディ信号生成部３からのリードレディ信号ＲＲＤ
Ｙ０を使用する。そして、この回路は、セットアップタ
イム及びホールドタイムが一度不足した場合に発振し続
ける回路ではなく、ＨＩＧＨ又はＬＯＷのどちらかにな
るかは不定であるが、ＨＩＧＨ又はＬＯＷに速やかに収
束する回路とする。また、次のリードクロックＲＣＬＫ
の立ち上がりエッジにてセットアップタイムとホールド
タイムとが満たされれば、リードレディ信号ＲＲＤＹ０
を適切に認識できる回路とする。
ックＲＣＬＫの立ち上がりエッジにおいて、リードレデ
ィ信号ＲＲＤＹ０がＬＯＷのときには、次のリードクロ
ックＬＣＬＫの立ち上がりエッジにおいて読み出しが可
能となる。このとき、リードレディ信号ＲＲＤＹ０は、
ライトクロックＷＣＬＫに同期して生成されたものでリ
ードクロックＲＣＬＫとは非同期であるため、リードク
ロックＲＣＬＫの立ち上がりエッジにおいてリードレデ
ィ信号ＲＲＤＹ０が変化し、セットアップタイム又はホ
ールドタイムが不足する恐れがある。そのため、図１に
示したシステムで変換後のデータを使用する回路におい
て、レディ信号生成部３からのリードレディ信号ＲＲＤ
Ｙ０を使用する。そして、この回路は、セットアップタ
イム及びホールドタイムが一度不足した場合に発振し続
ける回路ではなく、ＨＩＧＨ又はＬＯＷのどちらかにな
るかは不定であるが、ＨＩＧＨ又はＬＯＷに速やかに収
束する回路とする。また、次のリードクロックＲＣＬＫ
の立ち上がりエッジにてセットアップタイムとホールド
タイムとが満たされれば、リードレディ信号ＲＲＤＹ０
を適切に認識できる回路とする。
【００２３】このような回路であれば、例えば、リード
レディ信号ＲＲＤＹ０がＨＩＧＨからＬＯＷに変化する
場合に、その変化とリードクロックＲＣＬＫの立ち上が
りエッジでセットアップタイム又はホールドタイムが不
足しても、その変化点でＨＩＧＨと認識された場合は、
次のリードクロックＲＣＬＫの立ち上がりエッジでは、
正しくセットアップ及びホールドタイムが満たされるた
め、ＬＯＷと認識される。他方、ＬＯＷと認識された場
合には、リードレディ状態であると認識され、正しく動
作することになる。
レディ信号ＲＲＤＹ０がＨＩＧＨからＬＯＷに変化する
場合に、その変化とリードクロックＲＣＬＫの立ち上が
りエッジでセットアップタイム又はホールドタイムが不
足しても、その変化点でＨＩＧＨと認識された場合は、
次のリードクロックＲＣＬＫの立ち上がりエッジでは、
正しくセットアップ及びホールドタイムが満たされるた
め、ＬＯＷと認識される。他方、ＬＯＷと認識された場
合には、リードレディ状態であると認識され、正しく動
作することになる。
【００２４】図１０にレディ信号生成部３の状態遷移、
図１１にその状態遷移によるライトレディ信号ＷＲＤＹ
０及びリードレディ信号ＬＲＤＹ０のＨＩＧＨ／ＬＯＷ
の変化を示す。これらの図を参照してレディ信号生成部
３の動作を説明する。
図１１にその状態遷移によるライトレディ信号ＷＲＤＹ
０及びリードレディ信号ＬＲＤＹ０のＨＩＧＨ／ＬＯＷ
の変化を示す。これらの図を参照してレディ信号生成部
３の動作を説明する。
【００２５】レディ信号生成部３は、ＩwとＴw１とＴw
２の３つの状態（ステート）によりライトレディ信号Ｗ
ＲＤＹ０及びリードレディ信号ＬＲＤＹ０を変化させる
が、最初はＩwステートになっている。このとき、ライ
トレディ信号ＷＲＤＹ０はＬＯＷ、リードレディ信号Ｒ
ＲＤＹ０はＨＩＧＨとなり、ライトイネーブル信号ＷＥ
０がＬＯＷになるまでＩwステートに留まる。
２の３つの状態（ステート）によりライトレディ信号Ｗ
ＲＤＹ０及びリードレディ信号ＬＲＤＹ０を変化させる
が、最初はＩwステートになっている。このとき、ライ
トレディ信号ＷＲＤＹ０はＬＯＷ、リードレディ信号Ｒ
ＲＤＹ０はＨＩＧＨとなり、ライトイネーブル信号ＷＥ
０がＬＯＷになるまでＩwステートに留まる。
【００２６】この後、ライトイネーブル信号ＷＥ０が１
クロック間ＬＯＷになると、Ｔw１ステートに遷移す
る。この状態で、ライトレディ信号ＷＲＤＹ０はＨＩＧ
Ｈ、リードレディ信号ＲＲＤＹ０はＬＯＷとなり、リー
ドアクノレッジ信号ＡＣＫ０（この場合はリードイネー
ブルＲＥ０と同じ）がＬＯＷになるまでＴw１ステート
に留まる。
クロック間ＬＯＷになると、Ｔw１ステートに遷移す
る。この状態で、ライトレディ信号ＷＲＤＹ０はＨＩＧ
Ｈ、リードレディ信号ＲＲＤＹ０はＬＯＷとなり、リー
ドアクノレッジ信号ＡＣＫ０（この場合はリードイネー
ブルＲＥ０と同じ）がＬＯＷになるまでＴw１ステート
に留まる。
【００２７】この状態で、リードレディ信号ＲＲＤＹ０
がＬＯＷのときに、リードクロックＲＣＬＫの立ち上が
りエッジが生ずると、次のクロック以降にリードイネー
ブル信号ＲＥ０をＬＯＷにすることで、ラッチ部２から
の読み出しが可能になる。
がＬＯＷのときに、リードクロックＲＣＬＫの立ち上が
りエッジが生ずると、次のクロック以降にリードイネー
ブル信号ＲＥ０をＬＯＷにすることで、ラッチ部２から
の読み出しが可能になる。
【００２８】図２のタイミングチャートでは、Ａのタイ
ミングでリードイネーブル信号ＲＥ０をＬＯＷにし、リ
ードクロックＲＣＬＫの１クロック後にＨＩＧＨに戻し
ている。リードイネーブル信号ＲＥ０は、そのままリー
ドアクノレッジ信号ＡＣＫ０として使用されるため、リ
ードアクノレッジ信号ＡＣＫ０は、リードクロックＲＣ
ＬＫの１クロック間ＬＯＷとなる。
ミングでリードイネーブル信号ＲＥ０をＬＯＷにし、リ
ードクロックＲＣＬＫの１クロック後にＨＩＧＨに戻し
ている。リードイネーブル信号ＲＥ０は、そのままリー
ドアクノレッジ信号ＡＣＫ０として使用されるため、リ
ードアクノレッジ信号ＡＣＫ０は、リードクロックＲＣ
ＬＫの１クロック間ＬＯＷとなる。
【００２９】レディ信号生成部３は、図１０に示すよう
にリードアクノレッジ信号ＡＣＫ０がＬＯＷになると、
Ｔw２ステートに遷移する。この状態では、ライトレデ
ィ信号ＷＲＤＹ０とリードレディ信号ＲＲＤＹ０は共に
ＨＩＧＨとなり、リードアクノレッジ信号ＡＣＫ０がＨ
ＩＧＨになるまでＴw２ステートに留まる。
にリードアクノレッジ信号ＡＣＫ０がＬＯＷになると、
Ｔw２ステートに遷移する。この状態では、ライトレデ
ィ信号ＷＲＤＹ０とリードレディ信号ＲＲＤＹ０は共に
ＨＩＧＨとなり、リードアクノレッジ信号ＡＣＫ０がＨ
ＩＧＨになるまでＴw２ステートに留まる。
【００３０】リードアクノレッジ信号ＡＣＫ０は、リー
ドクロックＲＣＬＫの１クロック後にはＨＩＧＨになる
ので、レディ信号生成部３はＩwステートに戻る。この
状態では、ライトレディ信号ＷＲＤＹ０はＬＯＷ、リー
ドレディ信号ＲＲＤＹ０はＨＩＧＨとなる。このような
動作を繰り返すことで、データの欠落や重複を生ずるこ
となく、ライトデータＷＤを、リードクロックＲＣＬＫ
に同期したリードデータＲＤに正しく変換できる。
ドクロックＲＣＬＫの１クロック後にはＨＩＧＨになる
ので、レディ信号生成部３はＩwステートに戻る。この
状態では、ライトレディ信号ＷＲＤＹ０はＬＯＷ、リー
ドレディ信号ＲＲＤＹ０はＨＩＧＨとなる。このような
動作を繰り返すことで、データの欠落や重複を生ずるこ
となく、ライトデータＷＤを、リードクロックＲＣＬＫ
に同期したリードデータＲＤに正しく変換できる。
【００３１】次に、図１４を参照してライトエラー検出
部４を動作を説明する。フリップフロップ１内部にデー
タが存在する状態であるため、データを新たに書き込む
ことができないときには、ライトレディ信号ＷＲＤＹ０
はＨＩＧＨとなる。これがＨＩＧＨで、かつライトイネ
ーブル信号ＷＥ０がＬＯＷのときに、ライトクロックＷ
ＣＬＫの立ち上がりエッジが発生すると、書き込みエラ
ーである。この状態では、１つめのデータが読み出され
る前に書き込みが行われており、データ欠落となる。こ
のとき、ライトエラー検出部４は、ライトエラーが発生
したとして、ライトエラー信号ＷＥＲＲ０をＬＯＷにす
る。
部４を動作を説明する。フリップフロップ１内部にデー
タが存在する状態であるため、データを新たに書き込む
ことができないときには、ライトレディ信号ＷＲＤＹ０
はＨＩＧＨとなる。これがＨＩＧＨで、かつライトイネ
ーブル信号ＷＥ０がＬＯＷのときに、ライトクロックＷ
ＣＬＫの立ち上がりエッジが発生すると、書き込みエラ
ーである。この状態では、１つめのデータが読み出され
る前に書き込みが行われており、データ欠落となる。こ
のとき、ライトエラー検出部４は、ライトエラーが発生
したとして、ライトエラー信号ＷＥＲＲ０をＬＯＷにす
る。
【００３２】図１５を参照してリードエラー検出部５を
動作を説明する。フリップフロップ１内部に読み出すた
めのデータが存在しないとき、リードレディ信号ＲＲＤ
Ｙ０がＨＩＧＨとなる。これがＨＩＧＨで、かつリード
イネーブル信号ＲＥ０がＬＯＷのときに、リードクロッ
クＲＣＬＫの立ち上がりエッジが発生すると、読み出し
エラーである。この状態では、新しいデータが書き込ま
れる前に読み出しが行われており、データの重複読み出
しとなる。このとき、リードエラー検出部５は、リード
エラーが発生したとして、リードエラー信号ＲＥＲＲ０
をＬＯＷにする。
動作を説明する。フリップフロップ１内部に読み出すた
めのデータが存在しないとき、リードレディ信号ＲＲＤ
Ｙ０がＨＩＧＨとなる。これがＨＩＧＨで、かつリード
イネーブル信号ＲＥ０がＬＯＷのときに、リードクロッ
クＲＣＬＫの立ち上がりエッジが発生すると、読み出し
エラーである。この状態では、新しいデータが書き込ま
れる前に読み出しが行われており、データの重複読み出
しとなる。このとき、リードエラー検出部５は、リード
エラーが発生したとして、リードエラー信号ＲＥＲＲ０
をＬＯＷにする。
【００３３】ところで、図３に示すように、ライトクロ
ックＷＣＬＫとリードクロックＲＣＬＫとが近い周波数
である場合には、図１に示した構成のみでは次のように
正しく動作できない。
ックＷＣＬＫとリードクロックＲＣＬＫとが近い周波数
である場合には、図１に示した構成のみでは次のように
正しく動作できない。
【００３４】いま、図３のＡのタイミングでリードイネ
ーブル信号ＲＥ０がＬＯＷになったときには、レデイ信
号生成部３は、セットアップタイム不足でリードアクノ
レッジ信号ＡＣＫ０を検出できない。次のリードクロッ
クＲＣＬＫでリードイネーブルＲＥ０はＨＩＧＨにな
る。ここでも、やはりレデイ信号生成部３はリードアク
ノレッジ信号ＡＣＫ０を検出できない。このため、Ｔw
１ステートに留まり続け、ストール状態となる。
ーブル信号ＲＥ０がＬＯＷになったときには、レデイ信
号生成部３は、セットアップタイム不足でリードアクノ
レッジ信号ＡＣＫ０を検出できない。次のリードクロッ
クＲＣＬＫでリードイネーブルＲＥ０はＨＩＧＨにな
る。ここでも、やはりレデイ信号生成部３はリードアク
ノレッジ信号ＡＣＫ０を検出できない。このため、Ｔw
１ステートに留まり続け、ストール状態となる。
【００３５】また、図４は、ライトクロックＷＣＬＫと
リードクロックＲＣＬＫとが近い周波数である場合の別
の例を示す。同図のＡのタイミングでリードイネーブル
信号ＲＥ０がＬＯＷになった場合に、次のライトクロッ
クＷＣＬＫの立ち上がりエッジにおいてリードアクノレ
ッジ信号ＡＣＫ０はホールドタイムが不足している。こ
のため、レデイ信号生成部３は、リードアクノレッジ信
号ＡＣＫ０を検出できず、Ｔw１ステートに留まり続け
てストール状態となる。
リードクロックＲＣＬＫとが近い周波数である場合の別
の例を示す。同図のＡのタイミングでリードイネーブル
信号ＲＥ０がＬＯＷになった場合に、次のライトクロッ
クＷＣＬＫの立ち上がりエッジにおいてリードアクノレ
ッジ信号ＡＣＫ０はホールドタイムが不足している。こ
のため、レデイ信号生成部３は、リードアクノレッジ信
号ＡＣＫ０を検出できず、Ｔw１ステートに留まり続け
てストール状態となる。
【００３６】そこで、図５の第２の実施形態では、上記
のような事態を避けるため、図３及び図４に示した図１
の構成に加えてリードアクノレッジ信号生成部６を備
え、リードイネーブル信号ＲＥ０とリードレディ信号Ｒ
ＲＤＹ０とのＨＩＧＨ／ＬＯＷの状態関係から、リード
アクノレッジ信号ＡＣＫ０をリードクロックＲＣＬＫに
同期して生成する。図１２に、リードアクノリッジ信号
生成部６の状態遷移、図１３に、その状態遷移によるリ
ードアクノリッジ信号ＡＣＫ０の変化を示す。
のような事態を避けるため、図３及び図４に示した図１
の構成に加えてリードアクノレッジ信号生成部６を備
え、リードイネーブル信号ＲＥ０とリードレディ信号Ｒ
ＲＤＹ０とのＨＩＧＨ／ＬＯＷの状態関係から、リード
アクノレッジ信号ＡＣＫ０をリードクロックＲＣＬＫに
同期して生成する。図１２に、リードアクノリッジ信号
生成部６の状態遷移、図１３に、その状態遷移によるリ
ードアクノリッジ信号ＡＣＫ０の変化を示す。
【００３７】図５の第２の実施形態におけるラッチ部
２、ライトエラー検出部４及びリードエラー検出部５
は、図１に示した第１の実施形態と同じであるため、そ
の動作説明は省略し、リードアクノリッジ信号生成部６
とレディ信号生成部３との動作関係について、図６のタ
イミングチャート及び図１０〜図１３を参照して説明す
る。なお、説明の便宜上、図１の構成のみによる動作を
「Ａ−Ｍｏｄｅ」、図５のリードアクノリッジ信号生成
部６が加わった動作を「Ｂ−Ｍｏｄｅ」と言う。
２、ライトエラー検出部４及びリードエラー検出部５
は、図１に示した第１の実施形態と同じであるため、そ
の動作説明は省略し、リードアクノリッジ信号生成部６
とレディ信号生成部３との動作関係について、図６のタ
イミングチャート及び図１０〜図１３を参照して説明す
る。なお、説明の便宜上、図１の構成のみによる動作を
「Ａ−Ｍｏｄｅ」、図５のリードアクノリッジ信号生成
部６が加わった動作を「Ｂ−Ｍｏｄｅ」と言う。
【００３８】図６は、ライトクロックＷＣＬＫが、リー
ドクロックＲＣＬＫに比べ十分に速い場合のタイミング
の一例である。最初は、レディ信号生成部３はＩwステ
ート、リードアクノリッジ信号生成部６はＩrステート
になっている。このとき、図１１に示すように、ライト
レディ信号ＷＲＤＹ０はＬＯＷ、リードレディ信号ＲＲ
ＤＹ０はＨＩＧＨとなる。図１３に示すように、図５の
第２の実施形態では動作モードは「Ｂ−Ｍｏｄｅ」に固
定されており、Ｉrステートにおいてリードアクノリッ
ジ信号ＡＣＫ０はＨＩＧＨとなる。図１０に示すよう
に、レディ信号生成部３は、ライトイネーブル信号ＷＥ
０がＬＯＷになるまで、Ｉwステートに留まる。また、
図１２に示すように、リードアクノリッジ信号生成部６
は、リードレディ信号ＲＲＤＹ０がＬＯＷになるまでＩ
rステートに留まる。
ドクロックＲＣＬＫに比べ十分に速い場合のタイミング
の一例である。最初は、レディ信号生成部３はＩwステ
ート、リードアクノリッジ信号生成部６はＩrステート
になっている。このとき、図１１に示すように、ライト
レディ信号ＷＲＤＹ０はＬＯＷ、リードレディ信号ＲＲ
ＤＹ０はＨＩＧＨとなる。図１３に示すように、図５の
第２の実施形態では動作モードは「Ｂ−Ｍｏｄｅ」に固
定されており、Ｉrステートにおいてリードアクノリッ
ジ信号ＡＣＫ０はＨＩＧＨとなる。図１０に示すよう
に、レディ信号生成部３は、ライトイネーブル信号ＷＥ
０がＬＯＷになるまで、Ｉwステートに留まる。また、
図１２に示すように、リードアクノリッジ信号生成部６
は、リードレディ信号ＲＲＤＹ０がＬＯＷになるまでＩ
rステートに留まる。
【００３９】この後、ライトイネーブルＷＥ０がライト
クロックＷＣＬＫの１クロック間ＬＯＷになると、図１
０に示すように、レディ信号生成部３はＴw１ステート
に遷移する。この状態では、図１１に示すように、ライ
トレディ信号ＷＲＤＹ０はＨＩＧＨ、リードレディ信号
ＲＲＤＹ０はＬＯＷとなる。そして、リードアクノリッ
ジ信号ＡＣＫ０がＬＯＷになるまで、レディ信号生成部
３はＴw１ステートに留まる。
クロックＷＣＬＫの１クロック間ＬＯＷになると、図１
０に示すように、レディ信号生成部３はＴw１ステート
に遷移する。この状態では、図１１に示すように、ライ
トレディ信号ＷＲＤＹ０はＨＩＧＨ、リードレディ信号
ＲＲＤＹ０はＬＯＷとなる。そして、リードアクノリッ
ジ信号ＡＣＫ０がＬＯＷになるまで、レディ信号生成部
３はＴw１ステートに留まる。
【００４０】一方、リードアクノリッジ信号生成部６
は、リードレディ信号ＲＲＤＹ０がＬＯＷになった後、
次のリードクロックＲＣＬＫの立ち上がりエッジでＴr
１ステートに遷移する。そして、図１３に示すように、
リードイネーブル信号ＲＥ０がＬＯＷになるまで、Ｔr
１ステートに留まる。
は、リードレディ信号ＲＲＤＹ０がＬＯＷになった後、
次のリードクロックＲＣＬＫの立ち上がりエッジでＴr
１ステートに遷移する。そして、図１３に示すように、
リードイネーブル信号ＲＥ０がＬＯＷになるまで、Ｔr
１ステートに留まる。
【００４１】リードレディ信号ＲＲＤＹ０がＬＯＷの状
態で、リードクロックＲＣＬＫの立ち上がりエッジが発
生すると、次のクロック以降にリードイネーブル信号Ｒ
Ｅ０をＬＯＷにすることで、ラッチ部２からのデータ読
み出しが可能になる。図６では、Ａのタイミングでリー
ドイネーブルＲＥ０をＬＯＷにし、リードクロックＲＣ
ＬＫの１クロック後にＨＩＧＨに戻している。
態で、リードクロックＲＣＬＫの立ち上がりエッジが発
生すると、次のクロック以降にリードイネーブル信号Ｒ
Ｅ０をＬＯＷにすることで、ラッチ部２からのデータ読
み出しが可能になる。図６では、Ａのタイミングでリー
ドイネーブルＲＥ０をＬＯＷにし、リードクロックＲＣ
ＬＫの１クロック後にＨＩＧＨに戻している。
【００４２】次に、図１２に示すように、リードイネー
ブル信号ＲＥ０がＬＯＷで、かつ、リードクロックの立
ち上がりエッジが発生すると、リードアクノリッジ信号
生成部６はＴw２に遷移する。このとき、図１３に示す
ようにリードアクノリッジ信号ＡＣＫ０はＬＯＷとな
る。そして、リードアクノリッジ信号生成部６は、図１
２に示すように、リードイネーブル信号ＲＥ０がＨＩＧ
Ｈで、かつ、リードレディ信号ＲＲＤＹ０がＨＩＧＨに
なるまで、Ｔr２ステートに留まる。
ブル信号ＲＥ０がＬＯＷで、かつ、リードクロックの立
ち上がりエッジが発生すると、リードアクノリッジ信号
生成部６はＴw２に遷移する。このとき、図１３に示す
ようにリードアクノリッジ信号ＡＣＫ０はＬＯＷとな
る。そして、リードアクノリッジ信号生成部６は、図１
２に示すように、リードイネーブル信号ＲＥ０がＨＩＧ
Ｈで、かつ、リードレディ信号ＲＲＤＹ０がＨＩＧＨに
なるまで、Ｔr２ステートに留まる。
【００４３】図１０に示すように、リードアクノリッジ
信号ＡＣＫ０がＬＯＷになった後、次のライトクロック
ＷＣＬＫの立ち上がりエッジが発生すると、レディ信号
生成部３はＴw２ステートに遷移する。このとき、図１
１に示すように、ライトレディＷＲＤＹ０はＨＩＧＨ、
リードレディ信号ＲＲＤＹ０はＨＩＧＨとなる。そし
て、レディ信号生成部３は、リードアクノリッジ信号Ａ
ＣＫ０がＨＩＧＨになるまでＴw２ステートに留まる。
信号ＡＣＫ０がＬＯＷになった後、次のライトクロック
ＷＣＬＫの立ち上がりエッジが発生すると、レディ信号
生成部３はＴw２ステートに遷移する。このとき、図１
１に示すように、ライトレディＷＲＤＹ０はＨＩＧＨ、
リードレディ信号ＲＲＤＹ０はＨＩＧＨとなる。そし
て、レディ信号生成部３は、リードアクノリッジ信号Ａ
ＣＫ０がＨＩＧＨになるまでＴw２ステートに留まる。
【００４４】リードレディ信号ＲＥ０は、リードクロッ
クＲＣＬＫの１クロック間ＬＯＷとなった後、ＨＩＧＨ
となる。また、リードレディ信号ＲＲＤＹ０はＨＩＧＨ
であるため、図１１に示すように、リードアクノリッジ
信号生成部６はＩrステートに遷移する。このとき、図
１３に示すように、リードアクノリッジ信号ＡＣＫ０は
ＨＩＧＨとなる。
クＲＣＬＫの１クロック間ＬＯＷとなった後、ＨＩＧＨ
となる。また、リードレディ信号ＲＲＤＹ０はＨＩＧＨ
であるため、図１１に示すように、リードアクノリッジ
信号生成部６はＩrステートに遷移する。このとき、図
１３に示すように、リードアクノリッジ信号ＡＣＫ０は
ＨＩＧＨとなる。
【００４５】リードアクノリッジ信号ＡＣＫ０がＨＩＧ
Ｈになると、図１０に示すように、レディ信号生成部３
はＩwステートに遷移する。このとき、図１１に示すよ
うに、ライトレディ信号ＷＲＤＹ０はＬＯＷ、リードレ
ディ信号ＲＲＤＹ０はＨＩＧＨとなる。このような動作
を繰り返すことで、データの欠落や重複を生ずることな
く、ライトデータＷＤを連続してリードデータＲＤに変
換できる。
Ｈになると、図１０に示すように、レディ信号生成部３
はＩwステートに遷移する。このとき、図１１に示すよ
うに、ライトレディ信号ＷＲＤＹ０はＬＯＷ、リードレ
ディ信号ＲＲＤＹ０はＨＩＧＨとなる。このような動作
を繰り返すことで、データの欠落や重複を生ずることな
く、ライトデータＷＤを連続してリードデータＲＤに変
換できる。
【００４６】図７は、ライトクロックＷＣＬＫが、リー
ドクロックＲＣＬＫに比べ十分に速くない場合のタイミ
ングの一例である。また、図８は、ライトクロックＷＣ
ＬＫが、リードクロックＲＣＬＫに比べ遅い場合のタイ
ミングの一例である。これらのいずれの場合にも、リー
ドアクノリッジ信号生成部６とレディ信号生成部３との
上述したような動作関係により、ライトクロックＷＣＬ
ＫとリードクロックＲＣＬＫのスピードに依存すること
なく、図６の場合と同様にデータ変換を安定して行うこ
とができる。
ドクロックＲＣＬＫに比べ十分に速くない場合のタイミ
ングの一例である。また、図８は、ライトクロックＷＣ
ＬＫが、リードクロックＲＣＬＫに比べ遅い場合のタイ
ミングの一例である。これらのいずれの場合にも、リー
ドアクノリッジ信号生成部６とレディ信号生成部３との
上述したような動作関係により、ライトクロックＷＣＬ
ＫとリードクロックＲＣＬＫのスピードに依存すること
なく、図６の場合と同様にデータ変換を安定して行うこ
とができる。
【００４７】次に、図９に示す本発明の第３の実施形態
について説明する。このシステムは、図５に示した構成
に更にモード切替部７を備えたものである。このモード
切替部７は、ライトクロックＷＣＬＫとリードクロック
ＲＣＬＫとの速度差を検出し、前者の速度が後者の速度
より十分に大きいときは、リードアクノリッジ信号生成
部６を「Ａ−Ｍｏｄｅ」とし、リードイネーブル信号Ｒ
Ｅ０をそのままリードアクノレッジ信号ＡＣＫ０として
出力させる。この場合の動作は図１の第１の実施態様と
同じになる。
について説明する。このシステムは、図５に示した構成
に更にモード切替部７を備えたものである。このモード
切替部７は、ライトクロックＷＣＬＫとリードクロック
ＲＣＬＫとの速度差を検出し、前者の速度が後者の速度
より十分に大きいときは、リードアクノリッジ信号生成
部６を「Ａ−Ｍｏｄｅ」とし、リードイネーブル信号Ｒ
Ｅ０をそのままリードアクノレッジ信号ＡＣＫ０として
出力させる。この場合の動作は図１の第１の実施態様と
同じになる。
【００４８】また、前者の速度が後者の速度より十分に
大きくないときは、リードアクノリッジ信号生成部６を
「Ｂ−Ｍｏｄｅ」に切り替える。この場合の動作は図５
の第２の実施態様と同じになる。
大きくないときは、リードアクノリッジ信号生成部６を
「Ｂ−Ｍｏｄｅ」に切り替える。この場合の動作は図５
の第２の実施態様と同じになる。
【００４９】
【発明の効果】以上説明したように本発明によれば、ラ
イトイネーブル信号とリードイネーブル信号とのＨＩＧ
Ｈ／ＬＯＷの状態関係から、ラッチ部への書き込みを保
留状態とするライトレディ信号と、ラッチ部からの読み
出しを保留状態とするリードレディ信号とを、ライトク
ロックに同期して生成するので、データの欠落や重複を
防止できる。
イトイネーブル信号とリードイネーブル信号とのＨＩＧ
Ｈ／ＬＯＷの状態関係から、ラッチ部への書き込みを保
留状態とするライトレディ信号と、ラッチ部からの読み
出しを保留状態とするリードレディ信号とを、ライトク
ロックに同期して生成するので、データの欠落や重複を
防止できる。
【００５０】請求項２に係る発明によれば、リードイネ
ーブル信号とリードレディ信号とのＨＩＧＨ／ＬＯＷの
状態関係から、リードアクノレッジ信号をリードクロッ
クに同期して生成するので、ライトクロックとリードク
ロックの速度差が十分に大きくない場合にも、データの
欠落や重複を防止できる。
ーブル信号とリードレディ信号とのＨＩＧＨ／ＬＯＷの
状態関係から、リードアクノレッジ信号をリードクロッ
クに同期して生成するので、ライトクロックとリードク
ロックの速度差が十分に大きくない場合にも、データの
欠落や重複を防止できる。
【００５１】請求項３に係る発明によれば、ライトクロ
ックとリードクロックの速度差が十分に大きい場合とそ
れ以外の場合とで動作モードを切り替えることにより、
クロックの差の大小に影響されることなく、高い変換効
率と信頼性が確保できる。
ックとリードクロックの速度差が十分に大きい場合とそ
れ以外の場合とで動作モードを切り替えることにより、
クロックの差の大小に影響されることなく、高い変換効
率と信頼性が確保できる。
【００５２】請求項４に係る発明によれば、もしデータ
の欠落や重複が生じたときには、エラーとして検出でき
る。
の欠落や重複が生じたときには、エラーとして検出でき
る。
【図１】本発明の第１の実施形態のブロック図である。
【図２】第１の実施形態において、ライトクロックがリ
ードクロックに比べ十分に速い場合のタイミング例を示
すタイミングチャートである。
ードクロックに比べ十分に速い場合のタイミング例を示
すタイミングチャートである。
【図３】第１の実施形態において、ライトクロックとリ
ードクロックとの速度差が小さい場合のタイミング例を
示すタイミングチャートである。
ードクロックとの速度差が小さい場合のタイミング例を
示すタイミングチャートである。
【図４】同様の別のタイミング例を示すタイミングチャ
ートである。
ートである。
【図５】本発明の第２の実施形態のブロック図である。
【図６】第２の実施形態において、ライトクロックがリ
ードクロックに比べ十分に速い場合のタイミング例を示
すタイミングチャートである。
ードクロックに比べ十分に速い場合のタイミング例を示
すタイミングチャートである。
【図７】第２の実施形態において、ライトクロックとリ
ードクロックとの速度差が小さい場合のタイミング例を
示すタイミングチャートである。
ードクロックとの速度差が小さい場合のタイミング例を
示すタイミングチャートである。
【図８】第２の実施形態において、ライトクロックより
もリードクロックが速い場合のタイミング例を示すタイ
ミングチャートである。
もリードクロックが速い場合のタイミング例を示すタイ
ミングチャートである。
【図９】本発明の第３の実施形態のブロック図である。
【図１０】レディ信号生成部の動作遷移図である。
【図１１】レディ信号生成部によるライトレディ信号及
びリードレディ信号の出力態様図である。
びリードレディ信号の出力態様図である。
【図１２】リードアクノリッジ信号生成部の動作遷移図
である。
である。
【図１３】リードアクノリッジ信号生成部によるリード
アクノリッジ信号の出力態様図である。
アクノリッジ信号の出力態様図である。
【図１４】ライトエラー検出部における入力信号と出力
信号の関係図である。
信号の関係図である。
【図１５】リードエラー検出部における入力信号と出力
信号の関係図である。
信号の関係図である。
１ フリップロップ ２ ラッチ部 ３ レディ信号生成部 ４ ライトエラー検出部 ５ リードエラー検出部 ６ リードアクノリッジ信号生成部 ７ モード切替部
Claims (4)
- 【請求項１】入力データをライトイネーブル信号に従い
ライトクロックに同期してラッチ部に書き込み、その書
き込まれたデータを、リードイネーブル信号に従い、ラ
イトクロックとは非同期のリードクロックに同期して読
み出す非同期データ変換システムにおいて、前記ライト
イネーブル信号とリードイネーブル信号とのＨＩＧＨ／
ＬＯＷの状態関係から、前記ラッチ部への書き込みを保
留状態とするライトレディ信号と、ラッチ部からの読み
出しを保留状態とするリードレディ信号とを、前記ライ
トクロックに同期して生成するレディ信号生成部を備え
たことを特徴とする非同期データ変換システム。 - 【請求項２】入力データをライトイネーブル信号に従い
ライトクロックに同期してラッチ部に書き込み、その書
き込まれたデータを、リードイネーブル信号に従い、ラ
イトクロックとは非同期のリードクロックに同期して読
み出す非同期データ変換システムにおいて、前記ライト
イネーブル信号とリードアクノレッジ信号とのＨＩＧＨ
／ＬＯＷの状態関係から、前記ラッチ部への書き込みを
保留状態とするライトレディ信号と、ラッチ部からの読
み出しを保留状態とするリードレディ信号とを、前記ラ
イトクロックに同期して生成するレディ信号生成部と、
前記リードイネーブル信号と前記リードレディ信号との
ＨＩＧＨ／ＬＯＷの状態関係から、前記リードアクノレ
ッジ信号を前記リードクロックに同期して生成するリー
ドアクノレッジ信号生成部とを備えたことを特徴とする
非同期データ変換システム。 - 【請求項３】入力データをライトイネーブル信号に従い
ライトクロックに同期してラッチ部に書き込み、その書
き込まれたデータを、リードイネーブル信号に従い、ラ
イトクロックとは非同期のリードクロックに同期して読
み出す非同期データ変換システムにおいて、前記ライト
イネーブル信号とリードアクノレッジ信号とのＨＩＧＨ
／ＬＯＷの状態関係から、前記ラッチ部への書き込みを
保留状態とするライトレディ信号と、ラッチ部からの読
み出しを保留状態とするリードレディ信号とを、前記ラ
イトクロックに同期して生成するレディ信号生成部と、
前記リードイネーブル信号と前記リードレディ信号との
ＨＩＧＨ／ＬＯＷの状態関係から、前記リードアクノレ
ッジ信号を前記リードクロックに同期して生成するリー
ドアクノレッジ信号生成部と、前記ライトクロックと前
記リードクロックとの速度差を検出し、前者の速度が後
者の速度より十分に大きいときは、前記リードイネーブ
ル信号を前記リードアクノレッジ信号として出力するよ
うに前記リードアクノレッジ信号生成部を制御し、また
前者の速度が後者の速度より十分に大きくないときは、
リードイネーブル信号とリードレディ信号とのＨＩＧＨ
／ＬＯＷの状態関係から、リードアクノレッジ信号をリ
ードクロックに同期して生成するようにリードアクノレ
ッジ信号生成部を制御するモード切替部とを備えたこと
を特徴とする非同期データ変換システム。 - 【請求項４】ライトイネーブル信号とライトレディ信号
とのＨＩＧＨ／ＬＯＷの状態関係から、ライトエラー信
号をライトクロックに同期して出力するライトエラー検
出部と、リードイネーブル信号とリードレディ信号との
ＨＩＧＨ／ＬＯＷの状態関係から、リードエラー信号を
リードクロックに同期して出力するリードエラー検出部
とを備えたことを特徴とする請求項１、２又は３に記載
の非同期データ変換システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229781A JP3013817B2 (ja) | 1997-08-26 | 1997-08-26 | 非同期データ変換システム |
| US09/140,703 US6363132B1 (en) | 1997-08-26 | 1998-08-26 | Asynchronous data conversion system for enabling error to be prevented |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229781A JP3013817B2 (ja) | 1997-08-26 | 1997-08-26 | 非同期データ変換システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168721A JPH1168721A (ja) | 1999-03-09 |
| JP3013817B2 true JP3013817B2 (ja) | 2000-02-28 |
Family
ID=16897582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9229781A Expired - Fee Related JP3013817B2 (ja) | 1997-08-26 | 1997-08-26 | 非同期データ変換システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6363132B1 (ja) |
| JP (1) | JP3013817B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3246487B2 (ja) | 1999-07-22 | 2002-01-15 | 日本電気株式会社 | 半導体集積回路とその制御信号の生成方法 |
| JP4620492B2 (ja) * | 2005-02-25 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | バスインターフェイス回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114398B2 (ja) | 1990-03-16 | 1995-12-06 | 富士通株式会社 | 非同期回路のデータ乗せ換え方式 |
| KR0123239B1 (ko) * | 1994-07-06 | 1997-11-26 | 김주용 | 선입선출방식(fifo) 메모리 |
| JPH08237232A (ja) | 1995-02-27 | 1996-09-13 | Fujitsu Ltd | データ乗換回路 |
| US5956748A (en) * | 1997-01-30 | 1999-09-21 | Xilinx, Inc. | Asynchronous, dual-port, RAM-based FIFO with bi-directional address synchronization |
-
1997
- 1997-08-26 JP JP9229781A patent/JP3013817B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-26 US US09/140,703 patent/US6363132B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1168721A (ja) | 1999-03-09 |
| US6363132B1 (en) | 2002-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7280417B2 (en) | System and method for capturing data signals using a data strobe signal | |
| US6000022A (en) | Method and apparatus for coupling signals between two circuits operating in different clock domains | |
| JP4751178B2 (ja) | 同期型半導体装置 | |
| JPS6161404B2 (ja) | ||
| JP2008061169A (ja) | 電子回路 | |
| JP5191218B2 (ja) | メモリ制御回路 | |
| JP3013817B2 (ja) | 非同期データ変換システム | |
| JP2009118449A (ja) | 高集積システムのためのクロックデータ復旧回路及び方法 | |
| JPH11161599A (ja) | データ転送方法 | |
| JP2641276B2 (ja) | ２段式同期装置 | |
| JP4598872B2 (ja) | タイミングリカバリ回路、通信ノード、ネットワークシステム、及び電子機器 | |
| JPH11312400A (ja) | 半導体集積回路 | |
| KR20150037898A (ko) | 클록 도메인 간의 데이터 전송 | |
| US6519301B1 (en) | Circuits, systems, and methods for passing request information across differing clock domains | |
| US6041418A (en) | Race free and technology independent flag generating circuitry associated with two asynchronous clocks | |
| JP2783495B2 (ja) | クロック乗せ換え回路 | |
| JP3484660B2 (ja) | バッファメモリ容量不足検出回路 | |
| US10742216B1 (en) | Clock domain crossing for an interface between logic circuits | |
| JPH10200586A (ja) | データ信号伝送方法および半導体装置の信号入力回路 | |
| JP3592169B2 (ja) | 非同期データ転送制御装置および非同期データ転送制御方法 | |
| US6907095B1 (en) | Clock ride-over method and circuit | |
| JP2555723B2 (ja) | ビット・バッファ回路 | |
| JP2864779B2 (ja) | パルス入力回路 | |
| JPH08197788A (ja) | プリンタ制御装置の画像データ読出し回路 | |
| JP2819955B2 (ja) | 装置内誤り監視回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |