JPH07114398B2 - 非同期回路のデータ乗せ換え方式 - Google Patents
非同期回路のデータ乗せ換え方式Info
- Publication number
- JPH07114398B2 JPH07114398B2 JP2067615A JP6761590A JPH07114398B2 JP H07114398 B2 JPH07114398 B2 JP H07114398B2 JP 2067615 A JP2067615 A JP 2067615A JP 6761590 A JP6761590 A JP 6761590A JP H07114398 B2 JPH07114398 B2 JP H07114398B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- timing pulse
- latch
- clock signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概 要〕 非同期回路の受信側の指定のタイムスロットのデータを
送信側の指定のタイムスロットに乗せ換える方式に関
し、 データを乗せ換えるときの、受信ラッチタイミングパル
スと送信多重タイミングパルスの重なりによるデータエ
ラーの発生を防止できる非同期回路のデータ乗せ換え方
式提供することを目的とし、 乗せ換えを行う受信データを、位相差をもつクロック信
号１及びクロック信号２の２つのクロック信号でラッチ
して２つのデータとして出力するデータラッチ手段と、
データラッチ手段より出力される２つのデータの何れか
を選択し出力する選択手段と、クロック信号１及びクロ
ック信号２に同期して生成する受信データの１ビット幅
の受信ラッチタイミングパルス１及び受信ラッチタイミ
ングパルス２と、送信多重タイミングパルスとのタイミ
ングを比較し、送信多重タイミングパルスと重なること
のない方のタイミングのデータを選択する選択信号を選
択手段に入力するタイミングパルス比較手段と、選択手
段で選択し出力したデータを多重する多重部を備え構成
する。
送信側の指定のタイムスロットに乗せ換える方式に関
し、 データを乗せ換えるときの、受信ラッチタイミングパル
スと送信多重タイミングパルスの重なりによるデータエ
ラーの発生を防止できる非同期回路のデータ乗せ換え方
式提供することを目的とし、 乗せ換えを行う受信データを、位相差をもつクロック信
号１及びクロック信号２の２つのクロック信号でラッチ
して２つのデータとして出力するデータラッチ手段と、
データラッチ手段より出力される２つのデータの何れか
を選択し出力する選択手段と、クロック信号１及びクロ
ック信号２に同期して生成する受信データの１ビット幅
の受信ラッチタイミングパルス１及び受信ラッチタイミ
ングパルス２と、送信多重タイミングパルスとのタイミ
ングを比較し、送信多重タイミングパルスと重なること
のない方のタイミングのデータを選択する選択信号を選
択手段に入力するタイミングパルス比較手段と、選択手
段で選択し出力したデータを多重する多重部を備え構成
する。
本発明は、非同期回路の受信側の指定のタイムスロット
のデータを送信側の指定のタイムスロットに乗せ換える
方式に関する。
のデータを送信側の指定のタイムスロットに乗せ換える
方式に関する。
例えば、ディジタル装置において、受信側の指定のタイ
ムスロットのデータを指定の送信側のタイムスロットに
乗せ換えるときに、同一装置内であっても受信側のクロ
ック信号と送信側のクロック信号の発生回路の差、ある
いはパスの長さの差等により、２つのクロック信号の位
相が異なることになり非同期動作となる。
ムスロットのデータを指定の送信側のタイムスロットに
乗せ換えるときに、同一装置内であっても受信側のクロ
ック信号と送信側のクロック信号の発生回路の差、ある
いはパスの長さの差等により、２つのクロック信号の位
相が異なることになり非同期動作となる。
かかる非同期回路においてデータの乗せ換えを行うとき
に、データエラーを起こすことのない非同期回路のデー
タ乗せ換え方式が要求されている。
に、データエラーを起こすことのない非同期回路のデー
タ乗せ換え方式が要求されている。
第４図は従来例を説明する図、第５図は従来例のタイム
チャートを説明する図をそれぞれ示す。
チャートを説明する図をそれぞれ示す。
第４図に示す従来例は、受信データをクロック信号（図
中はCLKとして示す）１でラッチして出力するフリップ
フロップ回路（以下F/F回路と称する）11と、 F/F回路11の出力データを送信ラッチタイミングパルス
（図中ではラッチタイミングとして示す）でラッチして
出力するF/F回路35と、 F/F回路35の出力を指定のタイムスロットに多重する多
重部40から構成されている。
中はCLKとして示す）１でラッチして出力するフリップ
フロップ回路（以下F/F回路と称する）11と、 F/F回路11の出力データを送信ラッチタイミングパルス
（図中ではラッチタイミングとして示す）でラッチして
出力するF/F回路35と、 F/F回路35の出力を指定のタイムスロットに多重する多
重部40から構成されている。
上述の回路の動作を第５図のタイムチャートにより説明
する。
する。
受信データであり、データＡを送信データに乗せ換
えるものとする。
えるものとする。
クロック信号１である。
クロック信号１で受信データをF/F回路11でラッチ
して出力したラッチデータ１である。
して出力したラッチデータ１である。
送信ラッチタイミングパルスである。
送信ラッチタイミングでラッチしたF/F回路35の出
力である。
力である。
送信多重タイミングパルスである。
送信多重タイミングパルスで多重した送信データで
ある。
ある。
ここで、の送信ラッチタイミングパルスとの送信多
重タイミングパルスは位相的に充分な余裕をもっている
ので、のラッチデータ２を多重部40で多重するときに
はデータエラーは発生しないが、のクロック信号１と
の送信ラッチタイミングパルスは非同期であるので、
のラッチデータ１の変化点との送信ラッチタイミン
グパルスの立ち上がりが接近することがあり、そのとき
は、例えばデータA1が出力されるべきところで、前のデ
ータのA0が出力されることがあり、データエラーとな
る。
重タイミングパルスは位相的に充分な余裕をもっている
ので、のラッチデータ２を多重部40で多重するときに
はデータエラーは発生しないが、のクロック信号１と
の送信ラッチタイミングパルスは非同期であるので、
のラッチデータ１の変化点との送信ラッチタイミン
グパルスの立ち上がりが接近することがあり、そのとき
は、例えばデータA1が出力されるべきところで、前のデ
ータのA0が出力されることがあり、データエラーとな
る。
上述の従来例は、受信側と送信側は非同期となっている
ので、受信データをラッチするクロック信号１と送信ラ
ッチタイミングパルスのタイミングが接近すると、クロ
ック信号１でラッチして出力するデータが不定の間に、
送信ラッチタイミングパルスでそのデータをラッチして
出力するので、乗せ換えを行うデータの保証ができなく
なる。
ので、受信データをラッチするクロック信号１と送信ラ
ッチタイミングパルスのタイミングが接近すると、クロ
ック信号１でラッチして出力するデータが不定の間に、
送信ラッチタイミングパルスでそのデータをラッチして
出力するので、乗せ換えを行うデータの保証ができなく
なる。
本発明は、データを乗せ換えるときの、受信ラッチタイ
ミングパルスと送信多重タイミングパルスの重なりによ
るデータエラーの発生を防止できる非同期回路のデータ
乗せ換え方式提供することを目的とする。
ミングパルスと送信多重タイミングパルスの重なりによ
るデータエラーの発生を防止できる非同期回路のデータ
乗せ換え方式提供することを目的とする。
第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の10は、乗せ換
えを行う受信データを位相差をもつクロック信号１及び
クロック信号２の２つのクロック信号でラッチして出力
するデータラッチ手段であり、 20は、データラッチ手段10より出力される２つのデータ
の何れかを選択し出力する選択手段であり、 30は、クロック信号１及びクロック信号２に同期して生
成する受信データの１ビット幅の受信ラッチタイミング
パルス１及び受信ラッチタイミングパルス２と、送信多
重タイミングパルスとのタイミングを比較するタイミン
グパルス比較手段であり、 40は、選択手段20で選択し出力したデータを多重する多
重部であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
えを行う受信データを位相差をもつクロック信号１及び
クロック信号２の２つのクロック信号でラッチして出力
するデータラッチ手段であり、 20は、データラッチ手段10より出力される２つのデータ
の何れかを選択し出力する選択手段であり、 30は、クロック信号１及びクロック信号２に同期して生
成する受信データの１ビット幅の受信ラッチタイミング
パルス１及び受信ラッチタイミングパルス２と、送信多
重タイミングパルスとのタイミングを比較するタイミン
グパルス比較手段であり、 40は、選択手段20で選択し出力したデータを多重する多
重部であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
乗せ換えを行う受信データをデータラッチ手段10で、位
相差をもつクロック信号１及びクロック信号２の２つの
クロック信号でラッチして、位相差をもつ２つのデータ
として出力する。
相差をもつクロック信号１及びクロック信号２の２つの
クロック信号でラッチして、位相差をもつ２つのデータ
として出力する。
タイミングパルス比較回路30は受信ラッチタイミングパ
ルス１及び受信ラッチタイミングパルス２と、送信多重
タイミングパルスとのタイミングを比較し、送信ラッチ
タイミングパルスと重なることのない方のタイミングの
データを選択する選択信号を選択手段20に入力し、選択
手段20は選択信号により指定されたデータを選択し出力
し、そのデータを多重部40で送信データとして多重して
送出することによりこと、データ乗せ換え時のデータエ
ラーの発生を防止することが可能となる。
ルス１及び受信ラッチタイミングパルス２と、送信多重
タイミングパルスとのタイミングを比較し、送信ラッチ
タイミングパルスと重なることのない方のタイミングの
データを選択する選択信号を選択手段20に入力し、選択
手段20は選択信号により指定されたデータを選択し出力
し、そのデータを多重部40で送信データとして多重して
送出することによりこと、データ乗せ換え時のデータエ
ラーの発生を防止することが可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の実施例を説明する図、第３図は本発明
の実施例タイムチャートを説明する図をそれぞれ示す。
なお、全図を通じて同一符号は同一対象物を示す。
の実施例タイムチャートを説明する図をそれぞれ示す。
なお、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は、第１図で説明したデー
タラッチ手段10として、F/F回路11、12、 選択手段20として、セレクタ21、 タイミングパルス比較手段30として否定論理積回路（以
下NAND回路と称する）31、〜34、 および多重部40より構成した例である。
タラッチ手段10として、F/F回路11、12、 選択手段20として、セレクタ21、 タイミングパルス比較手段30として否定論理積回路（以
下NAND回路と称する）31、〜34、 および多重部40より構成した例である。
上述の回路の動作を第３図のフローチャートにより説明
する。
する。
ここでは、受信データの中のＡを乗せ換えるものとし、
クロック信号１とクロック信号２の位相差は、データエ
ラーの発生をできるだけ少なくするために、クロック信
号１の周期の半周期遅れたものとしている。
クロック信号１とクロック信号２の位相差は、データエ
ラーの発生をできるだけ少なくするために、クロック信
号１の周期の半周期遅れたものとしている。
受信データである。
クロック信号１である。
クロック信号１の半周期遅れたクロック信号２であ
る。
る。
受信データの中のＡをクロック信号１でラッチした
F/F回路11の出力Ａである。
F/F回路11の出力Ａである。
ラッチデータ１をクロック信号２でラッチしたF/F
回路12の出力Ａ′である。
回路12の出力Ａ′である。
クロック信号１に同期し、受信データの１ビット幅
の受信ラッチタイミングパルス１である。
の受信ラッチタイミングパルス１である。
クロック信号２に同期し、受信データの１ビット幅
の受信ラッチタイミングパルス２である。
の受信ラッチタイミングパルス２である。
送信多重タイミングパルスである。
ここで、図中の破線で示すようにラッチタイミングパル
ス１と送信多重タイミングパルスが重なったとき、NAND
回路31の入力は「１」、「１」で出力は「０」、NAND回
路32の入力は「０」、「１」で出力は「１」となり、NA
ND回路33の出力は、NAND監視31の出力「０」が入力され
るので「１」、NAND回路34の入力は「１」、「１」であ
るので、出力は「０」となり、セレクタ21に「０」が入
力されるので、ラッチデータ２を選択して出力する。
（セレクタ21に「１」が入力されたときはラッチデータ
１を選択して出力する。） 送信多重タイミングパルスでラッチされた送信デー
タＡ′であり、送信多重タイミングパルスはラッチデー
タ２に対して充分な余裕をもってデータを多重してい
る。
ス１と送信多重タイミングパルスが重なったとき、NAND
回路31の入力は「１」、「１」で出力は「０」、NAND回
路32の入力は「０」、「１」で出力は「１」となり、NA
ND回路33の出力は、NAND監視31の出力「０」が入力され
るので「１」、NAND回路34の入力は「１」、「１」であ
るので、出力は「０」となり、セレクタ21に「０」が入
力されるので、ラッチデータ２を選択して出力する。
（セレクタ21に「１」が入力されたときはラッチデータ
１を選択して出力する。） 送信多重タイミングパルスでラッチされた送信デー
タＡ′であり、送信多重タイミングパルスはラッチデー
タ２に対して充分な余裕をもってデータを多重してい
る。
即ち、受信ラッチタイミングパルス１、受信ラッチタイ
ミングパルス２と送信多重タイミングパルスを比較し、
そのタイミングが重なったときは、データエラーを発生
する可能性があるので、重ならない方のタイミングのデ
ータを選択し多重することにより、データエラーの発生
を防止することが可能となる。
ミングパルス２と送信多重タイミングパルスを比較し、
そのタイミングが重なったときは、データエラーを発生
する可能性があるので、重ならない方のタイミングのデ
ータを選択し多重することにより、データエラーの発生
を防止することが可能となる。
ここで、NAND回路33、34はＳ−Ｒラッチ回路を構成して
おり、NAND回路34に入力されているリセットはパワーオ
ンリセットで初期設定を行うものである。
おり、NAND回路34に入力されているリセットはパワーオ
ンリセットで初期設定を行うものである。
以上のような本発明によれば、データの乗せ換え時に受
信データを位相の異なる２つのクロック信号でラッチし
て出力した２つのデータの中の、データエラーを起こさ
ない方のデータを選択して出力することにより、データ
乗せ換え時のデータエラーを起こすことのない非同期回
路のデータ乗せ換え方式を提供することができる。
信データを位相の異なる２つのクロック信号でラッチし
て出力した２つのデータの中の、データエラーを起こさ
ない方のデータを選択して出力することにより、データ
乗せ換え時のデータエラーを起こすことのない非同期回
路のデータ乗せ換え方式を提供することができる。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明する図、 第３図は本発明のの実施例のタイムチャートを説明する
図、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、 をそれぞれ示す。 図において、 10はデータラッチ手段、 11、12、35はF/F回路、 20は選択手段、 21はセレクタ、 30はタイミングパルス比較手段、 31〜34はNAND回路、 40は多重部、 をそれぞれ示す。
図、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、 をそれぞれ示す。 図において、 10はデータラッチ手段、 11、12、35はF/F回路、 20は選択手段、 21はセレクタ、 30はタイミングパルス比較手段、 31〜34はNAND回路、 40は多重部、 をそれぞれ示す。
Claims (1)
- 【請求項１】非同期回路の受信側の指定のタイムスロッ
トのデータを送信側の指定のタイムスロットに乗せ換え
る方式であって、 乗せ換えを行う受信データを、位相差をもつクロック信
号１及びクロック信号２の２つのクロック信号でラッチ
して２つのデータとして出力するデータラッチ手段（1
0）と、 前記データラッチ手段（10）より出力される２つのデー
タの何れかを選択し出力する選択手段（20）と、 前記クロック信号１及び前記クロック信号２に同期して
生成する受信データの１ビット幅の受信ラッチタイミン
グパルス１及び受信ラッチタイミングパルス２と、送信
多重タイミングパルスとのタイミングを比較し、送信多
重タイミングパルスと重なることのない方のタイミング
のデータを選択する選択信号を前記選択手段（20）に入
力するタイミングパルス比較手段（30）と、 前記選択手段（20）で選択し出力したデータを多重する
多重部（40）を備えたことを特徴とする非同期回路のデ
ータ乗せ換え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067615A JPH07114398B2 (ja) | 1990-03-16 | 1990-03-16 | 非同期回路のデータ乗せ換え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067615A JPH07114398B2 (ja) | 1990-03-16 | 1990-03-16 | 非同期回路のデータ乗せ換え方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268530A JPH03268530A (ja) | 1991-11-29 |
| JPH07114398B2 true JPH07114398B2 (ja) | 1995-12-06 |
Family
ID=13350046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067615A Expired - Lifetime JPH07114398B2 (ja) | 1990-03-16 | 1990-03-16 | 非同期回路のデータ乗せ換え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114398B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3013817B2 (ja) | 1997-08-26 | 2000-02-28 | 日本電気株式会社 | 非同期データ変換システム |
-
1990
- 1990-03-16 JP JP2067615A patent/JPH07114398B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268530A (ja) | 1991-11-29 |
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