JPH03268530A - 非同期回路のデータ乗せ換え方式 - Google Patents
非同期回路のデータ乗せ換え方式Info
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- JPH03268530A JPH03268530A JP2067615A JP6761590A JPH03268530A JP H03268530 A JPH03268530 A JP H03268530A JP 2067615 A JP2067615 A JP 2067615A JP 6761590 A JP6761590 A JP 6761590A JP H03268530 A JPH03268530 A JP H03268530A
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- JP
- Japan
- Prior art keywords
- data
- timing pulse
- latch
- clock signal
- reception
- Prior art date
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- Granted
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- 230000005540 biological transmission Effects 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
非同期回路の受信側の指定のタイムスロットのデータを
送信側の指定のタイムスロットに乗せ換える方式に関し
、 データを乗せ換えるときの、受信ラッチタイミングパル
スと送信多重タイミングパルスの重なりによるデータエ
ラーの発生を防止できる非同期回路のデータ乗せ換え方
式提供することを目的とし、乗せ換えを行う受信データ
を、位相差をもつクロック信号１及びクロック信号２の
２つのクロック信号でラッチして２つのデータとして出
力するデータラッチ手段と、データラッチ手段より出力
される２つのデータの何れかを選択し出力する選択手段
と、クロック信号１及びクロック信号２に同期して生成
する受信データの１ビ・７ト幅の受信ラッチタイミング
パルス１及び受信ラッチタイミングパルス２と、送信多
重タイミングパルスとのタイミングを比較し、送信多重
タイミングパルスと重なることのない方のタイミングの
データを選択する選択信号を選択手段に入力するタイミ
ングパルス比較手段と、選択手段で選択し出力したデー
タを多重する多重部を備え構成する。
送信側の指定のタイムスロットに乗せ換える方式に関し
、 データを乗せ換えるときの、受信ラッチタイミングパル
スと送信多重タイミングパルスの重なりによるデータエ
ラーの発生を防止できる非同期回路のデータ乗せ換え方
式提供することを目的とし、乗せ換えを行う受信データ
を、位相差をもつクロック信号１及びクロック信号２の
２つのクロック信号でラッチして２つのデータとして出
力するデータラッチ手段と、データラッチ手段より出力
される２つのデータの何れかを選択し出力する選択手段
と、クロック信号１及びクロック信号２に同期して生成
する受信データの１ビ・７ト幅の受信ラッチタイミング
パルス１及び受信ラッチタイミングパルス２と、送信多
重タイミングパルスとのタイミングを比較し、送信多重
タイミングパルスと重なることのない方のタイミングの
データを選択する選択信号を選択手段に入力するタイミ
ングパルス比較手段と、選択手段で選択し出力したデー
タを多重する多重部を備え構成する。
本発明は、非同期回路の受信側の指定のタイムスロット
のデータを送信側の指定のタイムスロットに乗せ換える
方式に関する。
のデータを送信側の指定のタイムスロットに乗せ換える
方式に関する。
例えば、ディジタル装置において、受信側の指定のタイ
ムスロットのデータを指定の送信側のタイムスロットに
乗せ換えるときに、同一装置内であっても受信側のクロ
ック信号と送信側のクロック信号の発生回路の差、ある
いはバスの長さの差等により、２つのクロック信号の位
相が異なることになり非同期動作となる。
ムスロットのデータを指定の送信側のタイムスロットに
乗せ換えるときに、同一装置内であっても受信側のクロ
ック信号と送信側のクロック信号の発生回路の差、ある
いはバスの長さの差等により、２つのクロック信号の位
相が異なることになり非同期動作となる。
かかる非同期回路においてデータの乗せ換えを行うとき
に、データエラーを起こすことのない非同期回路のデー
タ乗せ換え方式が要求されている。
に、データエラーを起こすことのない非同期回路のデー
タ乗せ換え方式が要求されている。
第４図は従来例を説明する図、第５図は従来例のタイム
チャートを説明する図をそれぞれ示す。
チャートを説明する図をそれぞれ示す。
第４図に示す従来例は、受信データをクロック信号（図
中はＣＬＫとして示す）１でラッチして出力するフリッ
プフロップ回路（以下Ｆ／Ｆ回路と称する）１１と、 Ｆ／Ｆ回路１１の出力データを送信ラッチタイミングパ
ルス（図中ではう・７チタイミングとして示す）でラッ
チして出力するＦ／Ｆ回路３５と、Ｆ／Ｆ回路３５の出
力を指定のタイムスロットに多重する多重部４０から構
成されている。
中はＣＬＫとして示す）１でラッチして出力するフリッ
プフロップ回路（以下Ｆ／Ｆ回路と称する）１１と、 Ｆ／Ｆ回路１１の出力データを送信ラッチタイミングパ
ルス（図中ではう・７チタイミングとして示す）でラッ
チして出力するＦ／Ｆ回路３５と、Ｆ／Ｆ回路３５の出
力を指定のタイムスロットに多重する多重部４０から構
成されている。
上述の回路の動作を第５図のタイムチャートにより説明
する。
する。
■ 受信データであり、データＡを送信データに乗せ換
えるものとする。
えるものとする。
■ クロック信号ｌである。
■ クロック信号１で受信データをＦ／Ｆ回路１１でラ
ッチして出力したラッチデータｌである。
ッチして出力したラッチデータｌである。
■ 送信ラッチタイミングパルスである。
■ 送信ラッチタイミングでラッチしたＦ／Ｆ回路３５
の出力である。
の出力である。
■ 送信多重タイミングパルスである。
■ 送信多重タイミングパルスで多重した送信データで
ある。
ある。
ここで、■の送信ラッチタイミングパルスと■の送信多
重タイミングパルスは位相的に充分な余裕をもっている
ので、■のラッチデータ２を多重部４０で多重するとき
にはデータエラーは発生しないが、■のクロック信号１
と■の送信ラッチタイミングパルスは非同期であるので
、■のラッチデータ１の変化点と■の送信ラッチタイミ
ングパルスの立ち上がりが接近することがあり、そのと
きは、例えばデータＡ１が出力されるべきところで、前
のデータのＡＯが出力されることがあり、データエラー
となる。
重タイミングパルスは位相的に充分な余裕をもっている
ので、■のラッチデータ２を多重部４０で多重するとき
にはデータエラーは発生しないが、■のクロック信号１
と■の送信ラッチタイミングパルスは非同期であるので
、■のラッチデータ１の変化点と■の送信ラッチタイミ
ングパルスの立ち上がりが接近することがあり、そのと
きは、例えばデータＡ１が出力されるべきところで、前
のデータのＡＯが出力されることがあり、データエラー
となる。
［発明が解決しようとする課題］
上述の従来例は、受信側と送信側は非同期となっている
ので、受信データをラッチするクロック信号１と送信ラ
ッチタイミングパルスのタイミングが接近すると、クロ
ック信号１でラッチして出力するデータが不定の間に、
送信ラッチタイミングパルスでそのデータをラッチして
出力するので、乗せ換えを行うデータの保証ができなく
なる。
ので、受信データをラッチするクロック信号１と送信ラ
ッチタイミングパルスのタイミングが接近すると、クロ
ック信号１でラッチして出力するデータが不定の間に、
送信ラッチタイミングパルスでそのデータをラッチして
出力するので、乗せ換えを行うデータの保証ができなく
なる。
本発明は、データを乗せ換えるときの、受信ラッチタイ
ミングパルスと送信多重タイミングパルスの重なりによ
るデータエラーの発生を防止できる非同期回路のデータ
乗せ換え方式提供することを目的とする。
ミングパルスと送信多重タイミングパルスの重なりによ
るデータエラーの発生を防止できる非同期回路のデータ
乗せ換え方式提供することを目的とする。
［課題を解決するための手段］
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は、乗せ
換えを行う受信データを位相差をもつクロック信号１及
びクロック信号２の２つのクロック信号でラッチして出
力するデータラッチ手段であり、 ２０は、データラッチ手段１０より出力される２つのデ
ータの何れかを選択し出力する選択手段であり、 ３０は、クロック信号１及びクロック信号２に同期して
生成する受信データの１ビット幅の受信ラッチタイミン
グパルス１及び受信ラッチタイミングパルス２と、送信
多重タイミングパルスとのタイミングを比較するタイミ
ングパルス比較手段であり、 ４０は、選択手段２０で選択し出力したデータを多重す
る多重部であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
換えを行う受信データを位相差をもつクロック信号１及
びクロック信号２の２つのクロック信号でラッチして出
力するデータラッチ手段であり、 ２０は、データラッチ手段１０より出力される２つのデ
ータの何れかを選択し出力する選択手段であり、 ３０は、クロック信号１及びクロック信号２に同期して
生成する受信データの１ビット幅の受信ラッチタイミン
グパルス１及び受信ラッチタイミングパルス２と、送信
多重タイミングパルスとのタイミングを比較するタイミ
ングパルス比較手段であり、 ４０は、選択手段２０で選択し出力したデータを多重す
る多重部であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
乗せ換えを行う受信データをデータラッチ手段１０で、
位相差をもつクロック信号１及びクロ・ンク信号２の２
つのクロック信号でラッチして、位相差をもつ２つのデ
ータとして出力する。
位相差をもつクロック信号１及びクロ・ンク信号２の２
つのクロック信号でラッチして、位相差をもつ２つのデ
ータとして出力する。
タイミングパルス比較回路３０は受信ラッチタイミング
パルス１及び受信ラッチタイミングパルス２と、送信多
重タイミングパルスとのタイミングを比較し、送信ラッ
チタイミングパルスと重なることのない方のタイミング
のデータを選択する選択信号を選択手段２０に入力し、
選択手段２０は選択信号により指定されたデータを選択
し出力し、そのデータを多重部４０で送信データとして
多重して送出することによりこと、データ乗せ換え時の
データエラーの発生を防止することが可能となる。
パルス１及び受信ラッチタイミングパルス２と、送信多
重タイミングパルスとのタイミングを比較し、送信ラッ
チタイミングパルスと重なることのない方のタイミング
のデータを選択する選択信号を選択手段２０に入力し、
選択手段２０は選択信号により指定されたデータを選択
し出力し、そのデータを多重部４０で送信データとして
多重して送出することによりこと、データ乗せ換え時の
データエラーの発生を防止することが可能となる。
〔実施例］
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明する図、第３図は本発明の
実施例タイムチャートを説明する図をそれぞれ示す。な
お、全図を通じて同一符号は同一対象物を示す。
実施例タイムチャートを説明する図をそれぞれ示す。な
お、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は、第１図で説明したデー
タラッチ手段１０として、Ｆ／Ｆ回路１１．１２、 選択手段２０として、セレクタ２１、 タイミングパルス比較手段３０として否定論理積回路（
以下ＮＡＮＤ回路と称する）３１、〜３４、 および多重部４０より構成した例である。
タラッチ手段１０として、Ｆ／Ｆ回路１１．１２、 選択手段２０として、セレクタ２１、 タイミングパルス比較手段３０として否定論理積回路（
以下ＮＡＮＤ回路と称する）３１、〜３４、 および多重部４０より構成した例である。
上述の回路の動作を第３図のフローチャートにより説明
する。
する。
ここでは、受信データの中のＡを乗せ換えるものとし、
クロック信号１とクロック信号２の位相差は、データエ
ラーの発生をできるだけ少なくするために、クロック信
号１の周期の半周期遅れたものとしている。
クロック信号１とクロック信号２の位相差は、データエ
ラーの発生をできるだけ少なくするために、クロック信
号１の周期の半周期遅れたものとしている。
■ 受信データである。
■ クロック信号１である。
■ クロック信号１の半周期遅れたクロック信号２であ
る。
る。
■ 受信データの中のＡをクロック信号１でラッチした
Ｆ／Ｆ回路１１の出力Ａである。
Ｆ／Ｆ回路１１の出力Ａである。
■ ラッチデータ１をクロック信号２でラッチしたＦ／
Ｆ回路１２の出力Ａ′である。
Ｆ回路１２の出力Ａ′である。
■ クロック信号ｌに同期し、受信データの１ビット幅
の受信ラッチタイミングパルス１である。
の受信ラッチタイミングパルス１である。
■ クロック信号２に同期し、受信データの１ピント幅
の受信ラッチタイミングパルス２である。
の受信ラッチタイミングパルス２である。
■ 送信多重タイミングパルスである。
ここで、図中の破線で示すようにラッチタイミングパル
ス１と送信多重タイミングパルスが重なったとき、ＮＡ
ＮＤ回路３１の入力は「１」、「１」で出力はｒｏｂ、
ＮＡＮＤ回路３２の入力は「０」、「１」で出力は「１
」となり、ＮＡＮＤ回路３３の出力は、ＮＡＮＤ監視３
１の出力「０」が入力されるのでｒｌＪ、ＮＡＮＤ回路
３４の入力は「１」、「１」であるので、出力は「０」
となり、セレクタ２１に「０」が入力されるので、ラッ
チデータ２を選択して出力する。
ス１と送信多重タイミングパルスが重なったとき、ＮＡ
ＮＤ回路３１の入力は「１」、「１」で出力はｒｏｂ、
ＮＡＮＤ回路３２の入力は「０」、「１」で出力は「１
」となり、ＮＡＮＤ回路３３の出力は、ＮＡＮＤ監視３
１の出力「０」が入力されるのでｒｌＪ、ＮＡＮＤ回路
３４の入力は「１」、「１」であるので、出力は「０」
となり、セレクタ２１に「０」が入力されるので、ラッ
チデータ２を選択して出力する。
（セレクタ２１に「１」が入力されたときはラッチデー
タ１を選択して出力する。） ■ 送信多重タイミングパルスでラッチされた送信デー
タＡ′であり、送信多重タイミングパルスはラッチデー
タ２に対して充分な余裕をもってデータを多重している
。
タ１を選択して出力する。） ■ 送信多重タイミングパルスでラッチされた送信デー
タＡ′であり、送信多重タイミングパルスはラッチデー
タ２に対して充分な余裕をもってデータを多重している
。
即ち、受信ラッチタイミングパルス１、受信ラッチタイ
ミングパルス２と送信多重タイミングパルスを比較し、
そのタイミングが重なったときは、データエラーを発生
する可能性があるので、重ならない方のタイミングのデ
ータを選択し多重することにより、データエラーの発生
を防止することが可能となる。
ミングパルス２と送信多重タイミングパルスを比較し、
そのタイミングが重なったときは、データエラーを発生
する可能性があるので、重ならない方のタイミングのデ
ータを選択し多重することにより、データエラーの発生
を防止することが可能となる。
ここで、ＮＡＮＤ回路３３．３４はＳ−Ｒラッチ回路を
構成しており、ＮＡＮＤ回路３４に入力されているリセ
ットはパワーオンリセットで初期設定を行うものである
。
構成しており、ＮＡＮＤ回路３４に入力されているリセ
ットはパワーオンリセットで初期設定を行うものである
。
以上のような本発明によれば、データの乗せ換え時に受
信データを位相の異なる２つのクロック信号でラッチし
て出力した２つのデータの中の、データエラーを起こさ
ない方のデータを選択して出力することにより、データ
乗せ換え時のデータエラーを起こすことのない非同期回
路のデータ乗せ換え方式を提供することができる。
信データを位相の異なる２つのクロック信号でラッチし
て出力した２つのデータの中の、データエラーを起こさ
ない方のデータを選択して出力することにより、データ
乗せ換え時のデータエラーを起こすことのない非同期回
路のデータ乗せ換え方式を提供することができる。
第１図は本発明の詳細な説明するブロフク図、第２図は
本発明の詳細な説明する図、 第３図は本発明のの実施例のタイムチャートを説明する
図、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、をそれ
ぞれ示す。 図において、 １０はデータラッチ手段、 １１．１２．３５はＦ／Ｆ回路、 ２０は選択手段、 ２１はセレクタ、 ３０はタイミングパルス比較手段、 ３１〜３４はＮＡＮＤ回路、 ４０は多重部、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１Ｖ ｒｌｏ ｔ−２０ 本発明の詳細な説明する図 第４図 本発明の実施例のタイムチャートを説明する間第３Ｍ 従来例のタイムチャートを説明する図 第５図
本発明の詳細な説明する図、 第３図は本発明のの実施例のタイムチャートを説明する
図、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、をそれ
ぞれ示す。 図において、 １０はデータラッチ手段、 １１．１２．３５はＦ／Ｆ回路、 ２０は選択手段、 ２１はセレクタ、 ３０はタイミングパルス比較手段、 ３１〜３４はＮＡＮＤ回路、 ４０は多重部、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１Ｖ ｒｌｏ ｔ−２０ 本発明の詳細な説明する図 第４図 本発明の実施例のタイムチャートを説明する間第３Ｍ 従来例のタイムチャートを説明する図 第５図
Claims (1)
- 【特許請求の範囲】 非同期回路の受信側の指定のタイムスロットのデータを
送信側の指定のタイムスロットに乗せ換える方式であっ
て、 乗せ換えを行う受信データを、位相差をもつクロック信
号１及びクロック信号２の２つのクロック信号でラッチ
して２つのデータとして出力するデータラッチ手段（１
０）と、 前記データラッチ手段（１０）より出力される２つのデ
ータの何れかを選択し出力する選択手段（２０）と、 前記クロック信号１及び前記クロック信号２に同期して
生成する受信データの１ビット幅の受信ラッチタイミン
グパルス１及び受信ラッチタイミングパルス２と、送信
多重タイミングパルスとのタイミングを比較し、送信多
重タイミングパルスと重なることのない方のタイミング
のデータを選択する選択信号を前記選択手段（２０）に
入力するタイミングパルス比較手段（３０）と、 前記選択手段（２０）で選択し出力したデータを多重す
る多重部（４０）を備えたことを特徴とする非同期回路
のデータ乗せ換え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067615A JPH07114398B2 (ja) | 1990-03-16 | 1990-03-16 | 非同期回路のデータ乗せ換え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067615A JPH07114398B2 (ja) | 1990-03-16 | 1990-03-16 | 非同期回路のデータ乗せ換え方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268530A true JPH03268530A (ja) | 1991-11-29 |
| JPH07114398B2 JPH07114398B2 (ja) | 1995-12-06 |
Family
ID=13350046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067615A Expired - Lifetime JPH07114398B2 (ja) | 1990-03-16 | 1990-03-16 | 非同期回路のデータ乗せ換え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114398B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6363132B1 (en) | 1997-08-26 | 2002-03-26 | Nec Corporation | Asynchronous data conversion system for enabling error to be prevented |
-
1990
- 1990-03-16 JP JP2067615A patent/JPH07114398B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6363132B1 (en) | 1997-08-26 | 2002-03-26 | Nec Corporation | Asynchronous data conversion system for enabling error to be prevented |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07114398B2 (ja) | 1995-12-06 |
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