KR0175605B1 - 에이.티.엠.에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직 - Google Patents

Abstract

본 발명은 ATM(Asynchronous Transfer Mode : 비동기 전송 방식)에서 유토피아(UTOPIA) 소자와 논-유토피아(non-UTOPIA) 소자간의 접속에 관한 것으로, 특히 논-유토피아 소자가 비동기 접속을 지원할 경우에 적합한 ATM에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직에 관한 것이다.

본 발명의 목적은 유토피아 동기소자와 논-유토피아 비동기소자의 접속시 한 클럭마다 하나의 데이타 처리가 가능하도록 하는 제어 로직을 제공하여 데이타 처리 속도를 향상시키고자 하는 것이다.

이에 따라, 본 발명에 의해 현재 상용으로 나오고 있는 유토피아 지원 소자와 기존의 논-유토피아 비동기 소자의 접속시 한 클럭마다 데이타를 갱신하여 처리할 수 있음으로 해서 유토피아 동기소자끼리의 동기식 접속에서의 이점인 고속 처리의 효과를 동일하게 얻을 수 있게 된다.

Description

ATM에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직

본 발명은 ATM(Asynchronous Transfer Mode : 비동기 전송 방식)에서 유토피아 소자와 논-유토피아 소자간의 접속에 관한 것으로, 특히 논-유토피아 소자가 비동기 접속을 지원할 경우에 적합한 ATM에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직에 관한 것이다.

여기서, 유토피아(UTOPIA : Universal Test Operations Physical Interface)는 ATM 계층과 물리 계층간의 접속을 정의한다.

또한, 광범위한 전송속도와 다양한 매체를 가로지르는 ATM 서브시스템 내의 공통된 물리 계층 접속을 허용한다.

그런데, 기존의 경우에는 상기 ATM 서브시스템 내의 물리 계층 접속 소자와 ATM 계층 소자가 유토피아를 지원하지 않는 논-유토피아 소자로 이루어졌으나, 지금은 유토피아 소자로 바뀌고 있다.

즉, 기존에는 상기 계층간의 접속 방식이 특정하게 정의되어 있지 않고 자기 필요에 의해 신호를 생성하도록 되어 있었으나, 지금은 어떤 특정 신호 생성에 의해 계층간의 접속이 이루어지게 된다.

이에 따라, 유토피아 소자와 논-유토피아 소자를 접속시키는 경우가 발생하게 되는데, 이때에는 논-유토피아 소자의 특성에 따라 일대일 접속의 유무가 결정된다.

즉, 논-유토피아 소자가 유토피아 소자와 마찬가지로 동기식 접속을 지원하는 경우는 일대일 접속이 가능하게 되지만, 비동기 접속을 지원하는 경우에는 고려할 점이 많아진다.

여기서, 유토피아 동기소자와 논-유토피아 비동기소자의 특성을 설명하면 다음과 같다.

유토피아를 지원하는 소자는 동기 접속을 기본으로 하며 이에 필요한 신호는 클럭 신호, 데이타 신호, 데이타 인네이블 신호 등으로 구성된다.

그리고, 논-유토피아 비동기소자는 데이타 신호, 데이타 인네이블 신호로 구성된다.

이 두 소자간의 큰 차이점은 데이타 인네이블 신호가 클럭 신호와 동기를 이루느냐 하는 것이다.

즉, 유토피아 동기소자에서의 데이타 인네이블 신호는 클럭 신호에 동기되어 생성되고, 논-유토피아 비동기소자에서의 데이타 인네이블 신호는 클럭 신호와 무관하게 생성되는 것이다.

이에 따라, 논-유토피아 비동기소자의 신호 생성이 유토피아 동기소자의 클럭에 맞게 이루어질 수 있도록 하기 위해서는 상기 논-유토피아 비동기소자의 신호 생성을 제어하는 로직이 있어야 한다.

이에 유토피아 동기소자와 논-유토피아 비동기소자의 접속을 위해서는 도 1과 같은 구성으로 이루어져야 한다.

이때, 유토피아 동기소자(10)와 논-유토피아 비동기소자(20) 간의 접속을 위한 제어 로직(30)은 유한 상태 회로(Finite State Machine)로 구현된다.

여기서, 상기 유한 상태 회로는 공급되는 클럭에 대해 출력 신호를 변경하여 생성하는 회로이다.

이와 같은 특성으로 상기 유한 상태 회로는 해당 소자의 읽기, 기록 인네이블 신호를 생성하게 된다. 이때, 유토피아 동기소자(10)에서 제어 로직(30)으로 출력되는 신호는 데이타 유효 신호(RCA)로서 전송할 데이타가 있음을 알리는 신호이고, 논-유토피아 비동기소자(20)에서 제어 로직(30)으로 출력되는 신호는 풀 신호(AF*)로서 데이타가 꽉 차 있음을 알리는 신호이다. 이들 중 상기 데이타 유효 신호(RCA)는 하이 상태에서 액티브 되고, 상기 풀 신호(AF*)는 로우 상태에서 액티브 된다.

그리고, 제어 로직(30)에서 각 소자로 발생하는 읽기 신호(REN*) 및 기록 신호(WR*)는 로우 상태에서 인네이블 되고 하이 상태에서 디저블 된다.

그런데, 기존에는 상기 유한 상태 회로를 한 클럭마다 출력 신호를 변경하도록 하여 제어 로직(30)을 구성하였다.

이에 따라, 유토피아 동기소자(10)로부터 논-유토피아 비동기소자(20)로 데이타를 전달할 경우에는 최소 두 클럭이 필요하게 된다.

즉, 논-유토피아 비동기소자(20)가 풀(Full)이 아님을 확인한 제어 로직(30)에서 유토피아 동기소자(10)로부터 보낼 데이타가 있음을 알리는 데이타 유효 신호(RCA)를 입력받을 경우, 이때 논-유토피아 비동기소자(20)로의 기록 신호(WR*)를 인네이블(enable) 한 후, 다시 디저블(disable) 시켜야 하므로 두 클럭이 필요하게 된다.

이 제어 로직(30)의 동작을 도 2를 참조하여 좀 더 상세히 설명하면 다음과 같다.

우선, 제어 로직(30)은 (b)에서와 같이 (a)의 클럭 신호(CLK)에 동기되어 생성되는 유토피아 동기소자(10)의 데이타 유효 신호(RCA)의 입력으로 동작하게 되는데, 이때 논-유토피아 비동기소자(20)가 데이타를 받을 수 없는 상태, 즉 풀 신호(AF*)가 액티브된 상태(로우 상태)이면 인액티브 상태(하이 상태)가 될 때까지 기다리게 된다. 도 2에서의 풀 신호(AF*)는 (c)에서와 같이 데이타를 받을 수 있는 인액티브 상태이다.

이에, 유토피아 동기소자(10)에서 데이타를 읽어들이기 위한 읽기 신호(REN*)는 데이타 유효 신호(RCA)가 액티브된 상태에 있고, 풀 신호(AF*)가 인액티브된 상태에 있는 동안 클럭에 동기되어 (d)에서와 같은 타이밍으로 생성된다. 즉, 한 클럭마다 인네이블과 디저블이 반복되어 생성된다.

이에 따라, 유토피아 동기소자(10)에서 (e)와 같이 논-유토피아 비동기소자(20)로 데이타가 출력된다.

이렇게 출력된 데이타는 제어 로직(30)에서 생성되는 기록 신호(WR*)에 의해 논-유토피아 비동기소자(20)에 기록되는데, 이때 생성되는 기록 신호(WR*)는 (f)와 같이 한 클럭마다 인네이블과 디저블을 반복하게 된다. 이는 (d)의 읽기 신호(REN*)에 대해 한 클럭 지연되어 생성된다.

결국, 기존의 제어 로직(30)에서 생성되는 읽기 신호(REN*)와 기록 신호(WR*)의 상태가 한 클럭마다 변하도록 되어 있으므로 해서 (g)와 같이 두 클럭마다 하나의 데이타를 처리하게 된다.

이와 같이, 유토피아 동기소자와 논-유토피아 비동기소자의 접속시 최대로 두 클럭마다 한 번의 처리를 하게 되면 유토피아 동기소자 끼리의 동기식 접속에서의 이점인 고속 처리가 불가능하게 되며, 또한 이를 제어하는 제어 로직의 양도 증가하게 된다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위해, 유토피아 동기소자와 논-유토피아 비동기소자의 접속시 한 클럭마다 하나의 데이타 처리가 가능하도록 하는 제어 로직을 제공하여 데이타 처리 속도를 향상시킴을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명 ATM에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직은, ATM에서 유토피아를 지원하는 유토피아 동기소자와 유토피아를 지원하지 않으면서 비동기 접속을 지원하는 논-유토피아 비동기소자 간의 접속을 제어하는 제어 로직에 있어서, 상기 유토피아 동기소자에서 발생하는 데이타 유효 신호와 상기 논-유토피아 비동기소자에서 발생하는 풀 신호를 논리 곱하는 앤드 게이트와; 상기 앤드 게이트의 출력 신호를 반전시켜 읽기 신호로서 상기 유토피아 동기소자로 출력하는 인버터와; 상기 앤드 게이트의 출력 신호를 상기 유토피아 동기소자로 공급되는 클럭 신호에 따라 한 클럭 지연시켜 상기 읽기 신호와 동기를 맞추는 디-플립플롭과; 상기 유토피아 동기소자로 공급되는 클럭 신호를 일시 저장한 후 출력하는 버퍼와; 상기 디-플립플롭의 출력 신호와 상기 버퍼의 출력 신호를 논리 곱한 후 반전시켜 상기 논-유토피아 비동기소자의 기록 신호로서 출력하는 낸드 게이트를 포함하는 것을 특징으로 한다.

도 1은 일반적인 유토피아 동기소자와 논-유토피아 비동기소자의 접속 상태도,

도 2는 종래 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직에서 입출력 신호의 타이밍도,

도 3은 본 발명 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직의 구성도,

도 4는 본 발명 제어 로직에서 입출력 신호의 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

10 : 유토피아 동기소자 20 : 논-유토피아 비동기소자

30 : 제어 로직 31 : 앤드 게이트

32 : 인버터 33 : 디-플립플롭

34 : 버퍼 35 : 낸드 게이트

이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 좀 더 상세히 설명하면 다음과 같다.

도 3은 본 발명 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직의 구성도로서, 그 구성은 앤드 게이트(31)와, 인버터(32)와, 디-플립플롭(33)과, 버퍼(34)와, 낸드 게이트(35)를 포함한다.

이때, 유토피아 동기소자(10)는 제어 로직(30)으로 데이타 유효 신호(RCA)를 출력하고, 논-유토피아 비동기소자(20)는 풀 신호(AF*)를 출력한다. 여기서, 데이타 유효 신호(RCA)는 현재 전송할 데이타가 있음을 알리는 신호이고, 풀 신호(AF*)는 데이타가 꽉 차있음을 알리는 신호이다. 즉, 제어 로직(30)은 데이타 유효 신호(RCA)와 풀 신호(AF*)를 이용하여 유토피아 동기소자(10)로는 읽기 신호(REN*)를 생성하고 논-유토피아 비동기소자(20)로는 기록 신호(WR*)를 생성해야 한다.

이에 본 발명에 따른 제어 로직(30)의 구성을 설명한다.

상기 앤드 게이트(31)는 유토피아 동기소자(10)로부터의 데이타 유효 신호(RCA)와 논-유토피아 비동기소자(20)로부터의 풀 신호(AF*)를 입력하여 논리 곱한다. 이는 데이타 유효 신호(RCA)가 액티브 상태일 때 풀 신호(AF*)가 인액티브 상태에 있으면 하이 상태의 신호를 출력한다.

상기 인버터(32)는 상기 앤드 게이트(31)의 출력 신호를 반전시켜 읽기 신호(REN*)로서 유토피아 동기소자(10)로 출력한다. 이때의 읽기 신호(REN*)는 로우 상태에서 인네이블 된다. 즉, 상기 앤드 게이트(31)의 출력 신호가 하이 상태에 있으면 읽기 신호(REN*)는 인네이블 되는 것이다.

상기 디-플립플롭(33)은 상기 앤드 게이트(31)의 출력 신호를 유토피아 동기소자(10)로 공급되는 클럭 신호(CLK)에 따라 한 클럭 지연시켜 상기 읽기 신호(REN*)와 동기를 맞춘다. 이는 기록 신호(WR*)와 읽기 신호(REN*)의 동기를 맞추기 위한 것이다.

상기 버퍼(34)는 유토피아 동기소자(10)로 공급되는 클럭 신호(CLK)를 일시 저장한 후 출력한다. 이는 논-유토피아 비동기소자(20)로의 기록 신호(WR*) 상태를 클럭에 따라 변경하기 위한 것이다.

상기 낸드 게이트(35)는 상기 디-플립플롭(33)의 출력 신호와 상기 버퍼(34)의 출력 신호를 논리 곱한 후 반전시켜 기록 신호(WR*)로서 논-유토피아 비동기소자(20)로 출력한다. 이 또한, 상기 읽기 신호(REN*)와 마찬가지로 로우 상태에서 인네이블 된다.

상기와 같은 구성으로 이루어지는 본 발명의 동작을 도 4의 신호 타이밍도를 함께 하여 설명하면 다음과 같다.

즉, 도 4에서와 같이 유토피아 동기소자(10)에서 출력되는 데이타 유효 신호(RCA)가 (b)에서와 같이 하이 상태에 있으면 논-유토피아 비동기소자(20)로 전송할 데이타가 있음을 나타내는 것으로, 이는 논-유토피아 비동기소자(20)에서 출력되는 풀 신호(AF*)와 함께 제어 로직(30)의 앤드 게이트(31)에서 논리 곱된다.

이때, 논-유토피아 비동기소자(20)가 데이타를 받아들일 준비, 즉 (c)에서와 같이 풀 신호(AF*)가 하이 상태에 있게 되면 앤드 게이트(31)의 출력은 (b)의 데이타 유효 신호(RCA)와 동일한 신호가 된다.

이렇게 출력된 앤드 게이트(31)의 신호는 인버터(32)와 디-플립플롭(33)을 통해 각각 읽기 신호(REN*)와 기록 신호(WR*)를 생성하기 시작한다.

인버터(32)에서는 상기 앤드 게이트(31)의 출력 신호를 반전시켜 읽기 신호(REN*)를 인네이블 상태로 하여 유토피아 동기소자(10)로 출력하고, 디-플립플롭(33)에서는 상기 앤드 게이트(31)의 출력 신호를 유토피아 동기소자(10)로 공급되는 클럭 신호(CLK)에 따라 한 클럭 지연시켜 상기 읽기 신호(REN*)와 동기를 맞춘다.

이때, (b)와 (c)와 같은 데이타 유효 신호(RCA)와 풀 신호(AF*)에 따라 생성되는 읽기 신호(REN*)는 (d)와 같이 생성된다. 여기서, 읽기 신호(REN*)의 상태가 변하지 않고 계속 인네이블 상태에 있는 것은 유토피아 동기소자(10)가 클럭에 동기되어 동작하도록 되어 있기 때문이다.

이에 따라, 유토피아 동기소자(10)에서는 (e)와 같이 읽기 신호(REN*)의 입력으로 데이타를 논-유토피아 비동기소자(20)로 출력하기 시작한다.

이렇게 출력되는 데이타는 제어 로직(30)에서 발생하는 기록 신호(WR*)와 함께 논-유토피아 비동기소자(20)로 입력된다.

여기서, 기록 신호(WR*)는 상기 디-플립플롭(33)의 출력 신호와 버퍼(34)를 통해 출력되는 클럭을 낸드 게이트(35)에서 논리 곱한 후 반전시킴으로써 생성된다.

이때 생성되는 기록 신호(WR*)는 (f)와 같이 읽기 신호(REN*)에 대해 한 클럭 지연된 상태로 반 클럭마다 인네이블과 디저블을 반복하게 된다.

여기서 한 클럭 지연은 데이타 전송 시간을 감안한 것이다.

이와 같이, 기록 신호(WR*)의 상태가 반 클럭마다 변경됨으로써 한 클럭에 대해 하나의 데이타를 처리할 수 있게 된다.

이는 (g)에 도시한 바와 같다.

이로써, 유토피아 동기소자의 동기식 접속에서 이루어지는 동작이 여기에서도 동일하게 이루어질 수 있게 된다.

이상과 같이, 본 발명에 의해 현재 상용으로 나오고 있는 유토피아 지원 소자와 기존의 논-유토피아 비동기 소자의 접속시 한 클럭마다 데이타를 갱신하여 처리할 수 있음으로 해서 유토피아 동기소자끼리의 동기식 접속에서의 이점인 고속 처리의 효과를 동일하게 얻을 수 있게 된다.

Claims (1)

1. ATM에서 유토피아를 지원하는 유토피아 동기소자와 유토피아를 지원하지 않으면서 비동기 접속을 지원하는 논-유토피아 비동기소자 간의 접속을 제어하는 제어 로직에 있어서,

   상기 유토피아 동기소자에서 발생하는 데이타 유효 신호와 상기 논-유토피아 비동기소자에서 발생하는 풀 신호를 논리 곱하는 앤드 게이트와;

   상기 앤드 게이트의 출력 신호를 반전시켜 읽기 신호로서 상기 유토피아 동기소자로 출력하는 인버터와;

   상기 앤드 게이트의 출력 신호를 상기 유토피아 동기소자로 공급되는 클럭 신호에 따라 한 클럭 지연시켜 상기 읽기 신호와 동기를 맞추는 디-플립플롭과;

   상기 유토피아 동기소자로 공급되는 클럭 신호를 일시 저장한 후 출력하는 버퍼와;

   상기 디-플립플롭의 출력 신호와 상기 버퍼의 출력 신호를 논리 곱한 후 반전시켜 상기 논-유토피아 비동기소자의 기록 신호로서 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 ATM에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직.