KR100433295B1 - Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로 - Google Patents

Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로 Download PDF

Info

Publication number
KR100433295B1
KR100433295B1 KR1019970002955A KR19970002955A KR100433295B1 KR 100433295 B1 KR100433295 B1 KR 100433295B1 KR 1019970002955 A KR1019970002955 A KR 1019970002955A KR 19970002955 A KR19970002955 A KR 19970002955A KR 100433295 B1 KR100433295 B1 KR 100433295B1
Authority
KR
South Korea
Prior art keywords
signal
physical layer
enable signal
layer device
atm
Prior art date
Application number
KR1019970002955A
Other languages
English (en)
Other versions
KR19980067083A (ko
Inventor
이상은
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970002955A priority Critical patent/KR100433295B1/ko
Publication of KR19980067083A publication Critical patent/KR19980067083A/ko
Application granted granted Critical
Publication of KR100433295B1 publication Critical patent/KR100433295B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/111—Switch interfaces, e.g. port details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/112—Switch control, e.g. arbitration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/323—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the physical layer [OSI layer 1]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로가 개시된다. 이 회로는 각 비동기전송모드 단말기에서 출력되는 신호를 입력하는 복수의 물리층 장치와 상기 물리층 장치와 선택적으로 접속되는 비동기전송 모드 층 장치를 인터페이스 시키기 위한 인터페이스 회로에 있어서, 상기 비동기전송모드 층 장치에서 출력되는 물리층 어드레스 신호에 따라 상기 각 물리층 장치에서 출력되는 셀 유효신호들중 하나를 선택하여 상기 비동기전송모드 층 장치에 제공하기 위한 셀 유효신호 멀티플렉서와, 상기 비동기전송모드 층 장치에서 출력되는 인에이블 신호를 입력하여 소정의 제어신호에 따라 상기 각 물리층 장치에 선택적으로 제공하기 위한 인에이블 신호 디멀티플렉서 및 인에이블 단자가 없는 복수의 플립플롭을 구비하여 상기 인에이블 신호가 "1"일 때에는 상기 물리층 어드레스 신호를 상기 인에이블 신호 디멀티플렉서의 제어신호로서 출력하고, 상기 인에이블 신호가 "0"일 때에는 이전의 물리층 어드레스 신호를 상기 인에이블 신호 디멀티플렉서의 제어신호로서 출력하는 인에이블 신호 디멀티플렉서 제어부를 포함하여 크기도 작고 값싸며 널리 사용되는 PAL을 이용하여 인터페이스 회로를 구현할 수 있다.

Description

PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로
본 발명은 비동기전송모드 교환기(ATM 교환기: Asynchronous Transfer Mode 교환기)내의 물리층 장치와 ATM 층 장치간의 인터페이스 회로에 관한 것으로, 특히 복수의 UTOPIA 레벨 1 물리층 장치를 하나의 UTOPIA 레벨 2 ATM층 장치와 인터페이스 시키기 위한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로에 관한 것이다.
현재 비동기전송모드(이하 ATM이라 함) 기술의 표준화에 대한 노력이 다방면에 걸쳐 다양하게 이루어지고 있다. 이러한 표준화를 위한 모임의 하나가 ATM 포럼인데 ATM 포럼의 기술 위원회에서는 물리적 매체와 ATM 매체 사이의 표준 인터페이스를 규약해 놓은 UTOPIA 사양을 내놓은 바 있다. 여기서 UTOPIA는 Universal Test and Operation Physical Interface for ATM의 약자로서 ATM층의 기능을 하는 칩과 물리층의 기능을 하는 칩이 서로 다른 회사에서 제작된 것일지라도 이 사양에 맞추어져 있으면 인터페이스가 가능하도록 하는 규정이다. 여기서 물리층 기능을 하는 칩, 혹은 장치란 각 ATM 단말기의 출력을 입력하여 ATM 셀의 속도조정, 헤더오류제어 헤더 시퀀스 생성/검출 기능, 셀 동기 기능, 전송 프레임 어댑테이션 기능 및 전송 프레임 생성/회복 기능 등을 하는 장치를 의미하며, ATM층의 기능을 하는 칩, 혹은 장치란 상기 물리층 장치와 접속되어 셀 헤더 생성/추출 기능, 가상 패스 식별자/가상 채널 식별자 번역 기능, 셀 다중/분리 기능을 하는 장치를 의미한다.
UTOPIA 사양에는 레벨 1과 레벨 2의 두가지가 있는데, 이 두가지 사양의 차이점을 살펴보면, 레벨 1은 하나의 ATM층 장치와 하나의 물리층 장치 사이의 인터페이스를 규정해 놓은 것이며, 레벨 2는 하나의 ATM층 장치와 복수의 물리층 장치 사이의 인터페이스를 규정해 놓은 것이다.
그런데 UTOPIA 레벨 1 사양에 맞추어져 있는 장치와 UTOPIA 레벨 2 사양에 맞추어져 있는 장치는 서로 직접 인터페이스를 할 수 없기 때문에 이를 위해서는 추가적인 회로의 구성이 필요하다. 즉, 일대일로 하나의 ATM층 장치와 인터페이스 할 수밖에 없는 UTOPIA 레벨 1 물리층 장치 복수개를 하나의 UTOPIA 레벨 2 ATM 층 장치와 연결해 동작시키기 위해서는 두 사양의 프로토콜을 일치시킬 수 있도록 해주는 인터페이스 회로가 필요하다.
이러한 인터페이스 회로의 종래 구성을 도 1에 도시하였다. 도 1에서 참조부호 PHY1, PHY2, ..., PHYn은 UTOPIA 레벨 1의 제 1 물리층 장치, 제 2 물리층 장치, ..., 제 n 물리층 장치를 각각 나타내고, 참조부호 19는 UTOPIA 레벨 2의 ATM층 장치를 나타내며, 참조부호 1은 UTOPIA 레벨 1의 제 1 , 제 2 , ..., 제 n 물리층 장치(PHY1, PHY2, ..., PHYn)를 ATM층 장치(19)와 인터페이스 시키기 위한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로를 나타낸다.
한편, 인터페이스 회로(1)는 ATM 인에이블 신호(ATM_EN*)를 입력하여 각 물리층 장치에 선택적으로 제공하기 위한 인에이블 신호 디멀티플렉서(16)와, ATM 셀 유효신호들(ATM_CLAV0, ATM_CLAV1, ..., ATM_CLAVn)을 입력하여 그 중의 한 신호를 ATM 층 장치(19)에 선택적으로 제공하기 위한 셀 유효신호 멀티플렉서(18) 및 인에이블 신호 디멀티플렉서(16)에 제어신호를 제공하는 인에이블 신호 디멀티플렉서 제어부(17)를 구비하고 있다. 여기서 SD1, SD2, ..., SDn은 제 1 물리층 장치(PHY1), 제 2 물리층 장치(PHY2), ..., 제 n 물리층 장치(PHYn)와 ATM층 장치(19) 간의 송수신 데이터 신호를 나타낸다.
다음에 도 1을 참조하여 인터페이스 회로(1)의 동작을 설명하기로 한다.
UTOPIA 레벨 1과 레벨 2의 장치를 연결해 동작시키기 위해서, 인에이블 신호 디멀티플렉서(16)는 ATM층 장치(19)에서 출력되는 인에이블 신호(ATM_EN*)를 각 물리층 장치(PHY1, PHY2, ..., PHYn)에 복수의 신호(PHY_EN1*, PHY_EN2*, ..., PHY_ENn*)로서 유효하게 보내주고, 셀 유효신호 멀티플렉서(18)는 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN, N은 n≤2N을 만족하는 최소 정수)를 선택신호로 사용하여 각 물리층 장치에서 출력되는 복수의 셀 유효신호(ATM_CLAV0, ATM_CLAV1, ..., ATM_CLAVn)를 ATM층 장치(19)에 하나의 신호(ATM_CLAV)로서 유효하게 보내준다. 여기서 인에이블 신호 디멀티플렉서 제어부(17)는 인에이블 신호 디멀티플렉서(16)에 제어신호를 제공하기 위한 블록으로, ATM 클럭신호(ATM_CLK)가 클럭단자(CLK)에 인가되고, ATM 인에이블 신호(ATM_EN*)가 칩 인에이블 단자(CE)에 인가되며, 입력단자(D)에 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)가 인가되고, 출력단자(Q)가 인에이블 신호 디멀티플렉서(16)의 제어단자(S1, S2, ..., SN)와 접속되는 N개의 D 플립플롭(F1, F2, ..., FN)을 구비하고 있다.
여기서 중요한 점은 복수의 물리층 장치중에서 하나를 선택하는 물리층 어드레스(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)신호의 활용이다. 이 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)는 UTOPIA 레벨 2에서는 매 싸이클마다 계속해서 변화하기 때문에, 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)를 그대로 인에이블 신호 디멀티플렉서(16)의 제어신호로서 사용하면, UTOPIA 레벨 1 장치와는 정상적으로 인터페이스 할 수 없다. ATM 인에이블 신호(ATM_EN*)는 물리층 장치를 선택할 때는 "1"이 된후 선택된 물리층 장치로부터 셀 유효신호(ATM_CLAV)를 받으면, "0"으로 변하여 이 때부터 데이터가 송수신되므로, 도 1에 도시된 바와 같이 ATM 인에이블 신호(ATM_EN*)를 각 D 플립플롭(F1, F2, ..., FN)의 인에이블 단자(CE)로 인가하고, 각 입력단자(D)에 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)를 인가하면, 각 출력단자(Q)에서는, ATM 인에이블 신호(ATM_EN*)가 "0"으로 변할 때 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)가 변하더라도 D 플립플롭(F1, F2, ..., FN)이 디스에이블되어 이전의 어드레스 신호가 그대로 유지되어 출력되므로, 복수의 UTOPIA 레벨 1의 물리층 장치와 UTOPIA 레벨 2의 ATM층 장치간의 정상적인 인터페이스가 가능함을 알 수 있다.
하지만, 상기와 같은 종래의 인터페이스 회로를 개별소자로 구성하는 것은 실장 면적을 많이 차지하게 되어 좋지 않다. 또한, 칩 인에이블 단자를 갖는 플립플롭은 PAL로 구현할 수 없기 때문에, 도 1의 인터페이스 회로(1)는 칩의 크기도 작고 가격도 싼 흔히 사용되는 프로그래머블 로직 디바이스(Programmable Logic Device)의 하나인 PAL을 이용하여 구현할 수 없는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 복수의 UTOPIA 레벨 1 물리층 장치를 하나의 UTOPIA 레벨 2 ATM층 장치와 인터페이스 시키기 위한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로를 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로는, 비동기전송모드 교환기내에서 각 비동기전송모드 단말기에서 출력되는 신호를 입력하는 복수의 물리층 장치와 상기 물리층 장치와 선택적으로 접속되는 비동기전송 모드 층 장치를 인터페이스 시키기 위한 인터페이스 회로에 있어서, 상기 비동기전송모드 층 장치에서 출력되는 물리층 어드레스 신호에 따라 상기 각 물리층 장치에서 출력되는 셀 유효신호들중 하나를 선택하여 상기 비동기전송모드 층 장치에 제공하기 위한 셀 유효신호 멀티플렉서; 상기 비동기전송모드 층 장치에서 출력되는 인에이블 신호를 입력하여 소정의 제어신호에 따라 상기 각 물리층 장치에 선택적으로 제공하기 위한 인에이블 신호 디멀티플렉서; 및 인에이블 단자가 없는 복수의 플립플롭을 구비하여 상기 인에이블 신호가 "1"일 때에는 상기 물리층 어드레스 신호를 상기 인에이블 신호 디멀티플렉서의 제어신호로서 출력하고, 상기 인에이블 신호가 "0"일 때에는 이전의 물리층 어드레스 신호를 상기 인에이블 신호 디멀티플렉서의 제어신호로서 출력하는 인에이블 신호 디멀티플렉서 제어부를 포함하는 것을 특징으로 한다.
상기 인에이블 신호 디멀티플렉서 제어부는, 클럭단자에 비동기전송모드 클럭신호가 입력되며 각 출력단자에서 상기 인에이블 신호 디멀티플렉서의 제어신호가 출력되는 복수의 D 플립플롭과, 상기 D 플립플롭들의 출력과 상기 인에이블 신호의 반전신호를 입력하여 각각 논리곱하기 위한 복수의 제 1 AND 게이트와, 상기 물리층 어드레스신호의 각 비트와 상기 인에이블 신호를 각각 논리곱하기 위한 복수의 제 2 AND 게이트 및 상기 제 1 AND 게이트와 상기 제 2 AND 게이트의 각 출력을 논리합하여 상기 복수의 D 플립플롭의 입력단자로 각각 인가하기 위한 복수의 OR 게이트를 포함하는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명에 의한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로의 바람직한 실시예를 설명하기로 한다.
도 2에 본 발명에 의한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로에 의해 연결되어 있는 UTOPIA 레벨 1의 물리층 장치와 UTOPIA 레벨 2의 ATM 층 장치를 도시하였다. 도 1의 참조부호와 동일한 참조부호는 동일한 블록을 나타내므로 설명을 생략하기로 한다. 참조부호 2는 본 발명에 의한 인터페이스 회로를 나타내는 것으로 UTOPIA 레벨 1의 제 1 , 제 2 , ..., 제 n 물리층 장치(PHY1, PHY2, ..., PHYn)를 ATM층 장치(19)와 인터페이스 시키기 위한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로를 나타낸다.
본 발명에 의한 인터페이스 회로(2)는 ATM 인에이블 신호(ATM_EN*)를 입력하여 각 물리층 장치(PHY1, PHY2, ..., PHYn)에 선택적으로 제공하기 위한 인에이블 신호 디멀티플렉서(20)와, ATM 셀 유효신호들(ATM_CLAV0, ATM_CLAV1, ..., ATM_CLAVn)을 입력하여 그 중의 한 신호를 ATM 층 장치(19)에 선택적으로 제공하기 위한 셀 유효신호 멀티플렉서(24) 및 인에이블 신호 디멀티플렉서(20)에 제어신호를 제공하는 인에이블 신호 디멀티플렉서 제어부(22)를 구비하고 있다.
또한, 인에이블 신호 디멀티플렉서 제어부(22)는, 클럭단자(CLK)에 ATM 클럭신호(ATM_CLK)가 입력되며 각 출력단자(Q)가 인에이블 신호 디멀티플렉서(20)의 제어단자(S1, S2, ..., SN)와 접속되는 복수의 D 플립플롭(DF1, DF2, ..., DFN)과, D 플립플롭들(DF1, DF2, ..., DFN)의 출력과 인버터(INV)에서 출력되는 ATM 인에이블 신호(ATM_EN*)의 반전신호를 입력하여 각각 논리곱하기 위한 복수의 제 1 AND 게이트(ANDL1, ANDL2, ..., ANDLN)와, 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)와 ATM 인에이블 신호(ATM_EN*)를 각각 논리곱하기 위한 복수의 제 2 AND 게이트(ANDR1, ANDR2, ..., ANDRN)와, 제 1 AND 게이트(ANDL1, ANDL2, ..., ANDLN)와 제 2 AND 게이트(ANDR1, ANDR2, ..., ANDRN)의 각 출력을 논리합하여 복수의 D 플립플롭(DF1, DF2, ..., DFN)의 입력단자(D)로 각각 인가하기 위한 복수의 OR 게이트(OR1, OR2, ..., ORN)를 구비하고 있다.
다음에 도 2를 참조하여 인터페이스 회로(2)의 동작을 설명하기로 한다.
인에이블 신호 디멀티플렉서(20)와 셀 유효신호 멀티플렉서(24)의 동작은 도 1에 설명된 것과 동일하므로 생략하기로 하고, 특징부인 인에이블 신호 디멀티플렉서 제어부(22)에 대해 설명하기로 한다. 앞서 PAL로 회로를 구현하기 위해서는 칩 인에이블신호가 없는 플립플롭을 사용하여야 한다고 설명하였다. 이를 위하여 ATM 인에이블 신호(ATM_EN*)가 "1"일 때에는 제 2 AND 게이트(ANDR1, ANDR2, ..., ANDRn)를 사용하여 물리층 어드레스 신호(PHY_ADD1, PHY_ADD2, ..., PHY_ADDN)를 D 플립플롭(DF1, DF2, ..., DFN)의 각 입력단자(D)에 인가되도록 하였고, ATM 인에이블 신호(ATM_EN*)가 "0"일 때에는 제 1 AND 게이트(ANDL1, ANDL2, ..., ANDLn)를 사용하여 D 플립플롭(DF1, DF2, ..., DFN)의 각 출력단자(Q)에서 출력되는 이전의 물리층 어드레스 신호를 D 플립플롭(DF1, DF2, ..., DFN)의 각 입력단자(D)에 인가되도록 하여, UTOPIA 레벨 2 ATM층 장치(19)가 매 싸이클마다 어드레스 신호를 변화시켜 출력시키더라도 동일한 어드레스가 인에이블 신호 디멀티플렉서(20)의 제어단자(S1, S2, ..., SN)에 인가되도록 하였다. 따라서, 복수의 UTOPIA 레벨 1 물리층 장치(PHY1, PHY2, ..., PHYn)와 하나의 UTOPIA 레벨 2 ATM층 장치(19) 간의 인터페이스가 정상적으로 이루어 질 수 있다.
이상 설명된 바와 같이 본 발명에 의한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로는 칩 인에이블 단자가 없는 플립플롭을 사용함으로써 크기도 작고 값싸며 널리 사용되는 PAL을 이용하여 인터페이스 회로를 구현할 수 있다.
도 1은 종래의 UTOPIA 레벨 1,2 장치간의 인터페이스 회로에 의해 연결되어 있는 UTOPIA 레벨 1의 물리층 장치와 UTOPIA 레벨 2의 ATM층 장치를 도시한 블록도이다.
도 2는 본 발명에 의한 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로에 의해 연결되어 있는 UTOPIA 레벨 1의 물리층 장치와 UTOPIA 레벨 2의 ATM층 장치를 도시한 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
PHY1...제 1 물리층 장치, PHY2...제 2 물리층 장치,
PHYn...제 n 물리층 장치, 19...ATM층 장치,
20...인에이블 신호 디멀티플렉서,
22...인에이블 신호 디멀티플렉서 제어부,
24...셀 유효신호 멀티플렉서.

Claims (2)

  1. 각 비동기전송모드 단말기에서 출력되는 신호를 입력하는 복수의 물리층 장치와 상기 물리층 장치와 선택적으로 접속되는 비동기전송 모드 층 장치를 인터페이스 시키기 위한 인터페이스 회로에 있어서,
    상기 비동기전송모드 층 장치에서 출력되는 물리층 어드레스 신호에 따라 상기 각 물리층 장치에서 출력되는 셀 유효신호들중 하나를 선택하여 상기 비동기전송모드 층 장치에 제공하기 위한 셀 유효신호 멀티플렉서;
    상기 비동기전송모드 층 장치에서 출력되는 인에이블 신호를 입력하여 소정의 제어신호에 따라 상기 각 물리층 장치에 선택적으로 제공하기 위한 인에이블 신호 디멀티플렉서; 및
    인에이블 단자가 없는 복수의 플립플롭을 구비하여 상기 인에이블 신호가 "1"일 때에는 상기 물리층 어드레스 신호를 상기 인에이블 신호 디멀티플렉서의 제어신호로서 출력하고, 상기 인에이블 신호가 "0"일 때에는 이전의 물리층 어드레스 신호를 상기 인에이블 신호 디멀티플렉서의 제어신호로서 출력하는 인에이블 신호 디멀티플렉서 제어부를 포함하는 것을 특징으로 하는 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로.
  2. 제2항에 있어서, 상기 인에이블 신호 디멀티플렉서 제어부는,
    클럭단자에 비동기전송모드 클럭신호가 입력되며 각 출력단자에서 상기 인에이블 신호 디멀티플렉서의 제어신호가 출력되는 복수의 D 플립플롭;
    상기 D 플립플롭들의 출력과 상기 인에이블 신호의 반전신호를 입력하여 각각 논리곱하기 위한 복수의 제 1 AND 게이트;
    상기 물리층 어드레스신호의 각 비트와 상기 인에이블 신호를 각각 논리곱하기 위한 복수의 제 2 AND 게이트; 및
    상기 제 1 AND 게이트와 상기 제 2 AND 게이트의 각 출력을 논리합하여 상기 복수의 D 플립플롭의 입력단자로 각각 인가하기 위한 복수의 OR 게이트를 포함하는 것을 특징으로 하는 PAL로 구현 가능한 UTOPIA 레벨 1,2 장치간의 인터페이스 회로.
KR1019970002955A 1997-01-31 1997-01-31 Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로 KR100433295B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970002955A KR100433295B1 (ko) 1997-01-31 1997-01-31 Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970002955A KR100433295B1 (ko) 1997-01-31 1997-01-31 Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로

Publications (2)

Publication Number Publication Date
KR19980067083A KR19980067083A (ko) 1998-10-15
KR100433295B1 true KR100433295B1 (ko) 2005-05-24

Family

ID=37302628

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970002955A KR100433295B1 (ko) 1997-01-31 1997-01-31 Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로

Country Status (1)

Country Link
KR (1) KR100433295B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452506B1 (ko) * 2001-08-31 2004-10-12 엘지전자 주식회사 비동기 전송방식의 물리계층간 인터페이스 장치 및 그 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548587A (en) * 1994-09-12 1996-08-20 Efficient Networks, Inc. Asynchronous transfer mode adapter for desktop applications
KR0153920B1 (ko) * 1995-12-19 1998-11-16 양승택 유사 동기식 디지털 계위상에서 비동기 전달 모드 통신을 위한 에이티엠 물리계층 처리 장치
KR0164104B1 (ko) * 1995-12-23 1998-12-01 양승택 멀티미디어 클라이언트용 에이티엠 셀 처리 장치
KR0175605B1 (ko) * 1996-10-08 1999-04-01 엘지정보통신주식회사 에이.티.엠.에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직
KR100212831B1 (ko) * 1996-03-22 1999-08-02 전주범 Atm 어답터의 유토피아 송신접속장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548587A (en) * 1994-09-12 1996-08-20 Efficient Networks, Inc. Asynchronous transfer mode adapter for desktop applications
KR0153920B1 (ko) * 1995-12-19 1998-11-16 양승택 유사 동기식 디지털 계위상에서 비동기 전달 모드 통신을 위한 에이티엠 물리계층 처리 장치
KR0164104B1 (ko) * 1995-12-23 1998-12-01 양승택 멀티미디어 클라이언트용 에이티엠 셀 처리 장치
KR100212831B1 (ko) * 1996-03-22 1999-08-02 전주범 Atm 어답터의 유토피아 송신접속장치
KR0175605B1 (ko) * 1996-10-08 1999-04-01 엘지정보통신주식회사 에이.티.엠.에서 유토피아 동기소자와 논-유토피아 비동기소자의 접속 제어 로직

Also Published As

Publication number Publication date
KR19980067083A (ko) 1998-10-15

Similar Documents

Publication Publication Date Title
US5784370A (en) Method and apparatus for regenerating a control signal at an asynchronous transfer mode (ATM) layer or a physical (PHY) layer
US4965884A (en) Data alignment method and apparatus
EP1670199A1 (en) Design of channel alignment, error handling, and clock routing using hard-wired blocks for data transmission within programmable logic integrated circuits
US6452927B1 (en) Method and apparatus for providing a serial interface between an asynchronous transfer mode (ATM) layer and a physical (PHY) layer
US7343388B1 (en) Implementing crossbars and barrel shifters using multiplier-accumulator blocks
US6427179B1 (en) System and method for protocol conversion in a communications system
US6535522B1 (en) Multiple protocol interface and method for use in a communications system
KR100433295B1 (ko) Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로
US10250419B2 (en) Data transmission between asychronous environments
KR100241763B1 (ko) 에이티엠 셀 다중화/역다중화 장치
US5481215A (en) Coherent multiplexer controller
US5282210A (en) Time-division-multiplexed data transmission system
US6229328B1 (en) Integrated circuit with a test function implemented by circuitry which identifies the presence of a control signal
KR970049492A (ko) 버스 제어기를 갖는 데이타 프로세서
GB1581837A (en) Peripheral device controller for a data processing system
US6526053B1 (en) Method and apparatus for transmitting packets and network using the same
US6760277B1 (en) Arrangement for generating multiple clocks in field programmable gate arrays of a network test system
US4809302A (en) Clock injector circuit
KR100383130B1 (ko) 분산 제어 시스템에 사용되는 스위치 소자
KR100232492B1 (ko) 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상장치
KR900007549Y1 (ko) 디지탈 시리얼 데이타 전송시 속도 변환회로
KR100194808B1 (ko) 공중전화 교환망(pstn) 연동용 비동기전달모드 셀 역다중화회로
KR100248548B1 (ko) 큐빗 칩과 알리25씨 칩을 이용한 비동기 전송 모드 데이터 셀의생성 및 캡쳐 회로
KR100248546B1 (ko) 알리25씨 칩의 멀티플렉서 및 디멀티플렉서 회로
Merayo et al. Technology for ATM multigigabit/s switches

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070409

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee