KR0164104B1 - 멀티미디어 클라이언트용 에이티엠 셀 처리 장치 - Google Patents
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Abstract
본 발명은 본 발명은, 하위 계층과는 본 발명이 마스터로 운용되어 본 발명의 상태에 따라 하위 계층의 엑세스를 제어할 수 있는 유토피아(UTOPIA) 접속을 가져 하위 계층이 어떠한 형태의 물리 매체를 지원하더라도 이와 무관하게 ATM 계층 기능을 수행할 수 있고, 상위 계층과의 접속은 수신부 대기 방식을 이용하여 송신하는 기능 그룹이 마스터가 되어 수신부의 상태에 따라 셀 송신을 제어하므로 상위 계층 기능 그룹이 ATM 적용 계층의 타입에 상관없이 수용할 수 있고, 연결 관리 기능은 클라이언트에서의 연결이 사실상 3∼4개의 연결만을 지원하면 충분하므로 망 노드에서 적용되는 큰 메모리 기능의 테이블을 이용할 필요는 없고 작은 레이스터 형태의 연결 관리 테이블을 FPGA(Field Programmable Gate Array) 내에 구현하므로써 구성을 집적화할 수 있고, 상/하위 계층 기능과의 접속은 상용 FIFO(First In First Out)를 사용하거나 ASIC(Application Specific Integrated Circuit)내의 한 구성 기능으로 존개하도록 구성하고, 나머지 다중화/역다중화, 연결 관리, 셀 길이 검증, 각종 제어 기능 등은 하나 또는 두 개의 FPGA나 하나의 집적화된 ASIC 내에 FIFO 기능과 함께 구현한 멀티미디어 클라이언트용 ATM 셀 처리 장치를 제공하는 것이다.
Description
제1도는 본 발명에 따른 ATM 셀 처리 장치의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하위계층 수신부 접속 제어부 2 : 수신 셀 길이 검증부
3 : 입력 셀 대기 버퍼부 4 : 셀 헤더 추출부
5 : VC-OAM 필터부 6 : 연결 식별자 검색부
7 : 연결 관리부 8 : 셀 라이팅 제어부
9 : 셀 라이팅부 10 : 프로세서 접속 수신 버퍼부
11 : 송신 셀 길이 검증부 12 : 상위계층 접속 버퍼부
13 : 송신 셀 다중화 제어부 14 : 프로세서 접속 송신 버퍼부
15 : 송신 셀 다중화부 16 : 하위계층 송신부 접속 제어부
17 : 하위계층 접속 송신 버퍼부
본 발명은 벌티미디어 서비스를 원하는 일반 가입자가 개인용 컴퓨터(PC) 환경에서 광대역 서비스에 접속할 수 있도록 하는 단순화된 멀티미디어 클라이언트용 ATM 셀 처리 장치에 관한 것이다.
광대역 종합 정보 통신망에 대한 각 연구 기관 및 산업체의 활발한 개발이 전개되고 있고, 외국에서의 각종 서비스 제공의 실체가 서서히 드러나고 있다. 이러한 서비스의 개발이 진행되는 것과 발맞추어 이러한 서비스를 접속하여 수신하기 위한 값싼 가입자 단말의 개발이 필요하게 되고, 이중에서 물리 계층 기능은 광 접속보다는 UTP(Unshielded Twist-Pair) 케이블을 이용한 망 접속이 선호되고 있다. 이 다음으로 중요한 것이 상위 계층의 기능 최적화에 있다.
종래에 제안되고 개발된 많은 시스템의 ATM(Asynchronous Transfer Mode) 계층 셀 다중화/역다중화 장치들은 장애 관리 기능, 성능 관리 기능, 많은 연결 관리 기능 등을 포함하고 있었다.
이와 같은 종래의 장치 구성에는 망 노드 시스템을 겨냥하여 개발되므로 인하여 이를 단말 장치에서 적용하기에는 불필요한 비용 지출이 과다하게 소요되는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은, 하위 계층과는 본 발명이 마스터로 운용되어 본 발명의 상태에 따라 하위 계층의 엑세스를 제어할 수 있는 유토피아(UTOPIA) 접속을 가져 하위 계층이 어떠한 형태의 물리 매체를 지원하더라도 이와 무관하게 ATM 계층 기능을 수행 할 수 있고, 상위 계층과의 접속은 수신부 대기 방식을 이용하여 송신하는 기능 그룹이 마스터가 되어 수신부의 상태에 따라 셀 송신을 제어하므로 상위 계층 기능 그룹이 ATM 적응 계층의 타입에 상관없이 수용할 수 있고, 연결 관리 기능은 클라이언트에서의 연결이 사실상 3∼4개의 연결만을 지원하면 충분하므로 망 노드에서 적용되는 큰 메모리 기능의 테이블을 이용할 필요는 없고 작은 레지스터 형태의 연결 관리 테이블을 FPGA(Field Programmable Gate Array) 내에 구현하므로써 구성을 집적화할 수 있고, 상/하위 계층 기능과의 접속은 상용 FIFO(First In First Out)를 사용하거나 ASIC(Application Specific Integrated Circuit)내의 한 구성 기능으로 존재하도록 구성하고, 나머지 다중화/역다중화, 연결 관리, 셀 길이 검증, 각종 제어 기능 등은 하나 또는 두 개의 FPGA나 하나의 집적화된 ASIC 내에 FIFO 기능과 함께 구현한 멀티미디어 클라이언트용 ATM 셀 처리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 하위 물리매체에 의존하는 물리계층 기능으로부터 수신 셀을 읽어 들이기 위한 읽기 인에이블 신호, 바이트 클럭을 제공하는 하위계층 수신부 접속 제어부, 상기 하위계층 수신부 접속 제어부의 제어에 따라 읽혀 들어온 셀 데이타의 길이를 검증하여 셀 길이 오류 정보를 제공하는 수신 셀 길이 검증부, 상기 하위계층 수신부 접속 제어부의 제어에 따라 입력되는 셀 데이타를 연결 확인을 수행하는 동안 저장하는 입력 셀 대기 버퍼, 상기 입력 셀 대기 버퍼로 입력되는 셀 데이터의 처음 4바이트에서 1바이트의 가상 경록 식별자, 2바이트의 가장 채널 식별자 그리고 3비트의 패이로드 타입 정보를 추출하는 셀 헤더 추출부, 상기 셀 헤더 추출부에서 제공하는 패이로드 타입 정보를 이용하여 연결 식별자 확인에서 확인이 안되는 가상 OAM 셀, 자원관리 셀, 미래의 기능을 위한 유보 정보의 사용 여부를 확인하는 기능의 VC-OAM 필터부, 셀 헤더 추출부에서 제공하는 가상 경로 식별자와 가상 채널 식별자를 등록된 연결 테이블과 비교하여 상위 응용계층으로 제공되어야 하는 서비스 셀인지 아인지를 판별하는 연결 식별자 검색부, 연결 식별자, 수신 셀 길이 검증부, VC-OAM 필터부 및 하위계층 수신부 접속 제어부에서 제공되는 연결 확인 정보 및 서비스 셀 확인 정보, 셀 길이 오류 정보를 근거로 셀 라우팅부를 제어하기 위한 제어 신호를 발생하는 셀 라이팅 제어부, 상기 셀 라우팅 제어부의 제어 신호에 따라 입력 셀 대기 버퍼의 해당 셀을 읽어 들여 해당되는 출력으로 라우팅을 제공하며 셀 길이 오류 정보에 따른 제어 신호에 의한 초과 바이트 폐기 및 더미 바이트 추가 기능을 수행하는 셀라우팅부, 계층 관리 기능을 담당하는 프로세서에서 신호 셀 및 OAM 셀을 저장하는 기능의 프로세서 접속 수신 버퍼부, 수신부 대기 방식에 의해 외부의 상위 응용계층 기능부에서 제공하는 송신 서비스 셀의 길이 오류 여부를 확인하는 송신 셀 길이 검증부, 상기 송신 셀 길이 검증부의 출력을 입력받아 응용계층에서 송신하고자 하는 송신 셀의 다중화 알고리즘을 수행하기 위한 셀 다중화 제어 신호를 발생하는 송신 셀 다중화 제어부, 계충 관리 기능을 담당하는 외부의 프로세서부에서 송신하고자 하는 신호 셀 및 OAM 셀을 ATM 계층의 다중화 알고리즘에 따라 엑세스를 대기하기 위한 프로세서 접속 송신 버퍼부, 송신 셀 다중화 제어부의 제어 신호에 따라 상위계층 접속 버퍼부와 프로세서 접속 송신버퍼부의 출력신호를 입력받아 다중화하여 상위계층의 서비스 셀의 경우는 셀 길이 오류 정보에 따라 이의 보완을 수행하는 기능을 담당하는 송신 셀 다중화부, 하위계층의 송신부의 상태 정보와 상기 송신셀 자중화 제어부로 부터의 다중화부의 상태 정보, 항위계층 접속 송신 버퍼부의 상태 정보에 따라 물리계층으로의 셀 송신을 제어 신호를 발생하는 하위계층 송신부 접속 제어부, 입력은 송신 셀 다중화부에서 제어되고 출력은 하위계층 송신부와 접속 제어부에서 제어되어 송신 셀 데이타를 최종적으로 버퍼링하는 하위계층 접속 송신 버퍼부를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
제1도는 본 발명에 따른 ATM 셀 처리 장치의 구성도로서, 1은 하위계층 수신부 접속 제어부, 2는 수신 셀 길이 검증부, 3은 입력 셀 대기버퍼부, 4는 셀 헤더 추출부, 5는 VC-OAM 필터부, 6은 연결 식별자 검색부, 7은 연결 관리부, 8은 셀 라우팅 제어부, 9는 셀 라우팅부, 10은 프로세서 접속 수신 버퍼부, 11은 송신 셀 길이 검증부, 12는 상위계층 접속 버퍼부, 13은 송신 셀 다중화 제어부, 14는 프로세서 접속 송신 버퍼부, 15는 송신 셀 다중화부, 16은 하위계층 송신부 접속 제어부, 17은 하위계층 접속 송신 버퍼부를 각각 나타낸다.
ATM 셀 처리 장치는 응용 계층 기능부 및 하위 계층의 물리 매체 수렴 기능부가 어떠한 것으로 요구되더라도 적용이 가능하도록 하위 계층은 UTOPIA 접속을 가지며, 상위 계층과는 수신부 대기 방식으로 적용이 되도록 하였다. 따라서, STM-1(Synchronous Transfer Mode-1) 광 접속뿐만 아니라 25M UTP 접속까지를 수용할 수 있으며, 상위 응용 계층은 AAL(ATM Adaptation Layer)-1∼AAL-5의 모든 적용 계층을 수용할 수 있도록 하였다. 그리고, 단말에서 지원하여야 하는 최소한의 OAM(Operation and Management) 기능이나 신호 기능 처리는 프로세서를 이용하여 소프트웨어적으로 처리하도록 하므로 꼭 필요한 핵심적인 기능만을 구성하도록 하였다.
그 구체적인 구성 및 동작을 살펴보면 다음과 같다.
하위계층 수신부 접속 제어부(1)는 망과 물리적으로 접속되는 물리매체 수렴기능부와의 수신부 접속을 위하여 물리매체 수렴기능부 수신버퍼의 제어를 수행하는 기능부로, ATM 게층이 마스터가 되어 수신한 셀을 처리할 수 있는 시간에 하위계층의 물리매체 수렴기능부의 수신 버퍼를 엑세스하도록 읽기 인에이블 신호와 읽기 클럭을 발생하여 수신버퍼에 저장된 바이트 단위의 셀 데이타 및 셀 시작 정보를 읽어내는 기능을 수행하고, 읽어낸 셀 데이타를 입력 셀 대기 버퍼부(3)에 쓰기를 수행하도록 하는 제어신호를 발생하는 기능과 수신 셀 길이 검증부(2)에서 필요한 제어신호를 발생하는 기능을 수행한다. 그리고, 수신 셀 길이 검증부(2)에서 제공하는 셀 길이 오류 정보에 따라 입력 셀 대기 버퍼부(3)의 출력을 제어하는 기능을 수행한다. 이때, 하위계층을 읽기하는 인에이블 신호의 발생은 하위계층의 수신버퍼의 상태와는 무관하게 수행하며, 이 수신버퍼의 상태정보는 입력 셀 대기 버퍼부(3)에 쓰기를 수행할때와 수신 셀 길이 검증시에 반영하여 유효한 셀 영역을 결정하도록 한다.
수신 셀 길이 검증부(2)는 셀의 첫 바이트를 나타내는 셀 시작점을 기점으로 다음 셀의 시작점이 도착할 때까지를 계수한다. 이때의 계수 프로세서는 하위계층 수신부 접속 제어부(1)에서 제공하는 제어신호(유효한 셀 영역 정보)에 의하여 제어된다. 이렇게 계수된 결과는 다음 셀의 도착이나 다음 셀의 도착이 없는 경우에는 입력 셀 대기 버퍼부(3)의 마지막 셀을 엑세스하는 경우에 읽어 검증하게 된다. 이 검증 결과, 길이가 초과하거나 모자라는 경우에는 이의 정보를 하위계층 수신부 접속 제어부(1)로 제공하여 입력 셀 대기 버퍼부(3)의 제어시에 사용할 수 있도록 한다.
입력 셀 대기 버퍼부(3)는 하위계층 수신부 접속 제어부(1)의 제어 신호인 읽기 클럭, 읽기 인에이블 신호, 쓰기클럭, 쓰기 인에이블 신호에 의하여 셀 단위의 저장 및 출력을 담당하게 된다. 이 버퍼에는 9비트 단위로 데이타를 저장하는 FIFO(first-input/first-output)를 사용하게 되고, 가장 상위 비트는 셀의 시작점 정보 비트를, 나머지 8비트에는 셀 데이타 정보 비트들을 저장하게 된다. 이곳에서의 저장 시간은 셀 헤더에서 추출한 연결 정보를 분석하여 해당 셀의 라우팅 정보를 추출하는 시간만이 필요하게 되므로 이 버퍼의 길이는 1셀 정도의 버퍼 능력만을 가져도 족하다. 최소한의 버퍼 길이는 10 바이트이다.
셀 헤더 추출부(4)는 하위계층 수신부 접속 제어부(1)가 물리매체 수렴기능부에서 읽어 온 셀 데이타를 입력 셀 대기 버퍼부(3)에 쓰기를 수행할 때 이 셀 데이타중에서 처음 4바이트를 수신하고 이 4바이트의 데이타에서 가상경로 정보 1바이트, 가상채널 정보 2바이트, 페이로드 타입 인식자 3비트에 대한 정보를 추출하는 기능을 수행한다. 이는 셀 시작점 정보에 의해 시작되는 카운터 값에 의해 제어되며, 각 타이밍에서 추출한 가상경로 정보, 가상채널 정보 및 페이로드 타입 인식자 정보를 VC-OAM 필터부(5) 및 연결 식별자 검색부(6)로 제공하는 기능을 수행한다.
VC-OAM 필터부(5)는 가상경로 정보 및 가상채널 정보로 구분할 수 없는 가상채널 OAM셀과 자원관리 셀 및 유보된 페이로드 타입을 사용한 셀을 구분하는 기능을 수행한다. 이 VC-OAM 필터부(5)에서는 셀헤더 추출부(4)에서 제공하는 3비트의 페이로드 타입 인식자 정보를 근거로 해당 셀이 서비스 셀인지 아닌지를 하드웨어적으로 필터링하여 이의 OAM 정보를 셀 라우팅 제어부(8)로 제공하는 기능을 수행한다. 이때, 필터링하는 조건은 3비트의 페이로드 타입 인식자의 값이 0∼3이면 서비스 셀로 판정하며, 그렇지 않은 경우에는 가상채널 OAM 셀, 자원관리 셀 및 미래기능용 유보 기능으로 사용되는 셀로 인식하게 된다.
연결 식별자 검색부(6)는 셀 헤더 추출부(4)에서 제공하는 1바이트의 가상경로 정보 및 2바이트의 가상채널 정보를 연결 관리부(7)에 설정된 연결 정보와 비교하여 서비스 셀을 신호 셀/가상경로 OAM 셀/시스템 관리 셀등과 구분하고, 이의 정보를 셀 라우팅 제어부(8)로 제공하는 기능을 수행한다.
연결 관리부(7)는 프로세서부의 연결 관리 에이전트에 의한 연결 설정/해제 제어 정보에 따라 현재 설정된 각 연결 정보의 유지를 담당하는 기능을 수행하며, 연결 식별자 검색부(6)에서 비교할 수 있도록 각 연결 정보 신호를 연결 식별자 검색부(6)로 제공한다.
셀 라우팅 제어부(8)는 VC-OAM 필터부(5)와 연결 식별자 검색부(6)에서 제공되는 페이로드 타입 검증 결과 및 연결 확인 신호와 수신 셀 길이 검증부(2)에서 제공되는 셀 길이 오류 정보를 바탕으로 셀 라우팅부(9)의 제어 신호를 발생하는 기능과 프로세서 접속 수신 버퍼부(10)에서 수신한 버퍼 상태 정보와 셀 라우팅 판단에 따른 제어 신호를 프로세서 접속 수신 버퍼부(10)로 제공하는 기능을 수행한다. 셀 길이의 오류가 없고 페이로드 타입 검증 결과 사용자 셀로 판정되고 연결 식별자 검색부(6)의 연결 확인 신호가 액티브가 되면 해당 셀을 상위 응용계층 기능부로 라우팅하도록 라우팅 정보를 발생하고, 셀 길이 오류는 없으나 이들 신호들이 전술한 조건을 만족하지 않는 경우에는 프로세서 접속 수신버퍼부(10)로 라우팅하도록 한다. 셀 길이가 해당 길이를 초과하는 경우에는 해당 바이트를 더 읽어 내어 해당 길이 이상을 폐기하는 기능과 부족한 경우에는 부족한 만큼의 더미 바이트를 삽입하도록 제어하는 기능을 수행한다.
셀 라팅부(9)는 셀 라우팅 제어부(8)의 제어신호에 따라 해당 셀들의 패스를 형성하는 기능과 길이 오류 셀들에 대한 보상 기능이 폐기/더미 바이트 추가 기능을 수행한다. 이때, 서비스 셀인 경우에는 응용계층 기능부로 패스를 형성하고 그외의 경우에는 프로세서 접속 수신 버퍼부(10)로 패스를 형성한다.
프로세서 접속 수신 버퍼부(10)는 셀 라우팅부(9)에서 제공되는 셀 데이타를 프로세서부에서 읽어 갈 수 있도록 신호 셀, 가상경로/가상채널 OAM 셀, 자원관리 셀등을 저장하는 기능을 수행한다.
송신 셀 길이 검증부(11)는 상위의 응용계층 기능부에서 사우이계층 접속 버퍼부(12)로 입력되는 셀 데이타 및 셀 시작점 정보를 근거로 수신한 셀 길이를 검증하여 송신 셀 길이 오류 정보를 송신 셀 다중화 제어부(13)로 제공하는 기능을 수행한다. 이때, 셀 길이 검증은 셀 시작점 정보에 의한 카운터 증가를 수행하여 다음 셀 도착 또는 일정 시간 동안의 바이트 데이타의 수신이 없는 경우에 이의 바이트 카운터 값을 근거로 송시 셀 길이 오류 정보를 추출하고 송신 셀 다중화 제어부(13)로 제공하게 된다.
상위계층 접속 버퍼부(12)는 상위 응용계층 기능부에서 망으로 전송하고자 하는 서비스 셀을 셀 처리장치의 셀 다중화 알고리즘에 따라 버퍼링하는 셀 버퍼 기능을 수행하며, 입력단은 상위 응용계층 기능부의 제어를 받고 출력단은 송신 셀 다중화 제어부(13)의 제어를 받게 된다.
송신 셀 다중화 제어부(13)는 프로세서 접속 송신 버퍼부(14)와 상위 계층 접속 버퍼부(12)에서 제공하는 상태 정보를 고려하여 셀 다중화 알고리즘을 수행하며, 이에 따른 다중화 제어 신호 및 프로세서 접속 수신 버퍼부(14) 제어신호 및 상위계층 접속 버퍼부(12) 제어신호를 발생하며, 송신 셀 길이 검증부(11)에서 제공하는 셀 길이 오류 정보에 따른 이의 보상 제어 신호를 발생하여 송신 셀 다중화부(15)로 제공하는 기능을 수행한다.
프로세서 접속 송신 버퍼부(14)는 신호 및 계층 관리를 담당하는 프로세서부에서 출력하는 신호 셀 또는 OAM 셀들이 셀 다중화 알고리즘에서의 엑세스를 대기하기 대기하기 위해 버퍼링되는 셀 버퍼 기능을 수행 한다. 이는 입력측은 프로세서에 의해서 제어되고 출력측은 송신 셀 다중화부(15)에서 제어한다.
송신 셀 다중화부(15)는 송신 셀 다중화 제어부(13)에서 제공하는 다중화 제어 신호 및 셀 길이 오류 보상 신호에 따라 프러세서 접속 송신버퍼부(14) 출력과 상위계층 접속 버퍼부(12) 출력을 셀 단위로 다중화하여 하위계층 접속 송신 버퍼부(17) 입력으로 제공하는 기능과 상위계층 접속 버퍼부(12)엑세스시에는 송신 셀 다중화 제어부(13)의 제어 신호에 따라폐기 또는 더미 바이트의추가 기능을 수행하게 된다. 이 송신 셀 다중화부(15)에서의 셀 다중화는 신호 셀 및 OAM 셀의 다중화 우선순위를 먼저 고려하도록 하였으나 이는 서비스 셀의 성능 요구사항을 손상시키지 않는 방법으로 처리하도록 한다.
하위계층 송신부 접속 제어부(16)은 하위의 물리매체 수렴기능부와의 접속을 위한 UTOPIA 접속의 마스터 역활을 수행하게 된다. 이 제어부는 물리매체 수렴기능부의 송신버퍼 상태 정보에 따라 셀의 전송을 단속하도록 하위계층 접속 송신 버퍼부(17) 출력을 제어하는 기능을 수행한다. 이는 하위계층의 상태 정보와 하위계층 접속 송신 버퍼부(17)의 상태 정보를 종합하여 송신 셀 다중화 제어부(14)로 보고하는 기능을 수행한다.
하위계층 접속 송신 버퍼부(17)은 하위계층의 기능부가 셀 단위의 버퍼상태 신호를 발생하지 않는 경우에도 셀 송신을 가능하도록 하기 위한 단기간의 버퍼링 기능을 가지며, 이는 입력단은 송신 셀 다중화부(15)에 의해 제어되고 출력단은 하위계층 송신부 접속 제어부(16)의 제어를 받는다.
광대역 종합정보 통신망(B-ISDN)의 국내 저변 확대를 위하여서는 저가로 최적화된 ATM 망 정합 카드의 개발이 필수적이고, 이는 크게 두개의 요인으로 이룰 수 있다. 하나는 물리매체 및 전송 수렴기능의 최적화이고 다음으로는 ATM 계층의 기능 최적화 및 신뢰도 제고가 이루어져야 한다.
상기와 같은 본 발명은 위와같은 기능 최적화를 위하여 실제로 가입자 단말에서 필요한 최소한의 연결 관리만을 수행하고 값비싼 장애 관리기능, 성능 관리 기능등을 줄이고, 셀의 신뢰도를 제고하기 위하여 각 입력부에서의 셀 길이 검증 기능을 두어 접속 오류로 인한 셀 길이 변경으로 발생할 수 있는 셀 동기 회복 불능 상태를 막을 수 있고, 기능의 최적화를 하므로 인하여 이들 기능을 몇 개의 FPGA 또는 ASIC으로 구현하여 광대역 종합정보통신망(B-ISDN) 클라이언트로 사용하기 위한 개인용 컴퓨터(PC) 기능 보드로 용이하게 구현할 수 있는 효과가 있다.
Claims (1)
- 하위 물리매체에 의존하는 물리계층 기능으로 부터 수신 셀을 읽어들이기 위한 읽기 인에이블 신호, 바이트 클럭을 제공하는 하위계층 수신부 접속 제어부(1), 상기 하위계층 수신부 접속 제어부(1)의 제어에 따라 읽혀 들어온 셀 데이타의 길이를 검증하여 셀 길이 오류 정보를 제공하는 수신 셀 길이 검증부(2), 상기 하위계층 수신부 접속 제어부(1)의 제어에 따라 입력되는 셀 데이타를 연결 확인을 수행하는 동안 저장하는 입력 셀 대기 버퍼(3), 상기 입력 셀 대기 버퍼(3)로 입력되는 셀 데이타의 처음 4바이트에서 1바이트의 가상 경로 식별자, 2바이트의 가상 채널 식별자 그리고 3비트의 패이로드 타입 정보를 추출하는 셀 헤더 추출부(4), 상기 셀 헤더 추출부(4)에서 제공하는 패이로드 타입 정보를 이용하여 연결 식별자 확인에서 확인이 안되는 가상채널 OAM 셀, 자원관리 셀, 미래의 기능을 위한 유보 정보의 사용 여부를 확인하는 기능의 VC-OAM 필터부(5), 셀 헤더 추출부(4)에서 제공하는 가상 경로 식별자와 가상 채널 식별자를 등록된 연결 테이블과 비교하여 상위 응용계층으로 제공되어야 하는 서비스 셀인지 아인지를 판별하는 연결 식별자 검색부(6), 연결 식별자 검색부(6), 수신 셀 길이 검증부(2), VC-OAM 필터부(5) 및 하위계층 수신부 접속 제어부(1)에서 제공되는 연결 확인 정보 및 서비스 셀 확인 정보, 셀 길이 오류 정보를 근거로 셀 라이팅부(9)를 제어하기 위한 제어 신호를 발생하는 셀 하우팅 제어부(8), 상기 셀 라우팅 제어부(8)의 제어 신호에 따라 입력 셀 대기 버퍼의 해당 셀을 읽어 들여 해당되는 출력으로 라우팅을 제공하며 셀 길이 오류 정보에 따른 제어 신호에 의한 초과 바이트 폐기 및 더미 바이트 추가 기능을 수행하는 셀 라이팅부(9), 계층 관리 기능을 담당하는 프로세서에서 신호 셀 및 OAM 셀을 저장하는 기능의 프로세서 접속 수신 버퍼부(10), 수신부 대기 방식에 의해 외부의 상위 응용계층 기능부에서 제공하는 송신 서비스 셀의 길이 오류 여부를 확인하는 송신 셀 길이 검증부(11), 상기 송신 셀 길이 검증부(11)의 출력을 입력받아 응용계층에서 송신하고자 하는 송신 셀의 다중화 알고리즘을 수행하기 위한 셀 다중화 제어 신호를 발생하는 송신 셀 다중화 제어부(13), 계층 관리 기능을 담당하는 외부의 프로세서부에서 송신하고자 하는 신호 셀 및 OAM 셀을 ATM 계층의 다중화 알고리즘에 따라 엑세스를 대기하기 위한 프로세서 접속 송신 버퍼부(14), 송신 셀 다중화 제어부(13)의 제어 신호에 따라 상위계층 접속 버퍼부(12)와 프로세서 접속 송신 버퍼부(14)의 출력신호를 입력받아 다중화하여 상위계층의 서비스 셀의 경우는 셀 길이 오류 정보에 따라 이의 보완을 수행하는 기능을 담당하는 송신 셀 다중화부(15), 하위계층의 송신부의 상태 정보와 상기 송신셀 자중화 제어부(13)로 부터의 다중화부의 상태 정보, 하위계층 접속 송신 버퍼부(17)의 상태 정보에 따라 물리계층으로의 셀 송신을 제어 신호를 발생하는 하위계층 송신부 접속 제어부(16), 입력은 송신 셀 다중화부(15)에서 제어되고 출력은 하위계층 송신부 접속 제어부(16)에서 제어되어 송신 셀 데이타를 최종적으로 버퍼링하는 하위계층 접속 송신 버퍼부(17)를 구비하는 것을 특징으로 하는 멀티미디어 클라이언트용 셀 처리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055857A KR0164104B1 (ko) | 1995-12-23 | 1995-12-23 | 멀티미디어 클라이언트용 에이티엠 셀 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055857A KR0164104B1 (ko) | 1995-12-23 | 1995-12-23 | 멀티미디어 클라이언트용 에이티엠 셀 처리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970056410A KR970056410A (ko) | 1997-07-31 |
| KR0164104B1 true KR0164104B1 (ko) | 1998-12-01 |
Family
ID=19444019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950055857A KR0164104B1 (ko) | 1995-12-23 | 1995-12-23 | 멀티미디어 클라이언트용 에이티엠 셀 처리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164104B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010104415A (ko) * | 2001-10-25 | 2001-11-26 | 에세텔 주식회사 | Utopia Level 1과 Utopia Level 2의 정합 |
| KR100433295B1 (ko) * | 1997-01-31 | 2005-05-24 | 삼성전자주식회사 | Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로 |
-
1995
- 1995-12-23 KR KR1019950055857A patent/KR0164104B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433295B1 (ko) * | 1997-01-31 | 2005-05-24 | 삼성전자주식회사 | Pal로 구현 가능한 utopia 레벨 1,2장치간의 인터페이스 회로 |
| KR20010104415A (ko) * | 2001-10-25 | 2001-11-26 | 에세텔 주식회사 | Utopia Level 1과 Utopia Level 2의 정합 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970056410A (ko) | 1997-07-31 |
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