JP2785005B2 - Ｆｃ／ａｔｍ網相互変換装置における多重／分離方式 - Google Patents
Ｆｃ／ａｔｍ網相互変換装置における多重／分離方式Info
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Description
【０００１】
【発明の属する技術分野】本発明は、距離的に離れて配
置されたファイバチャネル（以下、ＦＣ）インタフェー
スを有するＮポートどおしが、非同期転送モード網（以
下、ＡＴＭ網）を経由して通信する方式に関し、特に高
速ＡＴＭ網に伝送されるデータの並列処理を行う場合の
ＦＣ／ＡＴＭ網相互変換装置における多重／分離方式に
関する。
置されたファイバチャネル（以下、ＦＣ）インタフェー
スを有するＮポートどおしが、非同期転送モード網（以
下、ＡＴＭ網）を経由して通信する方式に関し、特に高
速ＡＴＭ網に伝送されるデータの並列処理を行う場合の
ＦＣ／ＡＴＭ網相互変換装置における多重／分離方式に
関する。
【０００２】
【従来の技術】ＦＣとＡＴＭ網との接続は、従来、公け
に行われておらず、従来例が見当らない。しかしなが
ら、ＦＣ標準（ＡＮＳＩ規格Ｘ３Ｔ１１）では、Ｎポー
ト間でのフレームの伝送手順についての規定があり、サ
ービスクラス１では送信フレームの伝送順序を保証する
ことが義務づけられている。即ち、伝送路の途中で如何
なる変換を施そうとも、送信されたフレームの順序どお
りに、宛先Ｎポートへ配送しなければならない。
に行われておらず、従来例が見当らない。しかしなが
ら、ＦＣ標準（ＡＮＳＩ規格Ｘ３Ｔ１１）では、Ｎポー
ト間でのフレームの伝送手順についての規定があり、サ
ービスクラス１では送信フレームの伝送順序を保証する
ことが義務づけられている。即ち、伝送路の途中で如何
なる変換を施そうとも、送信されたフレームの順序どお
りに、宛先Ｎポートへ配送しなければならない。
【０００３】ここで、上述したＮポートとは、図３に示
すように、端末１１０，１２０側に設けられるポートの
ことを言い、これに対して各端末１１０，１２０からの
データを入力して交換処理を行う交換装置１００のポー
トをＦポートと呼んでいる。なお、図中、ＴＸ，ＲＸは
それぞれ送信端子，受信端子を示す。ところでＡＴＭ網
のセル伝送速度に対する要求は年々高速化していき、回
路、デバイスの動作速度が追付かないのが現状である。
一般的にはこのような場合、同一回路をＮ組並列接続
し、１組あたりの動作速度を１／Ｎに低下させる設計が
広く行われている。フレーム長が全て同一な場合はこの
ような方法でも、フレーム到着順序が保証される。
すように、端末１１０，１２０側に設けられるポートの
ことを言い、これに対して各端末１１０，１２０からの
データを入力して交換処理を行う交換装置１００のポー
トをＦポートと呼んでいる。なお、図中、ＴＸ，ＲＸは
それぞれ送信端子，受信端子を示す。ところでＡＴＭ網
のセル伝送速度に対する要求は年々高速化していき、回
路、デバイスの動作速度が追付かないのが現状である。
一般的にはこのような場合、同一回路をＮ組並列接続
し、１組あたりの動作速度を１／Ｎに低下させる設計が
広く行われている。フレーム長が全て同一な場合はこの
ような方法でも、フレーム到着順序が保証される。
【０００４】
【発明が解決しようとする課題】しかしながら、ＦＣの
フレーム長は一定ではなく、最短３６バイトから最長２
１４８バイトまでの範囲にまたがっていて、しかも、同
一シーケンス内のフレーム長も固定ではなく、１フレー
ム毎に長さの変化が自由に認められている。そのため、
フレーム長のまちまちな一連のフレームが伝送される。
このように、長いフレームと短いフレームとが混在して
いる場合に、従来のような並列処理を行うと、ＦＣフレ
ームをＡＴＭセルに変換する時間がフレーム長に比例し
てまちまちとなる。このため、長いフレームは先に変換
装置に入力したにもかかわらず、変換に時間がかかり、
その後に入力した短いフレームのほうが並列処理の変換
所要時間が短くて済むことから、短いフレームは先に変
換が終了して先にＡＴＭ網へ送信されてしまう。
フレーム長は一定ではなく、最短３６バイトから最長２
１４８バイトまでの範囲にまたがっていて、しかも、同
一シーケンス内のフレーム長も固定ではなく、１フレー
ム毎に長さの変化が自由に認められている。そのため、
フレーム長のまちまちな一連のフレームが伝送される。
このように、長いフレームと短いフレームとが混在して
いる場合に、従来のような並列処理を行うと、ＦＣフレ
ームをＡＴＭセルに変換する時間がフレーム長に比例し
てまちまちとなる。このため、長いフレームは先に変換
装置に入力したにもかかわらず、変換に時間がかかり、
その後に入力した短いフレームのほうが並列処理の変換
所要時間が短くて済むことから、短いフレームは先に変
換が終了して先にＡＴＭ網へ送信されてしまう。
【０００５】このような事態に備え、受信側において、
入力したフレームを復元しヘッダに記入されているシー
ケンシャルカウント値を調べて、本来連番でなければな
らないものが不連続であることを検出したら元の順番に
戻すことが検討されている。しかし、不連続のしかたは
フレーム長の長短の混在具合に応じて多様であり、それ
を元の順番に戻すには、シーケンシャルカウント値を記
録しておく手段が必要となる他に、狂いかたに応じて元
の順番に戻すのに複雑な処理が必要となる。
入力したフレームを復元しヘッダに記入されているシー
ケンシャルカウント値を調べて、本来連番でなければな
らないものが不連続であることを検出したら元の順番に
戻すことが検討されている。しかし、不連続のしかたは
フレーム長の長短の混在具合に応じて多様であり、それ
を元の順番に戻すには、シーケンシャルカウント値を記
録しておく手段が必要となる他に、狂いかたに応じて元
の順番に戻すのに複雑な処理が必要となる。
【０００６】従って本発明は、ＦＣフレームをＡＴＭ網
を経由して、対向のＮポートへ送信する際の到着順序を
保証することによりサービスクラス１の通信を可能とす
ることを目的とする。すなわち、ＦＣフレームとＡＴＭ
セルとの変換過程と逆変換過程を経過したＦＣフレーム
が、Ｎポートから送信された順序と同一順序で対向Ｎポ
ートにおいて受信されることを目的とする。
を経由して、対向のＮポートへ送信する際の到着順序を
保証することによりサービスクラス１の通信を可能とす
ることを目的とする。すなわち、ＦＣフレームとＡＴＭ
セルとの変換過程と逆変換過程を経過したＦＣフレーム
が、Ｎポートから送信された順序と同一順序で対向Ｎポ
ートにおいて受信されることを目的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、ＦＣインタフェースを有するＮポー
トとＡＴＭ網との間に配設され、ＮポートからのＦＣフ
レームを受信し復号化するＦＣフレーム受信器と，ＦＣ
フレーム受信器からの各ＦＣフレームがフレーム単位で
各個に蓄積される各メモリを有する第１のメモリ群と，
第１のメモリ群の各メモリのＦＣフレームを並列に読み
出して各ＡＴＭセルに変換する各セグメンテーション器
と，各セグメンテーション器からの各ＡＴＭセルを多重
化してＡＴＭ網に送信するＡＴＭセル送信器とからなる
ＦＣ／ＡＴＭ変換部を備えるとともに、ＡＴＭ網からの
ＡＴＭセルを受信するＡＴＭセル受信器と，受信した各
ＡＴＭセルをそれぞれ各ＦＣフレームに変換処理する各
リアセンブリ器と，各リアセンブリ器により変換された
各ＦＣフレームがその出力順にフレーム単位で各個に蓄
積される各メモリを有する第２のメモリ群と，第２のメ
モリ群の各メモリのＦＣフレームをＮポートに送信する
ＦＣフレーム送信器とからなるＡＴＭ／ＦＣ変換部を備
えたＦＣ／ＡＴＭ網相互変換装置であって、上記のＦＣ
／ＡＴＭ変換部に、ＦＣフレーム受信器からの各ＦＣフ
レームを入力順に各個に第１のメモリ群の各メモリに書
き込むＦＣフレーム書込手段を備え、かつ各セグメンテ
ーション器は第１のメモリ群から各ＦＣフレームをその
蓄積順に読み出して各ＡＴＭセルに変換すると共に変換
した各ＡＴＭセルのヘッダに、ＦＣフレームのヘッダに
含まれる宛先アドレスを検出して異なる仮想チャネル識
別子を設定しＡＴＭ送信器に送出する一方、上記のＡＴ
Ｍ／ＦＣ変換部に、ＡＴＭセル受信器からのＡＴＭセル
に含まれる仮想チャネル識別子の検出結果に応じてこの
ＡＴＭセルを該当リアセンブリ器に割り振る手段と、第
２のメモリ群の各メモリから上記ＦＣフレーム書込手段
の書込順序と同様の順序に従ってＦＣフレームを読み出
しＦＣフレーム送信器へ送出するＦＣフレーム読出手段
とを備えたものである。
るために本発明は、ＦＣインタフェースを有するＮポー
トとＡＴＭ網との間に配設され、ＮポートからのＦＣフ
レームを受信し復号化するＦＣフレーム受信器と，ＦＣ
フレーム受信器からの各ＦＣフレームがフレーム単位で
各個に蓄積される各メモリを有する第１のメモリ群と，
第１のメモリ群の各メモリのＦＣフレームを並列に読み
出して各ＡＴＭセルに変換する各セグメンテーション器
と，各セグメンテーション器からの各ＡＴＭセルを多重
化してＡＴＭ網に送信するＡＴＭセル送信器とからなる
ＦＣ／ＡＴＭ変換部を備えるとともに、ＡＴＭ網からの
ＡＴＭセルを受信するＡＴＭセル受信器と，受信した各
ＡＴＭセルをそれぞれ各ＦＣフレームに変換処理する各
リアセンブリ器と，各リアセンブリ器により変換された
各ＦＣフレームがその出力順にフレーム単位で各個に蓄
積される各メモリを有する第２のメモリ群と，第２のメ
モリ群の各メモリのＦＣフレームをＮポートに送信する
ＦＣフレーム送信器とからなるＡＴＭ／ＦＣ変換部を備
えたＦＣ／ＡＴＭ網相互変換装置であって、上記のＦＣ
／ＡＴＭ変換部に、ＦＣフレーム受信器からの各ＦＣフ
レームを入力順に各個に第１のメモリ群の各メモリに書
き込むＦＣフレーム書込手段を備え、かつ各セグメンテ
ーション器は第１のメモリ群から各ＦＣフレームをその
蓄積順に読み出して各ＡＴＭセルに変換すると共に変換
した各ＡＴＭセルのヘッダに、ＦＣフレームのヘッダに
含まれる宛先アドレスを検出して異なる仮想チャネル識
別子を設定しＡＴＭ送信器に送出する一方、上記のＡＴ
Ｍ／ＦＣ変換部に、ＡＴＭセル受信器からのＡＴＭセル
に含まれる仮想チャネル識別子の検出結果に応じてこの
ＡＴＭセルを該当リアセンブリ器に割り振る手段と、第
２のメモリ群の各メモリから上記ＦＣフレーム書込手段
の書込順序と同様の順序に従ってＦＣフレームを読み出
しＦＣフレーム送信器へ送出するＦＣフレーム読出手段
とを備えたものである。
【０００８】即ち、ＮポートからのＦＣフレームが入力
されると、ＦＣフレーム書込手段は各ＦＣフレームをそ
の入力順に従って第１のメモリ群の各メモリに書き込
み、各セグメンテーション器では書き込まれた各ＦＣフ
レームを各ＡＴＭセルに変換してそれぞれ異なる仮想チ
ャネル識別子を設定しＡＴＭ網側へ送信する一方、ＡＴ
Ｍ網からのＡＴＭセルが入力されると、入力されたＡＴ
Ｍセルをこのセル中に含まれる仮想チャネル識別子の検
出結果に応じて該当のリアセンブリ器へ割り振りそのリ
アセンブリ器によりＦＣフレームに変換させて第２のメ
モリ群に蓄積させると共に、第２のメモリ群の各メモリ
に蓄積された各ＦＣフレームを、上記ＦＣフレーム書込
手段の書込順序と同一の順序に従って読み出しＮポート
側へ送信する。この結果、本装置をそれぞれ、Ｎポート
とＡＴＭ網との間、及びＡＴＭ網と対向Ｎポートとの間
に配置すれば、フレーム長が異なる各ＦＣフレームをＮ
ポートからＡＴＭ網を経由して対向Ｎポートへ送信する
際に、最終的に対向Ｎポートへ到着するＦＣフレームの
順序はＮポートからの送信順序と同一になりＦＣフレー
ムの伝送順序を保証することができる。こうした簡単な
構成によりＦＣフレームの伝送順序が保証されるため、
ＦＣフレームの順序を復元するような複雑な処理が不要
となる。
されると、ＦＣフレーム書込手段は各ＦＣフレームをそ
の入力順に従って第１のメモリ群の各メモリに書き込
み、各セグメンテーション器では書き込まれた各ＦＣフ
レームを各ＡＴＭセルに変換してそれぞれ異なる仮想チ
ャネル識別子を設定しＡＴＭ網側へ送信する一方、ＡＴ
Ｍ網からのＡＴＭセルが入力されると、入力されたＡＴ
Ｍセルをこのセル中に含まれる仮想チャネル識別子の検
出結果に応じて該当のリアセンブリ器へ割り振りそのリ
アセンブリ器によりＦＣフレームに変換させて第２のメ
モリ群に蓄積させると共に、第２のメモリ群の各メモリ
に蓄積された各ＦＣフレームを、上記ＦＣフレーム書込
手段の書込順序と同一の順序に従って読み出しＮポート
側へ送信する。この結果、本装置をそれぞれ、Ｎポート
とＡＴＭ網との間、及びＡＴＭ網と対向Ｎポートとの間
に配置すれば、フレーム長が異なる各ＦＣフレームをＮ
ポートからＡＴＭ網を経由して対向Ｎポートへ送信する
際に、最終的に対向Ｎポートへ到着するＦＣフレームの
順序はＮポートからの送信順序と同一になりＦＣフレー
ムの伝送順序を保証することができる。こうした簡単な
構成によりＦＣフレームの伝送順序が保証されるため、
ＦＣフレームの順序を復元するような複雑な処理が不要
となる。
【０００９】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明を適用したＦＣ／ＡＴＭ網
相互変換装置の構成の一例を示すのブロック図である。
この例では、Ｎ（＝４）個のデータの並列処理を行う場
合を示している。図１において、本装置は、ＦＣフレー
ム入力端子Ｆｉｎから入力するＦＣフレームをＡＴＭセ
ルに変換しＡＴＭセル出力端子Ａｏｕｔから出力するＦ
Ｃ／ＡＴＭ変換部１（図１（ａ））と、ＡＴＭセル入力
端子Ａｉｎから入力するＡＴＭセルをＦＣフレームに逆
変換しＦＣフレーム出力端子Ｆｏｕｔから出力するＡＴ
Ｍ／ＦＣ変換部２（図１（ｂ））とから構成される。
して説明する。図１は本発明を適用したＦＣ／ＡＴＭ網
相互変換装置の構成の一例を示すのブロック図である。
この例では、Ｎ（＝４）個のデータの並列処理を行う場
合を示している。図１において、本装置は、ＦＣフレー
ム入力端子Ｆｉｎから入力するＦＣフレームをＡＴＭセ
ルに変換しＡＴＭセル出力端子Ａｏｕｔから出力するＦ
Ｃ／ＡＴＭ変換部１（図１（ａ））と、ＡＴＭセル入力
端子Ａｉｎから入力するＡＴＭセルをＦＣフレームに逆
変換しＦＣフレーム出力端子Ｆｏｕｔから出力するＡＴ
Ｍ／ＦＣ変換部２（図１（ｂ））とから構成される。
【００１０】ここで、ＦＣ／ＡＴＭ変換部１は、図１
（ａ）に示すように、ＦＣフレーム受信器１１、スイッ
チ１２、４並列メモリであるＦＡメモリ１３1 〜１３4
、４並列セグメンテーション器（ＳＥＧＭ）１４1 〜
１４4 、マルチプレクサ（ＭＵＸ）１５、ＡＴＭセル送
信器１５、及びスイッチ制御回路１７からなる。また、
ＡＴＭ／ＦＣ変換部２は、図１（ｂ）に示すように、Ａ
ＴＭセル受信器２１、デマルチプレクサ（ＤＭＵＸ）２
２、４並列リアセンブリ器（ＲＡＳＭ）２３1 〜２３4
、４並列メモリのＡＦメモリ２４1 〜２４4 、スイッ
チ２５、ＦＣフレーム送信器２６、ＶＣＩ検出・制御回
路２７、スイッチ制御回路２８からなる。なお、ＦＡメ
モリ１３1 〜１３4 及びＡＦメモリ２４1 〜２４4 は、
ＡＴＭ回線とＦＣとのデータ速度が異るため、速度調整
に使用される。
（ａ）に示すように、ＦＣフレーム受信器１１、スイッ
チ１２、４並列メモリであるＦＡメモリ１３1 〜１３4
、４並列セグメンテーション器（ＳＥＧＭ）１４1 〜
１４4 、マルチプレクサ（ＭＵＸ）１５、ＡＴＭセル送
信器１５、及びスイッチ制御回路１７からなる。また、
ＡＴＭ／ＦＣ変換部２は、図１（ｂ）に示すように、Ａ
ＴＭセル受信器２１、デマルチプレクサ（ＤＭＵＸ）２
２、４並列リアセンブリ器（ＲＡＳＭ）２３1 〜２３4
、４並列メモリのＡＦメモリ２４1 〜２４4 、スイッ
チ２５、ＦＣフレーム送信器２６、ＶＣＩ検出・制御回
路２７、スイッチ制御回路２８からなる。なお、ＦＡメ
モリ１３1 〜１３4 及びＡＦメモリ２４1 〜２４4 は、
ＡＴＭ回線とＦＣとのデータ速度が異るため、速度調整
に使用される。
【００１１】次に図１を参照して、本装置の動作の概要
を説明する。図示しないＮポートからＦｉｎへ入力され
るＦＣフレームは、１バイトが１０ビットで表示される
いわゆる１０ビットコードである。これは、直流バラン
スを保ち、クロック抽出を容易にするために考えられた
符号である。このＦＣフレームは、ＦＣフレーム受信器
１１で受信されて光／電気変換された後、１バイトが８
ビットの符号に逆符号変換される。ＦＣインタフェース
のデータ速度とＡＴＭ回線の速度とは上述したように異
っており、そのため時間調整が必要で、ＦＣフレームは
スイッチ１２を介して、順次ＦＡメモリ１３1 〜１３4
にＦＣの速度で書込まれて蓄積される。スイッチ１２に
よるＦＡメモリ１３1 〜１３4 への書込み順序は、ＦＡ
メモリ１３1 ，ＦＡメモリ１３2 ，ＦＡメモリ１３3 ，
ＦＡメモリ１３4 ，ＦＡメモリ１３1 ，ＦＡメモリ１３
2 ，・・・という具合に周期的な繰返しであり、この繰
返し順番はスイッチ制御回路１７により制御される。
を説明する。図示しないＮポートからＦｉｎへ入力され
るＦＣフレームは、１バイトが１０ビットで表示される
いわゆる１０ビットコードである。これは、直流バラン
スを保ち、クロック抽出を容易にするために考えられた
符号である。このＦＣフレームは、ＦＣフレーム受信器
１１で受信されて光／電気変換された後、１バイトが８
ビットの符号に逆符号変換される。ＦＣインタフェース
のデータ速度とＡＴＭ回線の速度とは上述したように異
っており、そのため時間調整が必要で、ＦＣフレームは
スイッチ１２を介して、順次ＦＡメモリ１３1 〜１３4
にＦＣの速度で書込まれて蓄積される。スイッチ１２に
よるＦＡメモリ１３1 〜１３4 への書込み順序は、ＦＡ
メモリ１３1 ，ＦＡメモリ１３2 ，ＦＡメモリ１３3 ，
ＦＡメモリ１３4 ，ＦＡメモリ１３1 ，ＦＡメモリ１３
2 ，・・・という具合に周期的な繰返しであり、この繰
返し順番はスイッチ制御回路１７により制御される。
【００１２】ＦＡメモリ１３に書込まれたＦＣフレーム
はＦＡメモリ１３1 〜１３4 からＡＴＭ回線の速度で入
力順に読み出され、各々が対応する各セグメンテーショ
ン器１４1 〜１４4 で４８バイトのＡＴＭセルに分割さ
れ、各セル毎に５バイトのヘッダが付与されてＡＴＭセ
ルとなる。なお、フレームの終り部分にあたる最後のセ
ルには、８バイトのトレーラが付与され、更に必要なバ
イト数のパディングが、データとトレーラとの間に挿入
されて５３バイトのセルとなる。上記説明は、ＡＡＬ５
（ＡＴＭアダプテーションレイヤ５）と呼ばれるプロト
コルの場合であるが、必ずしもこのプロトコルである必
要はない。
はＦＡメモリ１３1 〜１３4 からＡＴＭ回線の速度で入
力順に読み出され、各々が対応する各セグメンテーショ
ン器１４1 〜１４4 で４８バイトのＡＴＭセルに分割さ
れ、各セル毎に５バイトのヘッダが付与されてＡＴＭセ
ルとなる。なお、フレームの終り部分にあたる最後のセ
ルには、８バイトのトレーラが付与され、更に必要なバ
イト数のパディングが、データとトレーラとの間に挿入
されて５３バイトのセルとなる。上記説明は、ＡＡＬ５
（ＡＴＭアダプテーションレイヤ５）と呼ばれるプロト
コルの場合であるが、必ずしもこのプロトコルである必
要はない。
【００１３】このような変換過程で、各セグメンテーシ
ョン器１４1 〜１４4 により、セルのヘッダにはＦＣフ
レームのヘッダに含まれていた宛先アドレス（Ｄｅｓｔ
ｎａｔｉｏｎ＿ＩＤ）に対応したＶＰＩ（仮想パス識別
子）とＶＣＩ（仮想チャネル識別子）が設定される。Ｖ
ＰＩ，ＶＣＩと宛先アドレス（対向Ｎポートアドレス）
とは、あらかじめコネクションが確立する時までに対応
が決定されており、装置内部にその対応関係情報が保持
されている。そして各セグメンテーション器１４1 〜１
４4 は各々異るＶＣＩをヘッダに書込む。その対応を例
えば、説明の都合上、 セグメンテーション器１４1 において、ＶＣＩ＝０ セグメンテーション器１４2 において、ＶＣＩ＝１ セグメンテーション器１４3 において、ＶＣＩ＝２ セグメンテーション器１４4 において、ＶＣＩ＝３ とする。もちろんＶＣＩは連番でなくてもよいし、他の
値でも一向に差つかえなく、同一なものが混じっていな
ければ十分である。ＶＰＩは、ＳＥＧＭ０〜３間で、対
向Ｎポートを示す共通な値でよい。
ョン器１４1 〜１４4 により、セルのヘッダにはＦＣフ
レームのヘッダに含まれていた宛先アドレス（Ｄｅｓｔ
ｎａｔｉｏｎ＿ＩＤ）に対応したＶＰＩ（仮想パス識別
子）とＶＣＩ（仮想チャネル識別子）が設定される。Ｖ
ＰＩ，ＶＣＩと宛先アドレス（対向Ｎポートアドレス）
とは、あらかじめコネクションが確立する時までに対応
が決定されており、装置内部にその対応関係情報が保持
されている。そして各セグメンテーション器１４1 〜１
４4 は各々異るＶＣＩをヘッダに書込む。その対応を例
えば、説明の都合上、 セグメンテーション器１４1 において、ＶＣＩ＝０ セグメンテーション器１４2 において、ＶＣＩ＝１ セグメンテーション器１４3 において、ＶＣＩ＝２ セグメンテーション器１４4 において、ＶＣＩ＝３ とする。もちろんＶＣＩは連番でなくてもよいし、他の
値でも一向に差つかえなく、同一なものが混じっていな
ければ十分である。ＶＰＩは、ＳＥＧＭ０〜３間で、対
向Ｎポートを示す共通な値でよい。
【００１４】これらのＡＴＭセルはマルチプレクサ１５
で多重化された後、ＡＴＭセル送信器１６で電気／光変
換され、出力端子ＡｏｕｔからＡＴＭ回線へ送信され
る。逆に、ＡＴＭ回線から入力するＡＴＭセルはＡＴＭ
受信器２１にて、光／電気変換されて、セルの抽出が行
われる。ＡＴＭ受信器２１から出力されるセルは、ＶＣ
Ｉ検出・制御回路２７に入力され、ヘッダ内のＶＣＩが
検出される。この検出したＶＣＩの値に応じて、ＶＣＩ
検出・制御回路２７は、デマルチプレクサ２２どの出力
端子にそのセルを送信するかを決定して入力端子と４個
の出力端子間の接続を制御する。この決定、制御のとき
に、ＶＣＩ対応関係情報を用いる。
で多重化された後、ＡＴＭセル送信器１６で電気／光変
換され、出力端子ＡｏｕｔからＡＴＭ回線へ送信され
る。逆に、ＡＴＭ回線から入力するＡＴＭセルはＡＴＭ
受信器２１にて、光／電気変換されて、セルの抽出が行
われる。ＡＴＭ受信器２１から出力されるセルは、ＶＣ
Ｉ検出・制御回路２７に入力され、ヘッダ内のＶＣＩが
検出される。この検出したＶＣＩの値に応じて、ＶＣＩ
検出・制御回路２７は、デマルチプレクサ２２どの出力
端子にそのセルを送信するかを決定して入力端子と４個
の出力端子間の接続を制御する。この決定、制御のとき
に、ＶＣＩ対応関係情報を用いる。
【００１５】図１で、ＡＴＭ受信器２１からの出力信号
線が２本あるのは、セルの抽出過程で、ヘッダ内のＶＣ
Ｉを早めに取出して検出し、デマルチプレクサ２２の制
御を間に合わせるためである。即ち、ＶＣＩ検出・制御
回路２７に入力されたセルに基づいてＶＣＩ検出が完了
し、デマルチプレクサ２２の制御が終了するまで、ＡＴ
Ｍ受信器２１内でそのセルを一定時間遅延させてから、
デマルチプレクサ２２へ出力するためであって、具体的
には、ヘッダのバイトサイズ相当のバッファが２本の出
力線間に内蔵されている。
線が２本あるのは、セルの抽出過程で、ヘッダ内のＶＣ
Ｉを早めに取出して検出し、デマルチプレクサ２２の制
御を間に合わせるためである。即ち、ＶＣＩ検出・制御
回路２７に入力されたセルに基づいてＶＣＩ検出が完了
し、デマルチプレクサ２２の制御が終了するまで、ＡＴ
Ｍ受信器２１内でそのセルを一定時間遅延させてから、
デマルチプレクサ２２へ出力するためであって、具体的
には、ヘッダのバイトサイズ相当のバッファが２本の出
力線間に内蔵されている。
【００１６】一般にＶＣＩの値は、ＡＴＭ交換機を通過
する毎に付け替えられるが、コネクション確立時にその
対応が分る。本例では、説明のし易さから、付け替えが
行われない場合を示している。仮に付け替えられた場合
は、読み変えればよいだけであり、この付け替えはコネ
クションの確立時に判明するので、あらかじめＶＣＩの
対応関係情報を作成しておく。ＶＰＩについてはどのよ
うに付け変っても本方式に関係しない。
する毎に付け替えられるが、コネクション確立時にその
対応が分る。本例では、説明のし易さから、付け替えが
行われない場合を示している。仮に付け替えられた場合
は、読み変えればよいだけであり、この付け替えはコネ
クションの確立時に判明するので、あらかじめＶＣＩの
対応関係情報を作成しておく。ＶＰＩについてはどのよ
うに付け変っても本方式に関係しない。
【００１７】上述したように、あらかじめセグメンテー
ション器１４1 〜１４4 とリアセンブリ器２３1 〜２３
4 との組合わせを変換装置において決めておきその組合
わせかたを、 セグメンテーション器１４1 とリアセンブリ器２３1 セグメンテーション器１４2 とリアセンブリ器２３2 セグメンテーション器１４3 とリアセンブリ器２３3 セグメンテーション器１４4 とリアセンブリ器２３4 とする。もちろん他の組合わせ方でも、なんら不都合は
ない。
ション器１４1 〜１４4 とリアセンブリ器２３1 〜２３
4 との組合わせを変換装置において決めておきその組合
わせかたを、 セグメンテーション器１４1 とリアセンブリ器２３1 セグメンテーション器１４2 とリアセンブリ器２３2 セグメンテーション器１４3 とリアセンブリ器２３3 セグメンテーション器１４4 とリアセンブリ器２３4 とする。もちろん他の組合わせ方でも、なんら不都合は
ない。
【００１８】デマルチプレクサ２２により、ＶＣＩ＝０
のセルがリアセンブリ器２３1 に、ＶＣＩ＝１のセルが
リアセンブリ器２３2 に、ＶＣＩ＝２のセルがリアセン
ブリ器２３3 に、そして、ＶＣＩ＝３のセルがリアセン
ブリ器２３4 に各々入力される。つまり、送信側で、セ
グメンテーション器１４1 にてＶＣＩ＝０と付与された
セルは、対向の変換装置において、ＶＣＩ＝０となって
到着して、リアセンブリ器２３1 に入力される。他のＶ
ＣＩのセルについても同様である。リアセンブリ器２３
1 〜２３4 で、各々、セルのヘッダ、トレイラ、パディ
ングが除去されて、Ｎポートが送信した元のＦＣフレー
ムに復元される。復元された各ＦＣフレームは速度調整
のため、一旦ＡＦメモリ２４1 〜２４4にＡＴＭの速度
で蓄積される。
のセルがリアセンブリ器２３1 に、ＶＣＩ＝１のセルが
リアセンブリ器２３2 に、ＶＣＩ＝２のセルがリアセン
ブリ器２３3 に、そして、ＶＣＩ＝３のセルがリアセン
ブリ器２３4 に各々入力される。つまり、送信側で、セ
グメンテーション器１４1 にてＶＣＩ＝０と付与された
セルは、対向の変換装置において、ＶＣＩ＝０となって
到着して、リアセンブリ器２３1 に入力される。他のＶ
ＣＩのセルについても同様である。リアセンブリ器２３
1 〜２３4 で、各々、セルのヘッダ、トレイラ、パディ
ングが除去されて、Ｎポートが送信した元のＦＣフレー
ムに復元される。復元された各ＦＣフレームは速度調整
のため、一旦ＡＦメモリ２４1 〜２４4にＡＴＭの速度
で蓄積される。
【００１９】蓄積されたＦＣフレームは、ＡＦメモリ２
４1 〜２４4 から、入力した順番にＦＣの速度で読出さ
れ、スイッチ２５を経由して、ＦＣフレーム送信器２６
へ入力される。ＡＦメモリ２４1 〜２４4 からのＦＣフ
レームの読出し順序は、ＡＦメモリ２４1 ，ＡＦメモリ
２４2 ，ＡＦメモリ２４3 ，ＡＦメモリ２４4 ，ＡＦメ
モリ２４1 ，・・・の順序の周期であり、スイッチ制御
回路２８により制御される。スイッチ制御回路２８はス
イッチ２５が、送信側のスイッチ制御回路１７で制御さ
れるスイッチ１２と同一順序で切り替わるように制御す
る。この連動関係はあらかじめ変換装置に設定してお
く。
４1 〜２４4 から、入力した順番にＦＣの速度で読出さ
れ、スイッチ２５を経由して、ＦＣフレーム送信器２６
へ入力される。ＡＦメモリ２４1 〜２４4 からのＦＣフ
レームの読出し順序は、ＡＦメモリ２４1 ，ＡＦメモリ
２４2 ，ＡＦメモリ２４3 ，ＡＦメモリ２４4 ，ＡＦメ
モリ２４1 ，・・・の順序の周期であり、スイッチ制御
回路２８により制御される。スイッチ制御回路２８はス
イッチ２５が、送信側のスイッチ制御回路１７で制御さ
れるスイッチ１２と同一順序で切り替わるように制御す
る。この連動関係はあらかじめ変換装置に設定してお
く。
【００２０】スイッチ制御回路１７は、ＦＣフレーム受
信器１１からのフレーム出力を検出し、１フレーム毎
に、スイッチ１２の接点を切替える。同様にスイッチ制
御回路２７もＡＦメモリ２４1 〜２４4 から読出される
ＦＣフレームを検出し、１フレーム毎にスイッチ２５の
接点を切替える。そしてＦＣフレーム送信器２６にて１
バイトを１０ビット符号に変換し、電気／光変換を施
し、ＦＣフレームとしてＮポートへ送信する。なお、Ｆ
Ｃフレーム送信器２６とＦＣフレーム受信器１１とで、
ＦＣレイヤのＦＣー０（物理層）、ＦＣー１（符号層）
の全てと、ＦＣー２（プロトコル層）のうちのフレーム
処理部を実現している。
信器１１からのフレーム出力を検出し、１フレーム毎
に、スイッチ１２の接点を切替える。同様にスイッチ制
御回路２７もＡＦメモリ２４1 〜２４4 から読出される
ＦＣフレームを検出し、１フレーム毎にスイッチ２５の
接点を切替える。そしてＦＣフレーム送信器２６にて１
バイトを１０ビット符号に変換し、電気／光変換を施
し、ＦＣフレームとしてＮポートへ送信する。なお、Ｆ
Ｃフレーム送信器２６とＦＣフレーム受信器１１とで、
ＦＣレイヤのＦＣー０（物理層）、ＦＣー１（符号層）
の全てと、ＦＣー２（プロトコル層）のうちのフレーム
処理部を実現している。
【００２１】次に、図２のタイミングチャートを参照し
本変換装置においてフレーム順序が保証されることを説
明する。ここで、図２に示す、ＦＡメモリ０〜３，ＳＥ
ＧＭ０〜３，ＲＡＳＭ０〜３，ＡＦメモリ０〜３は、そ
れぞれ図１に示す、ＦＡメモリ１３1 〜１３4 ，セグメ
ンテーション器１４1 〜１４4 ，リアセンブリ器２３1
〜２３4 ，ＡＦメモリ２４1 〜２４4 に対応している。
本変換装置においてフレーム順序が保証されることを説
明する。ここで、図２に示す、ＦＡメモリ０〜３，ＳＥ
ＧＭ０〜３，ＲＡＳＭ０〜３，ＡＦメモリ０〜３は、そ
れぞれ図１に示す、ＦＡメモリ１３1 〜１３4 ，セグメ
ンテーション器１４1 〜１４4 ，リアセンブリ器２３1
〜２３4 ，ＡＦメモリ２４1 〜２４4 に対応している。
【００２２】まず、入力端子Ｆｉｎを介しＮポートから
のＦＣフレームを、ＦＣフレーム０，１，２，３，４，
５，６の順序で入力したとする。この場合、例えばフレ
ーム０が長く、他のフレームが短いとする。もちろん他
のどのような長短の組合わせでも同様である。ここで、
スイッチ１２は最初にＦＡメモリ１３1 （図２のＦＡメ
モリ０）に接続されており、フレーム０はそのためＦＡ
メモリ１３1 に書込まれる。次にフレーム１がＦＣフレ
ーム受信器１１から出力されると、それと同期して、ス
イッチ１２をＦＡメモリ１３2 （図２のＦＡメモリ１）
に切替え、フレーム１をＦＡメモリ１３2 に書込む。以
下同様にして、フレーム２をＦＡメモリ１３3 （図２の
ＦＡメモリ３）に、フレーム３をＦＡメモリ１３4 （図
２のＦＡメモリ４）に書込む。そして、一巡した後はフ
レーム４をＦＡメモリ１３1 に書込み、以下同様に書込
んでいく。ＦＡメモリ１３1 〜１３4 に書込まれたＦＣ
フレームはそれぞれセグメンテーション器（ＳＥＧＭ）
１４1 〜１４4 に順次読出される。
のＦＣフレームを、ＦＣフレーム０，１，２，３，４，
５，６の順序で入力したとする。この場合、例えばフレ
ーム０が長く、他のフレームが短いとする。もちろん他
のどのような長短の組合わせでも同様である。ここで、
スイッチ１２は最初にＦＡメモリ１３1 （図２のＦＡメ
モリ０）に接続されており、フレーム０はそのためＦＡ
メモリ１３1 に書込まれる。次にフレーム１がＦＣフレ
ーム受信器１１から出力されると、それと同期して、ス
イッチ１２をＦＡメモリ１３2 （図２のＦＡメモリ１）
に切替え、フレーム１をＦＡメモリ１３2 に書込む。以
下同様にして、フレーム２をＦＡメモリ１３3 （図２の
ＦＡメモリ３）に、フレーム３をＦＡメモリ１３4 （図
２のＦＡメモリ４）に書込む。そして、一巡した後はフ
レーム４をＦＡメモリ１３1 に書込み、以下同様に書込
んでいく。ＦＡメモリ１３1 〜１３4 に書込まれたＦＣ
フレームはそれぞれセグメンテーション器（ＳＥＧＭ）
１４1 〜１４4 に順次読出される。
【００２３】つまり、フレーム０はセグメンテーション
器１４1 （図２のＳＥＧＭ０）に、フレーム１はセグメ
ンテーション器１４2 （図２のＳＥＧＭ１）に、フレー
ム２はセグメンテーション器１４3 （図２のＳＥＧＭ
２）に、フレーム３はセグメンテーション器１４4 （図
２のＳＥＧＭ３）に、フレーム４はセグメンテーション
器１４1 （図２のＳＥＧＭ０）に、という順番で読出さ
れる。ところが、フレーム０はフレーム長が長いため、
セグメンテーション器１４1においてセル化に長時間要
し、これのセル化終了時には既に、フレーム４以外の他
の短フレーム１，２，３，５，６は既にセル化が終了し
ている。そのため、フレーム４はフレーム３の後で入力
されたにもかかわらず、フレーム０の後に待たされ、フ
レーム６のセル化が終了した後で、セル化が終る。
器１４1 （図２のＳＥＧＭ０）に、フレーム１はセグメ
ンテーション器１４2 （図２のＳＥＧＭ１）に、フレー
ム２はセグメンテーション器１４3 （図２のＳＥＧＭ
２）に、フレーム３はセグメンテーション器１４4 （図
２のＳＥＧＭ３）に、フレーム４はセグメンテーション
器１４1 （図２のＳＥＧＭ０）に、という順番で読出さ
れる。ところが、フレーム０はフレーム長が長いため、
セグメンテーション器１４1においてセル化に長時間要
し、これのセル化終了時には既に、フレーム４以外の他
の短フレーム１，２，３，５，６は既にセル化が終了し
ている。そのため、フレーム４はフレーム３の後で入力
されたにもかかわらず、フレーム０の後に待たされ、フ
レーム６のセル化が終了した後で、セル化が終る。
【００２４】これらのセルには、セグメンテーション器
１４1 〜１４4 により、ＶＣＩが０〜３まで順次付与さ
れ、作成された順番にマルチプレクサ１５で多重化され
て端子ＡｏｕｔからＡＴＭ網へ送信される。例えば、Ａ
ＴＭ網が６２２．０８Ｍｂｐｓの場合は、各セグメンテ
ーション器は１５５．５２Ｍｂｐｓの速度で動作し、Ａ
ＴＭ網では４多重されたセルが伝送される。フレーム０
のセルが送信され、次にフレーム１，２，３，５，６の
セルがフレーム０と多重送信され、フレーム０が終了し
た後，フレーム４のセルが送信される。図２の場合は見
易くするため、フレーム１〜６までのセルを時間上、重
ならないように描いているが、当然ながら互に重なって
いても同じである。
１４1 〜１４4 により、ＶＣＩが０〜３まで順次付与さ
れ、作成された順番にマルチプレクサ１５で多重化され
て端子ＡｏｕｔからＡＴＭ網へ送信される。例えば、Ａ
ＴＭ網が６２２．０８Ｍｂｐｓの場合は、各セグメンテ
ーション器は１５５．５２Ｍｂｐｓの速度で動作し、Ａ
ＴＭ網では４多重されたセルが伝送される。フレーム０
のセルが送信され、次にフレーム１，２，３，５，６の
セルがフレーム０と多重送信され、フレーム０が終了し
た後，フレーム４のセルが送信される。図２の場合は見
易くするため、フレーム１〜６までのセルを時間上、重
ならないように描いているが、当然ながら互に重なって
いても同じである。
【００２５】これらのセルはＡＴＭ網を経由し、対向の
変換装置の端子Ａｉｎに出力され受信される。図２はフ
レーム間の相対遅延を説明するための、ＡＴＭ網での遅
延を取除いたタイミングチャートであり、入力端子Ａｉ
ｎと出力端子Ａｏｕｔを共通のタイムチャートで表現し
ている。実際は、当然ながら出力端子Ａｏｕｔの方が遅
延しているが、この遅延があっても動作上なんら変るも
のではない。さて、ＡＴＭセルはＶＣＩに応じて、リア
センブリ器２３1 〜２３4 （図２のＲＡＳＭ０〜３）に
割振られる。リアセンブリ器２３1 〜２３4 は入力した
セルを順番に復元していき、ＡＦメモリ２４1 〜２４4
（図２のＡＦメモリ０〜３）にそれぞれ書込む。
変換装置の端子Ａｉｎに出力され受信される。図２はフ
レーム間の相対遅延を説明するための、ＡＴＭ網での遅
延を取除いたタイミングチャートであり、入力端子Ａｉ
ｎと出力端子Ａｏｕｔを共通のタイムチャートで表現し
ている。実際は、当然ながら出力端子Ａｏｕｔの方が遅
延しているが、この遅延があっても動作上なんら変るも
のではない。さて、ＡＴＭセルはＶＣＩに応じて、リア
センブリ器２３1 〜２３4 （図２のＲＡＳＭ０〜３）に
割振られる。リアセンブリ器２３1 〜２３4 は入力した
セルを順番に復元していき、ＡＦメモリ２４1 〜２４4
（図２のＡＦメモリ０〜３）にそれぞれ書込む。
【００２６】ＡＦメモリ２４1 〜２４4 に書込まれるＦ
Ｃフレームの時間の順番は、フレーム０が最初で、その
後に、フレーム０と並列にフレーム１、２，３，５，６
が書込まれ、フレーム０を書き終えた後、フレーム４が
書込まれる。ここまでの処理ではフレーム４はフレーム
６の後になっている。スイッチ２５によりＡＦメモリ２
４1 〜２４4 からＦＣフレームを順次読出すときには、
同一ＦＡメモリからは連続して読出さず、１フレーム毎
にスイッチ２５を切替える。まず、ＡＦメモリ２４1
（図２のＡＦメモリ０）に最初にフレーム０が書込まれ
るので、スイッチ２５をＡＦメモリ２４1 に接続し、フ
レーム０を最初に読出してＦＣフレーム送信器２６へ出
力する。
Ｃフレームの時間の順番は、フレーム０が最初で、その
後に、フレーム０と並列にフレーム１、２，３，５，６
が書込まれ、フレーム０を書き終えた後、フレーム４が
書込まれる。ここまでの処理ではフレーム４はフレーム
６の後になっている。スイッチ２５によりＡＦメモリ２
４1 〜２４4 からＦＣフレームを順次読出すときには、
同一ＦＡメモリからは連続して読出さず、１フレーム毎
にスイッチ２５を切替える。まず、ＡＦメモリ２４1
（図２のＡＦメモリ０）に最初にフレーム０が書込まれ
るので、スイッチ２５をＡＦメモリ２４1 に接続し、フ
レーム０を最初に読出してＦＣフレーム送信器２６へ出
力する。
【００２７】次に、スイッチ２５をＡＦメモリ２４2
（図２のＡＦメモリ１）に切替えフレーム１を読出す。
以後同様に、スイッチ２５を切替え、フレーム２、３を
順次読出す。フレーム３を読出した後、フレーム５、６
がそれぞれＡＦメモリ２４2 ，２４3 （図２のＡＦメモ
リ１，２）に書込まれているが、スイッチ２５の切替え
順番はＡＦメモリ２４4 （ＡＦメモリ３）の後はＡＦメ
モリ２４1 （ＡＦメモリ０）となるので、フレーム４が
ＡＦメモリ２４1 に書込まれるまで待ってからフレーム
４を読出す。その後、スイッチ２５をＡＦメモリ２４2
（ＡＦメモリ１）に切替え、溜っていたフレーム５を読
出し、次にスイッチ２５をＡＦメモリ２４3 （ＡＦメモ
リ２）に切替えフレーム６を読出す。
（図２のＡＦメモリ１）に切替えフレーム１を読出す。
以後同様に、スイッチ２５を切替え、フレーム２、３を
順次読出す。フレーム３を読出した後、フレーム５、６
がそれぞれＡＦメモリ２４2 ，２４3 （図２のＡＦメモ
リ１，２）に書込まれているが、スイッチ２５の切替え
順番はＡＦメモリ２４4 （ＡＦメモリ３）の後はＡＦメ
モリ２４1 （ＡＦメモリ０）となるので、フレーム４が
ＡＦメモリ２４1 に書込まれるまで待ってからフレーム
４を読出す。その後、スイッチ２５をＡＦメモリ２４2
（ＡＦメモリ１）に切替え、溜っていたフレーム５を読
出し、次にスイッチ２５をＡＦメモリ２４3 （ＡＦメモ
リ２）に切替えフレーム６を読出す。
【００２８】読出されたフレームは読出された順番でＦ
Ｃフレーム送信器２６に入力され、ＦＣフレームに変換
されて端子ＦｏｕｔからＮポートへ送信される。このよ
うに端子Ｆｏｕｔで出力されるフレームの順番は連番の
０〜６となって、端子Ｆｉｎにて受信した元の順番０〜
６に等しい。つまり、Ｎポートからのフレームは変換装
置からＡＴＭ網へ送信されるときは一旦順序が変り、長
フレームの後のフレームは後回しとなるが、対向の変換
装置において、元の順番に復元され、対向Ｎポートへ
は、送信Ｎポートが発生させたのと同一順番で到着す
る。
Ｃフレーム送信器２６に入力され、ＦＣフレームに変換
されて端子ＦｏｕｔからＮポートへ送信される。このよ
うに端子Ｆｏｕｔで出力されるフレームの順番は連番の
０〜６となって、端子Ｆｉｎにて受信した元の順番０〜
６に等しい。つまり、Ｎポートからのフレームは変換装
置からＡＴＭ網へ送信されるときは一旦順序が変り、長
フレームの後のフレームは後回しとなるが、対向の変換
装置において、元の順番に復元され、対向Ｎポートへ
は、送信Ｎポートが発生させたのと同一順番で到着す
る。
【００２９】このようにして、ＦＣフレームの到着順番
が送信した順番どおりとなるため、ＦＣ基準のサービス
クラス１の通信が可能となる。その理由は、ＦＣフレー
ムにセグメンテーション器で固有のＶＣＩを付与してセ
ル化して、対向の変換装置で、受信したセルのＶＣＩに
対応したリアセンブリ器でＦＣフレームに復元すること
と、受信側において、送信側でＦＣフレームをＮ個のメ
モリに書込んだ順番と同一順番でＮ個のメモリからＦＣ
フレームを読出すためである。
が送信した順番どおりとなるため、ＦＣ基準のサービス
クラス１の通信が可能となる。その理由は、ＦＣフレー
ムにセグメンテーション器で固有のＶＣＩを付与してセ
ル化して、対向の変換装置で、受信したセルのＶＣＩに
対応したリアセンブリ器でＦＣフレームに復元すること
と、受信側において、送信側でＦＣフレームをＮ個のメ
モリに書込んだ順番と同一順番でＮ個のメモリからＦＣ
フレームを読出すためである。
【００３０】
【発明の効果】以上説明したように本発明によれば、Ｎ
ポートからのＦＣフレームが入力されると、ＦＣフレー
ム書込手段は各ＦＣフレームをその入力順に従って第１
のメモリ群の各メモリに書き込み、各セグメンテーショ
ン器では書き込まれた各ＦＣフレームを各ＡＴＭセルに
変換してそれぞれ異なる仮想チャネル識別子を設定しＡ
ＴＭ網側へ送信する一方、ＡＴＭ網からのＡＴＭセルが
入力されると、入力されたＡＴＭセルをこのセル中に含
まれる仮想チャネル識別子の検出結果に応じて該当のリ
アセンブリ器へ割り振りそのリアセンブリ器によりＦＣ
フレームに変換させて第２のメモリ群に蓄積させると共
に、第２のメモリ群の各メモリに蓄積された各ＦＣフレ
ームを、上記ＦＣフレーム書込手段の書込順序と同一の
順序に従って読み出しＮポート側へ送信するようにした
ので、本装置をそれぞれ、ＮポートとＡＴＭ網との間、
及びＡＴＭ網と対向Ｎポートとの間に配置すれば、フレ
ーム長が異なる各ＦＣフレームをＮポートからＡＴＭ網
を経由して対向Ｎポートへ送信する際には、最終的に対
向Ｎポートへ到着するＦＣフレームの順序はＮポートか
らの送信順序と同一になり、従ってＦＣフレームの伝送
順序を保証することができる。この結果、こうした簡単
な構成によりＦＣフレームの伝送順序を保証できること
から、ＦＣフレームの順序を復元するような複雑な処理
を不要とすることができる。
ポートからのＦＣフレームが入力されると、ＦＣフレー
ム書込手段は各ＦＣフレームをその入力順に従って第１
のメモリ群の各メモリに書き込み、各セグメンテーショ
ン器では書き込まれた各ＦＣフレームを各ＡＴＭセルに
変換してそれぞれ異なる仮想チャネル識別子を設定しＡ
ＴＭ網側へ送信する一方、ＡＴＭ網からのＡＴＭセルが
入力されると、入力されたＡＴＭセルをこのセル中に含
まれる仮想チャネル識別子の検出結果に応じて該当のリ
アセンブリ器へ割り振りそのリアセンブリ器によりＦＣ
フレームに変換させて第２のメモリ群に蓄積させると共
に、第２のメモリ群の各メモリに蓄積された各ＦＣフレ
ームを、上記ＦＣフレーム書込手段の書込順序と同一の
順序に従って読み出しＮポート側へ送信するようにした
ので、本装置をそれぞれ、ＮポートとＡＴＭ網との間、
及びＡＴＭ網と対向Ｎポートとの間に配置すれば、フレ
ーム長が異なる各ＦＣフレームをＮポートからＡＴＭ網
を経由して対向Ｎポートへ送信する際には、最終的に対
向Ｎポートへ到着するＦＣフレームの順序はＮポートか
らの送信順序と同一になり、従ってＦＣフレームの伝送
順序を保証することができる。この結果、こうした簡単
な構成によりＦＣフレームの伝送順序を保証できること
から、ＦＣフレームの順序を復元するような複雑な処理
を不要とすることができる。
【図１】 本発明を適用したＦＣ／ＡＴＭ相互変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 上記装置の各部の動作タイミングを示すタイ
ミングチャートである。
ミングチャートである。
【図３】 本発明で扱われるＮポートの説明図である。
１…ＦＣ／ＡＴＭ変換部、２…ＡＴＭ／ＦＣ変換部、１
１…ＦＣフレーム受信器、１２，２５…スイッチ、１３
1 〜１３4 …ＦＡメモリ、１４1 〜１４4 …セグメンテ
ーション器、１５…マルチプレクサ、１６…ＡＴＭセル
送信器、１７，２８…スイッチ制御回路、２１…ＡＴＭ
受信器、２２…デマルチプレクサ、２３1 〜２３4 …リ
アセンブリ器、２４1 〜２４4 …ＡＦメモリ、２６…Ｆ
Ｃフレーム送信器、２７…ＶＣＩ検出・制御回路、Ｆｉ
ｎ…ＦＣフレーム入力端子、Ｆｏｕｔ…ＦＣフレーム出
力端子、Ａｉｎ…ＡＴＭセル入力端子、Ａｏｕｔ…ＡＴ
Ｍセル出力端子。
１…ＦＣフレーム受信器、１２，２５…スイッチ、１３
1 〜１３4 …ＦＡメモリ、１４1 〜１４4 …セグメンテ
ーション器、１５…マルチプレクサ、１６…ＡＴＭセル
送信器、１７，２８…スイッチ制御回路、２１…ＡＴＭ
受信器、２２…デマルチプレクサ、２３1 〜２３4 …リ
アセンブリ器、２４1 〜２４4 …ＡＦメモリ、２６…Ｆ
Ｃフレーム送信器、２７…ＶＣＩ検出・制御回路、Ｆｉ
ｎ…ＦＣフレーム入力端子、Ｆｏｕｔ…ＦＣフレーム出
力端子、Ａｉｎ…ＡＴＭセル入力端子、Ａｏｕｔ…ＡＴ
Ｍセル出力端子。
フロントページの続き (56)参考文献 特開 平８−251195（ＪＰ，Ａ) 1996年電子情報通信学会総合大会 Ｂ −774 信学技報ＩＮ97−１ 1996年電子情報通信学会総合大会 Ｂ −773 1996年電子情報通信学会総合大会 Ｂ −775 1995年電子情報通信学会総合大会 Ｂ −755 1995年電子情報通信学会総合大会 Ｂ −754 ＧＬＯＢＥＣＯＭ’94 Ｐ1801−1807 ＧＬＯＢＥＣＯＭ’93 Ｐ1127−1133 ＩＣＣ’94 Ｐ598−602 ＷＥＳＣＯＮ’94 Ｐ660−665 ＣＯＭＰＵＴＥＲ ＤＥＳＩＧＮ（Ｊ ＵＮＥ 1994）Ｐ59−60，62，64，66 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28 H04L 12/66 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 ファイバチャネルインタフェースである
ＦＣインタフェースを有するＮポートと非同期転送モー
ド網であるＡＴＭ網との間に配設され、Ｎポートからの
ＦＣフレームを受信するＦＣフレーム受信器と，ＦＣフ
レーム受信器からの各ＦＣフレームがフレーム単位で各
個に蓄積される各メモリを有する第１のメモリ群と，第
１のメモリ群の各メモリのＦＣフレームを並列に読み出
して各ＡＴＭセルに変換する各セグメンテーション器
と，各セグメンテーション器からの各ＡＴＭセルを多重
化してＡＴＭ網に送信するＡＴＭセル送信器とからなる
ＦＣ／ＡＴＭ変換部を備えるとともに、ＡＴＭ網からの
ＡＴＭセルを受信するＡＴＭセル受信器と，受信した各
ＡＴＭセルをそれぞれ各ＦＣフレームに変換処理する各
リアセンブリ器と，各リアセンブリ器により変換された
各ＦＣフレームがその出力順にフレーム単位で各個に蓄
積される各メモリを有する第２のメモリ群と，第２のメ
モリ群の各メモリのＦＣフレームをＮポートに送信する
ＦＣフレーム送信器とからなるＡＴＭ／ＦＣ変換部を備
えたＦＣ／ＡＴＭ網相互変換装置であって、 前記ＦＣ／ＡＴＭ変換部に、ＦＣフレーム受信器からの
各ＦＣフレームを入力順に各個に前記第１のメモリ群の
各メモリに書き込むＦＣフレーム書込手段を備え、かつ
前記各セグメンテーション器は第１のメモリ群から各Ｆ
Ｃフレームをその蓄積順に読み出して各ＡＴＭセルに変
換すると共に変換した各ＡＴＭセルのヘッダに、前記Ｆ
Ｃフレームのヘッダに含まれる宛先アドレスを検出して
異なる仮想チャネル識別子を設定しＡＴＭ送信器に送出
する一方、前記ＡＴＭ／ＦＣ変換部に、ＡＴＭセル受信
器からのＡＴＭセルに含まれる仮想チャネル識別子の検
出結果に応じてこのＡＴＭセルを該当リアセンブリ器に
割り振る手段と、第２のメモリ群の各メモリから前記Ｆ
Ｃフレーム書込手段の書込順序と同様の順序に従ってＦ
Ｃフレームを読み出し前記ＦＣフレーム送信器へ送出す
るＦＣフレーム読出手段とを備えたことを特徴とするＦ
Ｃ／ＡＴＭ網相互変換装置における多重／分離方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27752395A JP2785005B2 (ja) | 1995-10-25 | 1995-10-25 | Ｆｃ／ａｔｍ網相互変換装置における多重／分離方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27752395A JP2785005B2 (ja) | 1995-10-25 | 1995-10-25 | Ｆｃ／ａｔｍ網相互変換装置における多重／分離方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121212A JPH09121212A (ja) | 1997-05-06 |
| JP2785005B2 true JP2785005B2 (ja) | 1998-08-13 |
Family
ID=17584777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27752395A Expired - Lifetime JP2785005B2 (ja) | 1995-10-25 | 1995-10-25 | Ｆｃ／ａｔｍ網相互変換装置における多重／分離方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785005B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156623B2 (ja) | 1997-01-31 | 2001-04-16 | 日本電気株式会社 | ファイバチャネルファブリック |
| US6941252B2 (en) * | 2001-03-14 | 2005-09-06 | Mcdata Corporation | Striping data frames across parallel fibre channel links |
| WO2014141692A1 (ja) | 2013-03-13 | 2014-09-18 | パナソニック株式会社 | バス制御装置、中継装置およびバスシステム |
-
1995
- 1995-10-25 JP JP27752395A patent/JP2785005B2/ja not_active Expired - Lifetime
Non-Patent Citations (11)
| Title |
|---|
| １９９５年電子情報通信学会総合大会 Ｂ−７５４ |
| １９９５年電子情報通信学会総合大会 Ｂ−７５５ |
| １９９６年電子情報通信学会総合大会 Ｂ−７７３ |
| １９９６年電子情報通信学会総合大会 Ｂ−７７４ |
| １９９６年電子情報通信学会総合大会 Ｂ−７７５ |
| ＣＯＭＰＵＴＥＲ ＤＥＳＩＧＮ（ＪＵＮＥ １９９４）Ｐ５９−６０，６２，６４，６６ |
| ＧＬＯＢＥＣＯＭ’９３ Ｐ１１２７−１１３３ |
| ＧＬＯＢＥＣＯＭ’９４ Ｐ１８０１−１８０７ |
| ＩＣＣ’９４ Ｐ５９８−６０２ |
| ＷＥＳＣＯＮ’９４ Ｐ６６０−６６５ |
| 信学技報ＩＮ９７−１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09121212A (ja) | 1997-05-06 |
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