KR100215567B1

KR100215567B1 - Atm 셀 다중화장치

Info

Publication number: KR100215567B1
Application number: KR1019960050284A
Authority: KR
Inventors: 이동환
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1999-08-16
Also published as: KR19980030805A

Abstract

본 발명은 비동기 선입선출버퍼(FIFO: First In First Out)와 동기 선입선출버퍼(FIFO)로부터 입력되는 ATM 셀(cell)들을 다중화하는 장치에 관한 것이다. 이 다중화장치는 비동기 FIFO(10);와 동기 FIFO(20); 및 상기 셀 어베일러블(Cell_AV)신호가 활성화되면 상기 비동기 FIFO에 리드클럭(READ_CLK)을 출력하여 비동기 FIFO(10)에 저장된 ATM 셀 데이터를 읽어오고, 상기 셀 어베일러블(Cell_AV)신호가 인액티브된 상태에서 상기 동기 FIFO(20)로부터 수신되는 셀유효(FF1_STS)신호가 액티브되면 상기 동기 FIFO(20)를 인에블시킴과 아울러 클럭(FF1_CLK)에 따라 ATM 셀 데이터를 읽어와 상기 비동기 FIFO의 ATM셀과 동기FIFO의 ATM셀을 다중화시키는 다중화부(30)가 구비된다. 따라서 본 발명에 따른 ATM 셀 다중화장치는 비동기 FIFO의 셀어베일러블신호와 동기 FIFO의 셀 유효(FF1_STS)신호에 따라 해당 FIFO를 인에이블시켜 비동기 선입선출(FIFO)버퍼와 동기 선입선출(FIFO)버퍼로부터 입력되는 ATM 셀들을 효율적으로 다중화시킬 수 있다.

Description

ATM 셀 다중화장치(An apparatus for multiplexing asynchronous FIFO cells and synchronous FIFO cells)

본 발명은 ATM 셀 다중화장치에 관한 것으로, 특히 비동기 선입선출버퍼(FIFO: First In First Out)와 동기 선입선출버퍼(FIFO)로부터 입력되는 ATM 셀(cell)들을 다중화하는 장치에 관한 것이다.

최근들어, 통신수단이 급속히 디지탈화되고 광통신의 발달로 인하여 넓은 대역의 전송이 가능해짐에 따라 사용자의 다양한 서비스 요구를 충족시키기 위하여 광대역 ISDN(B-ISDN: Broadband Integrated Services Digital Network)이 등장하였다. 즉, B-ISDN은 원격검침과, 데이터 단말, 전화, 팩시밀리등 협대역 서비스로부터 영상전화, 영상회의, 고속 데이타전송, 영상신호전송등과 같은 광대역 서비스까지를 공통적으로 취급하여 전달하기 위한 것으로, 비동기전달모드(ATM)통신방식을 기본으로 하여 구현된다.

여기서, ATM 통신방식이란 ATM 셀(cell)을 비동기식 시분할 다중화(ATDM: Asynchronous Time Division Multiplexing)하여 통신하는 방식으로 셀 단위로 전송한다는 점에서 종래의 패킷(packet) 통신방식과 유사하나 ATM 통신방식에서는 실시간 및 항등 비트율(CBR)의 신호까지를 취급하며 국부적인 지역망은 물론 거대한 공중망에 사용되기 위하여 국제표준화 기구에 의해 표준화된 통신방식이다.

이러한 ATM 통신방식은 도 1a 내지 1b에 도시된 바와 같은 ATM 셀을 기본으로 통신하는 바, 사용자의 긴 메세지는 ATM 셀로 분할되어 송신되고, 수신된 ATM 셀들은 다시 하나의 메세지로 재조립되어 상위 계층으로 전달된다.

즉, 도 1a에 도시된 바와 같이, ATM 셀은 5 바이트(혹은 옥텟)의 헤더구간과 48 바이트의 사용자 정보구간으로 구분되고, 5 바이트의 헤더는 도 1b에 도시된 바와 같이 사용자망접면(UNI: User Network Interface)에서의 헤더 구조와 망노드접면(NNI: Network Node Interface)에서의 헤더구조로 구분되며, 사용자망접면(UNI)에서의 헤더구조는 제1 바이트가 4비트의 일반흐름제어(GFC:Generic Flow Control)와 4비트의 가상경로 식별번호(VPI: Virtual Path Identifier)로 이루어지고, 제2 바이트가 4비트의 가상경로 식별번호(VPI)와 4비트의 가상채널 식별번호(VCI: Virtual Channel Identifier)로 이루어지며, 제3 바이트는 8비트의 가상채널 식별번호(VCI)로 이루어지고, 제4 바이트는 4비트의 가상채널 식별번호(VCI)와 3비트의 유료부하형태(PT: Payload Type)와 1비트의 셀포기순위(CLP:Cell Loss Priority)로 이루어지고, 제5 바이트는 8비트의 헤더오류제어(HEC: Header Error Control)로 이루어진다.

또한, 도 1b에 도시된 바와 같은 망노드접면(NNI)에서의 헤더구조를 살펴보면, 앞서 설명한 사용자망접면(UNI)의 첫번째 바이트에 있는 일반흐름제어(GFC)가 가상경로 식별번호(VPI)로 사용되는 것을 제외하고는 사용자망접면(NNI)의 헤더구조와 동일한 것을 알 수 있다.

이러한 ATM통신방식은 다음 표1에서와 같이 계층적인 구조를 이루고, 각각의 계층별로 표준화된 기준을 가지고 있다.

계 층	부 계 층	기 능
상위계층	-	상위계층기능
ATM적응계층	수렴(CS) 부계층	수렴기능
ATM적응계층	절단 및 재결합(SAR)	절단기능 및 재결합기능
ATM 계층	-	일반흐름제어 및 셀 해더처리기능
물리 계층	전송수렴(TC)	HEC신호발생 및 추출기능
물리 계층	물리매체	비트시간정보기능

한편, 상기와 같이 ATM방식에 따라 통신을 할 경우에 전송되는 데이터의 소스(source)가 다양할 경우에는 각 소스로부터 개별적으로 수신되는 ATM 셀들을 다중화하여 전송해야 한다.

예컨대, 소정의 전송속도를 갖는 제1 소스로부터 전달되어 오는 ATM 셀과, 다른 소정의 전송속도를 갖고 제2 소스로부터 전달되어 오는 ATM 셀을 다중화하여 전송하기 위해서는 통상 선입선출버퍼(FIFO)를 사용하여 속도를 동기시키도록 되어 있다.

그런데 선입선출버퍼(FIFO)에는 동기식으로 데이터를 전달하는 동기식 선입선출버퍼(FIFO)와 비동기식으로 데이터를 전달하는 비동기식 FIFO 버퍼가 있으며, 이들 각각의 FIFO버퍼로부터 전달되는 데이터를 다중화하여 송신 FIFO버퍼를 통해 전송하기 위해서 효율적인 다중화수단이 요구된다.

이에 본 발명은 상기와 같은 필요성을 충족시키기 위하여 안출된 것으로, 동기식 선입선출(FIFO)버퍼와 비동기식 선입선출(FIFO)버퍼로부터 입력되는 ATM 셀 데이타를 다중화하여 송신 선입선출(FIFO)버퍼로 전달하기 위한 ATM 셀 다중화장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 장치는 제1 소스로부터 입력되는 ATM 셀과 제2 소스로부터 입력되는 ATM 셀을 다중화하는 ATM 물리계층의 장치에 있어서, 상기 제1 소스로부터 입력되는 ATM 셀을 소정의 클럭(CLK1)에 따라 저장한 후, 전송할 셀이 있으면 셀 어베일러블(Cell_AV)신호를 활성화시키고, ATM 셀의 시작점에서 셀시작(SOC: Start Of Cell)신호를 활성화시키며 수신된 리드클럭(READ_CLK)에 따라 바이트단위로 ATM 셀 데이터를 출력하는 비동기 선입선출(FIFO)버퍼와; 상기 제2 소스로부터 입력되는 ATM 셀을 소정의 클럭에 따라 저장한 후, 전송할 ATM 셀이 있으면 셀 유효신호(FF1_STS)를 활성화시키고, ATM 셀의 시작점에서 셀시작(FF1_SOC)신호를 활성화시키며 FIFO 인에이블신호(FF1_ENB)에 의해 활성화되면 수신된 클럭(FF1_CLK)에 따라 바이트단위로 ATM셀 데이터를 출력하는 동기 선입선출(FIFO)버퍼; 및 상기 셀 어베일러블(Cell_AV)신호가 활성화되면 상기 비동기 FIFO에 리드클럭(READ_CLK)을 출력하여 비동기FIFO에 저장된 ATM 셀 데이터를 읽어오고, 상기 셀 어베일러블(Cell_AV)신호가 인액티브된 상태에서 상기 동기 FIFO로부터 수신되는 셀 유효(FF1_STS)신호가 액티브되면 상기 동기 FIFO를 인에블시킴과 아울러 클럭(FF1_CLK)에 따라 ATM 셀 데이터를 읽어와 상기 비동기 FIFO의 ATM셀과 동기FIFO의 ATM셀을 다중화시키는 다중화부로 구성된 것을 특징으로 한다.

도 1a 및 1b는 일반적인 ATM 셀의 구조를 도시한 도면이고,

도 2는 본 발명에 따른 다중화장치의 블록도이고,

도 3은 본 발명에 따른 다중화장치의 동작 타이밍도이며,

도 4는 본 발명에 따른 상태 천이도이다.

*도면의 주요부분에 대한 부호의 설명

10: 비동기 FIFO20: 동기 FIFO

30: 다중화부40: 송신 FIFO

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

도 2는 본 발명에 따른 다중화장치의 블록도이고, 도 3은 본 발명에 따른 다중화장치의 동작 타이밍도이며, 도 4는 본 발명에 따른 상태 천이도이다.

본 발명의 실시예에서는 비동기 FIFO(10)의 라이트 클럭(CLK1)을 19.44MHz로 하고, 리드 클럭(READ_CLK)을 25MHz로 함으로써 동기 FIFO(20)의 데이터를 처리할 수 있는 시간을 가질 수 있도록 설계하였다.

본 발명에 따른 다중화장치는 도 2에 도시된 바와 같이, 제1 소스로부터 입력되는 ATM 셀을 소정의 클럭(CLK1)에 따라 저장한 후, 전송할 ATM 셀이 있으면 셀 어베일러블(Cell_AV)신호를 활성화시키고, ATM 셀의 시작점에서 셀시작(SOC: Start Of Cell)신호를 활성화시키며 수신된 리드 클럭(READ_CLK)에 따라 바이트단위로 ATM 셀 데이터를 출력하는 비동기 FIFO(10)와, 제2 소스로부터 입력되는 ATM 셀을 소정의 클럭에 따라 저장한 후, 전송할 ATM 셀이 있으면 셀 유효신호(FF1_STS)를 활성화시키고, ATM 셀의 시작점에서 셀시작(FF1_SOC)신호를 활성화시키며 FIFO 인에이블(FF1_ENB)신호에 의해 활성화되면 수신된 클럭(FF1_CLK)에 따라 바이트단위로 ATM 셀 데이터를 출력하는 동기 FIFO(20), 셀 어베일러블(Cell_AV)신호가 활성화되면 상기 비동기 FIFO(10)에 리드 클럭(READ_CLK)을 출력하여 비동기 FIFO(10)에 저장된 ATM 셀 데이터를 읽어오고, 상기 셀 어베일러블(Cell_AV)신호가 인액티브된 상태에서 상기 동기 FIFO(20)로부터 수신되는 셀 유효(FF1_STS)신호가 액티브되면 상기 동기 FIFO(20)를 인에블시킴과 아울러 클럭(FF1_CLK)에 따라 ATM 셀 데이터를 읽어와 상기 비동기 FIFO의 ATM셀과 동기FIFO의 ATM셀을 다중화시키는 다중화부(30), 및 다중화부(30)로부터 바이트 단위의 셀데이타(FF2_DATA)와 셀시작(FF2_SOC()신호, FIFO인에이블(FF2_ENB)신호, 클럭(FF2_CLK)을 입력받는 송신 FIFO(40)로 구성되어 있다.

이어서 상기와 같이 구성되는 본 발명의 장치가 동작하는 것을 도 3의 타이밍을 참조하여 설명하면 다음과 같다.

먼저 본 발명의 실시예에서 비동기 FIFO(도 2의 10)와 동기 FIFO(도 2의 20)간의 상태 천이(state transition)는 다음과 같이 정의되어 있다.

비동기 FIFO 액티브(ACTive) 상태에서 동기 FIFO 액티브 상태로 천이 시점은 비동기 FIFO(10)가 출력하는 셀 어베일러블(Cell_AV)신호가 '로우'이고, 동기 FIFO(20)가 출력하는 셀유효(FF1_STS)신호가 '하이'인 경우의 첫 번째 클럭(CLK)의 상승에지(rising edge)이고, 동기 FIFO(20)가 액티브 상태에서 비동기 FIFO(10)가 액티브되는 상태로 천이 시점은 동기 FIFO의 셀 유효(FF1_STS)신호에 관계없이 비동기 FIFO의 셀 어베일러블(Cell_AV)신호가 '하이'이거나 셀 유효(FF1_STS)신호가 '로우'인 경우이다.

또한, 비동기 FIFO(10)가 액티브인 경우는 셀 어베일러블(Cell_AV)신호가 '하이'이거나 셀 어베일러블(Cell_AV)신호가 '로우'이고 동기 FIFO(20)의 셀 유효(FF1_STS)신호가 '로우'인 경우이다.

즉, 본 발명에 따른 다중화장치에서 비동기 FIFO(10)와 동기 FIFO(20)간의 상태 천이는 도 4에 도시된 바와 같이, 비동기 FIFO 액티브상태가 디폴트 상태(default state)로서 일정한 조건하에 동기 FIFO(20) 액티브 상태로의 천이가 일어난다.

도 4를 참조하면, 셀 어베일러블(Cell_AV)신호가 '하이'이거나 셀유효(FF1_STS)신호가 '로우'인 경우에는 비동기 FIFO 액티브 상태를 유지하고 있다가 셀 어베일러블(Cell_AV)신호가 '로우'이고, 셀 유효(FF1_STS)신호가 '하이'인 경우 비동기 FIFO액티브상태에서 동기 FIFO 액티브 상태로 천이하고, 셀 어베일러블(Cell_AV)신호가 '로우'이고 셀 유효(FF1_STS)신호가 '하이'인 경우에는 계속하여 동기 FIFO 액티브상태를 유지하다가 셀 어베이러블(Cell_AV)신호가 '하이'이거나 셀 유효(FF1_STS)신호가 '로우'인 경우에는 비동기 FIFO 액티브 상태로 천이하는 것을 알 수 있다. 이때 모든 상태 천이는 1셀 이상 처리후 발생된다.

이어서, 도 3을 참조하면, (a)는 시스템 클럭(CLK)을 나타내고, (b)는 비동기 FIFO에서 발생되는 셀 어베일러블(Cell_AV) 신호를 나타낸다. 이때 셀 어베일러블(Cell_AV)신호는 비동기 FIFO(10)가 전송할 데이터가 있을 경우에 '하이'가 되고, 전송할 데이터가 없을 경우에는 '로우'가 된다.

도 3의 (c)는 다중화부에서 내부적으로 FIFO선택에 사용하는 FIFO선택신호(FIFO_SEL)로서 비동기 FIFO(10)가 선택된 경우에는 '하이'이고, 동기 FIFO(20)가 선택된 경우에는 '로우'이다. (d)는 카운트(COUNT)신호로서 데이터 셀의 카운트를 나타내며, 하나의 ATM 셀 데이터는 53개의 바이트로 이루어지므로 0부터 52까지 순차적으로 번호가 부여된다.

도 3의 (e)는 동기 FIFO(20)가 전송할 데이터가 있음을 나타내는 셀유효(FF1_STS)신호로서, 셀유효(FF1_STS)신호가 '하이'이면 동기 FIFO(20)가 전송할 데이터가 있음을 나타내고, '로우'이면 전송할 데이터가 없음을 나타낸다.

도 3의 (a) 내지 (e)를 살펴보면, 셀 어베일러블(Cell_AV)신호가 '하이'인 동안에 비동기 FIFO(10)가 ATM 셀 데이터를 바이트단위로 전송하고 있다. 비동기 FIFO(10)의 ATM셀 데이터가 0부터 52카운트까지 53바이트가 모두 전송되고 더 이상 전송할 데이터가 없으면 셀 어베일러블(Cell_AV)신호가 '로우'가 된다. 이때 셀유효(FF1_STS)신호가 '하이'이기 때문에 동기 FIFO(20)가 전송할 데이터가 있다는 것을 알 수 있고, 따라서 셀 어베일러블(Cell_AV)신호가 '로우'로 되는 타이밍으로부터 첫 번째 클럭(CLK)의 상승에지(rising edge)에서 FIFO 선택신호(FIFO_SEL)를 '로우'로 하여 비동기 FIFO(10)를 인액티브시킴과 동시에 동기 FIFO(20)를 액티브 상태로 전환하게 한다.

따라서 다중화장치(30)는 시스템 클럭(CLK)에 따라 동기 FIFO(20)로부터 ATM셀 데이터를 읽어온다.

이와 같이 동기 FIFO(20)가 ATM 셀의 데이터를 전송하고 난 뒤, 더 이상 전송할 데이터가 없으면 셀유효(FF1_STS)신호를 '로우'로 떨어뜨리게 된다. 이와 같이 셀유효신호(FF1_STS)가 '로우'로 되거나 셀유효(FF1_STS)신호가 '하이'인 경우에도 셀 어베일러블(Cell_AV)신호가 '하이'가 되면, 비동기 FIFO(10)에 우선순위가 있으므로 동기 FIFO(20)가 인액티브되고 비동기 FIFO(10)가 액티브 상태로 천이된다.

즉, 셀 어베일러블(Cell_AV)신호가 '하이'로 되는 타이밍으로부터 첫 번째 클럭(CLK)의 상승 에지( rising edge)에서 FIFO 선택신호(FIFO_SEL)가 '하이'로 되어 동기 FIFO(20)가 인액티브됨과 동시에 비동기 FIFO(10)가 액티브 상태로 전환된다.

이어서 다중화부(30)는 시스템 클럭에 동기된 리드 클럭(READ_CLK)에 따라 비동기 FIFO(10)로부터 데이터를 읽어와 송신 FIFO(40)로 출력한다.

즉, 다중화부(30)는 비동기 FIFO(10)가 전송할 데이터가 있어 셀 어베일러블(CEll_AV)신호를 '하이'로 하면, 비동기 FIFO(20)를 활성화시킨 후 셀시작(SOC)신호에 의해 셀의 시작점을 동기시켜 리드 클럭(READ_CLK)에 따라 ATM 셀 데이터를 1 바이트씩 읽어온 후, 송신 FIFO 인에이블(FF2_ENB)신호를 액티브시켜 송신 FIFO(40)를 활성화시키고, 셀시작(FF2_SOC)신호에 의해 셀 시작점을 동기시킨 후 클럭(FF2_CLK)에 따라 송신 데이타(FF2_DATA)를 바이트 단위로 송신 FIFO(40)에 저장한다.

또한 다중화부(30)는 셀 어베일러블(Cell_AV)신호가 '로우'이고, 셀유효(FF1_STS)신호가 '하이'이면 동기 FIFO 인에이블(FF1_ENB)신호를 활성화시켜 동기 FIFO(20)를 선택하고, 이어 셀시작(FF1_SOC)신호에 따라 ATM 셀을 동기시킨 후 클럭(FF1_CLK)에 따라 동기 FIFO(20)로부터 바이트 단위로 셀 데이타(FF1_DATA)를 읽어 온다.

이어서 송신 FIFO 인에이블(FF1_ENB)신호를 액티브시켜 송신 FIFO(40)를 활성화시키고, 셀시작(FF2_SOC)신호에 의해 셀 시작점을 동기시킨 후 클럭(FF2_CLK)에 따라 읽어온 데이타(FF2_DATA)를 바이트 단위로 송신 FIFO(40)에 저장한다.

이때 다중화부(30)는 외부로부터 시스템 클럭(CLK)을 입력받는데, 본 발명의 실시예에서 25MHz이고, 리셋(RESET)신호에 따라 동작을 리셋시킨다.

이상에서 살펴본 바와 같이, 본 발명에 따른 ATM 셀 다중화장치는 비동기 FIFO의 셀어베일러블신호와 동기 FIFO의 셀 유효(FF1_STS)신호에 따라 해당 FIFO를 인에이블시켜 비동기 선입선출(FIFO)버퍼와 동기 선입선출(FIFO)버퍼로부터 입력되는 ATM 셀들을 효율적으로 다중화시킬 수 있다.

Claims

제1 소스로부터 입력되는 ATM 셀과 제2 소스로부터 입력되는 ATM 셀을 다중화하는 ATM 물리계층의 장치에 있어서,

상기 제1 소스로부터 입력되는 ATM 셀을 소정의 클럭에 따라 저장한 후, 전송할 셀이 있으면 셀 어베일러블(Cell_AV)신호를 활성화시키고, ATM 셀의 시작점에서 셀시작(SOC)신호를 활성화시키며, 수신된 리드클럭(READ_CLK)에 따라 바이트단위로 ATM셀 데이터를 출력하는 비동기 FIFO(10)와;

상기 제2 소스로부터 입력되는 ATM 셀을 소정의 클럭(FF1_CLK)에 따라 저장한 후, 전송할 셀이 있으면 셀 유효(FF1_STS)신호를 활성화시키고, ATM 셀의 시작점에서 셀시작(FF1_SOC)신호를 활성화시키며 FIFO 인에이블(FF1_ENB)신호에 의해 활성화되면 수신된 클럭(FF1_CLK)에 따라 바이트단위로 ATM셀 데이터를 출력하는 동기 FIFO(20); 및

상기 셀 어베일러블(Cell_AV)신호가 활성화되면 상기 비동기 FIFO에 리드클럭(READ_CLK)을 출력하여 비동기 FIFO(10)에 저장된 ATM 셀 데이터를 읽어오고, 상기 셀 어베일러블(Cell_AV)신호가 인액티브된 상태에서 상기 동기 FIFO(20)로부터 수신되는 셀유효(FF1_STS)신호가 액티브되면 상기 동기 FIFO(20)를 인에블시킴과 아울러 클럭(FF1_CLK)에 따라 ATM 셀 데이터를 읽어와 상기 비동기 FIFO의 ATM셀과 동기FIFO의 ATM셀을 다중화시키는 다중화부(30)가 구비된 ATM 셀 다중화장치.
제1항에 있어서, 상기 다중화 장치는 상기 다중화부(30)로부터 FIFO 인에이블(FF2_ENB)신호가 액티브되면 활성화되어 셀시작(FF2_SOC)신호에 의해 셀 시작점을 동기시킨 후 클럭(FF2_CLK)에 따라 데이타(FF2_DATA)를 바이트단위로 저장하는 송신 FIFO를 더 구비한 것을 특징으로 하는 ATM 셀 다중화장치.