KR100232492B1

KR100232492B1 - 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상장치

Info

Publication number: KR100232492B1
Application number: KR1019970049199A
Authority: KR
Inventors: 정창석
Original assignee: 김덕중; 사단법인고등기술연구원연구조합
Priority date: 1997-09-26
Filing date: 1997-09-26
Publication date: 1999-12-01
Also published as: KR19990026885A

Abstract

본 발명은 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 관한 것으로, FIFO에 저장된 데이터를 리드하는 속도가 FIFO에 라이트하는 속도보다 빠른 시스템에 대한 특수성을 보상할 수 있는 UTOPIA 로직부를 구비하는데, UTOPIA 로직부는 CFL과 NPD의 비교 결과 CFL이 NPD보다 크거나 같으면, 이 신호가 네가티브되어 "1"을 래치한 출력값으로 되어 출력단을 통해 전송하는 D플립플롭과; D플립플롭의 출력단으로부터 전송된 네가티브되어 "1"을 래치한 출력값을 디멀티플렉서화하여 전송하는 디멀티플렉서와; 디멀티플렉서로부터 전송된 네가티브되어 "1"을 래치한 출력값을 논리곱 연산을하여 D플립플롭의 클럭 블록으로 전송하는 것은 카운트 리셋 블록의 입력 클락을 카운트하기 시작하여 정확히 53개의 클락을 카운트한 다음 리드 스타트 블록을 리셋시켜 더 이상의 데이터가 상기 FIFO로부터 방출되는 것을 막을 수 있는 논리곱 게이트를 구비함에 따라 셀 경계를 맞추어 정확히 인터페이스할 수 있다는 효과가 있다.

Description

비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치

본 발명은 비동기 전송 모드(Asnchronous Transfer Mode : 이하, ATM이라 약칭함)에 관한 것으로, 특히 유토피아(Universal Test & Operations Physical Interface for ATM : 이하, UTOPIA라 약칭함) 인터페이스(Interface)의 타이밍을 보상할 수 있도록 한 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 관한 것이다.

이와같이, ATM에서 UTOPIA 인터페이스는 8비트 광역 데이터 패스와, 8개의 물리계층과, 셀 계층과, 25Mhz 이상의 주파수를 이용하고, 또한 16비트 광역 데이터 패스의 셀 포맷과, 엑스트라 신호를 사용한다.

UTOPIA의 인터페이스 비율 사양은 물리 계층 인터페이스의 155.52Mbps(SONET/OC-3c)와, 155.52Mbps(8B/10B block coded)와, 100Mbps(4B/5B TAXI)와, 44.1236Mbps(DS-3)와, 51.84Mbps(OC-1)로 나누어져 표현된다.

그러므로, UTOPIA에서 16비트 모드의 셀 전송 포맷은 표 1과 같다.

15 비트	0 비트
헤더(Header) 1	헤더(Header) 2
헤더(Header) 3	헤더(Header) 4
유저 디파인(User Defined) 1	유저 디파인(User Defined) 2
페이 로드(Payload) 1	페이 로드(Payload) 2
:	:
:	:
페이 로드(Payload) 47	페이 로드(Payload) 48

종래 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치는 주로 선입선출(First In First Out : 이하, FIFO라 약칭함)을 사용한다.

즉, 디바이스 사이에 FIFO를 두어 타이밍을 분리시키는 것인데, FIFO는 선입선출방식으로 저장하는 메모리 버퍼로, 라이트(Write)될때는 데이터 버스, 라이트(Write) 인에이블, 클럭(CLocK : 이하, CLK라 약칭함) 및 상태 표시 신호등이고, 리드(Read)될때는 데이터 버스, 리드(Read) 인에이블, CLK 및 상태 표시 신호등으로 이루어져 있다.

여기서, 데이터 버스, 라이트(Write) 인에이블, 리드(Read) 인에이블, CLK 및 상태 표시 신호들은 외부에서 조합하여 데이터가 정상적으로 인터페이스된다.

만약, 리드하는 디바이스의 내부 FIFO에 여유가 있으면, 외부 FIFO의 리드 인에이블을 엑티브시키고, 외부 FIFO의 상태 표시 신호인 피에이이(Programmable Almost Empty)를 셀 이용 신호로 받아 셀을 리드한다.

그러나, 리드 인에이블 신호가 계속 엑티브 상태를 유지하는 것인데, 리드하는 디바이스로부터 출력되는 데이터 인에이블 신호를 FIFO의 리드 인에이블 단자에 직접 연결하여 콘트롤할 경우, 셀 이용 신호와 무관하게 디바이스가 FIFO로부터 데이터를 리드함에 따라 셀의 경계가 깨지고, UTOPIA 인터페이스에서와 같이 리드(Read) 속도가 라이트(Write) 속도보다 빠른 시스템에서는 인터페이스 콘트롤이 않된다는 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 ATM의 UTOPIA 인터페이스에서 일반 데이터 전송과는 달리 53바이트라는 셀 경계를 엄격히 지켜 데이터를 읽어가는 시점과 읽기를 마치는 시점을 셀 경계에 맞추므로, 셀 경계가 깨지는 것을 막을 수 있고, FIFO의 리드 속도가 라이트 속도보다 빠른 시스템에서 인터페이스 콘트롤이 정상적으로 제어될 수 있도록 한 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치를 제공하는데 있다.

도 1은 본 발명에 의한 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치의 블록 구성도,

도 2는 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 대한 본 발명의 상태도,

도 3은 도 1에 도시된 UTOPIA 로직부에 대한 상세 회로도.

<도면의 주요부분에 대한 부호의 설명>

10 : FIFO 20 : UTOPIA 로직부

21 : D플립플롭 22 : 디멀티플렉서

23∼26 : 논리곱 게이트 30 : 단말기

이러한 목적을 달성하기 위한 본 발명은 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 관한 것으로, FIFO에 저장된 데이터를 리드하는 속도가 FIFO에 라이트하는 속도보다 빠른 시스템에 대한 특수성을 보상할 수 있는 UTOPIA 로직부와; UTOPIA 로직부는 CFL과 NPD의 비교 결과 CFL이 NPD보다 크거나 같으면, 이 신호가 네가티브되어 "1"을 래치한 출력값으로 되어 출력단을 통해 전송하는 D플립플롭과; D플립플롭의 출력단으로부터 전송된 네가티브되어 "1"을 래치한 출력값을 디멀티플렉서화하여 전송하는 디멀티플렉서와; 디멀티플렉서로부터 전송된 네가티브되어 "1"을 래치한 출력값을 논리곱 연산을하여 D플립플롭의 클럭 블록으로 전송하는 것은 카운트 리셋 블록의 입력 클락을 카운트하기 시작하여 정확히 53개의 클락을 카운트한 다음 리드 스타트 블록을 리셋시켜 더 이상의 데이터가 상기 FIFO로부터 방출되는 것을 막을 수 있는 논리곱 게이트를 구비한다.

이하, 첨부된 도면을 참조하여 설명되는 본 발명의 실시예로부터 본발명의 목적 및 특징이 보다 명확하게 이해될 수 있도록 보다 상세히 설명하기로 한다.

도 1은 본 발명에 의한 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치의 블록 구성도로서, FIFO(10)와, UTOPIA 로직부(20)와, 단말기(30)로 구성된다.

FIFO(10)는 선입선출방식으로 저장하는 메모리 버퍼로, 라이트(Write)될때는 데이터 버스, 라이트(Write) 인에이블, CLK 및 상태 표시에 대한 신호들이고, 리드(Read)될때는 데이터 버스, 리드(Read) 인에이블, CLK 및 상태 표시에 대한 신호들로 이루어져 두 디바이스간에 타이밍을 분리시키는 버퍼이다.

또한, FIFO(10)는 UTOPIA 로직부(20)와 단말기로 CLAV라는 CLK으로 입력시키는 반면에 단말기로부터 CLK신호를 전송받고, UTOPIA 로직부(20)로부터 선입선출 인에이블(Fifo ENable : 이하, FREN^*라 약칭함)을 전송받는다.

UTOPIA 로직부(20)는 ATM의 운용자측에서 사용하는 물리계층에 대한 특수한 인터페이스의 타이밍을 보상하기 위한 것으로, 상기 FIFO(10)의 리드 속도가 라이트 속도보다 빠른 시스템에 대한 특수성을 보상하기 위한 인터페이스이다.

또한, UTOPIA 로직부(20)는 단말기로부터 인에이블(ENable : 이하, EN^*이라 약칭함) 신호와 CLK를 전송받아 FIFO(10)로 FREN^*을 전송하고, FIFO(10)로부터 CLAV라는 CLK을 전송받는다.

단말기(30)는 주파수가 서로 다른 다바이스 장치로써, FIFO(10)로부터 CLAV라는 CLK을 전송받고, UTOPIA 로직부(20)로 EN^*과 CLK를 전송하며, FIFO(10)로 CLK를 전송하는 디바이스 장치이다.

상기와 같이 구성된 본 발명에 의한 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치의 전체적인 블록 구성도에 대하여 설명하였고, 도 2는 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 대한 본 발명의 상태도를 설명한다.

씨에프엘(Current FIFO Level : 이하, CFL이라 약칭함)과 엔피디(Number of Pre-occupied Data : 이하, NPD라 약칭함)를 비교하는데, CFL이 NPD보다 크거나 같지 않으면(단계 201), 다시 비교를 할 수 있도록, CFL와 NPD의 레벨을 비교한다(단계 200).

상기 레벨 비교(단계 200)에서 CFL이 NPD보다 크면(단계 202), FIFO(10)로부터 데이터를 리드하기 시작한다(단계 203).

FIFO(10)로부터 데이터 리드후, 53개의 CLK이 지나면(단계 204), 다시 CFL와 NPD의 레벨을 비교(단계 200)하여 타이밍을 보상할 수 있도록 한다.

즉, 데이터를 리드하기 시작하여 한 셀의 마지막 바이트를 리드할때까지 리드 속도가 라이트 속도보다 빠르게 리드하지 못하도록 하는 시점을 결정하는 것이다.

따라서, FIFO(10)로부터 데이터를 리드하기 시작하여 셀 경계내에서 잔여 바이트를 쓰는데 걸리는 시간과 53Byte를 읽는데 걸리는 시간이 같아지기 위해 FIFO(10) 내부에 미리 NPD를 프로그래밍한다.

여기서, NPD를 계산하기 위하여 FIFO(10)의 라이트 CLK 주파수(FIFO Write Clock frequency : 이하, WC라 약칭함)와 FIFO(10)의 리드 CLK 주파수(FIFO Read Clock frequency : 이하, RC라 약칭함)값을 측정하여 하기 계산식에 대입하여 산출하면 된다.

여기서, 유도된 NPD는 FIFO의 거의 비어있는 프로그램어블(Programmable Almost Empty : 이하, PAE라 약칭함)을 콘트롤(Control)하기 위한 프로그래밍 데이터로 사용된다.

상기와 같이 구성된 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 대한 본 발명의 상태도를 전체적으로 설명하였고, 도 3은 도 1에 도시된 UTOPIA 로직부(20)에 대한 상세 회로도를 설명한다.

상기 도 1에 도시된 UTOPIA 로직부(20)는 D플립플롭(21)과, 디멀티플렉서(22)와, 논리곱 게이트(23,24,25,26)로 구성된다.

먼저, D플립플롭(21)은 외부 전원인 Vcc에 의해 동작을 시작한다.

이때, 리드 스타트(Read Start) 블록에서 CLAV가 CLK으로 입력되고 있는데, 이 신호가 FIFO(10)의 PAE(액트브 로우)에 연결되어 있으므로, CFL과 NPD의 비교 결과 CFL이 NPD보다 크거나 같으면, 이 신호가 네가티브(Nagative)되어 "1"을 래치한 출력값으로 되어 출력단인 Q를 통해 디멀티플렉서(22)의 CI입력단과 논리곱 게이트(26)로 전송된다.

논리곱 게이트(26)는 D플립플롭(21)로부터 전송된 네가티브되어 "1"을 래치한 출력값과 EN^*값을 입력받아 FREN^*값을 출력하여 FIFO(10)로 전송한다.

디멀티플렉서(22)는 입력단 CI를 통해 전송된 D플립플롭(21)의 네가티브되어 "1"을 래치한 출력값을 Q₀∼ Q7으로 각각 전송하여 출력하는 것인데, 그중 Q₀와 Q₂의 출력단을 통하여 논리곱 게이트(23)의 입력단으로 전송하고, Q₄와 Q₅의 출력단을 통하여 논리곱 게이트(24)의 입력단으로 전송한다.

이렇게, 디멀티플렉서(22)의 출력단 Q₀와 Q₂를 통해 논리곱 게이트(23)의 입력단으로 전송하고, Q₄와 Q₅를 통해 논리곱 게이트(24)의 입력단으로 전송되는 것이다.

논리곱 게이트(23,24)는 디멀티플렉서(22)로부터 전송된 출력값을 논리곱하여 논리곱 게이트(25)로 전송하면, 논리곱하여 다시 디멀티플렉서(22)의 리셋(ReSeT : 이하, RST라 약칭함) 입력단으로 전송하고, D플립플롭(21)의 클리어(CLeaR : 이하, CLR이라 약칭함) 입력단으로 전송하는 것은 카운트 리셋 블록인 RST 입력단의 입력 클락을 카운트하기 시작하여 정확히 53개의 CLK를 카운트한 다음 FIFO(10)에 있는 리드 스타트 블록을 CLR시켜 더 이상의 데이터가 FIFO(10)로부터 방출되는 것을 막을 수 있는 것이다.

이상, 상기와 같이 설명한 본 발명은 ATM에서 UTOPIA라는 특수한 인터페이스의 타이밍을 보상하기 위한 것으로, FIFO에 저장된 데이터를 리드하는 시점과 끝내는 시점을 적절하게 맞추어야 하는데, FIFO로부터 데이터를 리드하는 속도가 FIFO에 데이터를 라이트하는 속도보다 빠르기 때문에 어느정도 데이터가 FIFO에 미리 저장된 상태에서 리드하기 시작하거나, 셀 경계를 맞추기 위해서는 정확히 53바이트 후에 리드를 마무리해야 함에따라 셀 경계를 맞추어 정확히 인터페이스할 수 있다는 효과가 있다.

Claims

씨에프엘(Current FIFO Level : 이하, CFL이라 약칭함)과 엔피디(Number of Pre-occupied Data : 이하, NPD라 약칭함)와 CLAV 클럭을 구비한 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치에 있어서,

상기 FIFO에 저장된 데이터를 리드하는 속도가 FIFO에 라이트하는 속도보다 빠른 시스템에 대한 특수성을 보상할 수 있는 UTOPIA 로직부를 구비하는 것을 특징으로 하는 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치.
제 1 항에 있어서,

상기 UTOPIA 로직부는 :

상기 CLAV가 클럭이 입력되므로, 상기 CFL과 상기 NPD이 비교하게 되는데, 비교 결과 상기 CFL이 상기 NPD보다 크거나 같으면, 이 신호가 네가티브되어 "1"을 래치한 출력값으로 되어 출력단을 통해 전송하는 D플립플롭과, 상기 D플립플롭의 출력단으로부터 전송된 네가티브되어 "1"을 래치한 출력값을 디멀티플렉서화하여 전송하는 디멀티플렉서와, 상기 디멀티플렉서로부터 전송된 네가티브되어 "1"을 래치한 출력값을 논리곱 연산을하여 상기 디멀티플렉서의 리셋 블록으로 전송하고, 상기 D플립플롭의 CLR 단자로 전송하는 것은 카운트 리셋 블록의 입력 클락을 카운트하기 시작하여 정확히 53개의 클락을 카운트한 다음 리드 스타트 블록을 리셋시켜 더 이상의 데이터가 상기 FIFO로부터 방출되는 것을 막을 수 있도록 하는 논리곱 게이트를 구비하는 것을 특징으로 하는 비동기 전송 모드에서 동작 주파수가 다른 디바이스간의 인터페이스 보상 장치.