CN112352403B - 用于数据的缓冲传输的设备 - Google Patents

Abstract

示出一种具有数据输入端、数据输出端、第一缓冲器、第二缓冲器和控制逻辑电路的设备。所述控制逻辑电路设计成，将通过数据输入端接收的数据包导向至第一缓冲器或者第二缓冲器并且标记为有效的或无效的并且从第一缓冲器或第二缓冲器提供要通过数据输出端输出的数据包。控制逻辑电路还设计成，当在开始读出的时间点将数据包写入第一缓冲器时，从第一缓冲器提供要通过数据输出端输出的数据包，当在开始读出的时间点将数据包写入第二缓冲器时，从第二缓冲器提供数据包，并且如果在开始读出时没有数据包写入缓冲器，则从具有最新的有效的数据包的缓冲器提供数据包。

Description

用于数据的缓冲传输的设备

技术领域

本发明涉及一种用于数据的缓冲传输的设备。本发明尤其涉及一种设备，其具有两个数据缓冲器(随后称为缓冲器)和控制对缓冲器的写入访问和读取访问的控制逻辑电路。

背景技术

由现有技术已知用于数据的缓冲传输的具有三个缓冲器的设备。所述设备准备好一个缓冲器用于写入数据和一个缓冲器用于读出数据，而第三缓冲器用于在端口之间传输数据。

发明内容

对此，本发明丰富了现有技术，因为按照本发明的设备和方法能实现在发送器和接收器之间的传输，其中仅需要两个缓冲器，然而其中，发送器可以随时将数据写入设备。

按照本发明的设备包括数据输入端、数据输出端、第一缓冲器、第二缓冲器和控制逻辑电路，其中，控制逻辑电路设计成，将通过数据输入端接收的数据包导向至第一缓冲器或者第二缓冲器并且标记为有效的或者无效的，并且从第一缓冲器或者第二缓冲器提供要通过数据输出端输出的数据包，其中，所述控制逻辑电路还设计成，当在开始读出的时间点将数据包写入第一缓冲器时，从第一缓冲器提供要通过数据输出端输出的数据包，当在开始读出的时间点将数据包写入第二缓冲器时，从第二缓冲器提供数据包，并且如果在开始读出时没有数据包写入缓冲器，则从具有最新的有效的数据包的缓冲器提供数据包。

在此，在说明书和权利要求书中使用的“数据输入端”的概念尤其理解为可以将数据传输到设备上的通信连接部。所述通信连接部例如可以是导电连接，借助所述导电连接可以将代表数据的电流电平和/或电压电平输送给所述设备。此外，在说明书和权利要求书中使用的“数据输出端”的概念尤其理解为可以由所述设备输出数据的通信连接部。所述通信连接部例如可以是导电连接，借助所述导电连接可以将代表数据的电流电平和/或电压电平由所述设备输出。

此外，在说明书和权利要求书中使用的“缓冲器”的概念尤其理解为存储元件(构件)或者存储元件(构件)中的可寻址的区域。亦即，在缓冲器之间的区别不仅可以涉及逻辑上的区别(例如在存储元件(构件，例如“DP-RAM页面1、DP-RAM页面2”)的可寻址的区域方面)，而且也可以涉及在相关的存储元件(构件)方面的区别。此外，在说明书和权利要求书中使用的“控制逻辑电路”的概念尤其理解为一种电路，其设计成，基于对设备的状态的分析或者对设备提出的读取和/或写入需求(“read/write requests”)控制所述设备并且尤其选择从哪个缓冲器提供数据包并且将数据包写入哪个缓冲器。

此外，在说明书和权利要求书中使用的“数据包”的概念尤其理解为成块发送/接收的二进制编码的信息，其中，所述信息通常处于一定语境中。此外，数据包经常具有确定的结构，所述结构能实现给二进制编码的信息指定数据包的相应的部段。此外，在说明书和权利要求书中使用的“开始读出”的表述尤其理解为，刚好在输出要提供的数据包的第一位之前的时间点。

在此，“刚好在之前”的表述这样理解，使得该时间点仍以这种程度处于输出之前，使得所述设备能够决定提供数据包的缓冲器。因此，例如能够通过如下方式计算所述时间点：需要从实际输出第一位的时间点减去控制逻辑电路用于决定从哪个缓冲器提供数据包的时间。

此外，在说明书和权利要求书中使用的“有效”和“无效”的概念尤其涉及数据包的正确性(或者数据包内容的正确性)。不正确的数据包例如是在写入缓冲器时出现写入错误(并且因此在形式和/或内容方面以错误的方式不同于已告知的数据包)的数据包，或者是虽然正确写入缓冲器但是(由于之前的错误)包含错误的信息的数据包。

因此，按照本发明的设备能实现从发送器(数据生成者)至接收器(数据使用者)的连续的数据流，其方式为，将数据包交替地写入两个缓冲器并且从两个缓冲器提供。

所述设备例如可以用作自动化技术中的2-缓冲器FIFO(先入先出)并且在那里在收发器中实现。收发器例如可以用于将过程数据从现场总线继续传送至本地总线(例如在总线耦合器或者总线控制器中)。可以将过程数据以数据包/数据块(固定长度)的形式写入2-缓冲器FIFO。在此，控制逻辑电路可以监视所述数据是否精确对应于先前配置的数据块长度。

在将数据写入FIFO之后，可以将来自发送器的数据标记为“有效的”或者“无效的”。此外，发送器可以在写入期间就将数据标记为无效的(invalid)。反之，发送器可以利用“有效的”信号告知，提供的数据是有效的。此外在错误情况下，可以从另一个缓冲器向接收器供应数据，以便获得最后有效的数据。此外，可以在将数据包写入缓冲器期间提供数据包。

控制逻辑电路优选设计成，当在从其中一个缓冲器提供数据包期间开始将一数据包写入其中一个缓冲器时，将数据包标记为无效的。

由此，例如可以确保，总是提供相应的最新的数据包，其中，该数据包可以供使用或者直接可用。

控制逻辑电路优选设计成，当在从一缓冲器提供一数据包期间覆盖数据包的还要读出的部分时，将数据包标记为无效的。

因此，可以识别出在写入过程比读写过程快时发生的错误。

控制逻辑电路优选设计成，当读出在写入数据包期间或之后被标记为无效的数据包时，生成读取错误信号。

因此，可以避免无效的或不再是最新的数据包的传输。因此，读取错误信号指示当前读出的数据包是有效的还是无效的。

控制逻辑电路优选设计成，如果在开始读出时没有数据包写入寻址区域并且写入所述最新被写入的缓冲器中的数据包标记为有效的，则从最新被写入的缓冲器提供要通过数据输出端输出的数据包。

因此，确保总是将最新的(有效的)数据包传送到接收器上。

控制逻辑电路优选设计成，一直提供同样的最新的有效的数据包，直至更新的有效的数据包是可用的。

因此，多次输出(或者读出)最后的有效的数据，直至将更新的有效的数据写入FIFO。由此，可以确保能持续向接收器供应(在无错误的情况下)有效的数据。

控制逻辑电路优选设计成，当覆盖有效的数据包而没有读出时，生成上溢信号(“over-flow signal”)。

控制逻辑电路优选设计成，当多次读出有效的数据包时，生成下溢信号(“under-flow signal”)。

所述设备可以集成到一系统(或者自动化系统)中，所述系统具有发送器(例如传感器)和接收器(例如中央控制单元)，以便缓冲地提供由发送器传输的连续的数据包流。

所述发送器优选设计成，当所述发送器不具有更新的有效的数据包时，从具有最新的有效的数据包的缓冲器回读数据包并且再次将所述数据包写入设备中，但是设计成在特定的时间点将数据包写入设备中。

按照本发明的、用于借助具有第一缓冲器和第二缓冲器和控制逻辑电路的设备将数据包从发送器传输至接收器的方法包括，将数据包写入第一缓冲器或者第二缓冲器中并且将数据包标记为有效的或者无效的，并且当在开始读出的时间点将数据包写入第一缓冲器时从第一缓冲器读出数据包，并且当在开始读出的时间点将数据包写入第二缓冲器时从第二缓冲器读出数据包，并且当在开始读出时没有数据包写入缓冲器时从具有最新的有效的数据包的缓冲器读出数据包。

所述方法优选还包括，如果在从其中一个缓冲器读出数据包期间开始将一数据包写入其中一个缓冲器，则生成读取错误信号。

所述方法优选还包括，如果读出在写入数据包期间或者之后被标记为无效的数据包，则生成读取错误信号。

所述方法优选还包括，如果覆盖有效的数据包而没有读出，则生成上溢信号(“over-flow signal”)。

所述方法优选还包括，如果多次读出有效的数据包，则生成下溢信号(“under-flow signal”)。

所述方法优选还包括，如果没有缓冲器具有有效的数据包，则生成空信号。

所述方法优选还包括，通过发送器回读数据包并且当所述发送器不具有更新的数据包时，再次将回读的数据包写入缓冲器，但是设计成在特定的时间点将数据包写入设备中。

附图说明

随后借助实施例的详细的说明中阐述本发明，其中，参照附图，图中：

图1示出按照一实施例的按照本发明的设备；

图2示出图1中示出的设备10的既非写入访问也非读取访问的状态；

图3示出图1中示出的设备10的非写入访问而是读取访问的状态；

图4示出图1中示出的设备10的写入访问和读取访问的状态；

图5示出图1中示出的设备的回读访问的状态；

图6示出图1中示出的设备10的写入访问和回读访问的状态；

图7至图24示出写入访问和读取访问的示例性的顺序；以及

图25示出用于将数据包从发送器传输至接收器的方法的流程图。

在此，在图中通过相同的附图标记表示相同的和功能类似的元件。

具体实施方式

图1示出按照一实施例的按照本发明的设备10。设备10包括数据输入端12和数据输出端14。所述设备10通过数据输入端12与发送器16(数据生产者)连接。发送器16以规则的间隔生成数据包，所述数据包传输至接收器18(数据使用者)。接收器18与设备10的数据输出端14连接并且以规则的间隔请求数据包，或者以规则的间隔从设备10读出数据包。

设备10还包括第一缓冲器20、第二缓冲器22和控制逻辑电路24。控制逻辑电路24设计成将通过数据输入端12接收的数据包导向至第一缓冲器20或者第二缓冲器22。控制逻辑电路24为此借助第一转换开关26在数据输入端12和第一缓冲器20之间建立数据连接或者在数据输入端12和第二缓冲器22之间建立数据连接。因此，根据第一转换开关26的状态，将通过数据输入端12接收的数据包写入第一缓冲器20或者第二缓冲器22。

控制逻辑电路24还设计成将写入第一缓冲器20或者第二缓冲器22的数据包标记为有效的(valide)或者无效的(invalide)。可以基于发送器16的信号，或者当发送器报告数据包错误时，将数据包标记为有效的或者无效的。为此，发送器16通过第一控制线路28与控制逻辑电路24连接并且控制逻辑电路24在数据包写入期间或者在数据包写入结束之后指示数据包或者数据包的写入的部分是有效的还是无效的。此外，发送器16可以通过第一控制线路28向控制逻辑电路24预告对设备10的写入访问或者指示写入访问的结束。

此外，控制逻辑电路24设计成从第一缓冲器20或者第二缓冲器22提供要通过数据输出端输出的数据包。为此，控制逻辑电路24可以通过第二转换开关30在第一缓冲器20和数据输出端14之间建立数据连接或者在第二缓冲器22和数据输出端14之间建立数据连接。因此，根据第二转换开关30的状态，从第一缓冲器20或者第二缓冲器22读出通过数据输出端14输出的数据包。此外，可以按顺序多次提供相同的数据包，直至没有更新的(有效的)数据包写入设备10。

接收器18可以通过第二控制线路32与控制逻辑电路24连接。由此，控制逻辑电路24可以在数据包读出期间或者在数据包读出结束之后向接收器18指示，数据包或者数据包的读出的部分是有效的还是无效的。此外，接收器18可以通过第二控制线路32向控制逻辑电路24预告对设备10的读取访问或者读取访问的结束。控制逻辑电路24还可以跟踪以有效的数据包写入了哪个缓冲器20、22并且在缓冲器20、22中存储的数据包是多旧的。

图2示出图1中示出的设备10的既非写入访问也非读取访问的状态。在此，第一缓冲器20包括第一数据包并且第二缓冲器22包括第二数据包。控制逻辑电路24确定哪个数据包是有效的。如果仅其中一个数据包是有效的，则设备10向接收器18提供该数据包。如果两个数据包是有效的，则设备10向接收器18提供两个有效的数据包中较新的数据包(即具有较新的时间戳t1>t0的数据包)。如果两个数据包都是无效的，则将这一点报告给接收器18或者不向接收器18提供两个数据包中的任一个。

如果如图3中所示，通过接收器18进行请求并且如果在读出的时间点没有将新的数据包写入设备10，则设备10向接收器18提供最新的有效的数据包(即具有较新的时间戳t1>t0的数据包)。反之，如果如图4中所示，在通过接收器18请求的时间点将具有较新的时间戳t2>t1的数据包写入设备10，则向接收器18提供所述数据包。当写入第一缓冲器20的数据包被标记为无效的时，可以中断所述提供。此外，当在读出数据包时的接收器18超过在写入该数据包时的发送器16并且由此存在向接收器18提供不一致的数据包的风险时，可以将写入第一缓冲器20的数据包标记为无效的。

因此，控制逻辑电路24设计成，当在开始读出的时间点将数据包写入第一缓冲器20时，从第一缓冲器20提供要通过数据输出端14输出的数据包，并且当在开始读出的时间点将数据包写入第二缓冲器22时，从第二缓冲器22提供数据包。如果在开始读出时没有数据包写入缓冲器20、22，则从具有最新的有效的数据包的缓冲器20、22提供数据包。

如果在从第二缓冲器22(如图3)或者第一缓冲器20(如图4)读出最新的有效的数据包期间将较新的(有效的)数据包写入相应的另一个缓冲器20、22，则可以将读出的数据包标记为无效的。如果将读出的数据包标记为无效的，则可以中断读出过程并且接收器18(立即或者在下一个读出时间点)从相应的另一个缓冲器20、22读出(目前最新的)数据包。备选地，接收器18可以继续读出过程并且放弃读出的数据包。

代替将(旧的)数据包标记为无效的，控制逻辑电路24也可以将数据包标记为旧的，由此，接收器18可以通知，所述数据包虽然是有效的，但是旧的。接着，接收器18可以中断目前标记为旧的数据包的读出并且(立即或者在下一个读出时间点)从相应的另一个缓冲器20、22读出(较新的)数据包。代替中断读出，接收器18也可以完全读出标记的(无效的和/或旧的)数据包并且放弃读出的数据包或者标记为无效地继续传送。这例如可以指示，当中断读出时产生必须通过清除(“clear”)缓冲器20、22克服的读取错误。

如图5中所示，可以由发送器16从缓冲器20、22回读数据包。例如，发送器16可以从回读的数据包提取信息并且将所述信息传输到要写入设备10的数据包中(或者通过提取的信息代替该数据包中的信息)。由此，(例如根据需求，例如“保留最后值”)可以使一系列数据包中的信息(例如值，比如测量值)保持恒定。在此，回读不仅可以在缓冲器20、22的读出期间进行，而且可以在未从缓冲器20、22读出数据包时进行。此外，如图6中所示，发送器16从其中一个缓冲器20、22回读数据包，同时发送器16将数据包写入另一缓冲器20、22。此外，在回读期间，通过接收器18读出任一缓冲器20、22(优选写有最新的有效的数据包的缓冲器)。

图7示出设备10中的写入访问和读取访问的示例性的顺序。在将数据包由发送器16写入其中一个缓冲器20、22中期间，接收器18开始读出数据包。因为将来自发送器16的数据包标记为有效的，所以设备10在开始读出的时间点(及以后)向接收器18指示，读出的数据包是有效的。

图8示出写入访问和读取访问的示例性的顺序，其中，将写入缓冲器20、22的数据包(在写入过程期间或者在结束写入过程之后)标记为无效的。然而，因为在设备10中存在提供的有效的数据包，所以有效性信号可以保持在“有效”上。

图9示出写入访问和读取访问的示例性的顺序，其中，重复读出有效的数据包，直至发送器16提供更新的有效的数据包。因为在这里在设备10中也随时存在提供的有效的数据包，所以有效性信号可以保持在“有效”上。

图10示出写入访问和读取访问的示例性的顺序，其中，接收器18错过接取数据包。因为总是向接收器18提供最新的有效的数据包，所以不再向接收器供给并且丢失错过的数据包。

图11表示写入访问和读取访问的示例性的顺序，其中，写入访问和读取访问重叠，由此减少传输等待时间。如果将来自发送器16的数据包标记为无效的，则接收器18可以中断读出数据包，或者如图1中所示，继续读出并且放弃读出的数据包。为此，接收器18可以继续评估有效性信号并且当有效性信号在读出数据包期间报告无效的数据包时放弃数据包。

图12示出写入访问和读取访问的示例性的顺序，其中，在读取过程期间插入写入过程。通过在读取过程期间插入写入过程，将有效性信号设为“无效”，从而接收器18中断读出过程或者放弃读出的数据包。

图13示出写入访问和读取访问的示例性的顺序，其与图12中示出的顺序的区别在于，将来自发送器16的数据包标记为无效的。由此，在下一个读取过程中再次读出第一数据包。

图14示出写入访问和读取访问的示例性的顺序，其中，在相同的时钟周期(“clockcycle”)中开始写入访问和读取访问。在这种情况下，将有效性信号设为“无效”，从而接收器18中断读取过程或者放弃读出的数据包。

图15示出写入访问和读取访问的示例性的顺序，其中，写入访问的进行慢于并行进行的读取访问(针对相同的数据包)，从而接收器18在缓冲器访问时“超过”发送器16。因此，将有效性信号设为“无效”，从而接收器18中断读取过程或者放弃读出的数据包。

图16示出写入访问和读取访问的示例性的顺序，其中，读取访问的进行慢于并行进行的写入访问，从而发送器16开始写入新的数据包，而发送器还读出较旧的数据包，从而所述数据包目前是旧的。因此，将有效性信号设为“无效”，从而接收器18中断读出过程、放弃读出的数据包或者标记为旧地继续传送。

图17示出写入访问和读取访问的示例性的顺序，其与图16中示出的顺序的区别在于，将来自发送器16的数据包标记为无效的。由此，在下一个读取过程中再次读出第一数据包。

图18示出写入访问和读取访问的示例性的顺序，其中，发生对空的缓冲器20、22的读取访问。因为有效性信号设为“无效”，所以接收器18识别出要放弃读出的数据包。在将第一数据包通过发送器16写入缓冲器20、22中之后，设备10报告其不再是空的并且可以被提供有效的数据包。

图19示出写入访问和读取访问的示例性的顺序，其与图18中示出的顺序的区别在于，将来自发送器16的第一数据包标记为无效的。因此，将有效性信号设为“无效”，从而接收器18中断读取过程或者放弃读出的数据包。

图20示出写入访问和读取访问的示例性的顺序，该顺序触发上溢信号。在此，将有效的数据包写入缓冲器20、22，之后读出在此之前写入设备10中的有效的数据包。如图20中表明的那样，可以在不同的时间向发送器16和接收器18报告所述溢出，例如在有效的数据包的写入开始时向发送器16报告并且在读出有效的数据包时向接收器18报告。

图21示出写入访问和读取访问的示例性的顺序，其与图20中示出的顺序的区别在于，接收器18尝试读出数据包，但是读出尝试失败。在这种情况下，虽然无法顺利读出数据包，但是不触发上溢信号。

图22示出写入访问和读取访问的示例性的顺序，其与图20中示出的顺序的区别在于，将数据包写入设备，但是标记为无效的，从而空缺的读取访问不会造成已经写入的有效的数据包的覆盖。

图23示出写入访问和读取访问的示例性的顺序，该顺序触发下溢信号。在此，两次读出相同的有效的数据包。如图24中所示，当中断相同的有效的数据包的第二次读出或者将之前的有效的数据包在读出期间标记为旧的进而标记为无效的时，也触发下溢信号。

图25示出用于将数据包由发送器16传输至接收器18的方法的流程图。在此，如先前详细阐述的那样，在步骤34中将数据包写入缓冲器20、22并且标记为有效的或者无效的。如果在读出数据包的时间点将数据包写入其中一个缓冲器20、22，则在步骤36或38中从相应的缓冲器20、22读出数据包。然而，如果在读出的时间点没有将数据包写入其中一个缓冲器20、22，则从具有最新的有效的数据包的缓冲器20、22读出数据包。由此，发送器16可以随时将数据写入设备10并且接收器18可以随时从设备10读出数据。

附图标记列表

10设备

12数据输入端

14数据输出端

16发送器

18接收器

20第一缓冲器

22第二缓冲器

24控制逻辑电路

26第一转换开关

28控制线路

30第二转换开关

32控制线路

34方法步骤

36方法步骤

38方法步骤

40方法步骤。

Claims (14)

1.设备（10），具有

- 数据输入端（12），

- 数据输出端（14），

- 第一缓冲器（20），

- 第二缓冲器（22），和

- 控制逻辑电路（24），

其中，所述控制逻辑电路（24）设计成：

将通过所述数据输入端（12）接收的数据包导向至所述第一缓冲器（20）或者所述第二缓冲器（22）并且标记为有效的或者无效的，并且

从所述第一缓冲器（20）或者所述第二缓冲器（22）提供要通过所述数据输出端（14）输出的数据包，

其中，所述控制逻辑电路（24）还设计成，以如下方式提供要通过所述数据输出端（14）输出的数据包：

如果在开始读出的时间点将数据包写入所述第一缓冲器（20）中，则从所述第一缓冲器（20）提供；

如果在开始读出的时间点将数据包写入所述第二缓冲器（22）中，则从所述第二缓冲器（22）提供；

如果在开始读出时没有数据包写入所述第一缓冲器（20）或所述第二缓冲器（22）中，则从具有最新的有效的数据包的缓冲器提供。

2.根据权利要求1所述的设备（10），其中，所述控制逻辑电路设计成，如果在从所述第一缓冲器（20）和所述第二缓冲器（22）的其中一个缓冲器读出数据包期间开始将一数据包写入其中一个缓冲器，则将数据包标记为无效的。

3.根据权利要求1或2所述的设备（10），其中，所述控制逻辑电路（24）设计成，如果在从所述第一缓冲器（20）或所述第二缓冲器（22）读出数据包期间覆盖数据包的还要读出的部分，则将数据包标记为无效的。

4.根据权利要求1或2所述的设备（10），其中，所述控制逻辑电路（24）设计成，如果读出在写入数据包期间或之后标记为无效的数据包，则生成读取错误信号。

5.根据权利要求1或2所述的设备（10），其中，所述控制逻辑电路（24）设计成，如果在开始读出时没有数据包写入所述第一缓冲器（20）或所述第二缓冲器（22）并且写入最新被写入的缓冲器中的数据包标记为有效的，则从最新被写入的缓冲器提供要通过所述数据输出端（14）输出的数据包。

6.根据权利要求1或2所述的设备（10），其中，所述控制逻辑电路（24）设计成，一直提供同样的最新的有效的数据包，直至更新的有效的数据包是可用的。

7.根据权利要求1或2所述的设备（10），其中，所述控制逻辑电路（24）设计成：

如果覆盖有效的数据包而没有读出，则生成上溢信号；和/或

如果多次读出有效的数据包，则生成下溢信号。

8.系统，具有

- 发送器（16），

- 接收器（18），和

- 根据权利要求1至6之一所述的设备（10），其中，所述设备（10）设计成，向所述接收器（18）缓冲地提供由所述发送器（16）传输的连续的数据包流。

9.根据权利要求8所述的系统，其中，所述发送器（16）设计成，如果所述发送器（16）不具有更新的有效的数据包，则从具有最新的有效的数据包的缓冲器回读数据包并且再次将所述数据包写入所述设备（10）中，但是设计成在特定的时间点将数据包写入所述设备（10）中。

10.用于将数据包从发送器（16）传输至接收器（18）的方法，所述方法借助具有第一缓冲器（20）和第二缓冲器（22）和控制逻辑电路（24）的设备（10）进行，所述方法包括：

将数据包写入所述第一缓冲器（20）或者所述第二缓冲器（22）并且将数据包标记为有效的或无效的，和

如果在开始读出的时间点将数据包写入所述第一缓冲器（20）中，则从所述第一缓冲器（20）读出数据包，和

如果在开始读出的时间点将数据包写入所述第二缓冲器（22）中，则从所述第二缓冲器（22）读出数据包，和

如果在开始读出时没有数据包写入所述第一缓冲器（20）或所述第二缓冲器（22）中，则从具有最新的有效的数据包的缓冲器读出数据包。

11.根据权利要求10所述的方法，还包括：

如果在从所述第一缓冲器（20）和所述第二缓冲器（22）的其中一个缓冲器读出数据包期间开始将数据包写入其中一个缓冲器中，则生成读取错误信号。

12.根据权利要求10或11所述的方法，还包括：

如果读出在写入数据包期间或之后被标记为无效的数据包，则生成读取错误信号。

13.根据权利要求10或11所述的方法，还包括：

如果覆盖有效的数据包而没有读出，则生成上溢信号；和/或

如果多次读出有效的数据包，则生成下溢信号。

14.根据权利要求10或11所述的方法，还包括：

当所述发送器（16）不具有更新的有效的数据包时，通过所述发送器（16）回读数据包并且再次将回读的数据包写入所述第一缓冲器（20）或所述第二缓冲器（22），但是设计成在特定的时间点将数据包写入所述设备（10）中。