KR100194808B1 - 공중전화 교환망(pstn) 연동용 비동기전달모드 셀 역다중화회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

공중전화교환망 연동용 비동기전송모드 셀 역다중화회로.

2. 발명이 해결하려고 하는 기술적 과제

ATM 스위치로 부터 수신된 ATM 셀의 종류에 따라 역다중화 하도록 하고자 함.

3. 발명의 해결방법의 요지

링크정합부로 부터 수신되는 ATM 셀의 종류를 판단하는 셀식별기(26), 사용자 셀인 경우 셀조립분해장치 포트를 결정하기 위한 참조 데이타를 저장하는 메모리(34), 메모리에서 참조 데이타를 읽기 위한 어드레스를 결정하는데 필요한 데이타 레지스터와 가상경로 및 가상채널 식별 레지스터(30,31,32), 메모리를 구동하기 위한 메모리 신호 발생기(33), 셀조립분해장치로 사용자 셀을 전송하거나 IPC 셀 처리장치로 IPC 셀을 전송하는 쓰기클럭 발생기(35), 링크정합부로 부터 수신된 데이타의 전송 오류를 검사하기 위한 기수패리티 비트 검사기(27), 링크정합부로 부터 수신된 ATM 셀의 크기를 변환하는 쓰기클럭 금지기(90), 상기 가상채널 및 가상경로 식별 레지스터와 메모리 신호 발생기, 셀식별기, 쓰기클럭 금지기가 동작하는 데 필요한 타이밍을 제공하는 클럭계수기(36)를 구비함.

4. 발명의 중요한 용도

ATM 스위치에서 역다중화장치에 이용됨.

Description

공중전화 교환망(PSTN) 연동용 비동기전달모드 셀 역다중화회로

본 발명은 공중전화교환망(Public Switched Telephone Network; 이하, PSTN 이라 함) 연동용 비동기전송모드(Asynchronous Transfer Mode; 이하, ATM 이라 함) 셀 역다중화 회로에 관한 것으로서, 특히 ATM 스위치와 연결되어 있는 링크정합부로 부터 입력되는 ATM 셀을 고속으로 분석하여, 분석한 결과에 따라 셀조립분해장치와 연결되어 있는 4개의 포트 중 한 포트로 사용자 셀을 전송하거나 프로세서간 통신(Inter Processor Communication; 이하, IPC 이라 함) 셀 처리장치로 IPC 셀을 전송 하도록 한 PSTN 연동용 ATM 셀 역다중화 회로에 관한 것이다.

초기 ATM 서비스는 ATM 망을 백본(backbone) 망으로 하여 프레임 릴레이, SMDS(Switched Multi-megabit Data Service)등과 같은 고속 데이타 통신 서비스가 주류를 이룰 것으로 예상된다. 또한, 항등 비트율을 갖는 사용자간 전용 서비스도 ATM 망의 회선대행(Circuit Emulation)기능을 이용해 제공될 것으로 예상된다. 프레임 릴레이나 SMDS, 전용선 서비스는 각 서비스별로 구축된 독립된 망을 통하여 제공될 수도 있으나, 망 운용자 측면에서 ATM 백본 망 구축의 목적은 하나의 통합된 망으로써 모든 기존의 서비스는 물론 미래의 서비스를 수용하는 데 있다고 할 수 있다. 따라서 새로 개발되는 ATM 교환기는 ATM을 근간으로 하는 서비스 뿐만 아니라 기존의 전화 서비스(Plain Old Telephone Service; 이하 POTS 이라 함), N-ISDN(Narrowband Integrated Services Digital Network)서비스 등과 같은 기존 서비스를 수용하기 위하여 망연동 장치의 개발이 필요하다.

그런데, POTS는 TDM 방식에 의하여 수행되었으며 ATM 스위치를 통하여 서비스가 이루어 질 수 있도록 하기 위하여 기존의 TDM 채널에 실린 사용자 정보를 ATM 셀로 변환하는 셀조립분해 기능과 ATM 스위치로 부터 입력된 셀을 셀조립분해 장치로 전송하기 위한 ATM 셀 역다중화 기능이 요구되는 단점이 있다.

따라서, 본 발명은 ATM 스위치로 부터 수신된 ATM 셀의 헤더 데이타를 분석하여 사용자 셀인 경우 가상경로 식별자 및 가상채널 식별자 값에 따라 셀조립분해장치의 해당 통신 포트로 사용자 셀을 전송하거나 IPC 셀인 경우 IPC 셀 처리장치로 IPC 셀을 전송할 수 있도록 함으로써 상기한 단점을 해소 할 수 있는 공중전화교환망 연동용 비동기전송모드 셀 역다중화 회로를 제공하는데 그 목적이 있다.

도 1 은 본 발명이 적용되는 PSTN 연동용 ATM 스위치 정합 장치의 구성도,

도 2 는 본 발명에 따른 PSTN 연동용 ATM 셀 역다중화 회로의 구성도,

*도면의 주요 부분에 대한 부호의 설명

11 : 링크 정합부 연결점

12 : IPC 셀 처리장치 연결점

13 : 셀조립분해 장치 연결점

14 : IPC 셀 FIFO 연결점

15 내지 25 : 데이타 레지스터(DR:Data Register)

26 : 셀 식별기(CI:Cell Identifier)

27 : 기수 패리티 비트 검사기(OPC:Odd Parity bit Checker)

30, 31 : 가상채널 식별 레지스터(VCR:Virtual Channel identifier Register)

32 : 가상경로 식별 레지스터(VPR:Virtual Path identifier Register)

33 : 메모리 신호 발생기(MSG:Memory Signal Generator)

34 : 메모리(SRAM:Static RAM)

35 : 쓰기 클럭 발생기(WCG:Write Clock Generator)

36 : 클럭 계수기(CCNT:Clock Counter)

40 내지 45 : 인버터(INV)

50 내지 56 : D 플립플롭(DFF)

60 : Exclusive-NOR 게이트(XNOR)

61 내지 62 : NOR 게이트(NOR)

65 내지 67 : Exclusive-OR 게이트(XOR)

70 내지 75 : AND 게이트(AND)

80 내지 81 : NAND 게이트(NAND)

90 : 쓰기클럭 금지기(WINH:Write clock Inhibit)

91 : 클럭발생기(OSC:oscillator)

상기와 같은 목적을 달성하기 위한 본 발명의 공중전화교환망 연동용 비동기전송모드 셀 역다중화 회로는, 링크정합부로 부터 수신되는 ATM 셀이 사용자 셀인지 IPC 셀인지를 판단하는 셀식별기, 사용자 셀인 경우 셀조립분해장치 포트를 결정하기 위한 참조 데이타를 저장하는 메모리, 메모리에서 참조 데이타를 읽기 위한 어드레스를 결정하는 데 필요한 데이타 레지스터와 가상경로 및 가상채널 식별 레지스터, 메모리를 구동하기 위한 메모리 신호 발생기, 셀조립분해장치로 사용자 셀을 전송하거나 IPC 셀 처리장치로 IPC 셀을 전송하는 쓰기클럭 발생기, 링크정합부로 부터 수신된 데이타의 전송 오류를 검사하기 위한 기수패리티 비트 검사기, 링크정합부로 부터 수신된 ATM 셀의 크기를 변환하는 쓰기클럭 금지기, 상기 가상채널 및 가상경로 식별 레지스터와 메모리 신호 발생기, 셀식별기, 쓰기클럭 금지기가 동작하는 데 필요한 타이밍을 제공하는 클럭계수기를 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

도1은 본 발명이 적용되는 PSTN 연동용 ATM스위치 정합장치의 구성을 나타낸 것으로서, 본 장치와 인터페이스되는 주변장치는 PCM 데이타에 대해 셀조립분해 기능을 수행하는 제 1 및 제 2 셀조립분해장치(1)(2), 프로세서간 통신을 위해 필요한 IPC 셀 처리장치(10), ATM스위치로 셀을 전송하는데 필요한 46.9494MHz 클럭 을 제공하는 클럭발생장치(9), ATM스위치에 실장되어 본 장치와 237Mbps의 속도로 직렬 데이타를 송수신하기 위한 링크정합장치(5)를 구비한다.

또한, 이 장치의 주요 구성으로는 제 1 및 제 2 셀조립분해장치(1,2)로 부터 수신되는 사용자셀과 IPC셀 처리장치(10)로 부터 수신되는 IPC셀을 계수하여 사용자셀 또는 IPC셀이 한셀 이상 입력되면 입력된 셀중 한 셀을 선택하여 8비트 데이타에 대한 기수패리티 비트를 발생하고, 링크정합부(4)가 필요로 하는 데이타 전송 타이밍에 맞추어 셀 동기신호와 셀 전송클럭을 생성하여 링크정합부(4)로 전송하는 셀 다중화부(3)와 셀 다중화부로 부터 수신되는 8비트 병렬 데이타에 대한 패리티를 검사하고 검사결과를 셀 다중화부로 알리며 수신된 병렬 데이타를 직렬 데이타로 변환하여 ATM스위치의 링크정합장치(5)로 전송하는 링크정합부(4), 셀 다중화부(3)와 링크정합부(4)에 클럭을 제공하기 위한 클럭수신부(8), 링크정합부로 부터 병렬 데이타와 데이타 복구클럭 및 수신셀 동기신호를 수신하여 무효셀(Idle)인지 아니면 사용자 셀인지, IPC셀인지를 판단하여 사용자 셀 이면 셀의 헤더에 포함된 가상경로 및 가상채널 식별자를 어드레스로 하여 셀 역다중화부의 메모리에서 참조표를 읽어서 제 1 및 제 2 셀조립분해장치(1)(2)로 사용자 셀을 전송하거나, IPC 셀인 경우 IPC 셀 처리장치(10)로 IPC 셀을 전송하는 기능을 가진 셀 역다중화부(6)를 구비한다.

도2는 본 발명에 따른 회로 구성도로서, 링크정합부로 부터 수신셀(RC), 클럭(CLK), 셀동기신호(ACS), 기수 패리티 비트(RXP)를 수신하는 링크정합부 연결점(11), 역다중화된 데이타(RD), 쓰기클럭(UDWR0~UDWR3), 사용자 셀 동기 신호(USYNCN0~USYNCN3)를 셀조립분해장치로 전송하기 위하여 Z-pack HM B형 컨넥터로 구성된 셀조립분해장치 연결점(13), 역다중화된 데이타(RD), 쓰기클럭(ISYNCN), IPC 셀 동기 신호(ISYNCN)를 IPC 셀 FIFO로 전송하기 위한 IPC 셀 FIFO 연결점(14), 셀 역다중화에 필요한 데이타를 메모리 에 저장하기 위하여 VME 어드레스(va1 ~ va10), 읽기쓰기 신호(vrwn), 메모리 선택신호(mreqn), VME 데이타(vd7 ~ vd0)를 수신하기 위한 Z-pack HM B형 컨넥터로 구성된 IPC 셀 처리장치 연결점(12)을 구비한다.

그리고 수신 셀의 헤더 영역에 들어있는 라우팅 태그 및 가상경로 식별자(VPI), 가상채널 식별자(VCI) 값을 실시간으로 판단하기 위하여 클럭(CLK)의 상승 천이 시간에 11 바이트에 해당하는 만큼의 수신 셀을 저장하기 위한 데이타 레지스터 DR1~DR11(15~25), 상기 데이타 레지스터에 저장되어 있는 VPI 및 VCI를 변환 후 메모리 신호 발생기로 전달하는 가상채널 식별 레지스터(VCR;30,31), 가상경로 식별 레지스터(VPR;32), 메모리를 구동하기 위하여 필요한 어드레스, 데이타, 제어신호를 발생하기 위한 메모리 신호 발생기(MSG;33), 셀역다중화에 필요한 참조표(look up table)를 저장하기 위한 메모리(SRAM;34), 역다중화된 데이타를 FIFO에 저장하기 위한 쓰기클럭 발생기(WCG;35)를 구비한다.

또한, 클럭(CLK)을 입력으로 하여 역다중화 회로가 동작하는데 필요한 클럭계수 신호를 제공하는 클럭 계수기(CCNT;36), 링크정합부로 부터 수신되는 64 바이트의 셀을 56 바이트의 셀로 변환하기 위한 쓰기클럭 금지기(WINH;90), 링크정합부로 부터 수신된 셀이 무효(Idle) 셀인지 아니면 사용자 또는 IPC 셀인지를 식별하기 위하여 디 플립플롭(DFF), AND 게이트, NOR 게이트, 인버터(INV)를 구비한 셀식별기(26), 링크정합부로 부터 수신 셀(RC)과 패리티 비트(RXP)를 수신하여 수신 셀을 XOR 게이트, 디 플립플롭, 인버터를 이용하여 기수 패리티 비트를 생성하고 생성된 패리티 비트가 수신된 패리티 비트(RXP)와 같은지를 검사하는 기수 패리티 비트 검사기(27)를 구비한다.

상기와 같이 구성됨을 특징으로 하는 본 발명 회로는 다음과 같이 동작된다.

위에서 설명된 바와 같이 수신 셀(RC)은 데이타 레지스터(15~25)의 클럭 단자에 입력되는 클럭이 상승 천이를 할 때마다 데이타 레지스터 1(15), 데이타 레지스터 2(16), 순으로 수신 셀의 첫번째 바이트 부터 저장된다. 클럭 계수기(36)는 디 플립플롭 6개를 이용하여 구성하고 클럭이 상승 천이를 할 때 마다 계수 값이 0에서 1씩 증가하여 0 부터 63 까지의 값을 출력하며 ATM 셀 동기 신호인 ACS가 로우(low)값을 가질 때는 클럭 계수기의 계수 값은 54로 초기화 된다.

셀식별기(26)의 디 플립플롭(51)의 입력단은 데이타 레지스터 1(15)에서 출력되는 셀의 첫번째 바이트 중에서 비트 8(rda8)이 입력되고 디 플립플롭(51)의 출력은 클럭계수 값이 54이고 클럭이 하강 천이가 될 때 NOR 게이트(61)의 입력으로 되어 유효셀 또는 무효셀의 값을 가진다. NOR 게이트(61)의 출력은 rda7, rda8, 디 플립플롭(51) 출력 값이 모두 로우(low) 일 때 하이(high)가 출력되어 디 플립플롭(52)에 입력된다. 디 플립플롭(52)은 사용자 셀 인지를 판단하기 위한 것으로서 링크정합부로 부터 수신된 셀이 세번째 바이트 임을 표시하는 셀계수 값이 56이고 클럭이 하강 천이 일때 출력 비트가 유효하며 이 비트는 디 플립프롭(53)으로 입력된다. 디 플립플롭(53)은 사용자 셀을 셀조립분해 장치에 있는 FIFO에 쓰는 시기를 알려주는 로직으로서 셀계수 값이 63이고 클럭이 하강 천이를 할 때 쓰기클럭 발생기(35)로 입력된다. NAND 게이트(80)는 사용자 셀 동기신호(USYNCN0 ~ USYNCN3)를 출력하는 로직으로서 셀 계수 값이 0이면서 디 플립플롭(52)의 출력이 하이(high) 일 때 로우(low)를 출력한다.

AND 게이트(75)는 인버터(44)를 통한 디 플립플롭(51)의 출력이 하이(high), 셀의 세번째 바이트에 해당하는 rdh7 비트, rdh8 비트가 모두 하이(high)일 때 디 플립플롭(54)의 출력단에 하이(high)가 출력되며, 디 플립플롭(54)은 IPC 셀 인지를 판단하기 위한 것으로서 클럭계수 값이 63이고 클럭이 하강 천이를 할 때 하이(high)의 값을 출력하여 쓰기클럭 발생기(35)에 입력된다. NAND 게이트(81)는 디 플립플롭(54)의 출력이 하이(high)이고 클럭계수 값이 0일 때 로우(low)를 출력하여 IPC 셀 동기신호인 ISYNCN 신호를 발생한다.

기수패리티 비트 검사기(27)는 수신 셀의 매 바이트 마다 패리티 비트를 생성하기 위한 회로로서 XOR 게이트(65)는 수신셀 중 하이(high) 니블 데이타인 rda5 부터 rda8을 입력으로 하여 입력 데이타 비트중 하이(high)인 신호가 홀수 일때는 하이(high)로 출력하여 XNOR 게이트(60)로 입력하고 XOR 게이트(66)는 수신셀 중 로우(low) 니블 데이타인 rda1 부터 rda4을 입력으로 하여 입력 데이타 비트중 하이(high)인 신호가 홀수 일때는 하이(high)로 출력하여 XNOR 게이트(60)로 입력한다.

XNOR 게이트(60)는 입력 데이타 rda1 ~ rda8에서 하이(high)의 값을 가진 비트가 홀수 개이면 로우(low)를 출력하여 디 플립플롭(55)에서 출력하는 링크정합부에서 입력된 패리티 비트(RXP)와 함께 XOR 게이트(67)로 입력되도록 한다. XOR 게이트(67)는 2개의 입력 값이 같을 때는 로우(low)를 출력하여 디 플립플롭(56)으로 입력되도록 한다.

D 플립플롭(56)의 출력인 패리티에러 신호(RPERR)는 IPC 셀 처리장치 연결점(12) 으로 전송된다.

가상경로 식별 레지스터(32)는 수신 셀의 4번째 바이트 데이타중 로우(low) 니블을 가상경로 식별 레지스터(32)의 하이(high)니블 입력으로, 수신 셀의 5번째 바이트 데이타중 하이(high) 니블을 가상경로 식별 레지스터의 로우(low)니블 입력으로 하며, 가상채널 식별 레지스터(31)는 수신 셀의 6번째 바이트 데이타중 비트6과 비트 5를 가상채널 식별 레지스터(31)의 비트2와 비트 1에 입력하며, 가상채널 식별 레지스터(30)는 수신 셀의 6번째 바이트 데이타중 로우(low) 니블을 가상채널식별 레지스터(30)의 하이(high) 니블 입력으로, 수신 셀의 7번째 바이트 데이타중 하이(high) 니블을 가상채널식별 레지스터(30)의 로우(low)니블 입력으로 한다. 이를 위하여 클럭이 하강 천이를 하면서 클럭 계수 값이 60일 때 가상채널 식별 레지스터(30,31), 가상경로 식별 레지스터(32)의 클럭 단자를 동시에 구동 시켜 변환된 가상경로 식별자 및 가상채널 식별자를 메모리 신호 발생기(33)로 입력한다. 메모리 신호 발생기(33)는 메모리(34)를 구동하는데 필요한 신호인 어드레스(ma9~ma0), 칩 선택신호(mcsn), 출력구동신호(moen), 쓰기구동신호(mwen)를 발생하는 회로로서 메모리(34)에 데이타를 쓰는 동작과 메모리(34)에서 데이타를 읽어 내는 동작을 한다.

메모리(34)에 데이타를 쓰는 경우는 셀역다중화에 필요한 참조표를 IPC 셀 처리장치가 저장할 때 이며 메모리(34)에서 데이타를 읽어 내는 경우는 셀역다중화 기능 수행시에 메모리(34)에 저장되어 있는 참조표를 읽어 셀조립분해장치의 FIFO 중 어느 FIFO로 사용자 셀을 저장할 지를 판단하기 위한 경우이다. 메모리에(34) 데이타를 쓰는 조건으로는 버스점유 허용신호(bgn)가 로우(low) 이면서 메모리 요구 신호(mreqn)가 로우(low) 일때 IPC 셀 처리 장치로 부터 입력되는 VME 메모리 어드레스 신호(va10~va1)를 메모리 어드레스 신호(ma9~ma0)로 변환하여 출력하며, 메모리 선택신호(mcsn)를 로우(low), 메모리 쓰기 신호(mwen)를 로우(low), 메모리 출력 신호(moen)를 하이(high)로 각각 100ns 주기 동안 출력한다.

이때, 메모리에 저장되는 데이타(md7~md0)는 IPC 셀 처리 장치로 부터 입력되는 VME 데이타 (vd7~vd0)이며 메모리 읽기 쓰기 신호(vrwn)가 로우(low)일 때 저장된다. 메모리(34)로 부터 데이타를 읽는 조건으로는 버스점유 허용신호(bgn)가 하이(high) 이면서 메모리 요구 신호(mreqn)가 로우(low) 일때 이며, 메모리 어드레스 신호(ma9~ma0)는 가상채널 식별 레지스터(30)에서 출력되는 신호인 가상채널 식별자(vci8~vci1)와 가상채널 식별 레지스터(31)에서 출력되는 신호인 가상채널 식별자(vci12~vci1)와 가상경로 식별 레지스터(32)에서 출력되는 신호인 가상경로 식별자(vpi8~vpi1)의 조합으로 결정되며, 메모리 선택신호(mcsn)를 로우(low), 메모리 쓰기 신호(mwen)를 하이(high), 메모리 출력 신호(moen)를 로우(low)로 각각 클럭계수 값이 62와 63인 동안 출력한다. 이때, 메모리(34)로 부터 읽어낸 데이타(md7~md0)는 쓰기클럭 발생기(35)에서 이용한다.

버스점유 허용신호(bgn)는 쓰기클럭 발생기(35)가 메모리(34)의 데이타 버스를 사용하지 않음을 IPC 셀 처리장치로 알려서 데이타 버스의 충돌을 막기 위한 신호로서 메모리 요구신호(mreqn)가 로우(low) 이고 클럭계수 값이 2부터 44의 값을 가질 때 로우(low)로 출력되는 버스점유요구 입력신호(bgni)가 있을 때 IPC 셀 처리장치는 메모리(34)에 데이타를 저장할 수 있다. 클럭발생기(91)는 메모리신호 발생기(33)가 동작하는데 필요한 20MHz 클럭을 발생한다. 쓰기클럭 발생기(35)는 사용자 셀 표시신호(dind)가 하이(high)의 값을 가지고 클럭이 하강 천이일 때 클럭 주기인 21.3ns 동안 매 바이트 마다 로우(low) 신호인 사용자 셀 쓰기클럭(UDWR3~UDWR0)을 발생한다. 셀조립분해 장치에 있는 4개의 FIFO 중 어느 FIFO로 쓰기클럭을 발생하는 가는 메모리(34)에서 읽혀진 데이타(md7~md0)에 따라 정해지며, 쓰기클럭 금지신호(winh)가 하이(high) 값을 가질 때는 링크정합부로 부터 수신되는 64바이트 크기를 가진 셀을 56바이트 크기를 가진 ATM 셀로 변환하기 위하여 8바이트 전송시간 동안 쓰기클럭을 하이(high)로 유지한다. 쓰기클럭금지기(90)는 쓰기클럭 금지신호를 발생하는 회로로서 ATM 스위치에서 사용된 8바이트를 제거한다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

상기와 같이 이루어지는 본 발명은 ATM 교환기가 POTS 서비스를 수용하는데 반드시 필요한 회로로서 ATM 교환기로 부터 수신된 ATM 셀의 헤더 내에 포함되어 있는 라우팅 태그를 참조하여 사용자 셀, IPC 셀, Idle 셀을 구분하고, 사용자 셀인 경우에 1,024 개의 연결점을 가진 가상경로 식별자 및 가상채널 식별자 값을 참조하여 해당 셀조립분해장치로 사용자 셀을 전송하며, IPC 셀인 경우 IPC 셀 처리장치로 IPC 셀을 전송하므로써 ATM 교환기가 POTS 서비스를 수용하는 데 필요한 ATM 셀 역다중화 기능을 제공하는 효과가 있다.

Claims (10)

1. 링크정합부 연결점(11)을 통하여 입력되는 수신셀에 포함된 헤더 데이타를 분석하기 위하여 11바이트의 데이타를 저장하는 제 1 내지 제 11 데이타 레지스터(15 내지 25),

   상기 제 1 내지 제11 데이타 레지스터(15~25)에 저장된 데이타를 읽기 위한 타이밍을 공급하는 클럭 계수기(36),

   수신 셀의 헤더에 포함된 라우팅 태그를 분석하여 셀의 종류를 식별하기 위한 셀식별기(26),

   상기 셀식별기(26)에서 사용자 셀을 식별한 경우 셀조립분해 장치 연결점(13)의 해당 포트로 사용자 셀을 전송하기 위하여 전송 포트를 결정하는 참조 데이타를 저장하는 메모리(34),

   상기 메모리(34)를 구동하기 위한 메모리 신호 발생기(33),

   상기 셀 식별기(26)가 사용자 셀을 표시할 경우 메모리(34)에서 참조 데이타를 읽어서 셀조립분해 장치의 해당 FIFO로 사용셀을 쓰거나 IPC 셀을 표시할 경우 IPC 셀 처리장치 FIFO로 IPC 셀을 쓰기 위한 쓰기클럭을 발생하는 쓰기 클럭 발생기(35),

   링크정합부 연결점(11)을 통하여 입력되는 수신 셀에 대한 기수 패리티 비트를 매 바이트 마다 발생하여 수신된 기수 패리티 비트(RXP) 신호와 같은 지를 검사하는 기수 패리티 비트 검사기(27)를 포함한 것을 특징으로 하는 공중 전화 교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
2. 제 1 항에 있어서,

   상기 제 1 데이타 레지스터(15)는,

   상기 링크정합부 연결점을 통하여 수신되는 ATM 셀 동기 신호(ACS)가 로우(low) 이면서 클럭(CLK)이 상승 천이를 할 때 셀의 첫 번째 바이트가 저장되고, 다음 클럭이 상승 천이를 할 때 셀의 두번째 바이트가 저장되며, 또 다음 클럭이 상승 천이를 할 때 세번째 바이트가 저장되는 순서로 클럭이 상승 천이를 할 때 마다 셀의 네번째 바이트, 다섯번째 바이트 순으로 셀이 저장되며,

   상기 제 2 데이타 레지스터(16)는 상기 제 1 데이타 레지스터(15)의 출력을 입력으로 하여 상기 제 1 데이타 레지스터(15)에 셀의 두 번째 바아트가 저장될 때 셀의 첫번째 바이트가 저장되며,

   상기 제 3 데이타 레지스터(17)는 상기 제 1 데이타 레지스터(15)에 셀의 세번째 바이트가 저장될 때 셀의 첫번째 바이트가 저장되며,

   상기 제 4 데이타 레지스터(18) 내지 제 11 데이타 레지스터(25)는 위와 같은 방법으로 상기 제 1 데이타 레지스터(15)에 셀의 열한번째 데이타가 저장될 때, 제 11 데이타 레지스터(25)는 셀의 첫번째 데이타를 저장하는 방법으로 셀의 헤더 데이타를 분석하기 위하여 클럭에 따라 11 바이트 까지를 저장하도록 연결 구성되는 것을 특징으로 하는 공중 전화교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
3. 제 1 항에 있어서,

   상기 클럭 계수기는(36)는,

   링크정합부 연결점(11)을 통하여 수신되는 클럭과 셀 동기 신호를 입력으로 하여 셀 동기 신호가 low 일 때 클럭 계수 값을 54로 초기화 하고 클럭이 상승 천이를 할 때 마다 클럭 계수를 1씩 증가하여 상기 셀 식별기(26), 메모리 신호 발생기(23)의 동작 조건 신호를 발생하는 6개의 디 플립플롭을 구비하는 것을 특징으로 하는 공중 전화 교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
4. 제 1 항에 있어서,

   상기 메모리 신호 발생기(33)는,

   외부의 IPC 셀 처리장치가 상기 메모리(34)에 데이타를 쓸 때 IPC 셀 처리장치 연결점을 통하여 입력되는 VME 읽기쓰기 신호(vrwn)가 로우(low), 메모리 요구 신호(mreqn)가 로우(low), 버스점유 허용 신호(bgn)가 로우(low) 일 때 VME 어드레스 버스(va10~va1)를 메모리 어드레스 버스(ma9~ma0)로 변환하여 메모리 쓰기 번지를 결정하고 VME 데이타 버스(va7~va0)에 실린 데이타를 메모리 데이타(md7~md0)로 변환하여 메모리 선택 신호(mcs)를 로우(low), 메모리 출력 신호(moen)를 하이(high), 메모리 쓰기 신호(mwen)를 로우(low)로 발생하도록 구성된 것을 특징으로 하는 공중 전화 교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
5. 제 4 항에 있어서,

   외부의 IPC 셀 처리장치가 상기 메모리(34)에 데이타(md7~md0)를 쓰거나 읽을 수 있는 타이밍을 알려 주기 위하여, 상기 클럭 계수기(36)에서 출력되는 버스점유 허용 입력신호(bgni)와 메모리 요구 신호(mreqn)가 모두 로우(low) 일 때 이를 부정 논리합 연산하여 하이(high)로 출력하는 NOR 게이트(62),

   상기 NOR 게이트(62)의 출력을 클럭단자로 입력받아 버스점유 허용 신호(bgn)로서 로우(low)가 출력되도록 하며, 메모리 요구 신호(mreqn)가 하이(high) 가 되면 프리세트 단자에 인버터(41)를 통해 로우(low) 신호로서 입력받아 그 출력이 메모리 신호 발생기(33)에 입력되도록 하는 플립플롭(50)을 더 구비하도록 하는 것을 특징으로 하는 공중 전화교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
6. 제 1 항에 있어서,

   상기 쓰기클럭 발생기(35)는 사용자 데이타 표시 신호(dind), IPC 데이타 표시 신호(iind), 쓰기 클럭 금지 신호(winh)를 입력으로 하여 클럭이 로우(low)로 하강 천이 될 때 인버터(42)를 통한 출력이 하이(high)로 상승 천이 될때 마다 사용자 셀 표시신호(dind)가 하이(high) 이고, 쓰기클럭 금지 신호(winh)가 로우(low) 일 때 메모리 데이타(md7~md0) 값에 따라 사용자 데이타 쓰기클럭3~사용자 데이타 쓰기클럭0(UDWR3~UDWR0)중 한 쓰기클럭을 발생하거나 IPC 데이타 표시신호(iind)가 하이(high), 쓰기클럭 금지 신호(winh)가 로우(low) 일 때 IPC 데이타 쓰기 클럭(IDWR)을 발생하도록 구성된 것을 특징으로 하는 PSTN 연동용 ATM 셀 역다중화 회로.
7. 제 6 항에 있어서,

   상기 메모리(34)는,

   메모리 신호 발생기(33)가 VME 쓰기 읽기 신호(vrwn)가 하이(high), 메모리 요구신호(mreqn)가 로우(low)로 입력받고, 상기 클럭 계수기(36)의 출력 신호가 62(cnt62) 부터 63(cnt63)의 값을 가지는 동안 메모리 선택 신호(mcsn)를 (low), 메모리 출력 신호(moen)를 로우(low), 메모리 쓰기 신호(mwen)를 하이(high)로 제공하고, 가상경로 및 가상채널 식별 레지스터(30,31,32)의 출력을 이용하여 메모리 어드레스(ma9~ma0)가 정해지면, 메모리 데이터(md7~md0)를 출력하도록 구성된 것을 특징으로 하는 공중 전화교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
8. 제 1 항에 있어서,

   입력되는 클럭이 로우(low) 이면서 클럭 계수 값이 60(cnt60)일 때 셀의 네번째 바이트 로우(low) 니블과 다섯번째 바이트 하이(high) 니블 영역에 포함된 가상경로 식별자를 저장하는 가상경로 식별 레지스터(32)와, 셀의 여섯번째 바이트 비트 6과 비트 5의 가상채널 식별자를 저장하는 제1 가상채널 식별 레지스터(31)와, 셀의 여섯번째 바이트 로우(low) 니블과 일곱번째 바이트 하이(high) 니블 영역에 포함된 가상채널 식별자를 저장하는 제2 가상채널 식별 레지스터(30)를 더 포함하여, 이들 레지스터(30,31,32)의 출력을 조합하여 구성한 어드레스를 상기 메모리 신호 발생기(33)로 입력되도록 구성한 것을 특징으로 하는 공중 전화 교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
9. 제 1 항에 있어서,

   상기 셀식별기(26)는,

   상기 클럭계수기(36)의 클럭계수 값이 54(cnt54)이고 인버터(43)에서 출력되는 클럭이 상승 천이를 할 때 하이(high)를 출력하는 AND 게이트(71)와,

   상기 AND 게이트(71)의 출력이 상승 천이를 할 때 제1 데이타 레지스터(15)에서 출력되는 첫번째 바이트의 비트 8을 검사하여 유효셀을 확인하는 제1 디 플립플롭(51),

   상기 제1 디 플립플롭(51)의 출력과 셀의 세번째 바이트의 비트 7, 비트 8 이 모두 로우(low) 일 때 하이(high)를 출력하는 NOR 게이트(61)와,

   상기 NOR 게이트(61)의 출력을 입력으로 하여 클럭 계수 값이 셀의 3번째 바이트 임을 알리는 계수 56(cnt56) 이면서 클럭이 로우(low) 일 때 제2 AND 게이트(72)를 통한 출력이 클럭단자를 구동하여 상기 NOR 게이트(61)의 값을 출력하는 제2 디 플립플롭(52)과,

   상기 제2 디 플립플롭(52)의 출력이 하이(high)이면서 클럭계수 값이 0일 때 사용자 셀의 동기 신호(USYNCN3~USYNCN0)를 발생하는 제1 NAND 게이트(80)와,

   상기 제2 디 플립플롭(52)의 출력이 하이(high) 이면서 클럭 계수 값이 63(cnt63) 일 때 사용자 셀 표시 신호(dind)를 출력하는 제3 디 플립플롭(53),

   상기 상기 제1 디 플립플롭(51)의 출력이 로우(low) 이고 제8 데이타 레지스터(22)의 비트 8과 비트 7의 값이 하이(high) 일 때 하이(high)를 출력하여 IPC 데이타를 표시하는 제3 AND 게이트(75),

   상기 제3 AND 게이트(75)의 출력을 입력으로 하여 클럭이 하강 천이를 하면서 클럭 계수 값이 63(cnt63) 일 때 IPC 데이타 표시(iind)를 출력하는 제4 디 플립플롭(54),

   상기 제4 디 플립프롭(54)의 출력이 하이(high) 이면서 클럭 계수 값이 0일 때 IPC 셀 동기 신호(ISYNCN)를 클럭 한 주기 동안 로우(low)로 출력하는 제2 NAND 게이트(81)를 구비하는 것을 특징으로 하는 공중 전화 교환망(PSTN) 연동용 ATM 셀 역다중화 회로.
10. 제 1 항에 있어서,

    상기 기수패리티 비트 검사기(27)는,

    상기 제1 데이타 레지스터(DR1)에서 클럭의 상승 천이 때 출력되는 데이타를 입력으로 하여 각각의 우수 패리티 비트를 발생하기 위한 제1 및 제2 XOR 게이트(65,66)와

    상기 XOR 게이트(65,66)로 부터 출력되는 각각의 우수 패리티 비트에 대하여 기수 패리티 비트를 생성하기 위한 XNOR 게이트(60)와,

    링크정합부로 부터 수신되는 수신기수 패리티 비트(RXP)를 클럭의 상승 천이일 때 가로채기 위한 제1 디 플립플롭(55)과,

    상기 제1 디 플립플롭(55)의 출력과 XNOR 게이트(60)에서 발생된 기수패리티 비트가 맞는지를 검사하기 위한 제2 디 플립플롭(56)을 구비하는 것을 특징으로 하는 공중 전화 교환망(PSTN) 연동용 ATM 셀 역다중화 회로.