KR950004803A - 다단 룩업테이블에 의한 가상채널 변환회로 - Google Patents

다단 룩업테이블에 의한 가상채널 변환회로 Download PDF

Info

Publication number
KR950004803A
KR950004803A KR1019930012862A KR930012862A KR950004803A KR 950004803 A KR950004803 A KR 950004803A KR 1019930012862 A KR1019930012862 A KR 1019930012862A KR 930012862 A KR930012862 A KR 930012862A KR 950004803 A KR950004803 A KR 950004803A
Authority
KR
South Korea
Prior art keywords
output
bit
address
lookup table
virtual channel
Prior art date
Application number
KR1019930012862A
Other languages
English (en)
Other versions
KR950015065B1 (ko
Inventor
최대우
김철규
박홍식
Original Assignee
양승택
재단법인 한국전자통신연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 재단법인 한국전자통신연구소 filed Critical 양승택
Priority to KR1019930012862A priority Critical patent/KR950015065B1/ko
Publication of KR950004803A publication Critical patent/KR950004803A/ko
Application granted granted Critical
Publication of KR950015065B1 publication Critical patent/KR950015065B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/74—Address processing for routing
    • H04L45/745—Address table lookup; Address filtering
    • H04L45/7452—Multiple parallel or consecutive lookup operations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/54—Organization of routing tables

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

본 발명은 다단 룩업테이블에 의한 가상채널 변환방식에 관한 것으로, 특히 비동기 전달방식(ATM:Asynchronous Transfer Mode)에 사용되는 TM셀의 헤더의 한영역으로서 ATM셀이 속한 논리적 채널을 나타내는 가상채널(Virtul Channel)을 해석한 후 새로운 가상채널로 변환시켜줌에 있어서 다단의 룩업테이블을 사용하여 실시간(realtime)으로 변경하는 다단 룩업테이블에 의한 가상채널변환회로에 관한 것으로, 동시에 사용가능한 가상채널의 수가 제한이 되나 24자리의 2진수로 표현가능한 전영역의 가상채널을 사용할수 있으며, 가상채널을 번역 및 변환하기 위한 메모리 영역을 획기적으로 줄임으로써 ATM 스위치의 가입자 정합회로를 경제적으로 실현가능하게 효과가 있다.

Description

다단 룩업테이블에 의한 가상채널 변환회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용되는 ATM 셀 구조도, 제2도는 본 발명의 다단 룩업테이블에 의한 가상채널 변환회로, 제3도는 본 발명에 따른 일실시 예시도.

Claims (4)

  1. 다단 룩업테이블에 의한 가상채널 변환장치에 있어서, VPI가 도착하면 주소(A1)로 입력하고 데이터라인(D1)으로는 VPI가 의미하는 가상채널 다발을 지정하는 k개 비트의 포인터(pointer)를 출력하는 적어도 하나 이상의 제1열룩업테이블(21), 상기 제1열 룩업테이블(21)에서 출력된 포인터와 함께 VCI1를 주소(A2L 및 A2H)로 입력받아 m개의 비트의 포인터를 출력하는 적어도 하나 이상의 제2열 룩업테이블(22), 상기 제2열 룩업테이블(22)에서 출력된 포인터(D2)와함께 VCI2를 주소(A3L 및 A3H)로 입력받아 데이터라인(D3)으로는 변환된 가상채널(VPI/VCI)을 출력하는 적어도 하나 이상의 제3열 룩업테이블(23)을 구비하는 것을 특징으로 하는 다단 룩업테이블에 의한 가상채널 변환회로.
  2. 제1항에 있어서, 상기 제1열 룩업테이블(21)은, 8비트 병렬로 변환된 데이터를 입력으로 하여 한 주기가셀의 한 바이트 전송시간에 해당하는 클럭(CLK/8)에 의해 출력에 나타나도록 함에 있어서, 입력 데이터의 최하위 비트로부터 최상위 비트까지가 차례로 출력의 최하위 비트로부터 최상위 비트까지 나타나는 제1래칭수단(301), 상기 제1래칭수단(301)의 출력에 가상경로 식별자가 나타나 있는 동안 로직 0상태를 유지하는 상태유지신호(SVPI)와, 상기 제1래칭수단(301)의 출력에 가상채널 식별자의 첫번째 바이트(VCI1)가 나타나 있는 동안 로직 0상태를 유지하는 상태유지신호(SVCI)와, 상기 제1래칭수단(301)의 출력에 가상채널 식별자의 두번째 바이트(VCI2)가 나타나 있는 동안 로직 0상태를 유지하는상태유지신호(SVCI2)를 입력으로 하는 제1논리합 연산수단(302), 상기 SVPI 신호와 상기 SVCI1 신호를 입력으로 하여 논리합 연산하는 제2논리합 연산수단(303), 두개의 입출력포트중 첫번째 포트는 상기 제1래칭수단(301)의 출력중 하위비트가 주소의 하위비트로 연결되고 제1래칭수단(301) 출력의 상위비트가 주소의 상위비트로 연결되며 멀티플렉싱된 출력중하위비트가 주소의 그 다음 상위비트로 연결되고 멀티플렉싱 출력의 최상위 비트가 주소의 최상위 비트로 되며, 제1논리합 연산수단(302)의 출력을 칩인에이블(/CE) 및 아웃 인에이블(/OE)로 연결하고, 읽고 쓰기위한 신호(이하, R/W 신호)는읽는 상태로 유지하며, 두번째 포트는 일반적인 마이크로프로세서에 연결된 제1메모리 수단(304)을 구비하고 있는 것을특징으로 하는 다단룩업테이블에 의한 가상채널 변환회로.
  3. 제1항에 있어서, 상기 제2열 룩업테이블(22)은, 상기 제1메모리 수단(304)의 상기 첫번째 입출력 포트의데이터출력을 입력으로 하고 상기 제2논리합 연산수단(303) 출력이 클럭입력단에 연결되어 그 상승천이에서 입력이 출력으로 나타나도록 함에 있어서 데이터의 하위비트로부터 상위비트까지가 차례출력의 하위비트로부터 상위비트까지 나타나도록 하는 제2래칭수단(305), 두개의 입력 그룹중 첫번째 그룹은 모두 로직 0상태를 계속 유지하며 두번째 그룹은 상기제2래칭수단(305)의 출력에 연결되어 상기 SVPI 신호가 로직 0상태인 동안에는 첫번째 그룹이 출력되고 상기 SVPI 신호가로직 1상태인 동안에는 두번째 그룹이 출력되고 그 출력은 상기 제1메모리 수단(304)의 상기 첫번째 포트의 상위주소에연결되도록 함에 있어서 제2래칭수단(305) 출력의 최상위 비트가 메모리 주소의 최상위 비트가 되도록 하는 제1멀티플렉서(306)를 구비하고 있는 것을 특징으로 하는 다단 룩업테이블에 의한 가상채널 변환회로.
  4. 제1항에 있어서, 상기 제3열 룩업테이블(23)은, 두개의 입출력 포트중 첫번째 포트는 상기 제1래칭수단(301)의 출력중 하위비트가 주소의 하위비트로 연결되고 제1래칭수단(301) 출력의 상위비트가 주소의 상위비트로 연결되며 제1멀티플렉서(306)의 출력중 최상위 비트가 주소의 최상위 비트로 되며, 그 다음 비트가 주소의 그 다음 상위비트로연결되고 SVCI2 신호를 칩인에이블(/CE) 및 아웃인에이블(/OE)로 연결하고 R/W 신호는 읽는 상태로 유지하며 두번째 포트는 일반적인 마이크로프로세서에 연결된 제2메모리수단(307), 두개의 입출력 포트중 첫번째 포트는 상기 제1래칭수단(301)의 출력중 하위비트가 주소의 하위비트로 연결되고 제1래칭수단(301) 출력의 상위비트가 주소의 상위비트로 연결되며 제1멀티플렉서(306)의 출력중 최상위 비트가 주소의 최상위 비트로 되며, 그 다음 비트가 주소의 그 다음 상위비트로연결되고 SVCI2 신호를 칩인에이블(/CE) 및 아웃인에이블(/OE)로 연결하고 R/W 신호는 읽는 상태로 유지하며 두번째 포트는 일반적인 마이크로프로세서에 연결된 제3메모리 수단(308)을 구비하고 있는 것을 특징으로 하는 다단 룩업테이블에 의한 가상채널 변환회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930012862A 1993-07-08 1993-07-08 다단 룩업테이블에 의한 가상채널 변환회로 KR950015065B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930012862A KR950015065B1 (ko) 1993-07-08 1993-07-08 다단 룩업테이블에 의한 가상채널 변환회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930012862A KR950015065B1 (ko) 1993-07-08 1993-07-08 다단 룩업테이블에 의한 가상채널 변환회로

Publications (2)

Publication Number Publication Date
KR950004803A true KR950004803A (ko) 1995-02-18
KR950015065B1 KR950015065B1 (ko) 1995-12-21

Family

ID=19358983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930012862A KR950015065B1 (ko) 1993-07-08 1993-07-08 다단 룩업테이블에 의한 가상채널 변환회로

Country Status (1)

Country Link
KR (1) KR950015065B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438902B1 (ko) * 2002-01-30 2004-07-02 주식회사 케이티 교환시스템에서 다중가입자 호에 대한 ｓｖｃ 서비스 방법및 그 장치
KR100539293B1 (ko) * 1997-12-08 2008-11-18 닛토덴코 가부시키가이샤 반도체웨이퍼의자동첩부장치
CN109696904A (zh) * 2018-12-24 2019-04-30 普华基础软件股份有限公司 一种电子控制单元数据描述文件的地址替换方法及系统

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539293B1 (ko) * 1997-12-08 2008-11-18 닛토덴코 가부시키가이샤 반도체웨이퍼의자동첩부장치
KR100438902B1 (ko) * 2002-01-30 2004-07-02 주식회사 케이티 교환시스템에서 다중가입자 호에 대한 ｓｖｃ 서비스 방법및 그 장치
CN109696904A (zh) * 2018-12-24 2019-04-30 普华基础软件股份有限公司 一种电子控制单元数据描述文件的地址替换方法及系统

Also Published As

Publication number Publication date
KR950015065B1 (ko) 1995-12-21

Similar Documents

Publication Publication Date Title
EP0482550B1 (en) A virtual identifier conversion system
JPH02223253A (ja) 非同期時分割多重化構成
KR970078208A (ko) Atm 네트워크에서의 atm 셀 루팅 방법 및 장치
KR950004803A (ko) 다단 룩업테이블에 의한 가상채널 변환회로
JP3113620B2 (ja) Ａｔｍ交換機とそのｉｐｃセル伝送方法
JPH11275082A (ja) マルチライン対応のセルヘッダー変換装置及びその方法
KR0144326B1 (ko) 12*12 에스티에스-1 스위치
KR100194808B1 (ko) 공중전화 교환망(pstn) 연동용 비동기전달모드 셀 역다중화회로
KR950012070B1 (ko) 32비트 단위 통신 모듈과 에이.티.엠 셀 디스어셈블러와의 인터 페이스 장치
KR100443002B1 (ko) 레지스터 플립플롭을 이용해 에이직 내부에 설계된브이피아이/브이시아이 변환테이블
JP3141870B2 (ja) 識別子変換方法及び識別子変換回路
KR0137087Y1 (ko) 상호 신호 변환 장치
KR960016386B1 (ko) 교환시스템간 접속장치
JPH06268707A (ja) データ長変換回路
KR960001058B1 (ko) 에이.티.엠 셀 어셈블러와 32-비트 단위 통신모듈과의 인터페이스 장치
KR950022261A (ko) 코드 분할 다중 접근방식 비터비 복호기
JPH0758753A (ja) インタフェース回路
JPH05199256A (ja) Ａｔｍ交換機
KR100255813B1 (ko) 디지털 기억소자를 이용한 atm 셀 헤더의 가상 경로 식별자변환방법
KR19990004488A (ko) 비동기전송모드 교환기의 루팅태그 해석장치
KR950022098A (ko) 다중가입자 접속시의 전송속도차 보상 회로
Wu et al. Architecture of multi-connection shaper and enforcer based on time-differential generic cell rate algorithm (GCRA)
KR20000028082A (ko) 사설 교환기의 셀 스위칭 장치 및 방법
US20010046233A1 (en) Symmetric universal format conversion mechanism with gray code
KR960016284A (ko) 비동기셀 적응계층 3/4의 sar트레일러생성회로

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041201

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee