JPH02223253A - 非同期時分割多重化構成 - Google Patents

非同期時分割多重化構成

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JPH02223253A
JPH02223253A JP1261921A JP26192189A JPH02223253A JP H02223253 A JPH02223253 A JP H02223253A JP 1261921 A JP1261921 A JP 1261921A JP 26192189 A JP26192189 A JP 26192189A JP H02223253 A JPH02223253 A JP H02223253A
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JP1261921A
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Andrew K Joy
アンドリュー　ケイス　ジョイ
Michael D Jager
マイクル　デビッド　ジャガー
Andrew J Pickering
アンドリュー　ジェームス　ピッカーリング
Raymond E Oakley
レイモンド　エドワード　オウクリイ
John S Arnold
ジョン　スペンサー　アーノルド
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GEC PLESSEY TELECOMMUN Ltd
Plessey Overseas Ltd
Plessey Telecommunications Ltd
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GEC PLESSEY TELECOMMUN Ltd
Plessey Overseas Ltd
Plessey Telecommunications Ltd
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L49/10—Packet switching elements characterised by the switching fabric construction
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    • H—ELECTRICITY
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    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
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    • H—ELECTRICITY
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は非同期時分割スイッチング装置及びその動作方
法に関する。
［従来の技術］ 広帯域電気通信ネットワークの分野では、多くのデータ
源からのデータレートの異なるバースデイもしくは決定
論デジタルデータ流を多くの異なる行先ヘスイツチする
ことのできるスイッチングシステムに対する要望が生じ
ている。
この目的を達成する方法として、データがパケットで送
信される非同期時分割多重化を使用することが全世界で
行われている。これらのパケットはチエツクバイトだけ
でなく、その回線上のその接続に独特な仮想回路番号を
含む代表的に３もしくは４バイトのヘッダーと共に、多
くのデータバイト、例えば３２、を含んでいる。従って
、これらのデータパケットを１息回線に対して任意の出
力回線ヘスイツチし新しい仮想回路番号を割当てること
ができるスイッチに対するニーズが生じてきた。
この問題に対してすでにいくつかの解決方法が与えられ
ているがそれらは全て多聞のＲＡＭもしくは余分なハー
ドウェアを必要とし、それにより集積回路上に収容でき
る最大スイッチサイズが制限される。この問題の最も身
近な解決方法はＣＮＥＴにより開発されたスイッチであ
った。このスイッチはセルフルーチング法を使用せず、
従って各スイッチに組み入れられる仮想回路番号を変換
するのに大型ＲＡＭを必要とする。本発明はスイッチ構
造の入力において一つの変換しか必要とせず、スイッチ
構造は一つもしくは複数のスイッチ段を使用することが
でき、各段が本発明に記載された一つ以上のスイッチン
グ構成を使用しており、一つ以上の“ルーチング　デジ
ット〃がパケットのフロントへ加えられて共にスイッチ
４１１Ｔ１内で使用される径路を定義し且つスイッチ構
造の出力において除去される。ＣＮＥＴのスイッチは入
力のパラダイアゴナル変換を使用してデータのインター
リーブドパイトを生成しデータＲＡ　Ｍへ与える。これ
は、時間多重化を使用してワイドなシリアル／パラレル
シフトレジスタにより多くのＲＡＭアクセスインターリ
−ピング時間が与えられる本発明よりも高速アクセスの
ＲＡＭを必要とする。ＣＮＥＴは各入力キューに対して
別々のメモリブロックを使用しており、キューの共有メ
モリによりＲＡＭサイズが低減され、入力キューではな
く出力キューを使用することによりセルがブロックされ
る可能性が解消される。スイッチング構成において、一
つ以上の入力が同時に同じ出力をアクセスすることがあ
り、一つの出力は一時に一パケットしか送信できないか
もしれないために各出力キューのニーズがある。入出力
数の等しいスイッチング構成（実際上、最も通常の例）
では、一つ以上の入力が同時に同じ出力をアドレスして
出力のキューの長さが増大すると、その時にアドレスさ
れない他の出力がなければならずそれらのキューは短縮
しなければならない。構成上の全ての出力キュー間で共
通メモリを共有している場合には、メモリ容量は最も必
要な所へ割り当てることができるためより効率的に使用
される。その結果、共有メモリがあると、メモリオーバ
フローによるパケットの目スの同じ確率−を達成するの
に総メモリ容量は小さくて済む。一つ以上の出力がある
場合には、同確率の消失パケットに対して総メモリ容量
はおよそ半分で済む。
共有メモリの第２の利点は、例えば入力数に等しい、多
数の出力を有する標準構成を使用して少数の出力上へい
くつかの入力を集中するのに本構成を使用する場合、独
立出力キューの場合に非使用出力に割り当てられるメモ
リを、共有メモリにより、使用出力上で使用できるよう
になることである。
従って、本発明の目的は全ての出力キューにより共有さ
れる共通メモリを設け、前記問題を克服し、例えば集積
回路技術等の、シリコン技術を使用して実施することが
でき、チップエリアを効率的に使用する非同期時分割多
重化スイッチング装置を提供することである。
キューの最適位置は装置の出力ボートであるが、出力キ
ューは装置の全ての入力ボートにより同時にアドレスす
ることができ従ってキューの入力帯域幅は入力ポー１−
レートのＮ倍でなければならず、ここにＮは入力ボート
数である。メモリのアクセスサイクルタイムは比較的長
いため、キューメモリは非常に大きな語長を使用して全
ての人力ボートを所要時間内にサイクリックにアクセス
しなければならず、これはまた各入力における直並列コ
ンバータと各出力における並直列コンバータを示唆する
。本発明はパケット長の一部分がＫ“であるメモリ語を
使用し、ここにＫ“は偶数である。Ｋ“セグメントの隣
接する偶奇対を使用すれば入出力ボートのスイングバッ
ファリングを行うことができ、続くセグメントの受信中
に一つのセグメントが入力直並列コンバータ内に静止保
持され、同時に前のセグメントの送信中に一つのセグメ
ントが出力並直列コンバータへ並列ロードされる　″Ｋ
″の代表的な値は２もしくは４であり、装置のメモリ速
度やジオメトリに従って選択される。このようにして、
共通キューメモリへ全入力を入力するのに充分な時間が
与えられる。集積デバイス内のシリコンエリアを非常に
効率的に使用できるようにする技術により、デバイスの
高度な並列内部動作が実施される。
本発明に従って、直列形式で且つデータパケットを並列
形式に変換する、ルーチップ情報を含む入力データパケ
ットを受信するように構成された直並列コンバータを具
備する非同期時分割多重化スイッチング装置が提供され
、ランダムアクセスメモリが設りられていて各データパ
ケットがアドレス位置においてメモリ内へ入り、末尾の
各ファーストインファーストアウト出力キューにアドレ
スが入力され、キューのヘッドのアドレスがアクセスさ
れてデータパケットがランダムアクセスメモリから並直
列コンバータへ読み取られて所望の出力へ直列に送出さ
れる。
［実施例］ 第１図を参照として、８人力８出力非同期時分割寮重化
（ＡＴＤ）スイッチの中央コアを示し、それはおよそ１
６０Ｍビット／秒のデータレートで作動し、この簡単化
された例では、各出力キューに割り当てられる専用メモ
リ部を有している。
システムは主として、８人力１５２ビット直並列コンバ
ータ１、各出力線を付随する１６パケツトＦＩＦＯキユ
ーを実施する３８にビットＲＡＭ２及び８個の出力並直
列コンバータ３からなっている。キュープロセッサ４が
各出力キューを付随する読取書込アドレスを計算し、読
取書込アドレスポインタとキューフル／エンプティ　フ
ラグを記憶するためにレジスタファイル５が使用されて
いる。タイミング／同期化ブロック６がＡＴＤ論理が必
要とするタイミング信号を発生する。信号ＰＵＲは回路
をパワーアップする場合のりヒツト信号を示す。直並列
コンバータ１はポートＬＩ。
〜ＩＩ７から１６０Ｍビット／秒のレートでデータ入力
ビットＴ。〜Ｔ１．１を受信するように示されている。
直並列コンバータ１は゛１ウオーキングワン“（ｗａｌ
ｋｉｎ（ｌ　ｏｎｅ　）シーケンサ７及び７ドレスカウ
ンタ１１により！ＩＩ御される。同様に、並直列コンバ
ータ３も１ウオーキング　ワン“シーケンサ８及びアド
レスカウンター２より制御される。カウンタはタイミン
グの目的で３ビツトコ一ド化データ信号を発生する。デ
ー　タは１６０Ｍビット／秒のレートで並直列コンバー
タ３から出力ＩＬＯ−１０７を介して送出されるものと
して示す。
パケットの第１半部の第１ビツトは同期化ビットとして
保存される。第２、第３ビツトは入力の現在のスロット
がパケットを運んでいるかあるいは使用されていないか
を示すのに使用され、コードＯＯが非使用状態を示すの
に使用され入力アドレスレジスター０内にフラグをセッ
トして打ち切られる出力キューへの書込みが８第３ ビツトの後にすぐ続くビットはルーチッグデジットを有
し、ルーチングツイールドに割当てられるパケット部は
パケットの第２半部ヘオーバフローしな【プれば任意で
ある。デバイスにより使用されるルーチッグデジットの
位置は外部から与えられるＣ１ｏｃｋ　５ｌｏｔパルス
の終端にすぐ先行するビットである。パケットのＷＪ１
半部は入力アドレスレジスタ１ｏの４ビツトへ送られ、
これらのビットはシフトレジスタとして５ｌｏｔ　Ｃ１
ｏｃｋパルスの存在によりイネーブルされるクロックに
接続され、従ってこれら４レジスタピツトはパケットの
第２半部の受信中に５ｌｏｔ　Ｃ１ｏｃｋパルスが終止
する前に受信される最終４ビツトを保持する。
キュープロセッサ４は゛ウオーキング　ワン″シーケン
サ９によりυＪｉｌｔされ、それはタイミング同期化ブ
ロック６により制御される。直並列コンバータ１はまた
入力アドレスレジスタ１０へ送られる入力アドレスレジ
スタ情報を抽出する。レジスタ１０はカウンタ１１によ
り制御され、アドレス情報がキュープロセッサ４へ通さ
れる。エンプティフラグがキュープロセッサにより使用
されてＲＡ　Ｍ　２へのアクセスを打切る。
３０４ビツトのＡＴＤパケットサイズに対して、全ての
入力がベアラ−上の３０４ビツトスロツトに同期して任
意の出回線番号にスイッチできなければならない。特定
出力キューがフルであれば、このキューにルートされる
入力ＡＴＤが廃棄される。キューエンプティ状態の元で
、第２図に示す、セル内の出力Ｄ（診断）及びビジー／
フリービット（Ｂ／Ｆ）がゼロにセットされ、０ビツト
に対するもの以外の他の全ての位置が未定義データを含
んでいる。Ｓで示す０ビツトはタイミングの目的でロー
カル基準として慟＜　５ｈｏｔ　５ｙｎｃ信号を運ぶＴ
ＥＪＪｊＪ化ビットである。
パケット長に対する３０４ビツトの選定は次のように構
成される、３２データビツト、ＳＳＤ及びＢ／Ｆビット
を含むスイッチ構造内部の３バイトヘツダー及び１５ビ
ツトルーチングアドレスである。
３０４データビツトの各入力ＡＴＤセルをアドレスされ
る出力ＦＩＦＯキュー内に記憶しなければならない。ス
イッチは１００ｎＳの内部勺イクルタイムを有し、それ
は１回のメモリ読取及び１回のメモリ書込に利用できる
時間である。第１図に符号１で示す入力直並列コンバー
タを第２図に詳示する。並直列コンバータ３もｍ２図に
評示する。
第２図に示す直並列コンバータは各入力における２個の
１５２ビツトラツチ（Ａ及び８）と全入力に共通の１５
２ビツト“ウオーキング　ワン″シーケンサ１５からな
り、１ウオーキング　ワン“シーケンサをラッチと共に
使用することにより０ＭＯ８実施における電力消散は高
データレートでのシフトレジスタによる解決方法に較べ
少くとも１桁低減する。
入力ＡＴＤセルの最初の半期間中に、データはＡレジス
タ内に記憶され、入ビットＯはラッチビット位置０に記
憶され、入ピット１５１はラッチビット位置１５１に記
憶される。“ウオーキングワン“シーケンサ１５は各ラ
ッチを順次サイクリックに選定して入力データを記憶し
、従って２．３個のトランジスタのみが、状態を変え、
各クロックサイクルにおいて電力を消費する。Ａレジス
タが満されている間、Ｂレジスタ内のデータは静止して
おり確認されたルーチッグデジットにより指定される出
力に対してＲＡＭ内へ書込むことができる。Ａレジスタ
がフルであると、入力データはＢレジスタへスイッチし
、Ｂレジスタには順次ＡＴＤセルデータの入力ｍ２半部
が充填される。
この期間中、Ａレジスタは静止しておりＲＡＭへ書込む
ことができる。同様に、−ｍ１図及び第２図にレジスタ
Ａ′及びＢ′として示す、並直列コンバータ３の動作も
レジスタＡ及びＢに関して説明したものと同じである。
例えばＬＩｏ等の各入力は標準論理回路１３を介して送
出され、それはデータを直並列コンバータＡ、Ｂの適切
な半部へ向ける。データは、例えば各ゲルト１４を介し
て直並列コンバータＡ、８の各ビット位置へゲートされ
、それは”ウオーキング　ワン“シーケンサ１５により
制御される。
各並直列コンバータＡ’　、Ｂ’からの出力は２対１マ
ルチプレクサ回路１６を介して送出され、トグル１７及
びインバータ１８を介して出力バッファ１９へ送出され
る。出力バッファ１９は線ＬＯｏ上へデータを出力する
。
第３図にＡＴＯスイッチ全体のデータ流を示す。
デバイスの出力に入力データセルが現れる前に最少３０
４クロック期間遅延がある、すなわちＩＡＴＤセル期間
の最小持ち時間があることが判る。出力データは入力デ
ータと一列に整列させられ、１個のＡＴＤチップの出力
がマトリクス内のもう一つのＡＴＤチップの入力を供給
できるようにする。入力スロットクロックの角縁を使用
してスイッチマトリクスの５つの可能なランクの各々に
関連する適切な３ビツトアドレスルーチン情報が抽出さ
れる。しかしながら、これらのルーチッグビットを識別
するのに、所望のビット位置へデコードできる、スイッ
チのランク位置に対する２進コードのハードワイヤリン
グ等の別の方法も使用できる。
半セル期間（１５２ビツト長）内に、８人力線（Ａもし
くはＢレジスタデータ）をＲＡＭへ書込み且つ８出力線
へ各データを読込むための９５０ｎｓがある。第４図に
２５６ｊＦ］Ｘ１５２ビツトメモリマツプを示す。２５
６の胃順アドレスを２０列に示す。各アドレスは１６位
置からなるキュー２１で表わされる。各位置はボックス
２２で示す直並列コンバータＡ、ＢのＡ、８部を表わす
２×１５２を表わしている。
ＦＩＦＯキューはメモリ内で読取ポインタ及び書込ポイ
ンタにより実ｍされる。（読取ポインタアドレスの）キ
ューのヘッドからデータが取り出され且つ（＊込ポイン
タアドレスの）キューの末尾へデータが加えられるボッ
クス２１で示す１６位置キューを考えるａ読取及び書込
アドレスはＯ〜１５の値をとることができ、オーバフロ
ー時にはラップアラウンドする。
キューにデータが書込まれると、それは書込アドレスポ
インタにより与えられるアドレスへ書込まれる。書込ア
ドレスポインタは増分されて読取アドレスと比較され、
等しければキューはフルである。キューのフル状態にお
いて、ＦＵＬＬフラグがセットされる。フルキューへ占
込む試みは打切られパケットは消失する。キューの読取
動作によりキューＦ　Ｕ　Ｌ　Ｌフラグがリヒットされ
る。正規作動状態において、システムのロードはキコー
フル状態に遭遇する可能性が非常に小さくなるように：
ＪＡｔｌｉされる。
キューからデータを読取る場合、データは読取アドレス
ポインタから除去される。読取アドレスポインタが増分
されて書込アドレスと比較され、等しければキューは現
在エンプティである。キューエンプティ状態において、
ＥＭＰＴＹフラグがセットされる。エンプティキューの
読取りの試みは出力ＡＴＤセル内のＤ及びＢ／トピット
位置に表示される。キューの書込動作によりキューＥＭ
ＰＴＹフラグがリセットされる。
前記アクションのシーケンスにより１６工レメントＲＡ
Ｍはファーストインファーストアウト１６パケツトキユ
ーとなる。ＡＴＤプロセッサ上のキュープロセッサが各
々１６エレメントを有する８つのキューに必要なアクシ
ョンを実施する。この構成は２つのモードの中の一つの
モードで作動さけることができる。第１のモードにおい
て、人力アドレスレジスタ１０からキュープロセッサ４
により３ビツトアドレスが受容され、８つの出力の中の
一つをアドレスすることができる。第２のモードでは、
４ビツトアドレスがキュープロセッサ４により受容され
る。Ｌ■ｏ〜Ｌ■３からの入力であれば、アドレスの最
初の２ビツトを使用して出力ＬＯｏ−ＬＯ３をアドレス
する。Ｌ１４〜Ｌｌ、からの入力であれば、アドレスの
最終２ビツトを使用して出力り、０４〜ＬＯ，をアドレ
スする。この第２のモードにおいて、デバイスは２個の
別々の４×４スイツチと各々について別々の２ビツトル
ーチングデジツトを与えるように使用することができる
。
前記説明は本発明の一実施例に関するものであり、同業
者であれば容易に別の実施例を思いうかべられることと
思う。入力は、ビット及びスロットを一列に整列させ、
抽出されるクロック及びデータ情報を含むことができる
。このような回路を第５図のボックス２３に示す。また
、第５図に示すように、リンクドリストアーキテクチュ
アにより出力キュー間でＲＡ　Ｍを共有することにより
、ＲＡＭサイズをさらに低減することができる。これを
達成するために、もう一つのポインタ２４が同じ出力キ
ュー内にセルを含む次の位置を指すようにされた各ＲＡ
Ｍ位置へ付加される。時間制限により可能ではないかも
知れない、ＲＡＭへのアクセス数の重複を避けるために
、付加ポインタは別々のＲＡＭ内に保持することができ
る。
この実施例において、書込ポインタ内へ書込まれるアド
レス値はフリーメモリ位置のリンクされたリストのヘッ
ドから引き出され、このリストがエンプティ、すなわち
メモリ内のどこにもフリー位置がなければ、キューＦＬ
ＩＬＬフラグが単にセットされる。いずれかの出力キュ
ーからパケツＩ・が読取られる時にキューＦＵＬＬフラ
グがリセットされる。
出力キューからパケットが読取られると、そのメモリエ
レメントに関連するリンクポインタが読取ポインタ内へ
読取られ、同じキュー内の次のパケットの７ドレスを示
す。ｌｌｉｌ時に、読取られたばかりの新しいエンプテ
ィエレメントのアドレスがフリーメモリ位置のリンクさ
れたリストの末尾へ加えられる。
ポインター値のエラーにより構成内に大きな問題を生じ
るため、エラーブエツク及び修正のためのビットが付加
される。各キュー内のパケット数及びフリー位置数を含
むカウンタを設けてもう一つのチエツクを行うことがで
き、次に論理がこれら全てのカウンタの合計が正しいこ
とを確認し、さもなくばデータは消失しておりＲＡＭ５
が再びイニシャライズされる。これらの論理及びカウン
タをヘッド及びテールポインタと共にボックス２５に示
す。
第５図に示すように、２倍の入力を設けることによりキ
ューへの入力帯域幅が２倍になる。一方が第１の半パケ
ット（Ａフィールド）を保持し、他方が第２の半パケッ
ト（Ｂフィールド）を保持する２個のＲＡＭを使用して
データＲＡＭの要するアクセス時間を低減することがで
きる。Ａフィールドは１６人力の全てからＡ−ＲＡＭへ
書込まれ、１６出入キユー全てのヘッドからの８フイー
ルドはＢ−ＲＡＭから読取られる。同様に、次の半パケ
ット期間において、ＢフィールドはＢ−ＲＡＭへ書込ま
れＡフィールドは、Ａ−ＲＡＭから読取される。また、
メモリアクセス時間のｖ１約がなければ、前記技術を使
用して入力直並列コンバータ及び出力並直列コンバータ
の長さを平分にすることができ、この場合には２つの各
ＲＡＭ内に２つの半語長を有するメモリエレメント内に
パケットが保持される。
第６図に示すスイッチ構造は一例であり、前記スイッチ
ング構成を使用してさまざまな別の構成が可能であるこ
とがお判りと思う。
構造はいくつかの入力インターフェイス回路２６上に１
４０Ｍビット／秒マルブプレクスを受信し、入力インタ
ーフェイス回路の機能はラベルを変換してルーチッグデ
ジットを加えることである。
情報は複数のスイッチング構成２７を具備するスイッチ
ングコアを介していくつかの出力インターフェイス回路
２８の中の一つヘルートされ、出力インターフェイス回
路は出力線上に情報を出す前にルーチッグデジットを削
除する。
第６図はまた、３２オクテツト情報及びラベルとサイク
リック冗長度チエツクコードに使用される３オクデツド
を有する代表的なＡＴＯ（−ルをも示している。これら
の３Ａクテツドは仮想回路を識別する。
ルーチッグデジットはインスイッチオーバヘッドの一部
であり、スロットがセルにより占有されているかもしく
はフリーであるかを識別でるのにＢ／Ｆビットが使用さ
れる。
【図面の簡単な説明】
第１図は本発明を実施する一方法のブロック図、第２図
は第１図に使用される入力直並列及び出力並直列コンバ
ータを示す図、第３図はデータフロー図、第４図はメモ
リマツプを示す図、第５図は１６Ｘ１６共有キユ一非同
期時分割多重化スイッチを示す図、第６図は本発明に従
ったスイッチング構成を使用した代表的なスイッチ構Ｔ
１図である。 幸照符号の説明 １・・・直並列コンバータ ２・・・ＲＡＭ ３・・・並直列コンバータ ４・・・キュープロセッサ ６・・・タイミング／同期化ブロック ７．８，９．１５・・・１ウオーキングーケンサ １０・・・入力アドレスレジスタ １１．１２・・・アドレスカウンタ １３・・・標準論Ｎ１回路 １４・・・ゲート １６・・・マルチプレクサ回路 １７・・・トグル １８・・・インバータ １９・・・出力バッファ ２４・・・ポインタ ２８．２８・・・インターフェイス回路２７・・・スイ
ッチング構成 ワン″シ

Claims (11)

    【特許請求の範囲】
  1. （１）直列形式のルーチング情報を含む入力データパケ
    ットを受信してデータパケットを並列形式に変換するよ
    うにされた直並列コンバータを具備する非同期時分割多
    重化スイッチング構成であつて、ランダムアクセスメモ
    リが設けられていて各データパケットがメモリ内のアド
    レスされた位置に入力され、前記アドレスは末尾におい
    て各ファーストインファーストアウト出力キュー内へ入
    力され且つキューのヘッドのアドレスがアクセスされて
    データパケットがランダムアクセスメモリから並直列コ
    ンバータへ読取られ且つデータパケットが所要の出力へ
    直列に順次送出される非同期時分割多重化構成。
  2. （２）請求項（１）記載の構成において、各データパケ
    ットは″Ｋ″セグメントに分割され、ここに″Ｋ″は偶
    数であり且つ連続する偶奇セグメントが直並列コンバー
    タの各半分の部分へ読取られる非周期時分割多重化構成
    。
  3. （３）請求項（２）記載の構成において、直並列コンバ
    ータは″ウオーキングワン″（ｗａｌｋｉｎｇ　ｏｎｅ
    ）シーケンサユニットにより制御される非同期時分割多
    重化構成。
  4. （４）請求項（２）もしくは（３）記載の構成において
    、ランダムアクセスメモリから出力される各データパケ
    ットは″Ｋ″セグメントへ分割され、ここに″Ｋ″は偶
    数であり且つ連続する偶奇セグメントが並直列コンバー
    タの各半分の部分へ読取られる非同期時分割多重化構成
    。
  5. （５）請求項（４）記載の構成において、並直列コンバ
    ータは″ウオーキングワン″（ｗａｌｋｉｎｇ　ｏｎｅ
    ）シーケンサユニットにより制御される非同期時分割多
    重化構成。
  6. （６）請求項（４）もしくは（５）記載の構成において
    、ランダムアクセスメモリは、各々が独立にアクセスさ
    れるように構成され、各パケットの各偶奇セグメントを
    記憶するのに使用される２つの半部分に分割されている
    非同期時分割多重化構成。
  7. （７）請求項（４）もしくは（５）記載の構成において
    、ランダムアクセスメモリは、各々が独立にアクセスさ
    れるように構成され、各パケットの各″Ｋ″セグメント
    を記憶するのに使用される″Ｋ″個の部分に分割されて
    いる非同期時分割多重化構成。
  8. （８）前記いずれかの請求項に記載の構成において、出
    力キューはメモリ容量をダイナミックに共有する非同期
    時分割多重化構成。
  9. （９）前記いずれかの請求項に記載の構成において、前
    記構成の複数個が接続されてスイッチ構造のスイッチン
    グコアを形成し、その中をルーチングデジットを使用し
    て情報がルートされ、スイッチ構造はスイッチコアに接
    続された入及び出インターフェイス回路を含み、前記イ
    ンターフェイス回路は情報にルーチングデジットを加え
    るように構成されており、出インターフェイス回路は出
    回線上に情報が出される前にルーチングデジットを除去
    するように構成されている非同期時分割多重化構成。
  10. （１０）前記いずれかの項に記載の構成において、各構
    成体が集積シリコンチップ上に実施されている非同期時
    分割多重化構成。
  11. （１１）非同期時分割多重化スイッチング構成を作動さ
    せる方法において、直並列コンバータがルーチング情報
    を含む入力データパケットを直列形式で受信してデータ
    パケットを並列形式へ変換し、各データパケットをラン
    ダムアクセスメモリのアドレスされた位置へ入力し、ア
    ドレスはメモリのフリー位置のアドレスのファーストイ
    ンファーストアウトキューのヘッドから引き出され、ス
    イッチング構成体からの出力に連結した一つ以上の分離
    されたアドレスキューが与えられて前記出力にアドレス
    される入力パケットのアドレス位置を到達順にリストし
    、アドレスがキューのヘッドに来る場合には、そのアド
    レスがアクセスされてデータパケットがランダムアクセ
    スメモリから並直列コンバータへ読取られ且つデータパ
    ケットが所要の出力へ直列に順次送出される非同期時分
    割多重化構成。
JP1261921A 1988-10-06 1989-10-06 非同期時分割多重化構成 Pending JPH02223253A (ja)

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