JPH02223253A - 非同期時分割多重化構成 - Google Patents
非同期時分割多重化構成Info
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- JPH02223253A JPH02223253A JP1261921A JP26192189A JPH02223253A JP H02223253 A JPH02223253 A JP H02223253A JP 1261921 A JP1261921 A JP 1261921A JP 26192189 A JP26192189 A JP 26192189A JP H02223253 A JPH02223253 A JP H02223253A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3036—Shared queuing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野1
本発明は非同期時分割スイッチング装置及びその動作方
法に関する。
法に関する。
[従来の技術]
広帯域電気通信ネットワークの分野では、多くのデータ
源からのデータレートの異なるバースデイもしくは決定
論デジタルデータ流を多くの異なる行先ヘスイツチする
ことのできるスイッチングシステムに対する要望が生じ
ている。
源からのデータレートの異なるバースデイもしくは決定
論デジタルデータ流を多くの異なる行先ヘスイツチする
ことのできるスイッチングシステムに対する要望が生じ
ている。
この目的を達成する方法として、データがパケットで送
信される非同期時分割多重化を使用することが全世界で
行われている。これらのパケットはチエツクバイトだけ
でなく、その回線上のその接続に独特な仮想回路番号を
含む代表的に3もしくは4バイトのヘッダーと共に、多
くのデータバイト、例えば32、を含んでいる。従って
、これらのデータパケットを1息回線に対して任意の出
力回線ヘスイツチし新しい仮想回路番号を割当てること
ができるスイッチに対するニーズが生じてきた。
信される非同期時分割多重化を使用することが全世界で
行われている。これらのパケットはチエツクバイトだけ
でなく、その回線上のその接続に独特な仮想回路番号を
含む代表的に3もしくは4バイトのヘッダーと共に、多
くのデータバイト、例えば32、を含んでいる。従って
、これらのデータパケットを1息回線に対して任意の出
力回線ヘスイツチし新しい仮想回路番号を割当てること
ができるスイッチに対するニーズが生じてきた。
この問題に対してすでにいくつかの解決方法が与えられ
ているがそれらは全て多聞のRAMもしくは余分なハー
ドウェアを必要とし、それにより集積回路上に収容でき
る最大スイッチサイズが制限される。この問題の最も身
近な解決方法はCNETにより開発されたスイッチであ
った。このスイッチはセルフルーチング法を使用せず、
従って各スイッチに組み入れられる仮想回路番号を変換
するのに大型RAMを必要とする。本発明はスイッチ構
造の入力において一つの変換しか必要とせず、スイッチ
構造は一つもしくは複数のスイッチ段を使用することが
でき、各段が本発明に記載された一つ以上のスイッチン
グ構成を使用しており、一つ以上の“ルーチング デジ
ット〃がパケットのフロントへ加えられて共にスイッチ
411T1内で使用される径路を定義し且つスイッチ構
造の出力において除去される。CNETのスイッチは入
力のパラダイアゴナル変換を使用してデータのインター
リーブドパイトを生成しデータRA Mへ与える。これ
は、時間多重化を使用してワイドなシリアル/パラレル
シフトレジスタにより多くのRAMアクセスインターリ
−ピング時間が与えられる本発明よりも高速アクセスの
RAMを必要とする。CNETは各入力キューに対して
別々のメモリブロックを使用しており、キューの共有メ
モリによりRAMサイズが低減され、入力キューではな
く出力キューを使用することによりセルがブロックされ
る可能性が解消される。スイッチング構成において、一
つ以上の入力が同時に同じ出力をアクセスすることがあ
り、一つの出力は一時に一パケットしか送信できないか
もしれないために各出力キューのニーズがある。入出力
数の等しいスイッチング構成(実際上、最も通常の例)
では、一つ以上の入力が同時に同じ出力をアドレスして
出力のキューの長さが増大すると、その時にアドレスさ
れない他の出力がなければならずそれらのキューは短縮
しなければならない。構成上の全ての出力キュー間で共
通メモリを共有している場合には、メモリ容量は最も必
要な所へ割り当てることができるためより効率的に使用
される。その結果、共有メモリがあると、メモリオーバ
フローによるパケットの目スの同じ確率−を達成するの
に総メモリ容量は小さくて済む。一つ以上の出力がある
場合には、同確率の消失パケットに対して総メモリ容量
はおよそ半分で済む。
ているがそれらは全て多聞のRAMもしくは余分なハー
ドウェアを必要とし、それにより集積回路上に収容でき
る最大スイッチサイズが制限される。この問題の最も身
近な解決方法はCNETにより開発されたスイッチであ
った。このスイッチはセルフルーチング法を使用せず、
従って各スイッチに組み入れられる仮想回路番号を変換
するのに大型RAMを必要とする。本発明はスイッチ構
造の入力において一つの変換しか必要とせず、スイッチ
構造は一つもしくは複数のスイッチ段を使用することが
でき、各段が本発明に記載された一つ以上のスイッチン
グ構成を使用しており、一つ以上の“ルーチング デジ
ット〃がパケットのフロントへ加えられて共にスイッチ
411T1内で使用される径路を定義し且つスイッチ構
造の出力において除去される。CNETのスイッチは入
力のパラダイアゴナル変換を使用してデータのインター
リーブドパイトを生成しデータRA Mへ与える。これ
は、時間多重化を使用してワイドなシリアル/パラレル
シフトレジスタにより多くのRAMアクセスインターリ
−ピング時間が与えられる本発明よりも高速アクセスの
RAMを必要とする。CNETは各入力キューに対して
別々のメモリブロックを使用しており、キューの共有メ
モリによりRAMサイズが低減され、入力キューではな
く出力キューを使用することによりセルがブロックされ
る可能性が解消される。スイッチング構成において、一
つ以上の入力が同時に同じ出力をアクセスすることがあ
り、一つの出力は一時に一パケットしか送信できないか
もしれないために各出力キューのニーズがある。入出力
数の等しいスイッチング構成(実際上、最も通常の例)
では、一つ以上の入力が同時に同じ出力をアドレスして
出力のキューの長さが増大すると、その時にアドレスさ
れない他の出力がなければならずそれらのキューは短縮
しなければならない。構成上の全ての出力キュー間で共
通メモリを共有している場合には、メモリ容量は最も必
要な所へ割り当てることができるためより効率的に使用
される。その結果、共有メモリがあると、メモリオーバ
フローによるパケットの目スの同じ確率−を達成するの
に総メモリ容量は小さくて済む。一つ以上の出力がある
場合には、同確率の消失パケットに対して総メモリ容量
はおよそ半分で済む。
共有メモリの第2の利点は、例えば入力数に等しい、多
数の出力を有する標準構成を使用して少数の出力上へい
くつかの入力を集中するのに本構成を使用する場合、独
立出力キューの場合に非使用出力に割り当てられるメモ
リを、共有メモリにより、使用出力上で使用できるよう
になることである。
数の出力を有する標準構成を使用して少数の出力上へい
くつかの入力を集中するのに本構成を使用する場合、独
立出力キューの場合に非使用出力に割り当てられるメモ
リを、共有メモリにより、使用出力上で使用できるよう
になることである。
従って、本発明の目的は全ての出力キューにより共有さ
れる共通メモリを設け、前記問題を克服し、例えば集積
回路技術等の、シリコン技術を使用して実施することが
でき、チップエリアを効率的に使用する非同期時分割多
重化スイッチング装置を提供することである。
れる共通メモリを設け、前記問題を克服し、例えば集積
回路技術等の、シリコン技術を使用して実施することが
でき、チップエリアを効率的に使用する非同期時分割多
重化スイッチング装置を提供することである。
キューの最適位置は装置の出力ボートであるが、出力キ
ューは装置の全ての入力ボートにより同時にアドレスす
ることができ従ってキューの入力帯域幅は入力ポー1−
レートのN倍でなければならず、ここにNは入力ボート
数である。メモリのアクセスサイクルタイムは比較的長
いため、キューメモリは非常に大きな語長を使用して全
ての人力ボートを所要時間内にサイクリックにアクセス
しなければならず、これはまた各入力における直並列コ
ンバータと各出力における並直列コンバータを示唆する
。本発明はパケット長の一部分がK“であるメモリ語を
使用し、ここにK“は偶数である。K“セグメントの隣
接する偶奇対を使用すれば入出力ボートのスイングバッ
ファリングを行うことができ、続くセグメントの受信中
に一つのセグメントが入力直並列コンバータ内に静止保
持され、同時に前のセグメントの送信中に一つのセグメ
ントが出力並直列コンバータへ並列ロードされる ″K
″の代表的な値は2もしくは4であり、装置のメモリ速
度やジオメトリに従って選択される。このようにして、
共通キューメモリへ全入力を入力するのに充分な時間が
与えられる。集積デバイス内のシリコンエリアを非常に
効率的に使用できるようにする技術により、デバイスの
高度な並列内部動作が実施される。
ューは装置の全ての入力ボートにより同時にアドレスす
ることができ従ってキューの入力帯域幅は入力ポー1−
レートのN倍でなければならず、ここにNは入力ボート
数である。メモリのアクセスサイクルタイムは比較的長
いため、キューメモリは非常に大きな語長を使用して全
ての人力ボートを所要時間内にサイクリックにアクセス
しなければならず、これはまた各入力における直並列コ
ンバータと各出力における並直列コンバータを示唆する
。本発明はパケット長の一部分がK“であるメモリ語を
使用し、ここにK“は偶数である。K“セグメントの隣
接する偶奇対を使用すれば入出力ボートのスイングバッ
ファリングを行うことができ、続くセグメントの受信中
に一つのセグメントが入力直並列コンバータ内に静止保
持され、同時に前のセグメントの送信中に一つのセグメ
ントが出力並直列コンバータへ並列ロードされる ″K
″の代表的な値は2もしくは4であり、装置のメモリ速
度やジオメトリに従って選択される。このようにして、
共通キューメモリへ全入力を入力するのに充分な時間が
与えられる。集積デバイス内のシリコンエリアを非常に
効率的に使用できるようにする技術により、デバイスの
高度な並列内部動作が実施される。
本発明に従って、直列形式で且つデータパケットを並列
形式に変換する、ルーチップ情報を含む入力データパケ
ットを受信するように構成された直並列コンバータを具
備する非同期時分割多重化スイッチング装置が提供され
、ランダムアクセスメモリが設りられていて各データパ
ケットがアドレス位置においてメモリ内へ入り、末尾の
各ファーストインファーストアウト出力キューにアドレ
スが入力され、キューのヘッドのアドレスがアクセスさ
れてデータパケットがランダムアクセスメモリから並直
列コンバータへ読み取られて所望の出力へ直列に送出さ
れる。
形式に変換する、ルーチップ情報を含む入力データパケ
ットを受信するように構成された直並列コンバータを具
備する非同期時分割多重化スイッチング装置が提供され
、ランダムアクセスメモリが設りられていて各データパ
ケットがアドレス位置においてメモリ内へ入り、末尾の
各ファーストインファーストアウト出力キューにアドレ
スが入力され、キューのヘッドのアドレスがアクセスさ
れてデータパケットがランダムアクセスメモリから並直
列コンバータへ読み取られて所望の出力へ直列に送出さ
れる。
[実施例]
第1図を参照として、8人力8出力非同期時分割寮重化
(ATD)スイッチの中央コアを示し、それはおよそ1
60Mビット/秒のデータレートで作動し、この簡単化
された例では、各出力キューに割り当てられる専用メモ
リ部を有している。
(ATD)スイッチの中央コアを示し、それはおよそ1
60Mビット/秒のデータレートで作動し、この簡単化
された例では、各出力キューに割り当てられる専用メモ
リ部を有している。
システムは主として、8人力152ビット直並列コンバ
ータ1、各出力線を付随する16パケツトFIFOキユ
ーを実施する38にビットRAM2及び8個の出力並直
列コンバータ3からなっている。キュープロセッサ4が
各出力キューを付随する読取書込アドレスを計算し、読
取書込アドレスポインタとキューフル/エンプティ フ
ラグを記憶するためにレジスタファイル5が使用されて
いる。タイミング/同期化ブロック6がATD論理が必
要とするタイミング信号を発生する。信号PURは回路
をパワーアップする場合のりヒツト信号を示す。直並列
コンバータ1はポートLI。
ータ1、各出力線を付随する16パケツトFIFOキユ
ーを実施する38にビットRAM2及び8個の出力並直
列コンバータ3からなっている。キュープロセッサ4が
各出力キューを付随する読取書込アドレスを計算し、読
取書込アドレスポインタとキューフル/エンプティ フ
ラグを記憶するためにレジスタファイル5が使用されて
いる。タイミング/同期化ブロック6がATD論理が必
要とするタイミング信号を発生する。信号PURは回路
をパワーアップする場合のりヒツト信号を示す。直並列
コンバータ1はポートLI。
〜II7から160Mビット/秒のレートでデータ入力
ビットT。〜T1.1を受信するように示されている。
ビットT。〜T1.1を受信するように示されている。
直並列コンバータ1は゛1ウオーキングワン“(wal
kin(l one )シーケンサ7及び7ドレスカウ
ンタ11により!II御される。同様に、並直列コンバ
ータ3も1ウオーキング ワン“シーケンサ8及びアド
レスカウンター2より制御される。カウンタはタイミン
グの目的で3ビツトコ一ド化データ信号を発生する。デ
ー タは160Mビット/秒のレートで並直列コンバー
タ3から出力ILO−107を介して送出されるものと
して示す。
kin(l one )シーケンサ7及び7ドレスカウ
ンタ11により!II御される。同様に、並直列コンバ
ータ3も1ウオーキング ワン“シーケンサ8及びアド
レスカウンター2より制御される。カウンタはタイミン
グの目的で3ビツトコ一ド化データ信号を発生する。デ
ー タは160Mビット/秒のレートで並直列コンバー
タ3から出力ILO−107を介して送出されるものと
して示す。
パケットの第1半部の第1ビツトは同期化ビットとして
保存される。第2、第3ビツトは入力の現在のスロット
がパケットを運んでいるかあるいは使用されていないか
を示すのに使用され、コードOOが非使用状態を示すの
に使用され入力アドレスレジスター0内にフラグをセッ
トして打ち切られる出力キューへの書込みが8第3 ビツトの後にすぐ続くビットはルーチッグデジットを有
し、ルーチングツイールドに割当てられるパケット部は
パケットの第2半部ヘオーバフローしな【プれば任意で
ある。デバイスにより使用されるルーチッグデジットの
位置は外部から与えられるC1ock 5lotパルス
の終端にすぐ先行するビットである。パケットのWJ1
半部は入力アドレスレジスタ1oの4ビツトへ送られ、
これらのビットはシフトレジスタとして5lot C1
ockパルスの存在によりイネーブルされるクロックに
接続され、従ってこれら4レジスタピツトはパケットの
第2半部の受信中に5lot C1ockパルスが終止
する前に受信される最終4ビツトを保持する。
保存される。第2、第3ビツトは入力の現在のスロット
がパケットを運んでいるかあるいは使用されていないか
を示すのに使用され、コードOOが非使用状態を示すの
に使用され入力アドレスレジスター0内にフラグをセッ
トして打ち切られる出力キューへの書込みが8第3 ビツトの後にすぐ続くビットはルーチッグデジットを有
し、ルーチングツイールドに割当てられるパケット部は
パケットの第2半部ヘオーバフローしな【プれば任意で
ある。デバイスにより使用されるルーチッグデジットの
位置は外部から与えられるC1ock 5lotパルス
の終端にすぐ先行するビットである。パケットのWJ1
半部は入力アドレスレジスタ1oの4ビツトへ送られ、
これらのビットはシフトレジスタとして5lot C1
ockパルスの存在によりイネーブルされるクロックに
接続され、従ってこれら4レジスタピツトはパケットの
第2半部の受信中に5lot C1ockパルスが終止
する前に受信される最終4ビツトを保持する。
キュープロセッサ4は゛ウオーキング ワン″シーケン
サ9によりυJiltされ、それはタイミング同期化ブ
ロック6により制御される。直並列コンバータ1はまた
入力アドレスレジスタ10へ送られる入力アドレスレジ
スタ情報を抽出する。レジスタ10はカウンタ11によ
り制御され、アドレス情報がキュープロセッサ4へ通さ
れる。エンプティフラグがキュープロセッサにより使用
されてRA M 2へのアクセスを打切る。
サ9によりυJiltされ、それはタイミング同期化ブ
ロック6により制御される。直並列コンバータ1はまた
入力アドレスレジスタ10へ送られる入力アドレスレジ
スタ情報を抽出する。レジスタ10はカウンタ11によ
り制御され、アドレス情報がキュープロセッサ4へ通さ
れる。エンプティフラグがキュープロセッサにより使用
されてRA M 2へのアクセスを打切る。
304ビツトのATDパケットサイズに対して、全ての
入力がベアラ−上の304ビツトスロツトに同期して任
意の出回線番号にスイッチできなければならない。特定
出力キューがフルであれば、このキューにルートされる
入力ATDが廃棄される。キューエンプティ状態の元で
、第2図に示す、セル内の出力D(診断)及びビジー/
フリービット(B/F)がゼロにセットされ、0ビツト
に対するもの以外の他の全ての位置が未定義データを含
んでいる。Sで示す0ビツトはタイミングの目的でロー
カル基準として慟< 5hot 5ync信号を運ぶT
EJJjJ化ビットである。
入力がベアラ−上の304ビツトスロツトに同期して任
意の出回線番号にスイッチできなければならない。特定
出力キューがフルであれば、このキューにルートされる
入力ATDが廃棄される。キューエンプティ状態の元で
、第2図に示す、セル内の出力D(診断)及びビジー/
フリービット(B/F)がゼロにセットされ、0ビツト
に対するもの以外の他の全ての位置が未定義データを含
んでいる。Sで示す0ビツトはタイミングの目的でロー
カル基準として慟< 5hot 5ync信号を運ぶT
EJJjJ化ビットである。
パケット長に対する304ビツトの選定は次のように構
成される、32データビツト、SSD及びB/Fビット
を含むスイッチ構造内部の3バイトヘツダー及び15ビ
ツトルーチングアドレスである。
成される、32データビツト、SSD及びB/Fビット
を含むスイッチ構造内部の3バイトヘツダー及び15ビ
ツトルーチングアドレスである。
304データビツトの各入力ATDセルをアドレスされ
る出力FIFOキュー内に記憶しなければならない。ス
イッチは100nSの内部勺イクルタイムを有し、それ
は1回のメモリ読取及び1回のメモリ書込に利用できる
時間である。第1図に符号1で示す入力直並列コンバー
タを第2図に詳示する。並直列コンバータ3もm2図に
評示する。
る出力FIFOキュー内に記憶しなければならない。ス
イッチは100nSの内部勺イクルタイムを有し、それ
は1回のメモリ読取及び1回のメモリ書込に利用できる
時間である。第1図に符号1で示す入力直並列コンバー
タを第2図に詳示する。並直列コンバータ3もm2図に
評示する。
第2図に示す直並列コンバータは各入力における2個の
152ビツトラツチ(A及び8)と全入力に共通の15
2ビツト“ウオーキング ワン″シーケンサ15からな
り、1ウオーキング ワン“シーケンサをラッチと共に
使用することにより0MO8実施における電力消散は高
データレートでのシフトレジスタによる解決方法に較べ
少くとも1桁低減する。
152ビツトラツチ(A及び8)と全入力に共通の15
2ビツト“ウオーキング ワン″シーケンサ15からな
り、1ウオーキング ワン“シーケンサをラッチと共に
使用することにより0MO8実施における電力消散は高
データレートでのシフトレジスタによる解決方法に較べ
少くとも1桁低減する。
入力ATDセルの最初の半期間中に、データはAレジス
タ内に記憶され、入ビットOはラッチビット位置0に記
憶され、入ピット151はラッチビット位置151に記
憶される。“ウオーキングワン“シーケンサ15は各ラ
ッチを順次サイクリックに選定して入力データを記憶し
、従って2.3個のトランジスタのみが、状態を変え、
各クロックサイクルにおいて電力を消費する。Aレジス
タが満されている間、Bレジスタ内のデータは静止して
おり確認されたルーチッグデジットにより指定される出
力に対してRAM内へ書込むことができる。Aレジスタ
がフルであると、入力データはBレジスタへスイッチし
、Bレジスタには順次ATDセルデータの入力m2半部
が充填される。
タ内に記憶され、入ビットOはラッチビット位置0に記
憶され、入ピット151はラッチビット位置151に記
憶される。“ウオーキングワン“シーケンサ15は各ラ
ッチを順次サイクリックに選定して入力データを記憶し
、従って2.3個のトランジスタのみが、状態を変え、
各クロックサイクルにおいて電力を消費する。Aレジス
タが満されている間、Bレジスタ内のデータは静止して
おり確認されたルーチッグデジットにより指定される出
力に対してRAM内へ書込むことができる。Aレジスタ
がフルであると、入力データはBレジスタへスイッチし
、Bレジスタには順次ATDセルデータの入力m2半部
が充填される。
この期間中、Aレジスタは静止しておりRAMへ書込む
ことができる。同様に、−m1図及び第2図にレジスタ
A′及びB′として示す、並直列コンバータ3の動作も
レジスタA及びBに関して説明したものと同じである。
ことができる。同様に、−m1図及び第2図にレジスタ
A′及びB′として示す、並直列コンバータ3の動作も
レジスタA及びBに関して説明したものと同じである。
例えばLIo等の各入力は標準論理回路13を介して送
出され、それはデータを直並列コンバータA、Bの適切
な半部へ向ける。データは、例えば各ゲルト14を介し
て直並列コンバータA、8の各ビット位置へゲートされ
、それは”ウオーキング ワン“シーケンサ15により
制御される。
出され、それはデータを直並列コンバータA、Bの適切
な半部へ向ける。データは、例えば各ゲルト14を介し
て直並列コンバータA、8の各ビット位置へゲートされ
、それは”ウオーキング ワン“シーケンサ15により
制御される。
各並直列コンバータA’ 、B’からの出力は2対1マ
ルチプレクサ回路16を介して送出され、トグル17及
びインバータ18を介して出力バッファ19へ送出され
る。出力バッファ19は線LOo上へデータを出力する
。
ルチプレクサ回路16を介して送出され、トグル17及
びインバータ18を介して出力バッファ19へ送出され
る。出力バッファ19は線LOo上へデータを出力する
。
第3図にATOスイッチ全体のデータ流を示す。
デバイスの出力に入力データセルが現れる前に最少30
4クロック期間遅延がある、すなわちIATDセル期間
の最小持ち時間があることが判る。出力データは入力デ
ータと一列に整列させられ、1個のATDチップの出力
がマトリクス内のもう一つのATDチップの入力を供給
できるようにする。入力スロットクロックの角縁を使用
してスイッチマトリクスの5つの可能なランクの各々に
関連する適切な3ビツトアドレスルーチン情報が抽出さ
れる。しかしながら、これらのルーチッグビットを識別
するのに、所望のビット位置へデコードできる、スイッ
チのランク位置に対する2進コードのハードワイヤリン
グ等の別の方法も使用できる。
4クロック期間遅延がある、すなわちIATDセル期間
の最小持ち時間があることが判る。出力データは入力デ
ータと一列に整列させられ、1個のATDチップの出力
がマトリクス内のもう一つのATDチップの入力を供給
できるようにする。入力スロットクロックの角縁を使用
してスイッチマトリクスの5つの可能なランクの各々に
関連する適切な3ビツトアドレスルーチン情報が抽出さ
れる。しかしながら、これらのルーチッグビットを識別
するのに、所望のビット位置へデコードできる、スイッ
チのランク位置に対する2進コードのハードワイヤリン
グ等の別の方法も使用できる。
半セル期間(152ビツト長)内に、8人力線(Aもし
くはBレジスタデータ)をRAMへ書込み且つ8出力線
へ各データを読込むための950nsがある。第4図に
256jF]X152ビツトメモリマツプを示す。25
6の胃順アドレスを20列に示す。各アドレスは16位
置からなるキュー21で表わされる。各位置はボックス
22で示す直並列コンバータA、BのA、8部を表わす
2×152を表わしている。
くはBレジスタデータ)をRAMへ書込み且つ8出力線
へ各データを読込むための950nsがある。第4図に
256jF]X152ビツトメモリマツプを示す。25
6の胃順アドレスを20列に示す。各アドレスは16位
置からなるキュー21で表わされる。各位置はボックス
22で示す直並列コンバータA、BのA、8部を表わす
2×152を表わしている。
FIFOキューはメモリ内で読取ポインタ及び書込ポイ
ンタにより実mされる。(読取ポインタアドレスの)キ
ューのヘッドからデータが取り出され且つ(*込ポイン
タアドレスの)キューの末尾へデータが加えられるボッ
クス21で示す16位置キューを考えるa読取及び書込
アドレスはO〜15の値をとることができ、オーバフロ
ー時にはラップアラウンドする。
ンタにより実mされる。(読取ポインタアドレスの)キ
ューのヘッドからデータが取り出され且つ(*込ポイン
タアドレスの)キューの末尾へデータが加えられるボッ
クス21で示す16位置キューを考えるa読取及び書込
アドレスはO〜15の値をとることができ、オーバフロ
ー時にはラップアラウンドする。
キューにデータが書込まれると、それは書込アドレスポ
インタにより与えられるアドレスへ書込まれる。書込ア
ドレスポインタは増分されて読取アドレスと比較され、
等しければキューはフルである。キューのフル状態にお
いて、FULLフラグがセットされる。フルキューへ占
込む試みは打切られパケットは消失する。キューの読取
動作によりキューF U L Lフラグがリヒットされ
る。正規作動状態において、システムのロードはキコー
フル状態に遭遇する可能性が非常に小さくなるように:
JAtliされる。
インタにより与えられるアドレスへ書込まれる。書込ア
ドレスポインタは増分されて読取アドレスと比較され、
等しければキューはフルである。キューのフル状態にお
いて、FULLフラグがセットされる。フルキューへ占
込む試みは打切られパケットは消失する。キューの読取
動作によりキューF U L Lフラグがリヒットされ
る。正規作動状態において、システムのロードはキコー
フル状態に遭遇する可能性が非常に小さくなるように:
JAtliされる。
キューからデータを読取る場合、データは読取アドレス
ポインタから除去される。読取アドレスポインタが増分
されて書込アドレスと比較され、等しければキューは現
在エンプティである。キューエンプティ状態において、
EMPTYフラグがセットされる。エンプティキューの
読取りの試みは出力ATDセル内のD及びB/トピット
位置に表示される。キューの書込動作によりキューEM
PTYフラグがリセットされる。
ポインタから除去される。読取アドレスポインタが増分
されて書込アドレスと比較され、等しければキューは現
在エンプティである。キューエンプティ状態において、
EMPTYフラグがセットされる。エンプティキューの
読取りの試みは出力ATDセル内のD及びB/トピット
位置に表示される。キューの書込動作によりキューEM
PTYフラグがリセットされる。
前記アクションのシーケンスにより16工レメントRA
Mはファーストインファーストアウト16パケツトキユ
ーとなる。ATDプロセッサ上のキュープロセッサが各
々16エレメントを有する8つのキューに必要なアクシ
ョンを実施する。この構成は2つのモードの中の一つの
モードで作動さけることができる。第1のモードにおい
て、人力アドレスレジスタ10からキュープロセッサ4
により3ビツトアドレスが受容され、8つの出力の中の
一つをアドレスすることができる。第2のモードでは、
4ビツトアドレスがキュープロセッサ4により受容され
る。L■o〜L■3からの入力であれば、アドレスの最
初の2ビツトを使用して出力LOo−LO3をアドレス
する。L14〜Ll、からの入力であれば、アドレスの
最終2ビツトを使用して出力り、04〜LO,をアドレ
スする。この第2のモードにおいて、デバイスは2個の
別々の4×4スイツチと各々について別々の2ビツトル
ーチングデジツトを与えるように使用することができる
。
Mはファーストインファーストアウト16パケツトキユ
ーとなる。ATDプロセッサ上のキュープロセッサが各
々16エレメントを有する8つのキューに必要なアクシ
ョンを実施する。この構成は2つのモードの中の一つの
モードで作動さけることができる。第1のモードにおい
て、人力アドレスレジスタ10からキュープロセッサ4
により3ビツトアドレスが受容され、8つの出力の中の
一つをアドレスすることができる。第2のモードでは、
4ビツトアドレスがキュープロセッサ4により受容され
る。L■o〜L■3からの入力であれば、アドレスの最
初の2ビツトを使用して出力LOo−LO3をアドレス
する。L14〜Ll、からの入力であれば、アドレスの
最終2ビツトを使用して出力り、04〜LO,をアドレ
スする。この第2のモードにおいて、デバイスは2個の
別々の4×4スイツチと各々について別々の2ビツトル
ーチングデジツトを与えるように使用することができる
。
前記説明は本発明の一実施例に関するものであり、同業
者であれば容易に別の実施例を思いうかべられることと
思う。入力は、ビット及びスロットを一列に整列させ、
抽出されるクロック及びデータ情報を含むことができる
。このような回路を第5図のボックス23に示す。また
、第5図に示すように、リンクドリストアーキテクチュ
アにより出力キュー間でRA Mを共有することにより
、RAMサイズをさらに低減することができる。これを
達成するために、もう一つのポインタ24が同じ出力キ
ュー内にセルを含む次の位置を指すようにされた各RA
M位置へ付加される。時間制限により可能ではないかも
知れない、RAMへのアクセス数の重複を避けるために
、付加ポインタは別々のRAM内に保持することができ
る。
者であれば容易に別の実施例を思いうかべられることと
思う。入力は、ビット及びスロットを一列に整列させ、
抽出されるクロック及びデータ情報を含むことができる
。このような回路を第5図のボックス23に示す。また
、第5図に示すように、リンクドリストアーキテクチュ
アにより出力キュー間でRA Mを共有することにより
、RAMサイズをさらに低減することができる。これを
達成するために、もう一つのポインタ24が同じ出力キ
ュー内にセルを含む次の位置を指すようにされた各RA
M位置へ付加される。時間制限により可能ではないかも
知れない、RAMへのアクセス数の重複を避けるために
、付加ポインタは別々のRAM内に保持することができ
る。
この実施例において、書込ポインタ内へ書込まれるアド
レス値はフリーメモリ位置のリンクされたリストのヘッ
ドから引き出され、このリストがエンプティ、すなわち
メモリ内のどこにもフリー位置がなければ、キューFL
ILLフラグが単にセットされる。いずれかの出力キュ
ーからパケツI・が読取られる時にキューFULLフラ
グがリセットされる。
レス値はフリーメモリ位置のリンクされたリストのヘッ
ドから引き出され、このリストがエンプティ、すなわち
メモリ内のどこにもフリー位置がなければ、キューFL
ILLフラグが単にセットされる。いずれかの出力キュ
ーからパケツI・が読取られる時にキューFULLフラ
グがリセットされる。
出力キューからパケットが読取られると、そのメモリエ
レメントに関連するリンクポインタが読取ポインタ内へ
読取られ、同じキュー内の次のパケットの7ドレスを示
す。llil時に、読取られたばかりの新しいエンプテ
ィエレメントのアドレスがフリーメモリ位置のリンクさ
れたリストの末尾へ加えられる。
レメントに関連するリンクポインタが読取ポインタ内へ
読取られ、同じキュー内の次のパケットの7ドレスを示
す。llil時に、読取られたばかりの新しいエンプテ
ィエレメントのアドレスがフリーメモリ位置のリンクさ
れたリストの末尾へ加えられる。
ポインター値のエラーにより構成内に大きな問題を生じ
るため、エラーブエツク及び修正のためのビットが付加
される。各キュー内のパケット数及びフリー位置数を含
むカウンタを設けてもう一つのチエツクを行うことがで
き、次に論理がこれら全てのカウンタの合計が正しいこ
とを確認し、さもなくばデータは消失しておりRAM5
が再びイニシャライズされる。これらの論理及びカウン
タをヘッド及びテールポインタと共にボックス25に示
す。
るため、エラーブエツク及び修正のためのビットが付加
される。各キュー内のパケット数及びフリー位置数を含
むカウンタを設けてもう一つのチエツクを行うことがで
き、次に論理がこれら全てのカウンタの合計が正しいこ
とを確認し、さもなくばデータは消失しておりRAM5
が再びイニシャライズされる。これらの論理及びカウン
タをヘッド及びテールポインタと共にボックス25に示
す。
第5図に示すように、2倍の入力を設けることによりキ
ューへの入力帯域幅が2倍になる。一方が第1の半パケ
ット(Aフィールド)を保持し、他方が第2の半パケッ
ト(Bフィールド)を保持する2個のRAMを使用して
データRAMの要するアクセス時間を低減することがで
きる。Aフィールドは16人力の全てからA−RAMへ
書込まれ、16出入キユー全てのヘッドからの8フイー
ルドはB−RAMから読取られる。同様に、次の半パケ
ット期間において、BフィールドはB−RAMへ書込ま
れAフィールドは、A−RAMから読取される。また、
メモリアクセス時間のv1約がなければ、前記技術を使
用して入力直並列コンバータ及び出力並直列コンバータ
の長さを平分にすることができ、この場合には2つの各
RAM内に2つの半語長を有するメモリエレメント内に
パケットが保持される。
ューへの入力帯域幅が2倍になる。一方が第1の半パケ
ット(Aフィールド)を保持し、他方が第2の半パケッ
ト(Bフィールド)を保持する2個のRAMを使用して
データRAMの要するアクセス時間を低減することがで
きる。Aフィールドは16人力の全てからA−RAMへ
書込まれ、16出入キユー全てのヘッドからの8フイー
ルドはB−RAMから読取られる。同様に、次の半パケ
ット期間において、BフィールドはB−RAMへ書込ま
れAフィールドは、A−RAMから読取される。また、
メモリアクセス時間のv1約がなければ、前記技術を使
用して入力直並列コンバータ及び出力並直列コンバータ
の長さを平分にすることができ、この場合には2つの各
RAM内に2つの半語長を有するメモリエレメント内に
パケットが保持される。
第6図に示すスイッチ構造は一例であり、前記スイッチ
ング構成を使用してさまざまな別の構成が可能であるこ
とがお判りと思う。
ング構成を使用してさまざまな別の構成が可能であるこ
とがお判りと思う。
構造はいくつかの入力インターフェイス回路26上に1
40Mビット/秒マルブプレクスを受信し、入力インタ
ーフェイス回路の機能はラベルを変換してルーチッグデ
ジットを加えることである。
40Mビット/秒マルブプレクスを受信し、入力インタ
ーフェイス回路の機能はラベルを変換してルーチッグデ
ジットを加えることである。
情報は複数のスイッチング構成27を具備するスイッチ
ングコアを介していくつかの出力インターフェイス回路
28の中の一つヘルートされ、出力インターフェイス回
路は出力線上に情報を出す前にルーチッグデジットを削
除する。
ングコアを介していくつかの出力インターフェイス回路
28の中の一つヘルートされ、出力インターフェイス回
路は出力線上に情報を出す前にルーチッグデジットを削
除する。
第6図はまた、32オクテツト情報及びラベルとサイク
リック冗長度チエツクコードに使用される3オクデツド
を有する代表的なATO(−ルをも示している。これら
の3Aクテツドは仮想回路を識別する。
リック冗長度チエツクコードに使用される3オクデツド
を有する代表的なATO(−ルをも示している。これら
の3Aクテツドは仮想回路を識別する。
ルーチッグデジットはインスイッチオーバヘッドの一部
であり、スロットがセルにより占有されているかもしく
はフリーであるかを識別でるのにB/Fビットが使用さ
れる。
であり、スロットがセルにより占有されているかもしく
はフリーであるかを識別でるのにB/Fビットが使用さ
れる。
第1図は本発明を実施する一方法のブロック図、第2図
は第1図に使用される入力直並列及び出力並直列コンバ
ータを示す図、第3図はデータフロー図、第4図はメモ
リマツプを示す図、第5図は16X16共有キユ一非同
期時分割多重化スイッチを示す図、第6図は本発明に従
ったスイッチング構成を使用した代表的なスイッチ構T
1図である。 幸照符号の説明 1・・・直並列コンバータ 2・・・RAM 3・・・並直列コンバータ 4・・・キュープロセッサ 6・・・タイミング/同期化ブロック 7.8,9.15・・・1ウオーキングーケンサ 10・・・入力アドレスレジスタ 11.12・・・アドレスカウンタ 13・・・標準論N1回路 14・・・ゲート 16・・・マルチプレクサ回路 17・・・トグル 18・・・インバータ 19・・・出力バッファ 24・・・ポインタ 28.28・・・インターフェイス回路27・・・スイ
ッチング構成 ワン″シ
は第1図に使用される入力直並列及び出力並直列コンバ
ータを示す図、第3図はデータフロー図、第4図はメモ
リマツプを示す図、第5図は16X16共有キユ一非同
期時分割多重化スイッチを示す図、第6図は本発明に従
ったスイッチング構成を使用した代表的なスイッチ構T
1図である。 幸照符号の説明 1・・・直並列コンバータ 2・・・RAM 3・・・並直列コンバータ 4・・・キュープロセッサ 6・・・タイミング/同期化ブロック 7.8,9.15・・・1ウオーキングーケンサ 10・・・入力アドレスレジスタ 11.12・・・アドレスカウンタ 13・・・標準論N1回路 14・・・ゲート 16・・・マルチプレクサ回路 17・・・トグル 18・・・インバータ 19・・・出力バッファ 24・・・ポインタ 28.28・・・インターフェイス回路27・・・スイ
ッチング構成 ワン″シ
Claims (11)
- (1)直列形式のルーチング情報を含む入力データパケ
ットを受信してデータパケットを並列形式に変換するよ
うにされた直並列コンバータを具備する非同期時分割多
重化スイッチング構成であつて、ランダムアクセスメモ
リが設けられていて各データパケットがメモリ内のアド
レスされた位置に入力され、前記アドレスは末尾におい
て各ファーストインファーストアウト出力キュー内へ入
力され且つキューのヘッドのアドレスがアクセスされて
データパケットがランダムアクセスメモリから並直列コ
ンバータへ読取られ且つデータパケットが所要の出力へ
直列に順次送出される非同期時分割多重化構成。 - (2)請求項(1)記載の構成において、各データパケ
ットは″K″セグメントに分割され、ここに″K″は偶
数であり且つ連続する偶奇セグメントが直並列コンバー
タの各半分の部分へ読取られる非周期時分割多重化構成
。 - (3)請求項(2)記載の構成において、直並列コンバ
ータは″ウオーキングワン″(walking one
)シーケンサユニットにより制御される非同期時分割多
重化構成。 - (4)請求項(2)もしくは(3)記載の構成において
、ランダムアクセスメモリから出力される各データパケ
ットは″K″セグメントへ分割され、ここに″K″は偶
数であり且つ連続する偶奇セグメントが並直列コンバー
タの各半分の部分へ読取られる非同期時分割多重化構成
。 - (5)請求項(4)記載の構成において、並直列コンバ
ータは″ウオーキングワン″(walking one
)シーケンサユニットにより制御される非同期時分割多
重化構成。 - (6)請求項(4)もしくは(5)記載の構成において
、ランダムアクセスメモリは、各々が独立にアクセスさ
れるように構成され、各パケットの各偶奇セグメントを
記憶するのに使用される2つの半部分に分割されている
非同期時分割多重化構成。 - (7)請求項(4)もしくは(5)記載の構成において
、ランダムアクセスメモリは、各々が独立にアクセスさ
れるように構成され、各パケットの各″K″セグメント
を記憶するのに使用される″K″個の部分に分割されて
いる非同期時分割多重化構成。 - (8)前記いずれかの請求項に記載の構成において、出
力キューはメモリ容量をダイナミックに共有する非同期
時分割多重化構成。 - (9)前記いずれかの請求項に記載の構成において、前
記構成の複数個が接続されてスイッチ構造のスイッチン
グコアを形成し、その中をルーチングデジットを使用し
て情報がルートされ、スイッチ構造はスイッチコアに接
続された入及び出インターフェイス回路を含み、前記イ
ンターフェイス回路は情報にルーチングデジットを加え
るように構成されており、出インターフェイス回路は出
回線上に情報が出される前にルーチングデジットを除去
するように構成されている非同期時分割多重化構成。 - (10)前記いずれかの項に記載の構成において、各構
成体が集積シリコンチップ上に実施されている非同期時
分割多重化構成。 - (11)非同期時分割多重化スイッチング構成を作動さ
せる方法において、直並列コンバータがルーチング情報
を含む入力データパケットを直列形式で受信してデータ
パケットを並列形式へ変換し、各データパケットをラン
ダムアクセスメモリのアドレスされた位置へ入力し、ア
ドレスはメモリのフリー位置のアドレスのファーストイ
ンファーストアウトキューのヘッドから引き出され、ス
イッチング構成体からの出力に連結した一つ以上の分離
されたアドレスキューが与えられて前記出力にアドレス
される入力パケットのアドレス位置を到達順にリストし
、アドレスがキューのヘッドに来る場合には、そのアド
レスがアクセスされてデータパケットがランダムアクセ
スメモリから並直列コンバータへ読取られ且つデータパ
ケットが所要の出力へ直列に順次送出される非同期時分
割多重化構成。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8823493.5 | 1988-10-06 | ||
GB888823493A GB8823493D0 (en) | 1988-10-06 | 1988-10-06 | Asynchronous time division switching arrangement & method of operating same |
GB8917530.1 | 1989-08-01 | ||
GB8917530A GB2223648B (en) | 1988-10-06 | 1989-08-01 | Asynchronous packet switch and a method of operating same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02223253A true JPH02223253A (ja) | 1990-09-05 |
Family
ID=26294488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1261921A Pending JPH02223253A (ja) | 1988-10-06 | 1989-10-06 | 非同期時分割多重化構成 |
Country Status (11)
Country | Link |
---|---|
US (1) | US5212686A (ja) |
EP (1) | EP0363053B1 (ja) |
JP (1) | JPH02223253A (ja) |
CN (1) | CN1019255B (ja) |
AU (1) | AU622710B2 (ja) |
BG (1) | BG50180A3 (ja) |
DE (1) | DE68928543T2 (ja) |
DK (1) | DK493889A (ja) |
ES (1) | ES2111520T3 (ja) |
FI (1) | FI894737A (ja) |
PT (1) | PT91902B (ja) |
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KR20150020168A (ko) * | 2012-04-10 | 2015-02-25 | 쿤 샨 파워 스텐실 컴퍼니 리미티드 | 벌집형 금속 스크린 |
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