JP2865706B2 - スイツチングシステム - Google Patents
スイツチングシステムInfo
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ルーテイングのためのヘツダを有する固定
長セルを用いた音声，データ等の時分割多重通信情報を
交換するスイツチングシステムに係り、特に音声等の回
線交換に本来適した情報とデータ等のバースト的に発生
する情報を統合して交換するのに好適なスイツチングシ
ステムに関する。
長セルを用いた音声，データ等の時分割多重通信情報を
交換するスイツチングシステムに係り、特に音声等の回
線交換に本来適した情報とデータ等のバースト的に発生
する情報を統合して交換するのに好適なスイツチングシ
ステムに関する。
ネツトワークシステムにおける端末装置の多様化に伴
ない、典型的な電話音声のビツト速度（64Kb/s）のみな
らず、低速（数100b/s）データからビデオ信号（数Mb/
s）までの、様々なビツト速度、様々な性質（バースト
性，実時間性等）を持つた通信を統合して取り扱える、
柔軟かつ経済的なスイツチングシステムが求められてい
る。
ない、典型的な電話音声のビツト速度（64Kb/s）のみな
らず、低速（数100b/s）データからビデオ信号（数Mb/
s）までの、様々なビツト速度、様々な性質（バースト
性，実時間性等）を持つた通信を統合して取り扱える、
柔軟かつ経済的なスイツチングシステムが求められてい
る。
このような要求に対して、ルーテイングのための情報
を含んだヘツダをもつ固定長のセルを用いて、全ての情
報を画一的にスイツチングする方法が、１つの有望な案
である。たとえば、本出願人によりすでに提案されてい
る、論文「電子情報通信学会創立70周年記念総合全国大
会（昭和62年）交換部門1832『回線／パケツト統合通話
路の検討』」に示されているスイツチングシステムは、
その１つである。本例では、全ての通信情報を、セルと
よばれる固定長ブロツクを用いて転送する。そのスイツ
チングに当たつては、ヘツダ駆動型の空間スイツチを基
本とし、同一宛先を持つ複数のセルが空間スイツチ内で
衝突するのを避けるため、入線毎に時間スイツチ機能を
設けた構成をとつている。さらにその時間スイツチ機能
には、電話音声のように実時間性が要求される回線交換
モードと、遅延はある程度許されるが、バースト的に発
生するデータを送るバースト交換モードの２つのモード
を扱うことができるように、スイツチングのためのメモ
リと、待合せのためのバツフアメモリが設けられてい
る。回線交換モード用セルは、実時間性を保証するため
にバツフアメモリを介さず、優先して取り扱い、一方バ
ースト交換モード用セルは、バツフアメモリで待合せ、
タイムスロツトに空があるときに処理される。
を含んだヘツダをもつ固定長のセルを用いて、全ての情
報を画一的にスイツチングする方法が、１つの有望な案
である。たとえば、本出願人によりすでに提案されてい
る、論文「電子情報通信学会創立70周年記念総合全国大
会（昭和62年）交換部門1832『回線／パケツト統合通話
路の検討』」に示されているスイツチングシステムは、
その１つである。本例では、全ての通信情報を、セルと
よばれる固定長ブロツクを用いて転送する。そのスイツ
チングに当たつては、ヘツダ駆動型の空間スイツチを基
本とし、同一宛先を持つ複数のセルが空間スイツチ内で
衝突するのを避けるため、入線毎に時間スイツチ機能を
設けた構成をとつている。さらにその時間スイツチ機能
には、電話音声のように実時間性が要求される回線交換
モードと、遅延はある程度許されるが、バースト的に発
生するデータを送るバースト交換モードの２つのモード
を扱うことができるように、スイツチングのためのメモ
リと、待合せのためのバツフアメモリが設けられてい
る。回線交換モード用セルは、実時間性を保証するため
にバツフアメモリを介さず、優先して取り扱い、一方バ
ースト交換モード用セルは、バツフアメモリで待合せ、
タイムスロツトに空があるときに処理される。
他の例として特開昭59−135994号公報に示される「TD
Mスイツチングシステム」が挙げられる。本例では、回
線交換モードとバースト交換モードの２種類の性質を持
つた通信を扱うという概念は明示されていないが、固定
長セルを、バツフアメモリを用いて時間的に入れ替える
機能を有している。その際に、セルの待合せとスイツチ
ングは同一のバツフアメモリを用いる。待合せを実現す
るために、セルを書き込むバツフアメモリのアドレス
を、セルの宛先別に格納しておく待行列手段が設けられ
ている。
Mスイツチングシステム」が挙げられる。本例では、回
線交換モードとバースト交換モードの２種類の性質を持
つた通信を扱うという概念は明示されていないが、固定
長セルを、バツフアメモリを用いて時間的に入れ替える
機能を有している。その際に、セルの待合せとスイツチ
ングは同一のバツフアメモリを用いる。待合せを実現す
るために、セルを書き込むバツフアメモリのアドレス
を、セルの宛先別に格納しておく待行列手段が設けられ
ている。
固定長セルを用いてスイツチングを行う場合、各セル
の宛先が必ずしも平均的に分布していないため、同一宛
先へ向けたセルが一時的に集中し、輻輳状態となつた
り、メモリのオーバーフローによりセルが消失してしま
うことが起こりえる。上記の最初に挙げた、本出願人に
よる論文では、輻輳状態回避のためのバツフアメモリ
を、各宛先出線別に設けている。このバツフアメモリ
は、セル全体を格納するもので、かつ、オーバーフロー
しないだけ多数のセルを格納するものである必要があ
り、しかも宛先毎に個別に設けなければならない。した
がつて、この構成では、大量のメモリを必要とするとい
う問題がある。一方、２番目の例に挙げたスイツチング
システム（特開昭59−135994号）では、バツフアメモリ
は全入力に対し１つであり、バツフアメモリのアドレス
だけを記憶する待行列手段がセルの宛先別に複数設けら
れている。この構成では、比較的少ないメモリ量で各セ
ルの宛先の偏りは吸収されえる。しかしながら、バツフ
アメモリの書き込みアドレスは周期的に用いられるた
め、論理的にはバツフアメモリは各宛先対応に固定的に
分割されているのと同等であり、ある待行列の待ちが一
定量を超えると、読み出されていないセルがまだ残つて
いるにもかかわらず、同一の書き込みアドレスが使わ
れ、バツフアメモリの上書きが起こる。このとき上書き
されたセルは消失してしまうという問題がある。
の宛先が必ずしも平均的に分布していないため、同一宛
先へ向けたセルが一時的に集中し、輻輳状態となつた
り、メモリのオーバーフローによりセルが消失してしま
うことが起こりえる。上記の最初に挙げた、本出願人に
よる論文では、輻輳状態回避のためのバツフアメモリ
を、各宛先出線別に設けている。このバツフアメモリ
は、セル全体を格納するもので、かつ、オーバーフロー
しないだけ多数のセルを格納するものである必要があ
り、しかも宛先毎に個別に設けなければならない。した
がつて、この構成では、大量のメモリを必要とするとい
う問題がある。一方、２番目の例に挙げたスイツチング
システム（特開昭59−135994号）では、バツフアメモリ
は全入力に対し１つであり、バツフアメモリのアドレス
だけを記憶する待行列手段がセルの宛先別に複数設けら
れている。この構成では、比較的少ないメモリ量で各セ
ルの宛先の偏りは吸収されえる。しかしながら、バツフ
アメモリの書き込みアドレスは周期的に用いられるた
め、論理的にはバツフアメモリは各宛先対応に固定的に
分割されているのと同等であり、ある待行列の待ちが一
定量を超えると、読み出されていないセルがまだ残つて
いるにもかかわらず、同一の書き込みアドレスが使わ
れ、バツフアメモリの上書きが起こる。このとき上書き
されたセルは消失してしまうという問題がある。
これらの問題点を解決するために、出願人は、特願昭
63−102512号において、複数の入線を時分割多重し、到
着したセルをバツフアメモリに書き込み、これを適当な
順序で読み出し、多重分離し、複数の出線に振り分ける
ことによつて交換動作を行うスイツチングシステムにお
いて、バツフアメモリの空アドレスを格納しておくFIFO
（First In First Out）バツフア（空アドレスFIFOと称
する）と、使用中アドレスを出線対応に管理する手段を
設け、バツフアメモリへのセルの書き込み時には、上記
空アドレスFIFOのデータ出力から空アドレスを取り出
し、バツフアメモリからのセルの読み出し時には、読み
出しが終わつたアドレスを上記空アドレスFIFOデータ入
力へ戻すようにした「空アドレスチエーン」方式を提案
した。
63−102512号において、複数の入線を時分割多重し、到
着したセルをバツフアメモリに書き込み、これを適当な
順序で読み出し、多重分離し、複数の出線に振り分ける
ことによつて交換動作を行うスイツチングシステムにお
いて、バツフアメモリの空アドレスを格納しておくFIFO
（First In First Out）バツフア（空アドレスFIFOと称
する）と、使用中アドレスを出線対応に管理する手段を
設け、バツフアメモリへのセルの書き込み時には、上記
空アドレスFIFOのデータ出力から空アドレスを取り出
し、バツフアメモリからのセルの読み出し時には、読み
出しが終わつたアドレスを上記空アドレスFIFOデータ入
力へ戻すようにした「空アドレスチエーン」方式を提案
した。
上記構成のスイツチングシステムによれば、セルが到
着し、これをバツフアメモリに書き込む際には、そのセ
ルの宛先出線に関係なく、１つの空アドレスFIFOから空
アドレスを得るため、バツフアメモリに空がある限りバ
ツフアメモリ内のどの領域でもセルを書き込むことがで
きる。到着するセルの宛先が特定の出線へ偏つていたと
しても、その分は他の宛先へのセルが減少しているはず
なので、必要となるバツフアメモリの全体の容量は変わ
らない。
着し、これをバツフアメモリに書き込む際には、そのセ
ルの宛先出線に関係なく、１つの空アドレスFIFOから空
アドレスを得るため、バツフアメモリに空がある限りバ
ツフアメモリ内のどの領域でもセルを書き込むことがで
きる。到着するセルの宛先が特定の出線へ偏つていたと
しても、その分は他の宛先へのセルが減少しているはず
なので、必要となるバツフアメモリの全体の容量は変わ
らない。
また、セルを読み出すまでは、そのセルが格納されて
いるアドレスは空アドレスFIFOに戻らないので、同一ア
ドレスにセルが上書きされてそこに格納されていたセル
が消失してしまうことはないという利点がある。
いるアドレスは空アドレスFIFOに戻らないので、同一ア
ドレスにセルが上書きされてそこに格納されていたセル
が消失してしまうことはないという利点がある。
しかし、バツフアメモリを出線間で論理的に共有する
上記従来方式では、複数の入線の時分割多重を直並列変
換多重器で行い、バツフアメモリを読み出したセルを多
重分離し複数の出線に振り分けるときは並直列変換多重
分離器を有する。この直並列変換多重器と並直列変換多
重分離器を構成するのに必要なフリツプフロツプの数
は、それぞれ（入力方路数）×（セル長（ビツト数））
だけ必要である。このため、入出方路数が多くセル長が
長い場合には、ハード量が飛躍的に多くなるという問題
があつた。
上記従来方式では、複数の入線の時分割多重を直並列変
換多重器で行い、バツフアメモリを読み出したセルを多
重分離し複数の出線に振り分けるときは並直列変換多重
分離器を有する。この直並列変換多重器と並直列変換多
重分離器を構成するのに必要なフリツプフロツプの数
は、それぞれ（入力方路数）×（セル長（ビツト数））
だけ必要である。このため、入出方路数が多くセル長が
長い場合には、ハード量が飛躍的に多くなるという問題
があつた。
これに対して、特開昭59−135994号では、その実施例
で直並列変換多重器と並直列変換多重分離器の代わりに
ローテーシヨンマトリツクスを使用してハード量を小さ
くした例を挙げている。この場合には、バツフアメモリ
はセルデータのビツト位置毎に複数に分割され、１つの
セルのデータはそれぞれのバツフアメモリにおいて違う
アドレスに書き込まれる方式であり、このままではバツ
フアメモリを出線間で論理的に共有する方式に適用する
ことはできない。
で直並列変換多重器と並直列変換多重分離器の代わりに
ローテーシヨンマトリツクスを使用してハード量を小さ
くした例を挙げている。この場合には、バツフアメモリ
はセルデータのビツト位置毎に複数に分割され、１つの
セルのデータはそれぞれのバツフアメモリにおいて違う
アドレスに書き込まれる方式であり、このままではバツ
フアメモリを出線間で論理的に共有する方式に適用する
ことはできない。
本発明の目的は、バツフアメモリを出線間で共有する
方式において、入力の直並列変換多重器と並直列変換多
重分離器の部分にローテーシヨンマトリツクスを使用し
て、ハード量を小さくすることである。
方式において、入力の直並列変換多重器と並直列変換多
重分離器の部分にローテーシヨンマトリツクスを使用し
て、ハード量を小さくすることである。
ローテーシヨンマトリツクスとは、複数の入力に対し
複数の出力を回転接続するものである。すなわち、出力
端子数をＮとすると、入力端子番号に対して出力端子番
号はmod Nで一定数ｎだけ加算される（入力端子番号に
対して出力端子番号はｎだけ加算されるが、その結果、
もし出力端子数Ｎを超える出力端子番号になつた場合に
は、その番号から出力端子数Ｎを引く）。したがつて、
ローテーシヨンマトリツクスは、セレクタのみで構成で
きハード量も小さい。
複数の出力を回転接続するものである。すなわち、出力
端子数をＮとすると、入力端子番号に対して出力端子番
号はmod Nで一定数ｎだけ加算される（入力端子番号に
対して出力端子番号はｎだけ加算されるが、その結果、
もし出力端子数Ｎを超える出力端子番号になつた場合に
は、その番号から出力端子数Ｎを引く）。したがつて、
ローテーシヨンマトリツクスは、セレクタのみで構成で
きハード量も小さい。
入線側のローテーシヨンマトリツクスの各出力では、
セルの同じビツト位置のデータが各入線から多重化され
るが、このとき、１つの入線のセルのデータはそれぞれ
の出力において別々のタイミングで出力される。ここ
で、仮りにローテーシヨンマトリツクスを１オクテツト
入力する毎に接続を変えるとすると、入力側のローテー
シヨンマトリツクスの出力では、１つのセルデータはオ
クテツト毎にずれて出力される。１オクテツト毎に分離
されたバツフアメモリは、１オクテツト毎にずれたタイ
ミングで１つのセルのデータを書き込むが、このときバ
ツフアメモリの書き込みアドレスをシフトレジスタでず
らし各バツフアメモリに書き込みタイミングを合わせて
アドレスを与えることにより、１つのセルのデータを格
納するアドレスが各バツフアメモリにおいて全て同じに
なるようにする。これによりバツフアメモリは各出線間
で共有できるようになる。
セルの同じビツト位置のデータが各入線から多重化され
るが、このとき、１つの入線のセルのデータはそれぞれ
の出力において別々のタイミングで出力される。ここ
で、仮りにローテーシヨンマトリツクスを１オクテツト
入力する毎に接続を変えるとすると、入力側のローテー
シヨンマトリツクスの出力では、１つのセルデータはオ
クテツト毎にずれて出力される。１オクテツト毎に分離
されたバツフアメモリは、１オクテツト毎にずれたタイ
ミングで１つのセルのデータを書き込むが、このときバ
ツフアメモリの書き込みアドレスをシフトレジスタでず
らし各バツフアメモリに書き込みタイミングを合わせて
アドレスを与えることにより、１つのセルのデータを格
納するアドレスが各バツフアメモリにおいて全て同じに
なるようにする。これによりバツフアメモリは各出線間
で共有できるようになる。
各バツフアメモリから１つのセルのデータを読み出す
ときも、出線側のローテーシヨンマトリツクスが入出力
間の回転接続操作だけで出力すべき出線に１つのセルを
出力するように、シフトレジスタはセルのデータ１オク
テツト分ずつタイミングをずらしながら各バツフアメモ
リに読み出しアドレスを与える。
ときも、出線側のローテーシヨンマトリツクスが入出力
間の回転接続操作だけで出力すべき出線に１つのセルを
出力するように、シフトレジスタはセルのデータ１オク
テツト分ずつタイミングをずらしながら各バツフアメモ
リに読み出しアドレスを与える。
ローテーシヨンマトリツクスは、入出力間を回転接続
するものであり、組合せ論理回路だけで構成できるので
ハード量も無視できるほど少ない。
するものであり、組合せ論理回路だけで構成できるので
ハード量も無視できるほど少ない。
また、アドレスシフトレジスタについては、先に仮定
したようにローテーシヨンマトリツクスを１オクテツト
入力する毎に接続を変えるとすると、入力側のローテー
シヨンマトリツクスは、１つのセルの各データを１オク
テツト毎にずらして出力するので、書き込みアドレスを
遅延させるシフトレジスタは、１つのセルを１オクテツ
ト毎にずらしていく分だけ必要である。したがつて、フ
リツプフロツプの数は、（アドレス長）×（セルのオク
テツト数）となる。読み出しアドレスのシフトレジスタ
のハード量も書き込みアドレスのシフトレジスタのハー
ド量と同じである。
したようにローテーシヨンマトリツクスを１オクテツト
入力する毎に接続を変えるとすると、入力側のローテー
シヨンマトリツクスは、１つのセルの各データを１オク
テツト毎にずらして出力するので、書き込みアドレスを
遅延させるシフトレジスタは、１つのセルを１オクテツ
ト毎にずらしていく分だけ必要である。したがつて、フ
リツプフロツプの数は、（アドレス長）×（セルのオク
テツト数）となる。読み出しアドレスのシフトレジスタ
のハード量も書き込みアドレスのシフトレジスタのハー
ド量と同じである。
このように、ハード量の主要な量を示すフリツプフロ
ツプの数は、直並列変換多重器と並直列変換多重分離器
を使用する従来方式では、（入出力方路数）×（セル長
（ビツト数））×２に対し、ローテーシヨンマトリツク
スとシフトレジスタを使用する本発明の方式では、（ア
ドレス長）×（セルのオクテツト数）×２となり、セル
長が長い場合や入出力方路数の多い場合には、本発明の
ハード量は相対的に少なくなる。
ツプの数は、直並列変換多重器と並直列変換多重分離器
を使用する従来方式では、（入出力方路数）×（セル長
（ビツト数））×２に対し、ローテーシヨンマトリツク
スとシフトレジスタを使用する本発明の方式では、（ア
ドレス長）×（セルのオクテツト数）×２となり、セル
長が長い場合や入出力方路数の多い場合には、本発明の
ハード量は相対的に少なくなる。
第９図は、広帯域ISDN用交換機の１実施例を示す全体
図である。固定長のセルは、光フアイバを通して、O/E
変換器１−11〜１−nmに入力され、パラレル（またはシ
リアル）の電気信号に変換されて出力される。このとき
のセルフオーマツトは、第10図（Ａ）に示すように論理
チヤネル番号100とデータ101から構成される。論理チヤ
ネル番号変換付加ヘツダ挿入器２−11〜２−nmは、上記
入力セルの論理チヤネル番号を変換すると共に、そのセ
ルの先頭に付加ヘツダ103を挿入し、第10図（Ｂ）に示
すセルフオーマツトにして出力する。付加ヘツダ103
は、そのセルが有効データを持つときは“1"、空セル
（有効データを持たないセル）のときは“0"を示す有効
性表示フイールド104と、ルーチング情報フイールド105
とからなる。ルーテイング情報は、セルの行き先を示す
情報であり、スイツチ３−１〜３−ｎ″でのセルの出力
先を決める。
図である。固定長のセルは、光フアイバを通して、O/E
変換器１−11〜１−nmに入力され、パラレル（またはシ
リアル）の電気信号に変換されて出力される。このとき
のセルフオーマツトは、第10図（Ａ）に示すように論理
チヤネル番号100とデータ101から構成される。論理チヤ
ネル番号変換付加ヘツダ挿入器２−11〜２−nmは、上記
入力セルの論理チヤネル番号を変換すると共に、そのセ
ルの先頭に付加ヘツダ103を挿入し、第10図（Ｂ）に示
すセルフオーマツトにして出力する。付加ヘツダ103
は、そのセルが有効データを持つときは“1"、空セル
（有効データを持たないセル）のときは“0"を示す有効
性表示フイールド104と、ルーチング情報フイールド105
とからなる。ルーテイング情報は、セルの行き先を示す
情報であり、スイツチ３−１〜３−ｎ″でのセルの出力
先を決める。
第９図では、セルは３段のスイツチを通るので、ルー
テイング情報は３段分の情報を持つ。なお、スイツチ３
−１〜３−ｎ″については、第１図で詳述するが、セル
のルーテイングと共に、複数の入力からセルが同じ出力
にぶつかつた場合に待合させをするためのバツフアリン
グも行う。３段のスイツチを通つたセルは、E/O変換器
４−11〜４−nmに入り、セルフオーマツトを第９図
（Ｂ）から第９図（Ａ）になるように付加ヘツダを取り
除き、電気信号を光信号に変換して光フアイバへ出力す
る。
テイング情報は３段分の情報を持つ。なお、スイツチ３
−１〜３−ｎ″については、第１図で詳述するが、セル
のルーテイングと共に、複数の入力からセルが同じ出力
にぶつかつた場合に待合させをするためのバツフアリン
グも行う。３段のスイツチを通つたセルは、E/O変換器
４−11〜４−nmに入り、セルフオーマツトを第９図
（Ｂ）から第９図（Ａ）になるように付加ヘツダを取り
除き、電気信号を光信号に変換して光フアイバへ出力す
る。
上記交換機におけるスイツチ３−１〜３−ｎ″の一実
施例を第１図に示す。第１図においては、８本にパラレ
ル化した電気信号線４束が入線としてローテーシヨンマ
トリツクス11に入力される。したがつて、それぞれの入
線では、８ビツトパラレルにセルが来る。このセルのセ
ル長を５オクテツト、そのうち付加ヘツダのヘツダ長を
１オクテツトとする。ローテーシヨンマトリツクス11で
は各入線のセルをオクテツト毎に分け、付加ヘツダのあ
る１オクテツト目を遅延回路21,2オクテツト目を遅延回
路22,3オクテツト目を遅延回路23,4オクテツト目を遅延
回路24,5オクテツト目を遅延回路25へ出力する。遅延回
路21−25にあるセルデータは、それぞれメモリ31−35に
書き込まれる。メモリ31−35に格納されているセルデー
タが読み出されると、ローテーシヨンマトリツクス12で
そのセルの出力されるべき出線に出力される。
施例を第１図に示す。第１図においては、８本にパラレ
ル化した電気信号線４束が入線としてローテーシヨンマ
トリツクス11に入力される。したがつて、それぞれの入
線では、８ビツトパラレルにセルが来る。このセルのセ
ル長を５オクテツト、そのうち付加ヘツダのヘツダ長を
１オクテツトとする。ローテーシヨンマトリツクス11で
は各入線のセルをオクテツト毎に分け、付加ヘツダのあ
る１オクテツト目を遅延回路21,2オクテツト目を遅延回
路22,3オクテツト目を遅延回路23,4オクテツト目を遅延
回路24,5オクテツト目を遅延回路25へ出力する。遅延回
路21−25にあるセルデータは、それぞれメモリ31−35に
書き込まれる。メモリ31−35に格納されているセルデー
タが読み出されると、ローテーシヨンマトリツクス12で
そのセルの出力されるべき出線に出力される。
制御回路５は、その入力端子HDにローテーシヨンマト
リツクス11の出力端子DO1からのセル付加ヘツダが入力
され、その情報に応じてメモリ30−35に対する書き込み
アドレスWAを出力する。シフトレジスタ41−44は、書き
込みアドレスを遅延させることにより、１つのセルデー
タが各メモリ30−35に同じアドレスで書き込めるように
タイミング調整するための回路である。
リツクス11の出力端子DO1からのセル付加ヘツダが入力
され、その情報に応じてメモリ30−35に対する書き込み
アドレスWAを出力する。シフトレジスタ41−44は、書き
込みアドレスを遅延させることにより、１つのセルデー
タが各メモリ30−35に同じアドレスで書き込めるように
タイミング調整するための回路である。
また、制御回路５の入力端子CNには、カウンタ62の出
力が入力され、そのカウンタ値に対応する出線のセルが
格納されているメモリのアドレスを読み出しアドレス出
力RAから出力し、これをメモリ30−35の入力RAに与え
る。シフトレジスタ45−48は、各メモリ30−35からセル
データを読み出すタイミングを調整するための回路であ
る。
力が入力され、そのカウンタ値に対応する出線のセルが
格納されているメモリのアドレスを読み出しアドレス出
力RAから出力し、これをメモリ30−35の入力RAに与え
る。シフトレジスタ45−48は、各メモリ30−35からセル
データを読み出すタイミングを調整するための回路であ
る。
なお、制御回路５は、出線毎にアドレスチエーンを組
んでいて、１つのアドレスのデータを読み出すと、メモ
リ30から次に読み出すべきデータのアドレス（次アドレ
ス）も同時に読みだせるようになつている。メモリ30を
使つた制御回路５によるメモリ制御方式については、第
５図にて詳述する。
んでいて、１つのアドレスのデータを読み出すと、メモ
リ30から次に読み出すべきデータのアドレス（次アドレ
ス）も同時に読みだせるようになつている。メモリ30を
使つた制御回路５によるメモリ制御方式については、第
５図にて詳述する。
ローテーシヨンマトリツクス11,12は、それぞれカウ
ンタ61,62の値によつて入出力間の接続を制御されてい
る。
ンタ61,62の値によつて入出力間の接続を制御されてい
る。
第２図は、カウンタ61の出力、ローテーシヨンマトリ
ツクス11の入出力、およびメモリ30−35の書き込み入力
のタイミングチヤートである。このタイミングチヤート
でｉ−ｊとなつているものは、ｉが入線番号、ｊが１つ
のセルの何番目のオクテツトかを示す。ローテーシヨン
マトリツクス11の入力DI1では、カウンタ値が０のとき
１オクテツト目が、カウンタ値が４のとき５オクテツト
目が入力される。すなわち、カウンタ値が０から４まで
変化する間に入力DI1には１セル分のデータが入力され
る。ローテーシヨンマトリツクス11の入力DI2ではカウ
ンタ値が４から３まで変化する間に、入力DI3ではカウ
ンタ値が３から２まで変化する間に、入力DI4ではカウ
ンタ値が２から１まで変化する間に、それぞれ１セル分
のデータが来る。ローテーシヨンマトリツクス11では、
カウンタ値に応じて入出力間を回転接続していて、カウ
ンタ値０のときは、入力DI1,DI2,DI3,DI4はそれぞれ出
力DO1,DO2,DO3,DO4にそのまま接続される。カウンタ値
１のときは、入力DI1,DI2,DI3,DI4はそれぞれ出力DO2,D
O3,DO4,DO5に接続され、入力番号に対し出力番号は１ず
つ増す。カウンタ値２のときは、入力DI1,DI2,DI3,DI4
はそれぞれ出力DO3,DO4,DO5,DO1に接続される。カウン
タ値３のときは、入力DI1,DI2,DI3,DI4はそれぞれ出力D
O4,DO5,DO1,DO2に接続される。カウンタ値４のときは、
入力DI1,DI2,DI3,DI4はそれぞれ出力DO5,DO1,DO2,DO3に
接続される。すなわち、ローテーシヨンマトリツクス11
では、入力番号に対し出力番号は、カウンタ値の分だけ
増える。ただし、このとき出線番号が５より大きくなつ
たときは５だけ引き、入出力間を回転接続させる。
ツクス11の入出力、およびメモリ30−35の書き込み入力
のタイミングチヤートである。このタイミングチヤート
でｉ−ｊとなつているものは、ｉが入線番号、ｊが１つ
のセルの何番目のオクテツトかを示す。ローテーシヨン
マトリツクス11の入力DI1では、カウンタ値が０のとき
１オクテツト目が、カウンタ値が４のとき５オクテツト
目が入力される。すなわち、カウンタ値が０から４まで
変化する間に入力DI1には１セル分のデータが入力され
る。ローテーシヨンマトリツクス11の入力DI2ではカウ
ンタ値が４から３まで変化する間に、入力DI3ではカウ
ンタ値が３から２まで変化する間に、入力DI4ではカウ
ンタ値が２から１まで変化する間に、それぞれ１セル分
のデータが来る。ローテーシヨンマトリツクス11では、
カウンタ値に応じて入出力間を回転接続していて、カウ
ンタ値０のときは、入力DI1,DI2,DI3,DI4はそれぞれ出
力DO1,DO2,DO3,DO4にそのまま接続される。カウンタ値
１のときは、入力DI1,DI2,DI3,DI4はそれぞれ出力DO2,D
O3,DO4,DO5に接続され、入力番号に対し出力番号は１ず
つ増す。カウンタ値２のときは、入力DI1,DI2,DI3,DI4
はそれぞれ出力DO3,DO4,DO5,DO1に接続される。カウン
タ値３のときは、入力DI1,DI2,DI3,DI4はそれぞれ出力D
O4,DO5,DO1,DO2に接続される。カウンタ値４のときは、
入力DI1,DI2,DI3,DI4はそれぞれ出力DO5,DO1,DO2,DO3に
接続される。すなわち、ローテーシヨンマトリツクス11
では、入力番号に対し出力番号は、カウンタ値の分だけ
増える。ただし、このとき出線番号が５より大きくなつ
たときは５だけ引き、入出力間を回転接続させる。
この操作により、ローテーシヨンマトリツクス11の出
力DO1は各入力からのセルの１オクテツト目が、出力DO2
はセルの２オクテツト目が、出力DO3はセルの３オクテ
ツト目が、出力DO4はセルの４オクテツト目が、出力DO5
はセルの５オクテツト目が、それぞれ出力される。ま
た、１つのセルのデータは、オクテツト毎にタイミング
がずれて、出力DO1−DO5に出力される。このローテーシ
ヨンマトリツクス11の構成については、後で第４図で詳
述する。
力DO1は各入力からのセルの１オクテツト目が、出力DO2
はセルの２オクテツト目が、出力DO3はセルの３オクテ
ツト目が、出力DO4はセルの４オクテツト目が、出力DO5
はセルの５オクテツト目が、それぞれ出力される。ま
た、１つのセルのデータは、オクテツト毎にタイミング
がずれて、出力DO1−DO5に出力される。このローテーシ
ヨンマトリツクス11の構成については、後で第４図で詳
述する。
ローテーシヨンマトリツクス11の出力は、遅延回路21
−25を通して、メモリ31−35のデータ入力DIへ入力され
る。遅延回路21−25の遅延時間は、制御回路５が入力HD
においてセルの付加ヘツダを入力してから出力WAにおい
てメモリの書き込みアドレスを出力するまでの時間と等
しくする。
−25を通して、メモリ31−35のデータ入力DIへ入力され
る。遅延回路21−25の遅延時間は、制御回路５が入力HD
においてセルの付加ヘツダを入力してから出力WAにおい
てメモリの書き込みアドレスを出力するまでの時間と等
しくする。
メモリ30には、メモリ31にセルの１オクテツト目が入
力すると同時に、次アドレスが入力DIに入力される。こ
の次アドレスは、そのセルの出線においてそのセルの次
に出力されるべきセルの格納されているアドレスであ
る。このことについては、後で第５図で詳述する。
力すると同時に、次アドレスが入力DIに入力される。こ
の次アドレスは、そのセルの出線においてそのセルの次
に出力されるべきセルの格納されているアドレスであ
る。このことについては、後で第５図で詳述する。
メモリ31−35に書き込まれるとき、１つのセルは１オ
クテツトずつタイミングがずれてそれぞれのメモリに書
き込まれる。第１図におけるシフトレジスタ41−44は、
それぞれカウンタ61の１カウント分のタイミングの遅延
量を持ち、これによつて、１つのセルのデータはメモリ
31−35において同じアドレスに書き込まれる。
クテツトずつタイミングがずれてそれぞれのメモリに書
き込まれる。第１図におけるシフトレジスタ41−44は、
それぞれカウンタ61の１カウント分のタイミングの遅延
量を持ち、これによつて、１つのセルのデータはメモリ
31−35において同じアドレスに書き込まれる。
第３図は、カウンタ62の出力、メモリ30−35の読み出
し出力、およびローテーシヨンマトリツクス12の出力の
タイミングチヤートである。このタイミングチヤート
で、カウンタ出力以外はｉ−ｊで示されているが、ｉは
出線番号、ｊは１つのセルの何番目のオクテツトかを示
す。出線番号１のセルは、カウンタ値０のときメモリ31
から、カウンタ値１のときメモリ32から、カウンタ値２
のときメモリ33から、カウンタ値３のときメモリ34か
ら、カウンタ値４のときメモリ35から、出力される。他
の出線番号のセルのデータも同様にメモリ31−35から１
オクテツトずつずれて出力される。この動作は、制御回
路５の出力RAからの読み出しアドレスをシフトレジスタ
45−48でカウンタ62の１カウントずつ遅延させて実現し
ている。なお、制御回路５からは、カウンタ値０のとき
に出線番号１のセルの読み出しアドレスが、カウンタ値
４のときに出線番号２のセルの読み出しアドレスが、カ
ウンタ値３のときに出線番号３のセルの読み出しアドレ
スが、カウンタ値２のときに出線番号４のセルの読み出
しアドレスが出力される。また、メモリ30には、メモリ
31と同時に読み出しアドレスが与えられ、制御回路５の
必要とする次アドレスが読み出される。
し出力、およびローテーシヨンマトリツクス12の出力の
タイミングチヤートである。このタイミングチヤート
で、カウンタ出力以外はｉ−ｊで示されているが、ｉは
出線番号、ｊは１つのセルの何番目のオクテツトかを示
す。出線番号１のセルは、カウンタ値０のときメモリ31
から、カウンタ値１のときメモリ32から、カウンタ値２
のときメモリ33から、カウンタ値３のときメモリ34か
ら、カウンタ値４のときメモリ35から、出力される。他
の出線番号のセルのデータも同様にメモリ31−35から１
オクテツトずつずれて出力される。この動作は、制御回
路５の出力RAからの読み出しアドレスをシフトレジスタ
45−48でカウンタ62の１カウントずつ遅延させて実現し
ている。なお、制御回路５からは、カウンタ値０のとき
に出線番号１のセルの読み出しアドレスが、カウンタ値
４のときに出線番号２のセルの読み出しアドレスが、カ
ウンタ値３のときに出線番号３のセルの読み出しアドレ
スが、カウンタ値２のときに出線番号４のセルの読み出
しアドレスが出力される。また、メモリ30には、メモリ
31と同時に読み出しアドレスが与えられ、制御回路５の
必要とする次アドレスが読み出される。
メモリ31−35の出力は、それぞれ、ローテーシヨンマ
トリツクス12の入力DI1−DI5へ接続されている。ローテ
ーシヨンマトリツクス12は、ローテーシヨンマトリツク
ス11と全く同じ動作をすることにより、出力DO1には出
線番号１のセルを、出力DO2には出線番号２のセルを、
出力DO3には出線番号３のセルを、出力DO4には出線番号
４のセルを出力することができる。
トリツクス12の入力DI1−DI5へ接続されている。ローテ
ーシヨンマトリツクス12は、ローテーシヨンマトリツク
ス11と全く同じ動作をすることにより、出力DO1には出
線番号１のセルを、出力DO2には出線番号２のセルを、
出力DO3には出線番号３のセルを、出力DO4には出線番号
４のセルを出力することができる。
次に、第４図を用いてローテーシヨンマトリツクス11
の構成例について説明する。セレクタ13−15は、入力Ｓ
が“0"になると入力Ａを出力Ｙへ、入力Ｓが“1"になる
と入力Ｂを出力Ｙへ接続する。したがつて、セレクタ15
は、入力Ｓが“0"のときは入力をそのまま対応出力番号
端子へ出力するが、入力Ｓが“1"のときは入力を出力番
号が１だけ大きい端子へ回転接続させる。セレクタ14
は、入力Ｓが“0"のときは入力をそのまま対応出力番号
端子へ出力するが、入力Ｓが“1"のときは入力を出力番
号が２だけ大きい端子へ回転接続させる。セレクタ13
は、入力Ｓが“0"のときは入力をそのまま対応出力番号
端子へ出力するが、入力Ｓが“1"のときは入力を出力番
号が４だけ大きい端子へ回転接続させる。カウンタ61の
出力はローテーシヨンマトリツクス11の入力CNTに接続
され、LSBはセレクタ15の入力Ｓに、MBSはセレクタ13の
入力Ｓに接続されているので、ローテーシヨンマトリツ
クス11の入出力間では、カウンタ値と同じだけ下に回転
する。
の構成例について説明する。セレクタ13−15は、入力Ｓ
が“0"になると入力Ａを出力Ｙへ、入力Ｓが“1"になる
と入力Ｂを出力Ｙへ接続する。したがつて、セレクタ15
は、入力Ｓが“0"のときは入力をそのまま対応出力番号
端子へ出力するが、入力Ｓが“1"のときは入力を出力番
号が１だけ大きい端子へ回転接続させる。セレクタ14
は、入力Ｓが“0"のときは入力をそのまま対応出力番号
端子へ出力するが、入力Ｓが“1"のときは入力を出力番
号が２だけ大きい端子へ回転接続させる。セレクタ13
は、入力Ｓが“0"のときは入力をそのまま対応出力番号
端子へ出力するが、入力Ｓが“1"のときは入力を出力番
号が４だけ大きい端子へ回転接続させる。カウンタ61の
出力はローテーシヨンマトリツクス11の入力CNTに接続
され、LSBはセレクタ15の入力Ｓに、MBSはセレクタ13の
入力Ｓに接続されているので、ローテーシヨンマトリツ
クス11の入出力間では、カウンタ値と同じだけ下に回転
する。
なお、ローテーシヨンマトリツクス11では、５入力５
出力の構成であるが、外部からは４入力しかないので、
入力DI5はアースに落とす。また、ローテーシヨンマト
リツクス12は、４出力であり、第４図で出力DO5は外部
に出力する必要はない。
出力の構成であるが、外部からは４入力しかないので、
入力DI5はアースに落とす。また、ローテーシヨンマト
リツクス12は、４出力であり、第４図で出力DO5は外部
に出力する必要はない。
第１図から第４図までの説明では、４入力４出力のセ
ルスイツチについてセル長５オクテツトの場合で説明し
たが、一般にローテーシヨンマトリツクスを利用したセ
ルスイツチはセル長と同じ長さまで入出力数を増やすこ
とができる。また、セル長が長い場合には、数オクテツ
ト毎にカウンタ値を変化させるようにすれば、セルスイ
ツチの入出力数がセル長（オクテツト数）の数分の１ま
でになる。たとえば、72オクテツトのセル長の場合、カ
ウンタ値を２オクテツト毎に変化するときは36までの入
出力、カウンタ値が４オクテツト毎に変化するときは18
までの入出力となる。
ルスイツチについてセル長５オクテツトの場合で説明し
たが、一般にローテーシヨンマトリツクスを利用したセ
ルスイツチはセル長と同じ長さまで入出力数を増やすこ
とができる。また、セル長が長い場合には、数オクテツ
ト毎にカウンタ値を変化させるようにすれば、セルスイ
ツチの入出力数がセル長（オクテツト数）の数分の１ま
でになる。たとえば、72オクテツトのセル長の場合、カ
ウンタ値を２オクテツト毎に変化するときは36までの入
出力、カウンタ値が４オクテツト毎に変化するときは18
までの入出力となる。
第１図において、ローテーシヨンマトリツクス11,12
にはフリツプフロツプがなく、ハード量は少ない。カウ
ンタ値がＡオクテツト毎に変化する場合、シフトレジス
タ41−48に必要なフリツプフロツプの数は全体で、
（（セルのオクテツト数）÷Ａ）×（書き込み（読み出
し）アドレス長）×２となる。シフトレジスタ41−48を
取り除く場合、メモリ31−35に同時にパラレルに１つの
セルを同じアドレスに書き込み、および読み出しが行わ
れるが、この場合には、ローテーシヨンマトリツクス11
の代わりに直並列変換多重器が、ローテーシヨンマトリ
ツクス12の代わりに並直列変換多重分離器が必要であ
る。これらの変換器では、入線、または出線毎に１セル
分を格納するフリツプフロツプが必要となり、全体とし
て、（セル長（ビツト数））×（入出力方路数）×２だ
けのフリツプフロツプが必要である。したがつて、第１
図の構成では、入出力方路数の多い大規模なスイツチを
構成する場合に、相対的にハード量が小さくなる。ま
た、セル長が数十オクテツトと長くなる場合にもこの構
成は有効である。
にはフリツプフロツプがなく、ハード量は少ない。カウ
ンタ値がＡオクテツト毎に変化する場合、シフトレジス
タ41−48に必要なフリツプフロツプの数は全体で、
（（セルのオクテツト数）÷Ａ）×（書き込み（読み出
し）アドレス長）×２となる。シフトレジスタ41−48を
取り除く場合、メモリ31−35に同時にパラレルに１つの
セルを同じアドレスに書き込み、および読み出しが行わ
れるが、この場合には、ローテーシヨンマトリツクス11
の代わりに直並列変換多重器が、ローテーシヨンマトリ
ツクス12の代わりに並直列変換多重分離器が必要であ
る。これらの変換器では、入線、または出線毎に１セル
分を格納するフリツプフロツプが必要となり、全体とし
て、（セル長（ビツト数））×（入出力方路数）×２だ
けのフリツプフロツプが必要である。したがつて、第１
図の構成では、入出力方路数の多い大規模なスイツチを
構成する場合に、相対的にハード量が小さくなる。ま
た、セル長が数十オクテツトと長くなる場合にもこの構
成は有効である。
次に第１図の制御回路５によるメモリ制御法について
第５図を用いて説明する。付加ヘツダは、前述したよう
に、有効性表示フイールド104とルーテイング情報105で
構成される。有効性表示フイールド104は１ビツトであ
り、“1"のときは使用中、“0"のときは空、すなわち有
効なデータがないことを示す。
第５図を用いて説明する。付加ヘツダは、前述したよう
に、有効性表示フイールド104とルーテイング情報105で
構成される。有効性表示フイールド104は１ビツトであ
り、“1"のときは使用中、“0"のときは空、すなわち有
効なデータがないことを示す。
第５図で、メモリのデータ書き込み動作では、書き込
みアドレスレジスタ（WAR）511−514の出力のうちで、
入力HDに入力される付加ヘツダのルーテイング情報によ
つて選ばれたものが、WARセレクタ502を通して書き込み
アドレスとして出力され、有効性表示ビツトと共に制御
回路５の出力WAからメモリ30−35へ転送される。入力HD
に入力される付加ヘツダのルーテイング情報105は、WAR
デコーダ501とANDゲート521−524を通して、ルーテイン
グ情報の示す出線番号のWAR511−514に、空アドレスFIF
O505から出力される未使用アドレスを書き込ませる。こ
のとき、空アドレスFIFO505からの未使用アドレスは、
次アドレスとして制御回路５の出力NAOからメモリ30の
データ入力DIへ転送される。有効性表示ビツトが空セル
を示す“0"になつているときは、ANDゲート521−524を
通してWAR511−514への書き込みを禁止し、空アドレスF
IFO505からの出力も禁止する。この動作により、各WAR5
11−514には、各出線毎に次にセルを書き込むべきアド
レスが格納され、メモリ30にもその次アドレスが書き込
まれ、セルがメモリに書き込まれるたびにアドレスチエ
ーンが更新されるようになつている。逆にいえば、１つ
のセルをメモリから読み出すと、同時にそのアドレスか
ら次に読み出すべきセルのアドレス（次アドレス）を読
み出すことができるようになつている。
みアドレスレジスタ（WAR）511−514の出力のうちで、
入力HDに入力される付加ヘツダのルーテイング情報によ
つて選ばれたものが、WARセレクタ502を通して書き込み
アドレスとして出力され、有効性表示ビツトと共に制御
回路５の出力WAからメモリ30−35へ転送される。入力HD
に入力される付加ヘツダのルーテイング情報105は、WAR
デコーダ501とANDゲート521−524を通して、ルーテイン
グ情報の示す出線番号のWAR511−514に、空アドレスFIF
O505から出力される未使用アドレスを書き込ませる。こ
のとき、空アドレスFIFO505からの未使用アドレスは、
次アドレスとして制御回路５の出力NAOからメモリ30の
データ入力DIへ転送される。有効性表示ビツトが空セル
を示す“0"になつているときは、ANDゲート521−524を
通してWAR511−514への書き込みを禁止し、空アドレスF
IFO505からの出力も禁止する。この動作により、各WAR5
11−514には、各出線毎に次にセルを書き込むべきアド
レスが格納され、メモリ30にもその次アドレスが書き込
まれ、セルがメモリに書き込まれるたびにアドレスチエ
ーンが更新されるようになつている。逆にいえば、１つ
のセルをメモリから読み出すと、同時にそのアドレスか
ら次に読み出すべきセルのアドレス（次アドレス）を読
み出すことができるようになつている。
メモリのデータ読み出し動作では、読み出しアドレス
レジスタ（RAR）531−534の出力のうちで、制御回路５
の入力CNTに入力されたカウンタ62の値に示される次に
読み出すべきセルの出力番号のRAR出力が、RARセレクタ
503によつて選ばれ、読み出しアドレスとして制御回路
５の出力RAから出力され、そのアドレスのセルのデータ
がメモリから読み出される。このとき同時に、RARデコ
ーダ504は、制御回路５の入力CNTに入力されたカウンタ
62の値に基づき、ANDゲート541−544を通して、次に読
み出すべきセルの出線番号に対応するRARを書き換え可
能にさせる。そして、そのRARは、メモリ30から読み出
され制御回路５入力NAIに入力された次アドレスを取り
込む。この動作により、メモリからセルを読み出すたび
に、次に読み出すべきセルのアドレスをRARに格納して
いくことができる。RARセレクタ503から読み出しアドレ
スが出力されると、そのアドレスのセルはメモリから読
み出されて、そのアドレスが未使用のアドレスとなるの
で、そのアドレスは空アドレスFIFO505へ転送され、メ
モリに入力されてくるセルの書き込みアドレスとして再
び使用される。
レジスタ（RAR）531−534の出力のうちで、制御回路５
の入力CNTに入力されたカウンタ62の値に示される次に
読み出すべきセルの出力番号のRAR出力が、RARセレクタ
503によつて選ばれ、読み出しアドレスとして制御回路
５の出力RAから出力され、そのアドレスのセルのデータ
がメモリから読み出される。このとき同時に、RARデコ
ーダ504は、制御回路５の入力CNTに入力されたカウンタ
62の値に基づき、ANDゲート541−544を通して、次に読
み出すべきセルの出線番号に対応するRARを書き換え可
能にさせる。そして、そのRARは、メモリ30から読み出
され制御回路５入力NAIに入力された次アドレスを取り
込む。この動作により、メモリからセルを読み出すたび
に、次に読み出すべきセルのアドレスをRARに格納して
いくことができる。RARセレクタ503から読み出しアドレ
スが出力されると、そのアドレスのセルはメモリから読
み出されて、そのアドレスが未使用のアドレスとなるの
で、そのアドレスは空アドレスFIFO505へ転送され、メ
モリに入力されてくるセルの書き込みアドレスとして再
び使用される。
なお、対応する出線番号のWARとRARは、その出線に読
み出すべきセルがないときに一致し、読み出すべきセル
がある場合には不一致となる。不一致検出器（UM）551
−554は、UMセレクタ506を通して、上記有効性表示ビツ
トを表示し、もし読み出すべきセルがない空の状態
（“0"の状態）のときは、ANDゲート541−544を通し
て、RARを更新できないようにする。また、この有効性
表示ビツトは、読み出しアドレスと共に、制御回路５の
出力RAからメモリ30−35へ転送される。
み出すべきセルがないときに一致し、読み出すべきセル
がある場合には不一致となる。不一致検出器（UM）551
−554は、UMセレクタ506を通して、上記有効性表示ビツ
トを表示し、もし読み出すべきセルがない空の状態
（“0"の状態）のときは、ANDゲート541−544を通し
て、RARを更新できないようにする。また、この有効性
表示ビツトは、読み出しアドレスと共に、制御回路５の
出力RAからメモリ30−35へ転送される。
第６図は、メモリ30−35の構成を示す。メモリの入力
WAには、有効性表示ビツトと書き込みアドレスが入力さ
れ、有効性表示ビツトにより２ポートRAM301の書き込み
可能／不可能を操作し、書き込みアドレスにより２ポー
トRAM301に書き込むべきデータのアドレスが与えられ
る。メモリの入力RAには、有効性表示ビツトと読み出し
アドレスが入力され、有効性表示ビツトにより２ポート
RAM301の読み出し可能／不可能を操作し、読み出しアド
レスにより２ポートRAM301に読み出すべきデータのアド
レスが与えられる。なお、RA入力の有効性表示ビツトが
空の状態（“0"の状態）のとき、セレクタ302は“0"を
選択し出力する。これにより、セル全体がすべて“0"と
なるので、有効性表示ビツトも“0"となり、空セル（有
効データを持たないセル）がメモリから出力されるよう
になる。
WAには、有効性表示ビツトと書き込みアドレスが入力さ
れ、有効性表示ビツトにより２ポートRAM301の書き込み
可能／不可能を操作し、書き込みアドレスにより２ポー
トRAM301に書き込むべきデータのアドレスが与えられ
る。メモリの入力RAには、有効性表示ビツトと読み出し
アドレスが入力され、有効性表示ビツトにより２ポート
RAM301の読み出し可能／不可能を操作し、読み出しアド
レスにより２ポートRAM301に読み出すべきデータのアド
レスが与えられる。なお、RA入力の有効性表示ビツトが
空の状態（“0"の状態）のとき、セレクタ302は“0"を
選択し出力する。これにより、セル全体がすべて“0"と
なるので、有効性表示ビツトも“0"となり、空セル（有
効データを持たないセル）がメモリから出力されるよう
になる。
上記実施例では、第９図に示すように、３段のスイツ
チの前に論理チヤネル番号変換付加ヘツダ挿入器２−11
〜２−nmを設けていたが、この構成では、スイツチが３
段以外の構成となつた（例えば４段または５段構成とな
つたとき）付加ヘツダ挿入器もそれに対応して変えなけ
ればならない。スイツチの段数が変つても、その各部分
の構成を変更することなく対処できるようにするために
は、例えば第９図において、論理チヤネル番号変換付加
ヘツダ挿入器２−11〜２−nmを取り除き、各スイツチ３
−１〜３−ｎ″の構成を第７図に示すように第１図のス
イツチに対し論理チヤネル番号付加ヘツダ挿入器71〜74
を各挿入線に設けた構成にすればよい。この場合、スイ
ツチの入出力でのセルフオーマツトは第10図（Ａ）に示
す論理チヤネル番号100とデータ101のみであり、論理チ
ヤネル番号付加ヘツダ挿入器71〜74で付加するルーテイ
ング情報は、このスイツチの分だけとなる。
チの前に論理チヤネル番号変換付加ヘツダ挿入器２−11
〜２−nmを設けていたが、この構成では、スイツチが３
段以外の構成となつた（例えば４段または５段構成とな
つたとき）付加ヘツダ挿入器もそれに対応して変えなけ
ればならない。スイツチの段数が変つても、その各部分
の構成を変更することなく対処できるようにするために
は、例えば第９図において、論理チヤネル番号変換付加
ヘツダ挿入器２−11〜２−nmを取り除き、各スイツチ３
−１〜３−ｎ″の構成を第７図に示すように第１図のス
イツチに対し論理チヤネル番号付加ヘツダ挿入器71〜74
を各挿入線に設けた構成にすればよい。この場合、スイ
ツチの入出力でのセルフオーマツトは第10図（Ａ）に示
す論理チヤネル番号100とデータ101のみであり、論理チ
ヤネル番号付加ヘツダ挿入器71〜74で付加するルーテイ
ング情報は、このスイツチの分だけとなる。
スイツチの段数が変つても、各部分の構成を変更しな
くて済ませる他の方法としては、例えば第９図の論理チ
ヤネル番号変換付加ヘツダ挿入器２−11〜２−nmを取り
除き、第１図の制御回路５に第８図に示すようにルーテ
イングテーブルを設ける方法がある。第８図では、制御
回路５の入力HDに論理チヤネル番号が入力され、ルーテ
イングテーブル587に転送され、ここで論理チヤネル番
号を基に有効性表示ビツトとルーテイング情報を引き出
す。第５図の制御回路５と第８図の制御回路５は、直接
ルーテイング情報によりメモリ制御を行うか、論理チヤ
ネル番号からルーテイング情報を得てからメモリ制御を
行うかの違いがある。そこで第８図のメモリ制御回路５
の構成と動作について述べる。
くて済ませる他の方法としては、例えば第９図の論理チ
ヤネル番号変換付加ヘツダ挿入器２−11〜２−nmを取り
除き、第１図の制御回路５に第８図に示すようにルーテ
イングテーブルを設ける方法がある。第８図では、制御
回路５の入力HDに論理チヤネル番号が入力され、ルーテ
イングテーブル587に転送され、ここで論理チヤネル番
号を基に有効性表示ビツトとルーテイング情報を引き出
す。第５図の制御回路５と第８図の制御回路５は、直接
ルーテイング情報によりメモリ制御を行うか、論理チヤ
ネル番号からルーテイング情報を得てからメモリ制御を
行うかの違いがある。そこで第８図のメモリ制御回路５
の構成と動作について述べる。
ルーテイングテーブル587からのルーテイング情報は
デコーダ581に与えられる。デコーダ581は、ANDゲート5
71−574を通して、ルーテイング情報の指定する出線のF
IFO561−564に対し、空アドレスFIFO505から出力される
アドレスの書き込みが可能になるように信号を送る。こ
のとき、空アドレスFIFO505からのアドレスは、書き込
みアドレスとして、制御回路の出力WAから有効性表示ビ
ツトと共に出力され、メモリ31−35へ書き込みアドレス
を与える。なお、有効性表示ビツトが空状態を示すとき
は、ANDゲート571−574を通して、FIFO561−564に書き
込みを禁止すると共に、空アドレスFIFO505からアドレ
スを出力させない。
デコーダ581に与えられる。デコーダ581は、ANDゲート5
71−574を通して、ルーテイング情報の指定する出線のF
IFO561−564に対し、空アドレスFIFO505から出力される
アドレスの書き込みが可能になるように信号を送る。こ
のとき、空アドレスFIFO505からのアドレスは、書き込
みアドレスとして、制御回路の出力WAから有効性表示ビ
ツトと共に出力され、メモリ31−35へ書き込みアドレス
を与える。なお、有効性表示ビツトが空状態を示すとき
は、ANDゲート571−574を通して、FIFO561−564に書き
込みを禁止すると共に、空アドレスFIFO505からアドレ
スを出力させない。
メモリからセルを読み出すときには、カウンタ値を入
力CNTから入力し、その値に対応する出線番号のFIFOを
デコーダ584で読み出しできるようにする。また、FIFO5
61−564の出力をセレクタ582で選択し、選択された出力
（読み出しアドレス）をセレクタ585を通してメモリ31
−35に出力する。このとき、読み出しアドレスは、セル
読み出しに使用されて、使用済みとなるので、空アドレ
スFIFO505に入力される。この制御回路では、出線毎に
いFIFOがあり、セルが到着する順にそのセルのアドレス
が書き込まれていくので、メモリ30で格納すべき次アド
レスは使用する必要はなく、したがつてメモリ30は不要
となる。
力CNTから入力し、その値に対応する出線番号のFIFOを
デコーダ584で読み出しできるようにする。また、FIFO5
61−564の出力をセレクタ582で選択し、選択された出力
（読み出しアドレス）をセレクタ585を通してメモリ31
−35に出力する。このとき、読み出しアドレスは、セル
読み出しに使用されて、使用済みとなるので、空アドレ
スFIFO505に入力される。この制御回路では、出線毎に
いFIFOがあり、セルが到着する順にそのセルのアドレス
が書き込まれていくので、メモリ30で格納すべき次アド
レスは使用する必要はなく、したがつてメモリ30は不要
となる。
各FIFO561−564では、ENP出力からアドレスがある場
合には“0"、ない場合には“1"を出力し、セレクタ583
とインバータ588を通して有効性表示ビツトを表示す
る。この信号は、空アドレスFIFO505の入力に読み出し
アドレスの書き込みの可能／不可能を操作する。また、
この信号が空の状態のときには、セレクタ585におい
て、読み出しアドレスの代わりに空アドレス発生器586
から出力される空アドレスを選択し出力される。メモリ
31−35には、空アドレスに空セルが書き込まれていて、
読み出すべきセルがない場合には、空アドレスにある空
セルが出力される仕組になつている。したがつて、この
制御回路では、第６図の空セルを選択するためのセレク
タ302は不要となる。
合には“0"、ない場合には“1"を出力し、セレクタ583
とインバータ588を通して有効性表示ビツトを表示す
る。この信号は、空アドレスFIFO505の入力に読み出し
アドレスの書き込みの可能／不可能を操作する。また、
この信号が空の状態のときには、セレクタ585におい
て、読み出しアドレスの代わりに空アドレス発生器586
から出力される空アドレスを選択し出力される。メモリ
31−35には、空アドレスに空セルが書き込まれていて、
読み出すべきセルがない場合には、空アドレスにある空
セルが出力される仕組になつている。したがつて、この
制御回路では、第６図の空セルを選択するためのセレク
タ302は不要となる。
なお、第８図の制御回路５を用いたスイツチでは、論
理チヤネル信号の変換を行う構成になつていないが、こ
れを実行する方法は、第８図の制御回路５のルーテイン
グテーブルから変換された論理チヤネル番号が得られる
ようにし、この論理チヤネル番号が元の論理チヤネル番
号に替わつてスイツチのメモリに格納されるようにすれ
ばよい。
理チヤネル信号の変換を行う構成になつていないが、こ
れを実行する方法は、第８図の制御回路５のルーテイン
グテーブルから変換された論理チヤネル番号が得られる
ようにし、この論理チヤネル番号が元の論理チヤネル番
号に替わつてスイツチのメモリに格納されるようにすれ
ばよい。
本発明によれば、ローテーシヨンマトリツクスとシフ
トレジスタが、従来使用されている直並列変換多重器と
並直列変換多重分離器の代わりになる。これにより、従
来の変換器では、（入出力方路数）×（セル長（ビツト
数））×２だけのフリツプスロツプが必要であるのに対
し、本発明でローテーシヨンマトリツクスが１オクテツ
ト毎に回転接続を変化させる場合、ローテーシヨンマト
リツクスとシフトレジスタの部分は、（アドレス長）×
（セルのオクテツト数）×２だけのフリツプフロツプで
よい。したがつて、セル長の長い場合には、本発明のハ
ード量は相対的に小さくなる。また、スイツチの規模が
大きくなると、メモリのアドレス長の増加よりも入出力
方路数の増加の方が大きいので、この場合も本発明のハ
ード量は相対的に小さくなる。
トレジスタが、従来使用されている直並列変換多重器と
並直列変換多重分離器の代わりになる。これにより、従
来の変換器では、（入出力方路数）×（セル長（ビツト
数））×２だけのフリツプスロツプが必要であるのに対
し、本発明でローテーシヨンマトリツクスが１オクテツ
ト毎に回転接続を変化させる場合、ローテーシヨンマト
リツクスとシフトレジスタの部分は、（アドレス長）×
（セルのオクテツト数）×２だけのフリツプフロツプで
よい。したがつて、セル長の長い場合には、本発明のハ
ード量は相対的に小さくなる。また、スイツチの規模が
大きくなると、メモリのアドレス長の増加よりも入出力
方路数の増加の方が大きいので、この場合も本発明のハ
ード量は相対的に小さくなる。
第１図は本発明のスイツチングシステムの１実施例を示
す図、第２図と第３図は第１図の各部の動作を示すタイ
ミングチヤート、第４図は第１図におけるローテーシヨ
ンマトリツクス11の１実施例を示す図、第５図は第１図
における制御回路５の１実施例を示す図、第６図は第１
図におけるメモリ30の１実施例を示す図、第７図は本発
明のスイツチングシステムの別の実施例を示す図、第８
図は制御回路５の別の実施例を示す図、第９図は広帯域
ISDN用交換機の全体構成の１例を示す図、第10図
（Ａ），（Ｂ）はセルフオーマツトを示す図である。 ５……制御回路、11,12……ローテーシヨンマトリツク
ス、13〜15……セレクタ、21〜25……遅延回路、30〜35
……メモリ、41〜48……シフトレジスタ、61,62……カ
ウンタ、71〜74……論理チヤネル番号変換付加ヘツダ挿
入器、301……２ポートRAM、302……セレクタ、501……
WARデコーダ、502……WARセレクタ、503……RARセレク
タ、504……RARデコーダ、505……空アドレスFIFO、506
……不一致検出器（UM）セレクタ、511〜514……書き込
みアドレスレジスタ（WAR）、521〜524,541〜544……AN
Dゲート、531〜534……読み出しアドレスレジスタ（RA
R）、551〜554……不一致検出器（UM）、561〜564……F
IFO、571〜574……ANDゲート、581,584……デコーダ、5
82,582,583……セレクタ、586……空アドレス発生器、5
87……ルーテイングテーブル、588……インバータ、１
−11〜１−nm……O/E変換器、２−11〜２−nm……論理
チヤネル番号変換付加ヘツダ挿入器、３−１〜３−ｎ″
……スイツチ、４−11〜４−nm……E/O変換器。
す図、第２図と第３図は第１図の各部の動作を示すタイ
ミングチヤート、第４図は第１図におけるローテーシヨ
ンマトリツクス11の１実施例を示す図、第５図は第１図
における制御回路５の１実施例を示す図、第６図は第１
図におけるメモリ30の１実施例を示す図、第７図は本発
明のスイツチングシステムの別の実施例を示す図、第８
図は制御回路５の別の実施例を示す図、第９図は広帯域
ISDN用交換機の全体構成の１例を示す図、第10図
（Ａ），（Ｂ）はセルフオーマツトを示す図である。 ５……制御回路、11,12……ローテーシヨンマトリツク
ス、13〜15……セレクタ、21〜25……遅延回路、30〜35
……メモリ、41〜48……シフトレジスタ、61,62……カ
ウンタ、71〜74……論理チヤネル番号変換付加ヘツダ挿
入器、301……２ポートRAM、302……セレクタ、501……
WARデコーダ、502……WARセレクタ、503……RARセレク
タ、504……RARデコーダ、505……空アドレスFIFO、506
……不一致検出器（UM）セレクタ、511〜514……書き込
みアドレスレジスタ（WAR）、521〜524,541〜544……AN
Dゲート、531〜534……読み出しアドレスレジスタ（RA
R）、551〜554……不一致検出器（UM）、561〜564……F
IFO、571〜574……ANDゲート、581,584……デコーダ、5
82,582,583……セレクタ、586……空アドレス発生器、5
87……ルーテイングテーブル、588……インバータ、１
−11〜１−nm……O/E変換器、２−11〜２−nm……論理
チヤネル番号変換付加ヘツダ挿入器、３−１〜３−ｎ″
……スイツチ、４−11〜４−nm……E/O変換器。
フロントページの続き (72)発明者 浅野 賢一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 荻野 峰夫 東京都杉並区西荻南２丁目２番８号 株 式会社リンク内 (72)発明者 天田 栄一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 遠藤 昇 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 櫻井 義人 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (56)参考文献 特開 平２−1655（ＪＰ，Ａ) 特開 平２−111138（ＪＰ，Ａ) ＩＣＣ’87ｐ769−773 Ｇｌｏｂｅｃｏｍ’87 ｐ1871−1875 信学技報ＳＳＥ88−56 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56,12/28
Claims (1)
- 【請求項１】複数の入回線と複数の出回線を有し、ヘッ
ダ部と情報部で構成した固定長のセルを前記ヘッダの内
容に基づき前記入回線と出回線との間で交換するスイッ
チングシステムにおいて、 複数の入線と複数の出線を備え前記入線と出線間を回転
接続し、前記出線のそれぞれに前記入回線から入力した
各セルのデータを所定の規則で出力する第１のローテー
ションマトリクスと、 前記第１のローテーションマトリクスからの出力を蓄積
交換する複数の第１のメモリと、 複数の入線と複数の出線を備え前記入線と出線間を回転
接続し、前記第１のメモリの出力を入力すると、それぞ
れの前記出回線に出力すべきセルを再生出力する第２の
ローテーションマトリクスと、 前記第１のメモリの空きアドレス情報を蓄積する第２の
メモリと、前記第１のメモリの次の書き込みと読み出し
に用いるアドレスを蓄積する第３のメモリと、前記出回
線に対応して前記第１のメモリと第３のメモリの書き込
みアドレスおよび読み出しアドレスを蓄積する複数の書
き込みレジスタと読み出しレジスタとを備えた制御回路
と、 １つの入回線からのセルのデータが前記複数個の第１の
メモリの同じ書き込みアドレスに書き込まれるよう、前
記制御回路からの書き込みアドレスでの書き込みタイミ
ングをずらす第１のシフトレジスタと、 前記複数個の第１のメモリから読み出したセルのデータ
が前記第２のローテーションマトリクスで出回線に出力
するセルに再生されるよう、前記制御回路からの読み出
しアドレスでの読み出しタイミングをずらす第２のシフ
トレジスタとからなり、 前記制御回路は、前記第１のメモリへのセル書き込みで
は、該セルの出回線に対応する書き込みレジスタからの
書き込みアドレス出力と、前記第２のメモリ出力の該書
き込みレジスタおよび前記第３のメモリへの書き込みを
行い、前記第１のメモリからのセル読み出しでは、該セ
ルの出回線に対応する読み出しレジスタからの読み出し
アドレス出力と、前記第２のメモリへの該読み出しアド
レスを入力と、該読み出しアドレスで前記第３のメモリ
から読み出したアドレスの該読み出しレジスタへの書き
込みを行うよう動作する ことを特徴とするスイッチングシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13603289A JP2865706B2 (ja) | 1989-05-31 | 1989-05-31 | スイツチングシステム |
| US07/526,381 US5184346A (en) | 1989-05-31 | 1990-05-21 | Switching system |
| FR9006720A FR2647999B1 (fr) | 1989-05-31 | 1990-05-30 | Systeme de commutation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13603289A JP2865706B2 (ja) | 1989-05-31 | 1989-05-31 | スイツチングシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033448A JPH033448A (ja) | 1991-01-09 |
| JP2865706B2 true JP2865706B2 (ja) | 1999-03-08 |
Family
ID=15165587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13603289A Expired - Fee Related JP2865706B2 (ja) | 1989-05-31 | 1989-05-31 | スイツチングシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5184346A (ja) |
| JP (1) | JP2865706B2 (ja) |
| FR (1) | FR2647999B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330240B1 (en) | 1987-04-24 | 2001-12-11 | Hitachi, Ltd. | ATM cell switching system |
| US5365519A (en) | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| USRE36751E (en) * | 1987-07-15 | 2000-06-27 | Hitachi, Ltd. | ATM switching system connectable to I/O links having different transmission rates |
| USRE36716E (en) * | 1987-07-15 | 2000-05-30 | Hitachi, Ltd. | Switching system for switching cells having error detection apparatus |
| DE59105393D1 (de) * | 1991-02-01 | 1995-06-08 | Siemens Ag | Verfahren zur Überwachung und Glättung von Datenströmen, die nach einem asynchronen Übertragungsverfahren übertragen werden. |
| US5357510A (en) * | 1992-02-19 | 1994-10-18 | Fujitsu Limited | Apparatus and a method for supervising and controlling ATM traffic |
| US5274642A (en) * | 1992-06-05 | 1993-12-28 | Indra Widjaja | Output buffered packet switch with a flexible buffer management scheme |
| JP3044983B2 (ja) * | 1993-08-25 | 2000-05-22 | 株式会社日立製作所 | Ａｔｍスイッチングシステムのセル制御方法 |
| US5469432A (en) * | 1993-08-26 | 1995-11-21 | Gat; Erann | High-speed digital communications network |
| JPH0774749A (ja) * | 1993-09-01 | 1995-03-17 | Hitachi Ltd | スイッチングシステム |
| US5612952A (en) * | 1993-09-20 | 1997-03-18 | Kabushiki Kaisha Toshiba | Packet switch and buffer for storing and processing packets routing to different ports |
| JPH07202901A (ja) * | 1993-12-28 | 1995-08-04 | Mitsubishi Electric Corp | Ａｔｍスイッチ |
| KR100258137B1 (ko) * | 1993-12-30 | 2000-06-01 | 윤종용 | 비동기 전송 시스템에서의 가상경로 및 가상 채널 인식자의 개선된 할당방법 및 장치 |
| JPH07254906A (ja) * | 1994-03-16 | 1995-10-03 | Mitsubishi Electric Corp | 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式 |
| US5923657A (en) * | 1994-08-23 | 1999-07-13 | Hitachi, Ltd. | ATM switching system and cell control method |
| SE515179C2 (sv) | 1994-10-24 | 2001-06-25 | Ericsson Telefon Ab L M | Sätt för internkommunikaton i telekommunikationssystem |
| JP3014080B2 (ja) * | 1994-12-28 | 2000-02-28 | 三菱電機株式会社 | 交換機アダプタ及び汎用計算機 |
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| US5940597A (en) * | 1995-01-11 | 1999-08-17 | Sony Corporation | Method and apparatus for periodically updating entries in a content addressable memory |
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| US5764895A (en) * | 1995-01-11 | 1998-06-09 | Sony Corporation | Method and apparatus for directing data packets in a local area network device having a plurality of ports interconnected by a high-speed communication bus |
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| US6363067B1 (en) | 1997-09-17 | 2002-03-26 | Sony Corporation | Staged partitioned communication bus for a multi-port bridge for a local area network |
| US6157951A (en) * | 1997-09-17 | 2000-12-05 | Sony Corporation | Dual priority chains for data-communication ports in a multi-port bridge for a local area network |
| US6442168B1 (en) | 1997-09-17 | 2002-08-27 | Sony Corporation | High speed bus structure in a multi-port bridge for a local area network |
| US6617879B1 (en) | 1997-09-17 | 2003-09-09 | Sony Corporation | Transparently partitioned communication bus for multi-port bridge for a local area network |
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| US6751225B1 (en) | 1997-09-17 | 2004-06-15 | Sony Corporation | Port within a multi-port bridge including a buffer for storing routing information for data packets received in the port |
| US6308218B1 (en) | 1997-09-17 | 2001-10-23 | Sony Corporation | Address look-up mechanism in a multi-port bridge for a local area network |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (3)
| Title |
|---|
| Ｇｌｏｂｅｃｏｍ’８７ ｐ１８７１−１８７５ |
| ＩＣＣ’８７ｐ７６９−７７３ |
| 信学技報ＳＳＥ８８−５６ |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2647999B1 (fr) | 1995-06-09 |
| JPH033448A (ja) | 1991-01-09 |
| US5184346A (en) | 1993-02-02 |
| FR2647999A1 (fr) | 1990-12-07 |
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