JPH07254906A - 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式 - Google Patents
優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式Info
- Publication number
- JPH07254906A JPH07254906A JP4576294A JP4576294A JPH07254906A JP H07254906 A JPH07254906 A JP H07254906A JP 4576294 A JP4576294 A JP 4576294A JP 4576294 A JP4576294 A JP 4576294A JP H07254906 A JPH07254906 A JP H07254906A
- Authority
- JP
- Japan
- Prior art keywords
- register
- priority
- data
- atm
- switching device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 ＡＴＭスイッチング装置において、その装置
に記憶されているＡＴＭセルをそのセルが持っているデ
ッドラインによって管理しつつ送信させるためのバッフ
ァ制御用シフトレジスタを得ることを目的とする。 【構成】 入力されたＡＴＭセルのディスパッチタイム
ＤＰＴ0 とレジスタ５１に記憶されているディスパッチ
タイムとを比較するコンパレータ５３を備える。レジス
タ５０，５１は、双方向（γ方向の正負の向き）にシフ
トすることが可能に構成されている。シフト／ライトコ
ントロール５４は、コンパレータ５４の比較結果によっ
て、ディスパッチタイムの大きいデータを後方にシフト
させ、空いた所に、入力されたＡＴＭセルのデータを書
き込む。 【効果】 ステージの最前列からディスパッチタイムの
小さい順にシフトレジスタのデータを並べることができ
る。
に記憶されているＡＴＭセルをそのセルが持っているデ
ッドラインによって管理しつつ送信させるためのバッフ
ァ制御用シフトレジスタを得ることを目的とする。 【構成】 入力されたＡＴＭセルのディスパッチタイム
ＤＰＴ0 とレジスタ５１に記憶されているディスパッチ
タイムとを比較するコンパレータ５３を備える。レジス
タ５０，５１は、双方向（γ方向の正負の向き）にシフ
トすることが可能に構成されている。シフト／ライトコ
ントロール５４は、コンパレータ５４の比較結果によっ
て、ディスパッチタイムの大きいデータを後方にシフト
させ、空いた所に、入力されたＡＴＭセルのデータを書
き込む。 【効果】 ステージの最前列からディスパッチタイムの
小さい順にシフトレジスタのデータを並べることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、パケット通信等で用
いられるハードウエアで交換を行う通信用装置における
優先処理用のハードウエアに関し、特にＡＴＭ（Asynch
ronous Transfer Mode）等のハードウエアで交換を行う
ディジタル通信用装置内で使われ、優先処理を行うため
のバッファ制御用メモリに関するものである。
いられるハードウエアで交換を行う通信用装置における
優先処理用のハードウエアに関し、特にＡＴＭ（Asynch
ronous Transfer Mode）等のハードウエアで交換を行う
ディジタル通信用装置内で使われ、優先処理を行うため
のバッファ制御用メモリに関するものである。
【０００２】
【従来の技術】図２５は、例えばT.KOINUMA et al.,"An
ATM Switching System Based on a Distributed Contr
ol Architecture," 1990 International Switching Sym
po- sium, May 27th-June 1st Stockholm, Sweden に記
述されているＡＴＭ方式を説明するための概念図であ
る。
ATM Switching System Based on a Distributed Contr
ol Architecture," 1990 International Switching Sym
po- sium, May 27th-June 1st Stockholm, Sweden に記
述されているＡＴＭ方式を説明するための概念図であ
る。
【０００３】図において、１はＯＡＭ（Operation, Adm
inistration and Maintenance ）ネットワークとインテ
リジェントネットワークと伝送網とで構成されるＡＴＭ
ネットワーク、２はＡＴＭネットワーク１の伝送網を形
成するためのＡＴＭスイッチング装置、３は利用者の機
器とＡＴＭネットワークとを接続するためのユーザ網ネ
ットワーク（以下ＵＮＩという。）、４はＵＮＩ３によ
ってＡＴＭネットワーク１と接続された利用者のローカ
ルエリアネットワーク、５はＵＮＩ３によってＡＴＭネ
ットワーク１と接続された利用者のマルチメディアワー
クステーション、６はＵＮＩ３によってＡＴＭネットワ
ーク１と接続された利用者のテレビ会議、７はセルの組
立・解体を行う装置、８は装置７を介してＡＴＭネット
ワーク１とつながるＮ−ＩＳＤＮ等の既存のネットワー
ク、９は装置７を介してＡＴＭネットワーク１とつなが
る私設網である。
inistration and Maintenance ）ネットワークとインテ
リジェントネットワークと伝送網とで構成されるＡＴＭ
ネットワーク、２はＡＴＭネットワーク１の伝送網を形
成するためのＡＴＭスイッチング装置、３は利用者の機
器とＡＴＭネットワークとを接続するためのユーザ網ネ
ットワーク（以下ＵＮＩという。）、４はＵＮＩ３によ
ってＡＴＭネットワーク１と接続された利用者のローカ
ルエリアネットワーク、５はＵＮＩ３によってＡＴＭネ
ットワーク１と接続された利用者のマルチメディアワー
クステーション、６はＵＮＩ３によってＡＴＭネットワ
ーク１と接続された利用者のテレビ会議、７はセルの組
立・解体を行う装置、８は装置７を介してＡＴＭネット
ワーク１とつながるＮ−ＩＳＤＮ等の既存のネットワー
ク、９は装置７を介してＡＴＭネットワーク１とつなが
る私設網である。
【０００４】一般に、ＡＴＭネットワーク１を用いて様
々な通信を行いたいという要求がある。ＬＡＮ４相互間
の接続、マルチメディアワークステーション５の間での
大容量ファイル転送、映像と音声のデータを組み合わせ
たテレビ会議６などをＡＴＭネットワークを用いて行い
たいという要求があり、そのためＡＴＭネットワークに
おいては一つの通信の保有時間、通信情報の発生特性
（トラヒック特性）などが極めてばらついている。
々な通信を行いたいという要求がある。ＬＡＮ４相互間
の接続、マルチメディアワークステーション５の間での
大容量ファイル転送、映像と音声のデータを組み合わせ
たテレビ会議６などをＡＴＭネットワークを用いて行い
たいという要求があり、そのためＡＴＭネットワークに
おいては一つの通信の保有時間、通信情報の発生特性
（トラヒック特性）などが極めてばらついている。
【０００５】ＡＴＭネットワーク１において、全ての情
報を「セル」と呼ばれる固定長のパケットに入れて伝送
網上を運ぶ。セルはヘッダ部と情報フィールド部とから
構成されており、ヘッダ部に宛先を示す識別子が格納さ
れている。このヘッダ内の識別子を用いて、ＡＴＭスイ
ッチング装置２で宛先が識別され、セルが転送される。
また、ＯＡＭネットワークは、ＡＴＭネットワーク１を
保守・管理するための情報を伝えるネットワークであ
る。ＯＡＭネットワークは、通常仮想のネットワーク
で、ＡＴＭネットワークの伝送網上を伝送するＯＡＭセ
ルによって情報伝達がなされる。
報を「セル」と呼ばれる固定長のパケットに入れて伝送
網上を運ぶ。セルはヘッダ部と情報フィールド部とから
構成されており、ヘッダ部に宛先を示す識別子が格納さ
れている。このヘッダ内の識別子を用いて、ＡＴＭスイ
ッチング装置２で宛先が識別され、セルが転送される。
また、ＯＡＭネットワークは、ＡＴＭネットワーク１を
保守・管理するための情報を伝えるネットワークであ
る。ＯＡＭネットワークは、通常仮想のネットワーク
で、ＡＴＭネットワークの伝送網上を伝送するＯＡＭセ
ルによって情報伝達がなされる。
【０００６】ＡＴＭスイッチング装置２は、基本的なＡ
ＴＭスイッチング機能を実現するため、一例として、モ
ジュールと線路との間の大きな流れを制御するためのセ
ルインタコネクションモジュール（以下ＣＩＭとい
う。）１０と異なるセル伝送階層を使った多重通信など
をするためのセルスイッチングモジュール（以下ＣＳＭ
という。）１１とを備えている。
ＴＭスイッチング機能を実現するため、一例として、モ
ジュールと線路との間の大きな流れを制御するためのセ
ルインタコネクションモジュール（以下ＣＩＭとい
う。）１０と異なるセル伝送階層を使った多重通信など
をするためのセルスイッチングモジュール（以下ＣＳＭ
という。）１１とを備えている。
【０００７】図２６にＣＩＭ１０の一例を示す。図２６
に示すＣＩＭ１０の内部では、３段階の切り替えをおこ
なっており、ＣＩＭ１０の内部にＣＳＭ１１からセルを
受け取る４個の第１のスイッチエレメント１２と第１の
スイッチエレメント１２からセルを受け取る４個の第２
のスイッチエレメント１３と第２のスイッチエレメント
からセルを受け取りＣＳＭ１１へセルを送り出す４個の
第３のスイッチングエレメント１４とが設けられてい
る。各スイッチング装置はそれぞれ４×４ポートを有し
ている。そのため各階層において一つのＣＩＭ１０で切
り替えられるリンクの数は、６４リンクである。
に示すＣＩＭ１０の内部では、３段階の切り替えをおこ
なっており、ＣＩＭ１０の内部にＣＳＭ１１からセルを
受け取る４個の第１のスイッチエレメント１２と第１の
スイッチエレメント１２からセルを受け取る４個の第２
のスイッチエレメント１３と第２のスイッチエレメント
からセルを受け取りＣＳＭ１１へセルを送り出す４個の
第３のスイッチングエレメント１４とが設けられてい
る。各スイッチング装置はそれぞれ４×４ポートを有し
ている。そのため各階層において一つのＣＩＭ１０で切
り替えられるリンクの数は、６４リンクである。
【０００８】図２５に示すＡＴＭネットワーク１上を伝
送されてきた複数のＡＴＭセルが各スイッチング装置で
記憶される。そして、ＡＴＭスイッチング装置内ではそ
れぞれのＡＴＭセルがその宛先に振り分けられる交換が
行われ、最終的にＡＴＭセルはＣＩＭ１０から宛先に対
応した出線に順次出力される。ＣＳＭ１１から第１のス
イッチエレメント１２にセルが入力される時の伝送速度
と第３のスイッチエレメントからＣＳＭ１１へ出力する
時の伝送速度は、例えば１５５Ｍｂ／ｓの固定速度であ
る。そして、第１のスイッチエレメント１２と第２のス
イッチエレメント１３との間及び第２のスイッチエレメ
ント１３と第３のスイッチングエレメント１４との間の
伝送速度は、６２０Ｍｂ／ｓ以下の可変速度である。
送されてきた複数のＡＴＭセルが各スイッチング装置で
記憶される。そして、ＡＴＭスイッチング装置内ではそ
れぞれのＡＴＭセルがその宛先に振り分けられる交換が
行われ、最終的にＡＴＭセルはＣＩＭ１０から宛先に対
応した出線に順次出力される。ＣＳＭ１１から第１のス
イッチエレメント１２にセルが入力される時の伝送速度
と第３のスイッチエレメントからＣＳＭ１１へ出力する
時の伝送速度は、例えば１５５Ｍｂ／ｓの固定速度であ
る。そして、第１のスイッチエレメント１２と第２のス
イッチエレメント１３との間及び第２のスイッチエレメ
ント１３と第３のスイッチングエレメント１４との間の
伝送速度は、６２０Ｍｂ／ｓ以下の可変速度である。
【０００９】図２７は、ＡＴＭスイッチング装置を構成
する主要部であるＡＴＭスイッチエレメントの構成を示
す図である。図において、２１は入力線２０に接続され
た４つの入力インタフェースブロック、２２は共通バッ
ファ及び制御ブロック、２３は出力線２４に接続された
４つの出力インタフェースブロックである。
する主要部であるＡＴＭスイッチエレメントの構成を示
す図である。図において、２１は入力線２０に接続され
た４つの入力インタフェースブロック、２２は共通バッ
ファ及び制御ブロック、２３は出力線２４に接続された
４つの出力インタフェースブロックである。
【００１０】各入力インタフェースブロック２１は、受
信インタフェース２１ａとセルデータを選択するための
フィルタ２１ｂとセルデータを記憶するＦＩＦＯバッフ
ァ２１ｃと受信インタフェース２１ａ、フィルタ２１ｂ
及びＦＩＦＯバッファ２１ｃを制御するための入力・書
き込み制御部２１ｄとを備えている。各入力インタフェ
ースブロック２１はセルデータを４ビット並列に受け取
る。
信インタフェース２１ａとセルデータを選択するための
フィルタ２１ｂとセルデータを記憶するＦＩＦＯバッフ
ァ２１ｃと受信インタフェース２１ａ、フィルタ２１ｂ
及びＦＩＦＯバッファ２１ｃを制御するための入力・書
き込み制御部２１ｄとを備えている。各入力インタフェ
ースブロック２１はセルデータを４ビット並列に受け取
る。
【００１１】共通バッファ及び制御ブロック２２は、３
１個のバッファとライトアービタとリードアービタと空
バッファキューとを備えている。共通バッファ及び制御
ブロック２２は、入力インタフェースブロック２１から
書き込み要求とセルデータとを受け取って空バッファキ
ュー２２ｄに蓄えられているバッファ番号を持つバッフ
ァにセルデータを記憶する。
１個のバッファとライトアービタとリードアービタと空
バッファキューとを備えている。共通バッファ及び制御
ブロック２２は、入力インタフェースブロック２１から
書き込み要求とセルデータとを受け取って空バッファキ
ュー２２ｄに蓄えられているバッファ番号を持つバッフ
ァにセルデータを記憶する。
【００１２】各出力インタフェースブロック２３は、出
力するセルデータを記憶するためのＦＩＦＯバッファ２
３ａと送信インタフェース２３ｂとＦＩＦＯバッファ２
３ａ及び送信インタフェース２３ｂを制御するための読
みだし・出力制御部２３ｃと出力するセルデータを記憶
しているバッファ番号を蓄えるための出力キュー２３ｄ
とを備えている。出力キュー２３ｄは、出力ポートに対
応して設けられている。そして、セルデータが宛先デー
タを持っているので、書き込んだセルデータを出力すべ
きポートに対応した出力キュー２３ｄへは、入力・書き
込み制御部２１ｄからセルデータを書き込んだバッファ
番号が与えられる。出力インタフェースブロック２３
は、セルデータの出力が終わると、データを読みだした
バッファの番号を空バッファキュー２２ｄに与える。
力するセルデータを記憶するためのＦＩＦＯバッファ２
３ａと送信インタフェース２３ｂとＦＩＦＯバッファ２
３ａ及び送信インタフェース２３ｂを制御するための読
みだし・出力制御部２３ｃと出力するセルデータを記憶
しているバッファ番号を蓄えるための出力キュー２３ｄ
とを備えている。出力キュー２３ｄは、出力ポートに対
応して設けられている。そして、セルデータが宛先デー
タを持っているので、書き込んだセルデータを出力すべ
きポートに対応した出力キュー２３ｄへは、入力・書き
込み制御部２１ｄからセルデータを書き込んだバッファ
番号が与えられる。出力インタフェースブロック２３
は、セルデータの出力が終わると、データを読みだした
バッファの番号を空バッファキュー２２ｄに与える。
【００１３】ＡＴＭスイッチング装置２に到着したセル
は、ＡＴＭスイッチエレメント１２、１３、１４で切り
替えられ、セルが保有している宛先に対応する出力線に
送り出される。
は、ＡＴＭスイッチエレメント１２、１３、１４で切り
替えられ、セルが保有している宛先に対応する出力線に
送り出される。
【００１４】次に、他のＡＴＭスイッチエレメントの構
成について説明する。図２８乃至図３１は、例えば、Al
ain Chemarin et al., "A Higi-Speed CMOS Circuit fo
r 1.2Gb/s 16×16 ATM Switching," in IEEE Journal o
f Solid-State Circuits, vol.27, July 1992 に記載さ
れているＡＴＭスイッチエレメントの構成及びその動作
を示す図である。
成について説明する。図２８乃至図３１は、例えば、Al
ain Chemarin et al., "A Higi-Speed CMOS Circuit fo
r 1.2Gb/s 16×16 ATM Switching," in IEEE Journal o
f Solid-State Circuits, vol.27, July 1992 に記載さ
れているＡＴＭスイッチエレメントの構成及びその動作
を示す図である。
【００１５】図２８はＡＴＭスイッチエレメントの構成
を示すブロック図である。図２８において、２５は１６
個の入力に対応して設けられた１６個の受信管理ブロッ
ク、２６は２８分割された入力信号を４ビットずつ処理
するために設けられた７個のＡＴＭスイッチ部、２７は
ＡＴＭスイッチ部２６から出力された２８分割されてい
る出力信号を送信できるように組み立てて出力する送信
管理ブロック、２８は受信した各セルのヘッダを処理す
るヘッダ処理部、２９は書き込みのアドレスとヘッダ処
理部２８から与えられる処理結果に対応した読みだしア
ドレスとを生成する制御回路部である。なお、入力され
たセルデータのヘッダ部の先頭には、ＡＴＭスイッチン
グ装置内で処理を行うための管理用にさらにエクストラ
ヘッダが追加される。
を示すブロック図である。図２８において、２５は１６
個の入力に対応して設けられた１６個の受信管理ブロッ
ク、２６は２８分割された入力信号を４ビットずつ処理
するために設けられた７個のＡＴＭスイッチ部、２７は
ＡＴＭスイッチ部２６から出力された２８分割されてい
る出力信号を送信できるように組み立てて出力する送信
管理ブロック、２８は受信した各セルのヘッダを処理す
るヘッダ処理部、２９は書き込みのアドレスとヘッダ処
理部２８から与えられる処理結果に対応した読みだしア
ドレスとを生成する制御回路部である。なお、入力され
たセルデータのヘッダ部の先頭には、ＡＴＭスイッチン
グ装置内で処理を行うための管理用にさらにエクストラ
ヘッダが追加される。
【００１６】図２９は図２８のＡＴＭスイッチ部２６の
構成を示すブロック図である。図２９において、３０は
入力されたセルデータをシリアル・パラレル変換するた
めの入力転回手段、３１は１６個のバンクに分割されセ
ルデータを記憶するための記憶装置、３２はセルデータ
を元の形態に変えるパラレル・シリアル変換するための
出力転回手段、３３はヘッダ部の処理を行うためライト
アドレスを遅延させるためのアドレス遅延手段、３４は
セルデータを記憶装置３１に記憶させるライトアドレス
を与えるためシフトレジスタ構成を有するライトアドレ
スレジスタ、３５はセルデータを記憶装置３１から読み
出すリードアドレスを与えるためシフトレジスタ構成を
有するリードアドレスレジスタ、３５は空になったアド
レスを指示するための信号処理手段である。
構成を示すブロック図である。図２９において、３０は
入力されたセルデータをシリアル・パラレル変換するた
めの入力転回手段、３１は１６個のバンクに分割されセ
ルデータを記憶するための記憶装置、３２はセルデータ
を元の形態に変えるパラレル・シリアル変換するための
出力転回手段、３３はヘッダ部の処理を行うためライト
アドレスを遅延させるためのアドレス遅延手段、３４は
セルデータを記憶装置３１に記憶させるライトアドレス
を与えるためシフトレジスタ構成を有するライトアドレ
スレジスタ、３５はセルデータを記憶装置３１から読み
出すリードアドレスを与えるためシフトレジスタ構成を
有するリードアドレスレジスタ、３５は空になったアド
レスを指示するための信号処理手段である。
【００１７】図３０は、図２８に示した制御回路部２９
の構成を説明するためのブロック図である。図３０にお
いて、３６はライトアドレスを出力するためのアドレス
管理手段、３７は入力された一つのセルを複数の宛先に
送る同報を行うための同報計画手段、３８はリードアド
レスを出力するため出力線に対応して設けられた１６個
のＦＩＦＯ構成のキュー、３９はライトアドレスを与え
ることのできる空きアドレスをアドレス管理手段３６に
指示するためのキュー、４０はライトアドレスを生成し
ても良いアドレスを示すための挿入・抽出信号処理手
段、４１は管理ロジックである。
の構成を説明するためのブロック図である。図３０にお
いて、３６はライトアドレスを出力するためのアドレス
管理手段、３７は入力された一つのセルを複数の宛先に
送る同報を行うための同報計画手段、３８はリードアド
レスを出力するため出力線に対応して設けられた１６個
のＦＩＦＯ構成のキュー、３９はライトアドレスを与え
ることのできる空きアドレスをアドレス管理手段３６に
指示するためのキュー、４０はライトアドレスを生成し
ても良いアドレスを示すための挿入・抽出信号処理手
段、４１は管理ロジックである。
【００１８】キュー３８はＦＩＦＯであるため、各出力
線からはキュー３８に記憶されるアドレスの順にセルデ
ータが出力される。複数の出力線に同じセルデータを出
力させる同報においては、同報計画手段３７によってキ
ュー３８のコピーが行われので、対応する出力線が異な
る複数のキュー３８からそれぞれ同じリードアドレスが
出力される。そのため、ＡＴＭスイッチング装置に入力
された一つのＡＴＭセルを複数の出線に対して送出する
ことができる。
線からはキュー３８に記憶されるアドレスの順にセルデ
ータが出力される。複数の出力線に同じセルデータを出
力させる同報においては、同報計画手段３７によってキ
ュー３８のコピーが行われので、対応する出力線が異な
る複数のキュー３８からそれぞれ同じリードアドレスが
出力される。そのため、ＡＴＭスイッチング装置に入力
された一つのＡＴＭセルを複数の出線に対して送出する
ことができる。
【００１９】この様子をセルデータの流れを描いた図３
１に示す。図３１において、図３０と同一符号のものは
図３０と同じものである。図３１において、入力Ｊから
入ったセルデータは、出力Ｎから送り出され、入力Ｉか
ら入ったセルデータは、同報が行われて、出力Ｌと出力
Ｎから送り出される。
１に示す。図３１において、図３０と同一符号のものは
図３０と同じものである。図３１において、入力Ｊから
入ったセルデータは、出力Ｎから送り出され、入力Ｉか
ら入ったセルデータは、同報が行われて、出力Ｌと出力
Ｎから送り出される。
【００２０】図２５に示したＡＴＭネットワーク１で
は、できる限り、ＡＴＭセルが所定の時間内に目的地へ
到達するようにＯＡＭネットワーク等により管理してい
る。例えば、ＡＴＭネットワーク１を使ってテレビ会議
を開くとき、情報の質は落としてもその情報はなるべく
遅延時間を少なくして相手方に伝達される必要がある。
一方、ワークステーション間でデータを転送する場合に
は、誤りが発生するか否かなど情報の質が問題で、その
情報の伝達速度は余り重視されない場合がある。また、
これらの情報は、ＡＴＭネットワーク１の伝送量を一時
的に越えて爆発的に発生する場合がある。従って、ＡＴ
Ｍネットワーク１では、その時の情報の内容によって、
また、ＡＴＭネットワーク１の混み具合によって、ＡＴ
Ｍスイッチング装置２における滞留時間等を情報の内容
や通信状況等に応じて制御する必要が生じる。
は、できる限り、ＡＴＭセルが所定の時間内に目的地へ
到達するようにＯＡＭネットワーク等により管理してい
る。例えば、ＡＴＭネットワーク１を使ってテレビ会議
を開くとき、情報の質は落としてもその情報はなるべく
遅延時間を少なくして相手方に伝達される必要がある。
一方、ワークステーション間でデータを転送する場合に
は、誤りが発生するか否かなど情報の質が問題で、その
情報の伝達速度は余り重視されない場合がある。また、
これらの情報は、ＡＴＭネットワーク１の伝送量を一時
的に越えて爆発的に発生する場合がある。従って、ＡＴ
Ｍネットワーク１では、その時の情報の内容によって、
また、ＡＴＭネットワーク１の混み具合によって、ＡＴ
Ｍスイッチング装置２における滞留時間等を情報の内容
や通信状況等に応じて制御する必要が生じる。
【００２１】セルが所定の時間内に目的地へ到達させる
ような要求に対して、遅延優先という概念を導入し、即
時処理が必要な呼とある程度の遅延が許容される呼とに
分けて管理することにより情報の滞留時間を制御する方
法が従来から知られている。例えば、ＮＴＴ Ｒ＆Ｄ
No.3 Vol.42, 1993 の４１２ページの図７に遅延優先が
可能な装置が示されている。この図に示された装置で
は、高優先バッファと低優先バッファとを用いて２レベ
ルの優先制御を行っている例が示されている。
ような要求に対して、遅延優先という概念を導入し、即
時処理が必要な呼とある程度の遅延が許容される呼とに
分けて管理することにより情報の滞留時間を制御する方
法が従来から知られている。例えば、ＮＴＴ Ｒ＆Ｄ
No.3 Vol.42, 1993 の４１２ページの図７に遅延優先が
可能な装置が示されている。この図に示された装置で
は、高優先バッファと低優先バッファとを用いて２レベ
ルの優先制御を行っている例が示されている。
【００２２】
【発明が解決しようとする課題】従来のＡＴＭネットワ
ーク等のパケット通信用ネットワークは以上のように構
成されいているので、スイッチングシステム、例えばＡ
ＴＭスイッチング装置２においては到着したセルから順
に出力するため、ＡＴＭスイッチング装置２を通過する
セルが所定の時間内に目的地に到達できない場合がある
等の問題点があった。
ーク等のパケット通信用ネットワークは以上のように構
成されいているので、スイッチングシステム、例えばＡ
ＴＭスイッチング装置２においては到着したセルから順
に出力するため、ＡＴＭスイッチング装置２を通過する
セルが所定の時間内に目的地に到達できない場合がある
等の問題点があった。
【００２３】例えば、遅延優先という概念を導入して
も、優先するか否かを判断しているだけで、優先するセ
ル同士の到着時間の管理や優先しないセルの到着時間の
管理を行っているものではないため、上記の問題点を十
分に解消できるものではなかった。
も、優先するか否かを判断しているだけで、優先するセ
ル同士の到着時間の管理や優先しないセルの到着時間の
管理を行っているものではないため、上記の問題点を十
分に解消できるものではなかった。
【００２４】この発明は上記のような問題点を解消する
ためになされたもので、入力順序に関係なく様々な優先
度を持ったデータの中から優先度の高いデータを早く出
力できるような優先処理機能を有するシフトレジスタを
提供することを目的とし、例えば、ＡＴＭネットワーク
において、様々に変化するＡＴＭネットワークの使用状
況に対応できるように、ＡＴＭスイッチング装置に到着
した順序に関係なく、優先度の高いＡＴＭセルから順に
出力できるような優先処理機能を有するシフトレジスタ
を提供することを目的とし、またそのような優先処理を
伴うＡＴＭ通信方式を実現することを目的とする。
ためになされたもので、入力順序に関係なく様々な優先
度を持ったデータの中から優先度の高いデータを早く出
力できるような優先処理機能を有するシフトレジスタを
提供することを目的とし、例えば、ＡＴＭネットワーク
において、様々に変化するＡＴＭネットワークの使用状
況に対応できるように、ＡＴＭスイッチング装置に到着
した順序に関係なく、優先度の高いＡＴＭセルから順に
出力できるような優先処理機能を有するシフトレジスタ
を提供することを目的とし、またそのような優先処理を
伴うＡＴＭ通信方式を実現することを目的とする。
【００２５】さらに、セルを所定の時間内に目的地に到
着させるため、少なくともセルが所定のＡＴＭスイッチ
ング装置をいつ出発しなければならないかというデッド
ラインによって、個々のＡＴＭセルを管理するデッドラ
インスケジューリングを行うＡＴＭスイッチング装置な
どのパケット通信用ネットワークのスイッチング装置に
必要な優先処理機能を有するシフトレジスタを提供する
ことを目的とし、またデッドラインスケジューリングに
対応できる優先処理を伴うＡＴＭ通信方式を実現するこ
とを目的とする。
着させるため、少なくともセルが所定のＡＴＭスイッチ
ング装置をいつ出発しなければならないかというデッド
ラインによって、個々のＡＴＭセルを管理するデッドラ
インスケジューリングを行うＡＴＭスイッチング装置な
どのパケット通信用ネットワークのスイッチング装置に
必要な優先処理機能を有するシフトレジスタを提供する
ことを目的とし、またデッドラインスケジューリングに
対応できる優先処理を伴うＡＴＭ通信方式を実現するこ
とを目的とする。
【００２６】
【課題を解決するための手段】第１の発明に係る優先処
理機能を有するシフトレジスタは、複数のデータをそれ
ぞれ記憶するために設けられるとともにどの前記データ
を優先して出力するかという前記データのそれぞれの優
先度を記憶する領域を含み、順番に並んだ複数のレジス
タステージと、前記レジスタステージに記憶されている
前記データの前記優先度と新たな入力データの優先度と
の比較を行う比較手段と、前記比較手段の比較結果に基
づいて、前記新たに入力されたデータを含めた全ての前
記データが前記レジスタステージの前記順番に対応して
前記優先度が高い順に前記レジスタステージに記憶され
るように、前記新たに入力されたデータを前記レジスタ
ステージに記憶させる制御手段とを備え、前記レジスタ
ステージに前方へのシフト動作をさせて、前記レジスタ
ステージに記憶した前記データを前記レジスタステージ
の並んだ順番に従って出力するように構成されている。
理機能を有するシフトレジスタは、複数のデータをそれ
ぞれ記憶するために設けられるとともにどの前記データ
を優先して出力するかという前記データのそれぞれの優
先度を記憶する領域を含み、順番に並んだ複数のレジス
タステージと、前記レジスタステージに記憶されている
前記データの前記優先度と新たな入力データの優先度と
の比較を行う比較手段と、前記比較手段の比較結果に基
づいて、前記新たに入力されたデータを含めた全ての前
記データが前記レジスタステージの前記順番に対応して
前記優先度が高い順に前記レジスタステージに記憶され
るように、前記新たに入力されたデータを前記レジスタ
ステージに記憶させる制御手段とを備え、前記レジスタ
ステージに前方へのシフト動作をさせて、前記レジスタ
ステージに記憶した前記データを前記レジスタステージ
の並んだ順番に従って出力するように構成されている。
【００２７】第２の発明に係る優先処理機能を有するシ
フトレジスタは、第１の発明の優先処理機能を有するシ
フトレジスタにおいて、前記レジスタステージは、前記
データ及び前記優先度を記憶する前記領域として、その
前または後の順番の前記レジスタステージのどちらに対
してもシフト動作を行うことが可能な双方向レジスタを
含み、前記制御手段は、前記新たな入力データの前記優
先度よりも低い前記優先度を持った全ての前記データを
現在記憶されている前記レジスタステージからその後方
の前記レジスタステージに移すように、低い前記優先度
を記憶している前記レジスタステージに対して後方への
シフト動作をさせて、空いた前記レジスタステージに前
記新たな入力データを書き込ませるように制御すること
を特徴とする。
フトレジスタは、第１の発明の優先処理機能を有するシ
フトレジスタにおいて、前記レジスタステージは、前記
データ及び前記優先度を記憶する前記領域として、その
前または後の順番の前記レジスタステージのどちらに対
してもシフト動作を行うことが可能な双方向レジスタを
含み、前記制御手段は、前記新たな入力データの前記優
先度よりも低い前記優先度を持った全ての前記データを
現在記憶されている前記レジスタステージからその後方
の前記レジスタステージに移すように、低い前記優先度
を記憶している前記レジスタステージに対して後方への
シフト動作をさせて、空いた前記レジスタステージに前
記新たな入力データを書き込ませるように制御すること
を特徴とする。
【００２８】第３の発明に係る優先処理機能を有するシ
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、前記優先度として前
記データが出力されなければならないデッドラインを用
いることを特徴とする。
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、前記優先度として前
記データが出力されなければならないデッドラインを用
いることを特徴とする。
【００２９】第４の発明に係る優先処理機能を有するシ
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、前記各レジスタステ
ージは、前記レジスタステージが空か否かを示す表示手
段と、前記レジスタステージに前記前方へのシフト動作
を行わせるクロックの供給を前記表示手段の表示に応じ
て制御するゲートとをさらに備えて構成されている。
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、前記各レジスタステ
ージは、前記レジスタステージが空か否かを示す表示手
段と、前記レジスタステージに前記前方へのシフト動作
を行わせるクロックの供給を前記表示手段の表示に応じ
て制御するゲートとをさらに備えて構成されている。
【００３０】第５の発明に係る優先処理機能を有するシ
フトレジスタは、第２の発明の優先処理機能を有するシ
フトレジスタにおいて、前記各レジスタステージは、前
記レジスタステージが空か否かを示す表示手段と、前記
レジスタステージに前記後方へのシフト動作を行わせる
クロックの供給を前記表示手段の表示に応じて制御する
ゲートとをさらに備えて構成される。
フトレジスタは、第２の発明の優先処理機能を有するシ
フトレジスタにおいて、前記各レジスタステージは、前
記レジスタステージが空か否かを示す表示手段と、前記
レジスタステージに前記後方へのシフト動作を行わせる
クロックの供給を前記表示手段の表示に応じて制御する
ゲートとをさらに備えて構成される。
【００３１】第６の発明に係る優先処理機能を有するシ
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、初期化時に全ての前
記レジスタステージが記憶する前記優先度を最も優先度
の低い状態に設定することを特徴とする。
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、初期化時に全ての前
記レジスタステージが記憶する前記優先度を最も優先度
の低い状態に設定することを特徴とする。
【００３２】第７の発明に係る優先処理機能を有するシ
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、前記レジスタステー
ジは、それぞれ、各自が空であることを表す情報を記憶
する領域を含むように構成する。
フトレジスタは、第１または第２の発明の優先処理機能
を有するシフトレジスタにおいて、前記レジスタステー
ジは、それぞれ、各自が空であることを表す情報を記憶
する領域を含むように構成する。
【００３３】第８の発明に係る優先処理機能を有するシ
フトレジスタは、第７の発明の優先処理機能を有するシ
フトレジスタにおいて、前記レジスタステージの前記表
示手段が示す前記空を表す情報に基づいて、前記レジス
タステージに供給されるクロックを制御するクロック制
御手段をさらに備えて構成されている。
フトレジスタは、第７の発明の優先処理機能を有するシ
フトレジスタにおいて、前記レジスタステージの前記表
示手段が示す前記空を表す情報に基づいて、前記レジス
タステージに供給されるクロックを制御するクロック制
御手段をさらに備えて構成されている。
【００３４】第９の発明に係る優先処理機能を有するシ
フトレジスタは、第４、第５または第７の発明の優先処
理機能を有するシフトレジスタにおいて、前記レジスタ
ステージがそれぞれ記憶している前記優先度によって、
前記レジスタステージに記憶されているデータを廃棄す
るか否かを判断する判断手段と、前記判断手段が廃棄す
ると判断した前記レジスタステージの前記表示手段に空
を表示させる廃棄手段とをさらに備えて構成されてい
る。
フトレジスタは、第４、第５または第７の発明の優先処
理機能を有するシフトレジスタにおいて、前記レジスタ
ステージがそれぞれ記憶している前記優先度によって、
前記レジスタステージに記憶されているデータを廃棄す
るか否かを判断する判断手段と、前記判断手段が廃棄す
ると判断した前記レジスタステージの前記表示手段に空
を表示させる廃棄手段とをさらに備えて構成されてい
る。
【００３５】第１０の発明に係る優先処理機能を有する
シフトレジスタは、第９の発明の優先処理機能を有する
シフトレジスタにおいて、前記データは、廃棄しても良
いかどうかを示す廃棄優先指定が与えられたデータを含
み、前記判断手段は、前記優先度に加えて前記廃棄優先
指定も前記データを廃棄するか否かの判断基準とするこ
とを特徴とする。
シフトレジスタは、第９の発明の優先処理機能を有する
シフトレジスタにおいて、前記データは、廃棄しても良
いかどうかを示す廃棄優先指定が与えられたデータを含
み、前記判断手段は、前記優先度に加えて前記廃棄優先
指定も前記データを廃棄するか否かの判断基準とするこ
とを特徴とする。
【００３６】第１１の発明に係る優先処理機能を有する
シフトレジスタは、第９の発明の優先処理機能を有する
シフトレジスタにおいて、前記廃棄手段によって空にさ
れた前記レジスタステージにその後段の前記レジスタス
テージのデータを前方へシフトして上書きする上書き手
段をさらに備えて構成されている。
シフトレジスタは、第９の発明の優先処理機能を有する
シフトレジスタにおいて、前記廃棄手段によって空にさ
れた前記レジスタステージにその後段の前記レジスタス
テージのデータを前方へシフトして上書きする上書き手
段をさらに備えて構成されている。
【００３７】第１２の発明に係るパケット通信用スイッ
チング装置は、第１または第２の発明の優先処理機能を
有するシフトレジスタを用いたパケット通信用スイッチ
ング装置であって、前記シフトレジスタに記憶される前
記データは、入力されたパケットに関するデータを含
み、前記優先度を、区間ビットを含む巡回的表現に変換
して前記シフトレジスタへ与える変換手段を備え、前記
シフトレジスタの前記比較手段が前記優先度の前記巡回
的表現を用いて比較を行うことを特徴とする。
チング装置は、第１または第２の発明の優先処理機能を
有するシフトレジスタを用いたパケット通信用スイッチ
ング装置であって、前記シフトレジスタに記憶される前
記データは、入力されたパケットに関するデータを含
み、前記優先度を、区間ビットを含む巡回的表現に変換
して前記シフトレジスタへ与える変換手段を備え、前記
シフトレジスタの前記比較手段が前記優先度の前記巡回
的表現を用いて比較を行うことを特徴とする。
【００３８】第１３の発明に係るパケット通信用スイッ
チング装置は、第１２の発明のパケット通信用スイッチ
ング装置において、前記シフトレジスタにおける前記レ
ジスタステージは、それぞれ、各自が空であることを示
す情報を記憶する領域を含むように構成する。
チング装置は、第１２の発明のパケット通信用スイッチ
ング装置において、前記シフトレジスタにおける前記レ
ジスタステージは、それぞれ、各自が空であることを示
す情報を記憶する領域を含むように構成する。
【００３９】第１４の発明に係るパケット通信用スイッ
チング装置は、第１または第２の発明の優先処理機能を
有するシフトレジスタを用いたパケット通信用スイッチ
ング装置であって、前記シフトレジスタに記憶される前
記データは、入力されたパケットに関するデータを含
み、前記パケットの宛先と前記優先度との対応をとる換
算表を有し、前記換算表によって前記パケットの宛先に
応じた前記優先度の情報を前記シフトレジスタに与える
優先度付与手段を備えて構成されている。
チング装置は、第１または第２の発明の優先処理機能を
有するシフトレジスタを用いたパケット通信用スイッチ
ング装置であって、前記シフトレジスタに記憶される前
記データは、入力されたパケットに関するデータを含
み、前記パケットの宛先と前記優先度との対応をとる換
算表を有し、前記換算表によって前記パケットの宛先に
応じた前記優先度の情報を前記シフトレジスタに与える
優先度付与手段を備えて構成されている。
【００４０】第１５の発明に係るパケット通信用スイッ
チング装置は、第１２、第１３もしくは第１４の発明の
パケット通信用スイッチング装置において、前記優先度
として前記パケットが出力されなければならないデッド
ラインを用いることを特徴とする。
チング装置は、第１２、第１３もしくは第１４の発明の
パケット通信用スイッチング装置において、前記優先度
として前記パケットが出力されなければならないデッド
ラインを用いることを特徴とする。
【００４１】第１６の発明に係る優先処理機能を有する
シフトレジスタを用いたＡＴＭネットワークは、第１ま
たは第２の発明の優先処理機能を有するシフトレジスタ
を用いたＡＴＭネットワークであって、ＯＡＭセルによ
って管理され、入力されるＡＴＭセルの宛先と前記優先
度との対応をとる換算表を有し、前記換算表によって前
記ＡＴＭセルの宛先に応じた前記優先度の情報を前記シ
フトレジスタに与える優先度付与手段を有するＡＴＭス
イッチング装置を備え、前記シフトレジスタに記憶され
る前記データは、ＡＴＭスイッチング装置に入力された
前記ＡＴＭセルに関するデータを含み、前記ＯＡＭセル
の内容に応じて前記換算表を変更することを特徴とす
る。
シフトレジスタを用いたＡＴＭネットワークは、第１ま
たは第２の発明の優先処理機能を有するシフトレジスタ
を用いたＡＴＭネットワークであって、ＯＡＭセルによ
って管理され、入力されるＡＴＭセルの宛先と前記優先
度との対応をとる換算表を有し、前記換算表によって前
記ＡＴＭセルの宛先に応じた前記優先度の情報を前記シ
フトレジスタに与える優先度付与手段を有するＡＴＭス
イッチング装置を備え、前記シフトレジスタに記憶され
る前記データは、ＡＴＭスイッチング装置に入力された
前記ＡＴＭセルに関するデータを含み、前記ＯＡＭセル
の内容に応じて前記換算表を変更することを特徴とす
る。
【００４２】第１７の発明に係るＡＴＭネットワーク
は、第１５の発明のＡＴＭネットワークにおいて、前記
優先度として前記ＡＴＭセルが前記ＡＴＭスイッチング
装置から出力されなければならないデッドラインを用い
ることを特徴とする。
は、第１５の発明のＡＴＭネットワークにおいて、前記
優先度として前記ＡＴＭセルが前記ＡＴＭスイッチング
装置から出力されなければならないデッドラインを用い
ることを特徴とする。
【００４３】第１８の発明に係る優先処理を伴うパケッ
ト通信方式は、デッドラインと宛先との換算表に従って
前記デッドラインをパケットに付与するための付与手段
を有し、さらに前記パケットの前記デッドラインを記憶
するレジスタと該デッドラインを持つ前記パケットに関
するデータを記憶するデータ用レジスタとの両方を含む
複数のレジスタステージを有するパケット通信用スイッ
チング装置を準備する工程と、前記パケット通信用スイ
ッチング装置に新たに入力された前記パケットに前記換
算表を用いて前記デッドラインを付与するとともに前記
パケットを前記パケット通信用スイッチング装置に保持
する工程と、新たに入力された前記パケットの前記デッ
ドラインとその前から前記パケット通信用スイッチング
装置に記憶されている前記パケットの前記デッドライン
とを比較する工程と、新たに入力された前記パケットに
関する前記デッドライン及び前記データを前記レジスタ
ステージに記憶させるとともに、新たに入力された前記
パケットに関するデータを含めて複数の前記レジスタス
テージの前記データを前記デッドラインの近い順に並べ
替える工程と、最も近いデッドラインを記憶している前
記レジスタステージの前記データに対応する前記パケッ
トを前記パケット通信用スイッチング装置から送出する
工程とを備えて構成されている。
ト通信方式は、デッドラインと宛先との換算表に従って
前記デッドラインをパケットに付与するための付与手段
を有し、さらに前記パケットの前記デッドラインを記憶
するレジスタと該デッドラインを持つ前記パケットに関
するデータを記憶するデータ用レジスタとの両方を含む
複数のレジスタステージを有するパケット通信用スイッ
チング装置を準備する工程と、前記パケット通信用スイ
ッチング装置に新たに入力された前記パケットに前記換
算表を用いて前記デッドラインを付与するとともに前記
パケットを前記パケット通信用スイッチング装置に保持
する工程と、新たに入力された前記パケットの前記デッ
ドラインとその前から前記パケット通信用スイッチング
装置に記憶されている前記パケットの前記デッドライン
とを比較する工程と、新たに入力された前記パケットに
関する前記デッドライン及び前記データを前記レジスタ
ステージに記憶させるとともに、新たに入力された前記
パケットに関するデータを含めて複数の前記レジスタス
テージの前記データを前記デッドラインの近い順に並べ
替える工程と、最も近いデッドラインを記憶している前
記レジスタステージの前記データに対応する前記パケッ
トを前記パケット通信用スイッチング装置から送出する
工程とを備えて構成されている。
【００４４】第１９の発明に係る優先処理を伴うＡＴＭ
通信方式は、優先度と宛先との換算表に従って前記優先
度をＡＴＭセルに付与するための付与手段を有し、さら
に前記ＡＴＭセルの出力の優先度を記憶するレジスタと
該デッドラインを持つ前記ＡＴＭセルに関するデータを
記憶するデータ用レジスタとの両方を含む複数のレジス
タステージを有し、ＯＡＭセルによって管理されている
ＡＴＭスイッチング装置を準備する工程と、所定の条件
に応じて前記ＯＡＭセルによって前記付与手段の前記換
算表を変更する工程と、前記ＡＴＭスイッチング装置に
新たに入力された前記ＡＴＭセルに前記換算表を用いて
前記優先度を付与するとともに前記ＡＴＭセルを前記Ａ
ＴＭスイッチング装置に保持する工程と、新たに入力さ
れた前記ＡＴＭセルの前記優先度と前から前記ＡＴＭス
イッチング装置に記憶されている前記ＡＴＭセルの前記
優先度とを比較する工程と、新たに入力された前記ＡＴ
Ｍセルに関する前記優先度及び前記データを前記レジス
タステージに記憶させるとともに、新たに入力された前
記ＡＴＭセルに関するデータを含めて複数の前記レジス
タステージの前記データを前記優先度の高い順に並べ替
える工程と、最も高い優先度を記憶している前記レジス
タステージの前記データに対応する前記ＡＴＭセルを前
記ＡＴＭスイッチング装置から送出する工程とを備えて
構成されている。
通信方式は、優先度と宛先との換算表に従って前記優先
度をＡＴＭセルに付与するための付与手段を有し、さら
に前記ＡＴＭセルの出力の優先度を記憶するレジスタと
該デッドラインを持つ前記ＡＴＭセルに関するデータを
記憶するデータ用レジスタとの両方を含む複数のレジス
タステージを有し、ＯＡＭセルによって管理されている
ＡＴＭスイッチング装置を準備する工程と、所定の条件
に応じて前記ＯＡＭセルによって前記付与手段の前記換
算表を変更する工程と、前記ＡＴＭスイッチング装置に
新たに入力された前記ＡＴＭセルに前記換算表を用いて
前記優先度を付与するとともに前記ＡＴＭセルを前記Ａ
ＴＭスイッチング装置に保持する工程と、新たに入力さ
れた前記ＡＴＭセルの前記優先度と前から前記ＡＴＭス
イッチング装置に記憶されている前記ＡＴＭセルの前記
優先度とを比較する工程と、新たに入力された前記ＡＴ
Ｍセルに関する前記優先度及び前記データを前記レジス
タステージに記憶させるとともに、新たに入力された前
記ＡＴＭセルに関するデータを含めて複数の前記レジス
タステージの前記データを前記優先度の高い順に並べ替
える工程と、最も高い優先度を記憶している前記レジス
タステージの前記データに対応する前記ＡＴＭセルを前
記ＡＴＭスイッチング装置から送出する工程とを備えて
構成されている。
【００４５】第２０の発明に係る優先処理を伴うＡＴＭ
通信方式は、第１９の発明の優先処理を伴うＡＴＭ通信
方式において、前記優先度として前記ＡＴＭセルが前記
ＡＴＭスイッチング装置から出力されなければならない
デッドラインを用いることを特徴とする。
通信方式は、第１９の発明の優先処理を伴うＡＴＭ通信
方式において、前記優先度として前記ＡＴＭセルが前記
ＡＴＭスイッチング装置から出力されなければならない
デッドラインを用いることを特徴とする。
【００４６】
【作用】第１の発明における比較手段は、レジスタステ
ージに記憶されているデータの優先度と新たな入力デー
タの優先度との比較を行う。
ージに記憶されているデータの優先度と新たな入力デー
タの優先度との比較を行う。
【００４７】レジスタデータが、複数のデータをそれぞ
れ記憶するために設けられるとともにそれぞれのデータ
の優先度を記憶する領域を含み、順番に並んだでいる。
そこで、制御手段は、比較手段の比較結果に基づいて、
新たに入力されたデータを含めた全てのデータがレジス
タステージの順番に対応して優先度が高い順にレジスタ
ステージに記憶されるように、新たに入力されたデータ
をレジスタステージに記憶させる。
れ記憶するために設けられるとともにそれぞれのデータ
の優先度を記憶する領域を含み、順番に並んだでいる。
そこで、制御手段は、比較手段の比較結果に基づいて、
新たに入力されたデータを含めた全てのデータがレジス
タステージの順番に対応して優先度が高い順にレジスタ
ステージに記憶されるように、新たに入力されたデータ
をレジスタステージに記憶させる。
【００４８】そして、レジスタステージに記憶されてい
るデータが、制御手段によって、優先度の高い順に並ん
でいるため、レジスタステージに対して前方へのシフト
動作をさせることによって、レジスタステージは、レジ
スタステージの並んだ順番に従って優先度の高い順に記
憶したデータを出力させることができる。
るデータが、制御手段によって、優先度の高い順に並ん
でいるため、レジスタステージに対して前方へのシフト
動作をさせることによって、レジスタステージは、レジ
スタステージの並んだ順番に従って優先度の高い順に記
憶したデータを出力させることができる。
【００４９】第２の発明におけるレジスタステージは、
データ及び優先度を記憶する領域として、その前または
後の順番のレジスタステージのどちらに対してもシフト
動作を行うことが可能な双方向レジスタを含んでいる。
データ及び優先度を記憶する領域として、その前または
後の順番のレジスタステージのどちらに対してもシフト
動作を行うことが可能な双方向レジスタを含んでいる。
【００５０】そして、制御手段は、新たな入力データの
優先度よりも低い優先度を持ったデータを記憶している
レジスタが属するレジスタステージに対して制御を行
う。制御手段は、例えば、今制御を行っているレジスタ
ステージのデータを全てその一つ後方のレジスタステー
ジにシフトさせるとする。
優先度よりも低い優先度を持ったデータを記憶している
レジスタが属するレジスタステージに対して制御を行
う。制御手段は、例えば、今制御を行っているレジスタ
ステージのデータを全てその一つ後方のレジスタステー
ジにシフトさせるとする。
【００５１】そうすると、優先度の高いデータを記憶し
ているレジスタステージはそのままで、優先度の低いデ
ータを記憶しているレジスタステージだけが一つずつ後
方にずれる。そのため、新たに入力されたデータより優
先度の高いものと低いものとの間に一つ空いたレジスタ
ステージ、言い替えるとそのレジスタステージに上書き
しても既存のデータに影響を与えないレジスタステージ
を確保することができる。そのレジスタステージに新た
な入力データを書き込ませるように制御することで、レ
ジスタステージの並んだ順番に対応して優先度の高い順
に複数のレジスタステージのデータを少ない周期で容易
に並べることができる。
ているレジスタステージはそのままで、優先度の低いデ
ータを記憶しているレジスタステージだけが一つずつ後
方にずれる。そのため、新たに入力されたデータより優
先度の高いものと低いものとの間に一つ空いたレジスタ
ステージ、言い替えるとそのレジスタステージに上書き
しても既存のデータに影響を与えないレジスタステージ
を確保することができる。そのレジスタステージに新た
な入力データを書き込ませるように制御することで、レ
ジスタステージの並んだ順番に対応して優先度の高い順
に複数のレジスタステージのデータを少ない周期で容易
に並べることができる。
【００５２】第３の発明における比較手段は、優先度と
してデッドラインを用いるので、レジスタステージに記
憶されているデータのデッドラインと新たな入力データ
のデッドラインとの比較を行う。そして、制御手段は、
優先度としてデータが出力されなければならないデッド
ラインを用いて、複数のレジスタステージに記憶されて
いるデータをデッドラインが迫っているものから順に並
べる。そのため、シフトレジスタは、デッドラインの迫
っているデータから順にデータを出力することができ
る。
してデッドラインを用いるので、レジスタステージに記
憶されているデータのデッドラインと新たな入力データ
のデッドラインとの比較を行う。そして、制御手段は、
優先度としてデータが出力されなければならないデッド
ラインを用いて、複数のレジスタステージに記憶されて
いるデータをデッドラインが迫っているものから順に並
べる。そのため、シフトレジスタは、デッドラインの迫
っているデータから順にデータを出力することができ
る。
【００５３】第４の発明におけるゲートは、レジスタス
テージが空か否かを示す表示手段の表示に応じて、レジ
スタステージに前方へのシフト動作を行わせるクロック
の供給を制御する。前方にシフトさせる必要のない空の
レジスタステージへのクロックの供給を停止させること
ができる。
テージが空か否かを示す表示手段の表示に応じて、レジ
スタステージに前方へのシフト動作を行わせるクロック
の供給を制御する。前方にシフトさせる必要のない空の
レジスタステージへのクロックの供給を停止させること
ができる。
【００５４】第５の発明におけるゲートは、レジスタス
テージが空か否かを示す表示手段の表示に応じて、レジ
スタステージに後方へのシフト動作を行わせるクロック
の供給を制御する。後方へシフトさせる必要のない空の
レジスタステージへのクロックの供給を停止させる。
テージが空か否かを示す表示手段の表示に応じて、レジ
スタステージに後方へのシフト動作を行わせるクロック
の供給を制御する。後方へシフトさせる必要のない空の
レジスタステージへのクロックの供給を停止させる。
【００５５】第６の発明におけるレジスタステージは、
全て、初期化時に記憶する優先度を最も優先度の低い状
態に設定されているので、新たに入力されるデータは必
ず初期化時に優先度の低い状態に設定されたレジスタス
テージより前に挿入される。そのため、複数のレジスタ
ステージの前の列から順にデータが挿入されることにな
る。ただし、その最も優先度の低い状態は、新たに入力
されたデータには、与えないものとする。
全て、初期化時に記憶する優先度を最も優先度の低い状
態に設定されているので、新たに入力されるデータは必
ず初期化時に優先度の低い状態に設定されたレジスタス
テージより前に挿入される。そのため、複数のレジスタ
ステージの前の列から順にデータが挿入されることにな
る。ただし、その最も優先度の低い状態は、新たに入力
されたデータには、与えないものとする。
【００５６】第７の発明におけるレジスタステージは、
それぞれ、各自が空であることを表す情報を記憶する領
域を含むので、レジスタステージが記憶しているデータ
や優先度などを調べて、そのレジスタステージが空であ
るか否かを判断するための構成が必要なくなる。
それぞれ、各自が空であることを表す情報を記憶する領
域を含むので、レジスタステージが記憶しているデータ
や優先度などを調べて、そのレジスタステージが空であ
るか否かを判断するための構成が必要なくなる。
【００５７】第８の発明におけるクロック制御手段は、
レジスタステージの表示手段が示す空を表す情報に基づ
いて、レジスタステージに供給されるクロックを制御す
る。そのため、前方または後方へシフトさせる必要のな
い空のレジスタステージへのクロックの供給を停止させ
ることができるクロック制御手段を、簡単な構成で作る
ことができる。
レジスタステージの表示手段が示す空を表す情報に基づ
いて、レジスタステージに供給されるクロックを制御す
る。そのため、前方または後方へシフトさせる必要のな
い空のレジスタステージへのクロックの供給を停止させ
ることができるクロック制御手段を、簡単な構成で作る
ことができる。
【００５８】第９の発明における判断手段は、レジスタ
ステージがそれぞれ記憶している優先度によって、レジ
スタステージに記憶されているデータを廃棄するか否か
を判断する。例えば、その優先度に見合うように出力で
きない場合は、判断手段が廃棄しても良いと判断する。
廃棄手段は、判断手段が廃棄すると判断した優先度を満
足できないデータを有するレジスタステージの表示手段
に空を表示させることで、優先度を満足できないデータ
が他のデータの処理に与える影響を少なくすることがで
きる。
ステージがそれぞれ記憶している優先度によって、レジ
スタステージに記憶されているデータを廃棄するか否か
を判断する。例えば、その優先度に見合うように出力で
きない場合は、判断手段が廃棄しても良いと判断する。
廃棄手段は、判断手段が廃棄すると判断した優先度を満
足できないデータを有するレジスタステージの表示手段
に空を表示させることで、優先度を満足できないデータ
が他のデータの処理に与える影響を少なくすることがで
きる。
【００５９】第１０の発明におけるデータは、廃棄して
も良いかどうかを示す廃棄優先指定が与えられる。その
ため、廃棄して欲しくないデータを指定しておくことが
できる。従って、判断手段は、優先度に加えて廃棄優先
指定もデータを廃棄するか否か判断基準とすることで、
必要なデータの廃棄を防ぐことができる。
も良いかどうかを示す廃棄優先指定が与えられる。その
ため、廃棄して欲しくないデータを指定しておくことが
できる。従って、判断手段は、優先度に加えて廃棄優先
指定もデータを廃棄するか否か判断基準とすることで、
必要なデータの廃棄を防ぐことができる。
【００６０】第１１の発明における上書き手段は、廃棄
手段によって空にされたレジスタステージが空になって
ないレジスタステージの間に点在する場合があるが、そ
のようなレジスタステージに有効なデータを記憶させる
ために、その後段のレジスタステージのデータをシフト
して上書きする。そうすることで、点在していた空きの
レジスタステージがなくなり、空いているレジスタステ
ージは後ろの列に集めることができる。
手段によって空にされたレジスタステージが空になって
ないレジスタステージの間に点在する場合があるが、そ
のようなレジスタステージに有効なデータを記憶させる
ために、その後段のレジスタステージのデータをシフト
して上書きする。そうすることで、点在していた空きの
レジスタステージがなくなり、空いているレジスタステ
ージは後ろの列に集めることができる。
【００６１】第１２の発明における変換手段は、入力さ
れたパケットに与えられる優先度を、区間ビットを含む
巡回的表現に変換してシフトレジスタへ与える。巡回的
表現にすることによって優先度を少ないビットで表現で
きるため、レジスタステージは、優先度を記憶するため
の記憶容量を削減できる。優先度の巡回的表現を用いて
比較を行うの比較手段は、少ないビットに対応する構成
でよく、その規模を縮小できる。
れたパケットに与えられる優先度を、区間ビットを含む
巡回的表現に変換してシフトレジスタへ与える。巡回的
表現にすることによって優先度を少ないビットで表現で
きるため、レジスタステージは、優先度を記憶するため
の記憶容量を削減できる。優先度の巡回的表現を用いて
比較を行うの比較手段は、少ないビットに対応する構成
でよく、その規模を縮小できる。
【００６２】第１３の発明におけるレジスタステージ
は、それぞれ、各自が空であることを示す情報を記憶す
る領域を含むことから、例えば優先度を記憶する領域に
空を表示するための構成が必要なくなり、変換手段及び
またはレジスタステージの構成を簡単にすることができ
る。
は、それぞれ、各自が空であることを示す情報を記憶す
る領域を含むことから、例えば優先度を記憶する領域に
空を表示するための構成が必要なくなり、変換手段及び
またはレジスタステージの構成を簡単にすることができ
る。
【００６３】第１４の発明における優先度付与手段は、
パケットの宛先と優先度との対応をとる換算表を有し、
換算表によってパケットの宛先に応じた優先度の情報を
シフトレジスタに与える。そこで、この換算表をパケッ
ト通信用スイッチング装置のおかれた状況に適切に設定
することで、状況に応じてパケットに適切な優先度を与
えることができる。
パケットの宛先と優先度との対応をとる換算表を有し、
換算表によってパケットの宛先に応じた優先度の情報を
シフトレジスタに与える。そこで、この換算表をパケッ
ト通信用スイッチング装置のおかれた状況に適切に設定
することで、状況に応じてパケットに適切な優先度を与
えることができる。
【００６４】第１５の発明におけるシフトレジスタは、
デッドラインの近づいたものから順にＡＴＭセルを出力
させることができる。そして、デッドラインを与えるた
めの換算表をＯＡＭセルの内容に応じて変更すること
で、ＡＴＭネットワークは、時事刻々変化する状況に対
応するデッドラインをＡＴＭセルに付けてデッドライン
の近いものから順に出力することができる。
デッドラインの近づいたものから順にＡＴＭセルを出力
させることができる。そして、デッドラインを与えるた
めの換算表をＯＡＭセルの内容に応じて変更すること
で、ＡＴＭネットワークは、時事刻々変化する状況に対
応するデッドラインをＡＴＭセルに付けてデッドライン
の近いものから順に出力することができる。
【００６５】第１６の発明におけるＡＴＭスイッチング
装置は、優先度付与手段によって、入力されるＡＴＭセ
ルの宛先と優先度との対応をとる換算表を用いて、ＡＴ
Ｍセルの宛先に応じた優先度の情報をシフトレジスタに
与える。シフトレジスタに記憶されるデータがＡＴＭス
イッチング装置に入力されたＡＴＭセルのデータを含ん
でいることから、シフトレジスタは、優先度の高い順に
ＡＴＭセルを出力させることができる。そして、優先度
を与えるための換算表をＯＡＭセルの内容に応じて変更
することで、ＡＴＭスイッチング装置は、その置かれた
状況に対応する優先度をＡＴＭセルに付けて優先度の高
いものから順に出力することができる。
装置は、優先度付与手段によって、入力されるＡＴＭセ
ルの宛先と優先度との対応をとる換算表を用いて、ＡＴ
Ｍセルの宛先に応じた優先度の情報をシフトレジスタに
与える。シフトレジスタに記憶されるデータがＡＴＭス
イッチング装置に入力されたＡＴＭセルのデータを含ん
でいることから、シフトレジスタは、優先度の高い順に
ＡＴＭセルを出力させることができる。そして、優先度
を与えるための換算表をＯＡＭセルの内容に応じて変更
することで、ＡＴＭスイッチング装置は、その置かれた
状況に対応する優先度をＡＴＭセルに付けて優先度の高
いものから順に出力することができる。
【００６６】第１７の発明におけるシフトレジスタは、
デッドラインの近づいたものから順にＡＴＭセルを出力
させることができる。そして、デッドラインを与えるた
めの換算表をＯＡＭセルの内容に応じて変更すること
で、ＡＴＭネットワークは、時事刻々変化する状況に対
応するデッドラインをＡＴＭセルに付けてデッドライン
の近いものから順に出力することができる。
デッドラインの近づいたものから順にＡＴＭセルを出力
させることができる。そして、デッドラインを与えるた
めの換算表をＯＡＭセルの内容に応じて変更すること
で、ＡＴＭネットワークは、時事刻々変化する状況に対
応するデッドラインをＡＴＭセルに付けてデッドライン
の近いものから順に出力することができる。
【００６７】第１８の発明におけるパケットをパケット
通信用スイッチング装置に保持する工程によって、パケ
ット通信用スイッチング装置に新たに入力されたパケッ
トは、付与手段の換算表に従ってデッドラインを付与さ
れ、パケット通信用スイッチング装置に保持される。
通信用スイッチング装置に保持する工程によって、パケ
ット通信用スイッチング装置に新たに入力されたパケッ
トは、付与手段の換算表に従ってデッドラインを付与さ
れ、パケット通信用スイッチング装置に保持される。
【００６８】比較する行程とデッドラインの近い順に並
べ替える行程によって、新たに入力されたパケットは、
デッドライン及びデータをレジスタステージに記憶さ
れ、複数のレジスタステージのデータは、新たに入力さ
れたパケットに関するデータを含めてデッドラインの近
い順に並べ替えられる。
べ替える行程によって、新たに入力されたパケットは、
デッドライン及びデータをレジスタステージに記憶さ
れ、複数のレジスタステージのデータは、新たに入力さ
れたパケットに関するデータを含めてデッドラインの近
い順に並べ替えられる。
【００６９】そして、送出する行程によって、最も近い
デッドラインを記憶しているレジスタステージのデータ
に対応するパケットを、パケット通信用スイッチング装
置から送出する。
デッドラインを記憶しているレジスタステージのデータ
に対応するパケットを、パケット通信用スイッチング装
置から送出する。
【００７０】このように、換算表によって与えられるデ
ッドラインに近いものから順にＡＴＭスイッチング装置
より送出されるので、この換算表をパケット通信用スイ
ッチング装置のおかれた状況に適切に設定することで、
そのＡＴＭスイッチング装置に適したデッドラインをＡ
ＴＭセルに与えることができる。
ッドラインに近いものから順にＡＴＭスイッチング装置
より送出されるので、この換算表をパケット通信用スイ
ッチング装置のおかれた状況に適切に設定することで、
そのＡＴＭスイッチング装置に適したデッドラインをＡ
ＴＭセルに与えることができる。
【００７１】第１９の発明に換残表を変更する行程によ
って、ＡＴＭスイッチング装置のおかれている状況に対
応して、ＯＡＭセルによって付与手段の換算表を適切に
変更することができる。
って、ＡＴＭスイッチング装置のおかれている状況に対
応して、ＯＡＭセルによって付与手段の換算表を適切に
変更することができる。
【００７２】ＡＴＭセルをＡＴＭスイッチング装置に記
憶する工程によって、ＡＴＭスイッチング装置に新たに
入力されたＡＴＭセルに換算表を用いて優先度を付与
し、比較する行程と並べ替える行程によって、新たに入
力されたＡＴＭセルに関する優先度及びポインタがレジ
スタステージに記憶されるとともに、新たに入力された
ＡＴＭセルに関するデータを含めて複数のレジスタステ
ージのデータが優先度の高い順に並べ替えられる。
憶する工程によって、ＡＴＭスイッチング装置に新たに
入力されたＡＴＭセルに換算表を用いて優先度を付与
し、比較する行程と並べ替える行程によって、新たに入
力されたＡＴＭセルに関する優先度及びポインタがレジ
スタステージに記憶されるとともに、新たに入力された
ＡＴＭセルに関するデータを含めて複数のレジスタステ
ージのデータが優先度の高い順に並べ替えられる。
【００７３】そして、読み出す工程によって、最も高い
優先度を記憶しているレジスタステージが示したポイン
タに従ってＡＴＭスイッチング装置からＡＴＭセルが読
み出される。
優先度を記憶しているレジスタステージが示したポイン
タに従ってＡＴＭスイッチング装置からＡＴＭセルが読
み出される。
【００７４】このように、換算表によって与えられる優
先度の高いものから順にＡＴＭスイッチング装置より送
出されるので、ＯＡＭセルによってこの換算表をパケッ
ト通信用スイッチング装置のおかれた状況に応じて適切
に設定することで、その時点でそのＡＴＭスイッチング
装置が置かれている状況に適した優先度をＡＴＭセルに
与えることができる。
先度の高いものから順にＡＴＭスイッチング装置より送
出されるので、ＯＡＭセルによってこの換算表をパケッ
ト通信用スイッチング装置のおかれた状況に応じて適切
に設定することで、その時点でそのＡＴＭスイッチング
装置が置かれている状況に適した優先度をＡＴＭセルに
与えることができる。
【００７５】第２０の発明における換残表を変更する行
程によって、ＡＴＭスイッチング装置のおかれている状
況に対応して、ＯＡＭセルによって付与手段の換算表を
適切に変更することができる。
程によって、ＡＴＭスイッチング装置のおかれている状
況に対応して、ＯＡＭセルによって付与手段の換算表を
適切に変更することができる。
【００７６】ＡＴＭセルをＡＴＭスイッチング装置に記
憶する工程によって、ＡＴＭスイッチング装置に新たに
入力されたＡＴＭセルに換算表を用いてデッドラインを
付与し、比較する行程と並べ替える行程によって、新た
に入力されたＡＴＭセルに関するデッドライン及びポイ
ンタがレジスタステージに記憶されるとともに、新たに
入力されたＡＴＭセルに関するデータを含めて複数のレ
ジスタステージのデータがデッドラインの差し迫ったも
のから順に並べ替えられる。
憶する工程によって、ＡＴＭスイッチング装置に新たに
入力されたＡＴＭセルに換算表を用いてデッドラインを
付与し、比較する行程と並べ替える行程によって、新た
に入力されたＡＴＭセルに関するデッドライン及びポイ
ンタがレジスタステージに記憶されるとともに、新たに
入力されたＡＴＭセルに関するデータを含めて複数のレ
ジスタステージのデータがデッドラインの差し迫ったも
のから順に並べ替えられる。
【００７７】そして、読み出す工程によって、最も近い
デッドラインを記憶しているレジスタステージが示した
ポインタに従ってＡＴＭスイッチング装置からＡＴＭセ
ルが読み出される。
デッドラインを記憶しているレジスタステージが示した
ポインタに従ってＡＴＭスイッチング装置からＡＴＭセ
ルが読み出される。
【００７８】このように、換算表によって与えられるデ
ッドラインの迫ったものから順にＡＴＭスイッチング装
置より送出されるので、ＯＡＭセルによってこの換算表
をパケット通信用スイッチング装置のおかれた状況に応
じて適切に設定することで、その時点でそのＡＴＭスイ
ッチング装置が置かれている状況に適した優先度をＡＴ
Ｍセルに与えることができる。
ッドラインの迫ったものから順にＡＴＭスイッチング装
置より送出されるので、ＯＡＭセルによってこの換算表
をパケット通信用スイッチング装置のおかれた状況に応
じて適切に設定することで、その時点でそのＡＴＭスイ
ッチング装置が置かれている状況に適した優先度をＡＴ
Ｍセルに与えることができる。
【００７９】
【実施例】以下、この発明の第１実施例を図について説
明する。図１はこの発明の第１実施例によるＡＴＭスイ
ッチング装置の概要を説明するためのブロック図であ
る。図１に示すＡＴＭスイッチング装置は、例えば、図
２５に示すＡＴＭスイッチング装置２に対応するもので
ある。
明する。図１はこの発明の第１実施例によるＡＴＭスイ
ッチング装置の概要を説明するためのブロック図であ
る。図１に示すＡＴＭスイッチング装置は、例えば、図
２５に示すＡＴＭスイッチング装置２に対応するもので
ある。
【００８０】図２５に示すＵＮＩ３等を介してＡＴＭネ
ットワーク１に入ってくるＡＴＭセルは、その宛先に到
達すべき時間がそれぞれ異なる。従って、ＡＴＭスイッ
チング装置２に到着したＡＴＭセルは、それぞれＡＴＭ
スイッチング装置２内に滞留できる許容時間が異なる。
ＡＴＭセルがあるＡＴＭスイッチング装置２に到着した
時刻をＴinとし、そのセルがそのＡＴＭスイッチング装
置２に滞留可能な時間をＴd とすると、そのセルがその
ＡＴＭスイッチング装置２を出て行かなければならない
デッドラインをディスパッチタイム（ＤＰＴ）と称し、
ＤＰＴ＝Ｔin＋Ｔd と定義する。
ットワーク１に入ってくるＡＴＭセルは、その宛先に到
達すべき時間がそれぞれ異なる。従って、ＡＴＭスイッ
チング装置２に到着したＡＴＭセルは、それぞれＡＴＭ
スイッチング装置２内に滞留できる許容時間が異なる。
ＡＴＭセルがあるＡＴＭスイッチング装置２に到着した
時刻をＴinとし、そのセルがそのＡＴＭスイッチング装
置２に滞留可能な時間をＴd とすると、そのセルがその
ＡＴＭスイッチング装置２を出て行かなければならない
デッドラインをディスパッチタイム（ＤＰＴ）と称し、
ＤＰＴ＝Ｔin＋Ｔd と定義する。
【００８１】図１において、５５はＡＴＭセルの交換を
行うＡＴＭスイッチング装置、５６はエクストラヘッダ
をＡＴＭセル５８に付加するためＡＴＭスイッチング装
置５５内に設けられたエクストラヘッダ付加部、６０は
交換を行うためＡＴＭセルを貯えておくとともにＡＴＭ
セルを対応する出線に振り分るためのＡＴＭスイッチエ
レメントである。
行うＡＴＭスイッチング装置、５６はエクストラヘッダ
をＡＴＭセル５８に付加するためＡＴＭスイッチング装
置５５内に設けられたエクストラヘッダ付加部、６０は
交換を行うためＡＴＭセルを貯えておくとともにＡＴＭ
セルを対応する出線に振り分るためのＡＴＭスイッチエ
レメントである。
【００８２】エクストラヘッダ付加部５６では、ＡＴＭ
セル５８のヘッダ部の宛先に基づいて出線が割り当てら
れる。そして、エクストラヘッダ付加部５６には、例え
ば図２５に示したＯＡＭネットワークを介して管理者か
らディスパッチタイムに関するディスパッチタイムデー
タ５７が与えられる。ディスパッチタイムデータ５７に
基づいてディスパッチタイムデータ及び出線番号を含む
エクストラヘッダをＡＴＭセル５８に付加してエクスト
ラヘッダを有するＡＴＭセル５９をＡＴＭスイッチエレ
メント６０へ出力する。
セル５８のヘッダ部の宛先に基づいて出線が割り当てら
れる。そして、エクストラヘッダ付加部５６には、例え
ば図２５に示したＯＡＭネットワークを介して管理者か
らディスパッチタイムに関するディスパッチタイムデー
タ５７が与えられる。ディスパッチタイムデータ５７に
基づいてディスパッチタイムデータ及び出線番号を含む
エクストラヘッダをＡＴＭセル５８に付加してエクスト
ラヘッダを有するＡＴＭセル５９をＡＴＭスイッチエレ
メント６０へ出力する。
【００８３】図２は、エクストラヘッダ付加部５６に入
力するＡＴＭセル５８とエクストラヘッダ付加部５６か
ら出力されるＡＴＭセル５９の構成を説明するための図
である。ＡＴＭセル５８は、ユーザ情報が書き込まれる
ペイロード５８ａと宛先を示す識別子が格納されている
ヘッダ部５８ｂとを有している。さらに、ＡＴＭセル
は、ヘッダ部５８の情報の中に仮想チャネル識別子（Ｖ
ＣＩ：Virtual ChannelIdentifier）、仮想パス識別子
（ＶＰＩ：Virtual Path Identifier ）と呼ばれるフィ
ールド５８ｃ，５８ｄを持っている。また、ＡＴＭセル
５９は、ＡＴＭセル５８と同じ情報であるペイロード５
９ａとヘッダ部５９ｂとを有している。ＡＴＭセル５９
は、さらに、エクストラヘッダ５９ｃの情報を備えてお
り、その中には、出線に関する情報５９ｅやディスパッ
チタイムＤＰＴに関する情報５９ｄが含まれる。
力するＡＴＭセル５８とエクストラヘッダ付加部５６か
ら出力されるＡＴＭセル５９の構成を説明するための図
である。ＡＴＭセル５８は、ユーザ情報が書き込まれる
ペイロード５８ａと宛先を示す識別子が格納されている
ヘッダ部５８ｂとを有している。さらに、ＡＴＭセル
は、ヘッダ部５８の情報の中に仮想チャネル識別子（Ｖ
ＣＩ：Virtual ChannelIdentifier）、仮想パス識別子
（ＶＰＩ：Virtual Path Identifier ）と呼ばれるフィ
ールド５８ｃ，５８ｄを持っている。また、ＡＴＭセル
５９は、ＡＴＭセル５８と同じ情報であるペイロード５
９ａとヘッダ部５９ｂとを有している。ＡＴＭセル５９
は、さらに、エクストラヘッダ５９ｃの情報を備えてお
り、その中には、出線に関する情報５９ｅやディスパッ
チタイムＤＰＴに関する情報５９ｄが含まれる。
【００８４】ここで、エクストラヘッダ内のＴｄの指定
について説明する。図２６あるいは図２８に示した従来
のＡＴＭスイッチング装置は、ＡＴＭセルのＶＣＩある
いはＶＰＩの値を基に、物理的な出線番号を求める。つ
まり、表１に示すようなＶＣＩ値／ＶＰＩ値に対応する
出線番号を求めるための対応テーブルをＡＴＭスイッチ
ング装置は有している。このテーブルによって物理的出
線番号が求められ、エクストラヘッダに反映される。こ
れは、この発明の第１実施例によるＡＴＭスイッチング
装置においても同様である。
について説明する。図２６あるいは図２８に示した従来
のＡＴＭスイッチング装置は、ＡＴＭセルのＶＣＩある
いはＶＰＩの値を基に、物理的な出線番号を求める。つ
まり、表１に示すようなＶＣＩ値／ＶＰＩ値に対応する
出線番号を求めるための対応テーブルをＡＴＭスイッチ
ング装置は有している。このテーブルによって物理的出
線番号が求められ、エクストラヘッダに反映される。こ
れは、この発明の第１実施例によるＡＴＭスイッチング
装置においても同様である。
【００８５】さらに、この発明のＡＴＭスイッチング装
置５５では、出線番号を求めるのと同様に、通信を開始
するにあたって、通信を使用する加入者と管理者との取
り決めによって、滞留許容時間Ｔｄが図２５に示したＯ
ＡＭネットワークを介して、つまりＯＡＭパケットによ
って表１に示すようなＶＣＩ値／ＶＰＩ値に対応する滞
留許容時間Ｔｄを求めるための対応テーブルが登録され
る。
置５５では、出線番号を求めるのと同様に、通信を開始
するにあたって、通信を使用する加入者と管理者との取
り決めによって、滞留許容時間Ｔｄが図２５に示したＯ
ＡＭネットワークを介して、つまりＯＡＭパケットによ
って表１に示すようなＶＣＩ値／ＶＰＩ値に対応する滞
留許容時間Ｔｄを求めるための対応テーブルが登録され
る。
【００８６】
【表１】
【００８７】ＡＴＭスイッチエレメント６０は、セルデ
ータを記憶するためのバッファ６１ａを有するバッファ
部６１を有している。また、ＡＴＭスイッチエレメント
６０は、エクストラヘッダ解析部６２ａを持ちセルデー
タを入力するための入力インタフェース６２と、読みだ
しコントロール部６３ａを持ちセルデータを送信するた
めの出力インタフェースとを有している。さらに、ＡＴ
Ｍスイッチエレメント６０は送信すべきセルデータのリ
ードアドレスを順次出力するシフトレジスタ６４ａ〜６
４ｐを備えている。
ータを記憶するためのバッファ６１ａを有するバッファ
部６１を有している。また、ＡＴＭスイッチエレメント
６０は、エクストラヘッダ解析部６２ａを持ちセルデー
タを入力するための入力インタフェース６２と、読みだ
しコントロール部６３ａを持ちセルデータを送信するた
めの出力インタフェースとを有している。さらに、ＡＴ
Ｍスイッチエレメント６０は送信すべきセルデータのリ
ードアドレスを順次出力するシフトレジスタ６４ａ〜６
４ｐを備えている。
【００８８】シフトレジスタ６４ａ〜６４ｐは、出線＃
１から出線＃ｐに対応して設けられており、バッファ６
１ａに記憶されているセルデータをＡＴＭセルに変換し
て各出線＃１〜＃ｐから送信するため、記憶しているア
ドレスが並んでいる順番に従って、バッファ６１ａと読
みだしコントロール部６３ａとに対してリードアドレス
を順次出力する。
１から出線＃ｐに対応して設けられており、バッファ６
１ａに記憶されているセルデータをＡＴＭセルに変換し
て各出線＃１〜＃ｐから送信するため、記憶しているア
ドレスが並んでいる順番に従って、バッファ６１ａと読
みだしコントロール部６３ａとに対してリードアドレス
を順次出力する。
【００８９】入力インタフェース６２に入力されたセル
データは、まず、エクストラヘッダ解析部６２ａで、出
線番号とディスパッチタイムとが解析される。出線番号
の解析は従来と同様に行われ、ディスパッチタイムも出
線番号と同様にエクストラヘッダ内に納められている情
報であり、出線番号の解析と同じようにディスパッチタ
イムの解析が行われる。そして、バッファ６１ａの空い
ている領域にセルデータが書き込まれるとともに、その
ライトアドレスが、エクストラヘッダの情報に対応する
出線番号のシフトレジスタ６４ａ〜６４ｐにそのディス
パッチタイムの順番に従って挿入される。
データは、まず、エクストラヘッダ解析部６２ａで、出
線番号とディスパッチタイムとが解析される。出線番号
の解析は従来と同様に行われ、ディスパッチタイムも出
線番号と同様にエクストラヘッダ内に納められている情
報であり、出線番号の解析と同じようにディスパッチタ
イムの解析が行われる。そして、バッファ６１ａの空い
ている領域にセルデータが書き込まれるとともに、その
ライトアドレスが、エクストラヘッダの情報に対応する
出線番号のシフトレジスタ６４ａ〜６４ｐにそのディス
パッチタイムの順番に従って挿入される。
【００９０】出力インタフェース６３から送信されると
き、出力インタフェース内では、読みだしコントロール
部６３ａにおいて、アドレスが読み出されたシフトレジ
スタに対応してデータを送出する出線に切り替えられ
る。シフトレジスタ６４ａ〜６４ｐから出力されるリー
ドアドレスは、バッファ部６１のバッファ６１ａにＡＴ
Ｍセルデータを読み出すためのアドレスを指定する。シ
フトレジスタ６４ａ〜６４ｐでは、リードアドレスがデ
ィスパッチタイムの差し迫ったものから順に並ぶことに
より、リードアドレスは、ディスパッチタイムの小さい
ものから順に出力される。
き、出力インタフェース内では、読みだしコントロール
部６３ａにおいて、アドレスが読み出されたシフトレジ
スタに対応してデータを送出する出線に切り替えられ
る。シフトレジスタ６４ａ〜６４ｐから出力されるリー
ドアドレスは、バッファ部６１のバッファ６１ａにＡＴ
Ｍセルデータを読み出すためのアドレスを指定する。シ
フトレジスタ６４ａ〜６４ｐでは、リードアドレスがデ
ィスパッチタイムの差し迫ったものから順に並ぶことに
より、リードアドレスは、ディスパッチタイムの小さい
ものから順に出力される。
【００９１】次に、図３及び図４に示すフローチャート
を用いて上記のＡＴＭネットワークを用いたデッドライ
ンスケジューリングを伴うパケット通信方法の手順を示
す。
を用いて上記のＡＴＭネットワークを用いたデッドライ
ンスケジューリングを伴うパケット通信方法の手順を示
す。
【００９２】管理者が設定したテーブル（例えば表１に
示す換算表）に従ってディスパッチタイムをＡＴＭセル
に与える付与手段（図１におけるエクストラヘッダ付加
部５６）、及びデッドラインを貯えるレジスタとそのデ
ッドラインを持つＡＴＭセルの記憶領域を指し示すポイ
ンタ用レジスタからなるレジスタ群（図１におけるシフ
トレジスタ６４ａ〜６４ｐ）を備えるＡＴＭスイッチン
グ装置を使ってネットワークを構築する。
示す換算表）に従ってディスパッチタイムをＡＴＭセル
に与える付与手段（図１におけるエクストラヘッダ付加
部５６）、及びデッドラインを貯えるレジスタとそのデ
ッドラインを持つＡＴＭセルの記憶領域を指し示すポイ
ンタ用レジスタからなるレジスタ群（図１におけるシフ
トレジスタ６４ａ〜６４ｐ）を備えるＡＴＭスイッチン
グ装置を使ってネットワークを構築する。
【００９３】このＡＴＭネットワークを使って、まず、
ステップＳＴ１において、テーブル変更の指示があるか
否かを判定する。もしテーブルの変更があれば、ステッ
プＳＴ２に進み、テーブルの変更を行った後ステップＳ
Ｔ３に進む。もしテーブルの変更がなければ、そのまま
ステップＳＴ３に進む。
ステップＳＴ１において、テーブル変更の指示があるか
否かを判定する。もしテーブルの変更があれば、ステッ
プＳＴ２に進み、テーブルの変更を行った後ステップＳ
Ｔ３に進む。もしテーブルの変更がなければ、そのまま
ステップＳＴ３に進む。
【００９４】ステップＳＴ３では、ＡＴＭスイッチング
装置の外部から新たに入力されたＡＴＭセルが入力され
たか否かを判断する。もし、新たなＡＴＭセルの入力が
あればステップＳＴ４に進む。ステップＳＴ４におい
て、ＡＴＭスイッチング装置の外部から新たに入力され
たＡＴＭセルにディスパッチタイムを与えるとともに、
ＡＴＭスイッチエレメント６０にＡＴＭセルを記憶す
る。次に、ステップＳＴ５において、新たに入力された
ＡＴＭセルと既にＡＴＭスイッチ装置に記憶されている
ＡＴＭセルとの間でディスパッチタイムを比較する。次
に、ステップＳＴ６で、新たに入力されたＡＴＭセルの
ディスパッチタイム及びポインタをレジスタ群に記憶さ
せ、レジスタ群のデータをディスパッチタイム順にソー
トする。そして、ステップＳＴ７に進む。
装置の外部から新たに入力されたＡＴＭセルが入力され
たか否かを判断する。もし、新たなＡＴＭセルの入力が
あればステップＳＴ４に進む。ステップＳＴ４におい
て、ＡＴＭスイッチング装置の外部から新たに入力され
たＡＴＭセルにディスパッチタイムを与えるとともに、
ＡＴＭスイッチエレメント６０にＡＴＭセルを記憶す
る。次に、ステップＳＴ５において、新たに入力された
ＡＴＭセルと既にＡＴＭスイッチ装置に記憶されている
ＡＴＭセルとの間でディスパッチタイムを比較する。次
に、ステップＳＴ６で、新たに入力されたＡＴＭセルの
ディスパッチタイム及びポインタをレジスタ群に記憶さ
せ、レジスタ群のデータをディスパッチタイム順にソー
トする。そして、ステップＳＴ７に進む。
【００９５】ステップＳＴ３において、外部から新しい
ＡＴＭセルが、ＡＴＭスイッチング装置に入力されてい
ないと判断されれば、ステップＳＴ４からステップＳＴ
６を省いて、ステップＳＴ７に進む。
ＡＴＭセルが、ＡＴＭスイッチング装置に入力されてい
ないと判断されれば、ステップＳＴ４からステップＳＴ
６を省いて、ステップＳＴ７に進む。
【００９６】ステップＳＴ７において、レジスタ群にＦ
ＩＦＯ動作させ、ディスパッチタイムの小さい順に並ん
でいるため、レジスタ群からディスパッチタイムの小さ
いＡＴＭセルのポインタを出力させる。次に、ステップ
ＳＴ８で、レジスタ群が新たに示したポインタに応じ
て、ＡＴＭスイッチング装置に記憶しているＡＴＭセル
を送信する。そして、ステップＳＴ１に戻り、上記の手
順を繰り返す。
ＩＦＯ動作させ、ディスパッチタイムの小さい順に並ん
でいるため、レジスタ群からディスパッチタイムの小さ
いＡＴＭセルのポインタを出力させる。次に、ステップ
ＳＴ８で、レジスタ群が新たに示したポインタに応じ
て、ＡＴＭスイッチング装置に記憶しているＡＴＭセル
を送信する。そして、ステップＳＴ１に戻り、上記の手
順を繰り返す。
【００９７】以上のように、この発明の第１実施例によ
るＡＴＭスイッチング装置５５によれば、ＡＴＭスイッ
チング装置５５に入力した順序に関係なく、ディスパッ
チタイムの小さいセルから順に送出することができる。
そのためＡＴＭネットワークにおいてデッドラインスケ
ジューリングが可能となる。また状況に応じてテーブル
の変更、即ちＡＴＭセルに付与するディスパッチタイム
の変更をして優先順位を変えることができ、ＡＴＭネッ
トワークの伝送の高速性を損なうことなく、特定のセル
を最小の遅延で目的値に届けなければならないとかセル
がバースト的に発生する等の様々な状況に対応した効率
の良い通信を行うことができる。
るＡＴＭスイッチング装置５５によれば、ＡＴＭスイッ
チング装置５５に入力した順序に関係なく、ディスパッ
チタイムの小さいセルから順に送出することができる。
そのためＡＴＭネットワークにおいてデッドラインスケ
ジューリングが可能となる。また状況に応じてテーブル
の変更、即ちＡＴＭセルに付与するディスパッチタイム
の変更をして優先順位を変えることができ、ＡＴＭネッ
トワークの伝送の高速性を損なうことなく、特定のセル
を最小の遅延で目的値に届けなければならないとかセル
がバースト的に発生する等の様々な状況に対応した効率
の良い通信を行うことができる。
【００９８】さらに、ディスパッチタイムの設定を「入
力時刻＋固定オフセット」というように定型的に与えれ
ば、first come first serve（到着順に出力）を実現で
き、「入力時刻＋固定オフセット（Ｇ）」というように
入力せるの優先度Ｇに応じた固定オフセットを与えれ
ば、複数レベルの遅延優先をサポートできる等、従来か
らの優先処理方式にもディスパッチタイムの与え方で柔
軟に対応できるというメリットがある。この際、変更が
必要なところはディスパッチタイムを付与する箇所のみ
で、ここをプロセッサで計算させるなどソフトウエア的
に制御可能なように設計すれば、その他のハードウエア
に変更が不要というメリットもある。
力時刻＋固定オフセット」というように定型的に与えれ
ば、first come first serve（到着順に出力）を実現で
き、「入力時刻＋固定オフセット（Ｇ）」というように
入力せるの優先度Ｇに応じた固定オフセットを与えれ
ば、複数レベルの遅延優先をサポートできる等、従来か
らの優先処理方式にもディスパッチタイムの与え方で柔
軟に対応できるというメリットがある。この際、変更が
必要なところはディスパッチタイムを付与する箇所のみ
で、ここをプロセッサで計算させるなどソフトウエア的
に制御可能なように設計すれば、その他のハードウエア
に変更が不要というメリットもある。
【００９９】なお、上記のＡＴＭスイッチング装置５５
では、シフトレジスタ６４ａ〜６４ｐには、ディスパッ
チタイムとともにアドレスを記憶する例を示したが、バ
ッファ６１ａとシフトレジスタ６４ａ〜６４ｐの機能を
シフトレジスタ６４ａ〜６４ｐに持たせることによっ
て、シフトレジスタ６４ａ〜６４ｐがディスパッチタイ
ムとともにセルのデータを記憶することとしても良い。
では、シフトレジスタ６４ａ〜６４ｐには、ディスパッ
チタイムとともにアドレスを記憶する例を示したが、バ
ッファ６１ａとシフトレジスタ６４ａ〜６４ｐの機能を
シフトレジスタ６４ａ〜６４ｐに持たせることによっ
て、シフトレジスタ６４ａ〜６４ｐがディスパッチタイ
ムとともにセルのデータを記憶することとしても良い。
【０１００】また、上記の説明では、ディスパッチタイ
ムによってＡＴＭセル送出の優先度を与えたが、優先度
は他のもので与えても良く、シフトレジスタにおいてそ
の順番に並べて送出すれば上記実施例と同様の効果を奏
する。
ムによってＡＴＭセル送出の優先度を与えたが、優先度
は他のもので与えても良く、シフトレジスタにおいてそ
の順番に並べて送出すれば上記実施例と同様の効果を奏
する。
【０１０１】また、ＡＴＭネットワーク以外のパケット
通信のネットワークに用いても良く、上記のシフトレジ
スタを用いることで他のパッケト通信でもデッドライン
スケジューリングが可能になる。
通信のネットワークに用いても良く、上記のシフトレジ
スタを用いることで他のパッケト通信でもデッドライン
スケジューリングが可能になる。
【０１０２】また、バッファ６１ａは、動作が確実であ
るという点から好ましくは、図２９に示したリード用ポ
ートとライト用ポートの２つのポートを有するデュアル
アクセスメモリであるが、１つのポートをリード動作と
ライト動作とで共用するメモリであっても良い。
るという点から好ましくは、図２９に示したリード用ポ
ートとライト用ポートの２つのポートを有するデュアル
アクセスメモリであるが、１つのポートをリード動作と
ライト動作とで共用するメモリであっても良い。
【０１０３】また、図２６に示す第１乃至第３のＡＴＭ
スイッチエレメント１２〜１４のようにＡＴＭスイッチ
エレメントを複数段接続しても良く、その場合には、各
ＡＴＭスイッチエレメント毎にエクストラヘッダ付加部
を有する方が各ＡＴＭスイッチエレメント毎に滞留許容
時間Ｔｄを管理できるので望ましい。
スイッチエレメント１２〜１４のようにＡＴＭスイッチ
エレメントを複数段接続しても良く、その場合には、各
ＡＴＭスイッチエレメント毎にエクストラヘッダ付加部
を有する方が各ＡＴＭスイッチエレメント毎に滞留許容
時間Ｔｄを管理できるので望ましい。
【０１０４】また、優先処理機能を有するシフトレジス
タをＡＴＭスイッチング装置において用いた場合につい
て説明したが、他のパケット通信について用いても良
く、例えばセルが固定パケットではなくて可変長パケッ
トのパケット通信用のスイッチング装置に用いても良
い。そして、ＡＴＭネットワークで用いる固定長パケッ
トのセルではエクストラヘッダ付加部を必要としたが、
パケット通信の他の通信方法による場合にあっては、セ
ルのヘッダ部にディスパッチタイム等の情報を持たせて
おいても良い場合があり、そのような場合でも上記実施
例と同様の効果を奏する。
タをＡＴＭスイッチング装置において用いた場合につい
て説明したが、他のパケット通信について用いても良
く、例えばセルが固定パケットではなくて可変長パケッ
トのパケット通信用のスイッチング装置に用いても良
い。そして、ＡＴＭネットワークで用いる固定長パケッ
トのセルではエクストラヘッダ付加部を必要としたが、
パケット通信の他の通信方法による場合にあっては、セ
ルのヘッダ部にディスパッチタイム等の情報を持たせて
おいても良い場合があり、そのような場合でも上記実施
例と同様の効果を奏する。
【０１０５】図５はこの発明の第１実施例による優先処
理機能を有するシフトレジスタの構成を示すブロック図
である。図５に示したシフトレジスタは、図１に示すシ
フトレジスタ６４ａ〜６４ｐのうちの一つに対応し、図
２７に示した出力キュー２３ｄあるいは図３０に示した
キュー３８等の代わりに用いられるバッファ制御用のメ
モリである。つまり、共有メモリ方式のＡＴＭスイッチ
ング装置において、この発明のシフトレジスタはＡＴＭ
スイッチエレメントから出力されるセルデータの出力順
序を決めるためのメモリとして用いられる。図５に示し
た座標のγ方向が前方シフト動作時のシフト方向を示
す。
理機能を有するシフトレジスタの構成を示すブロック図
である。図５に示したシフトレジスタは、図１に示すシ
フトレジスタ６４ａ〜６４ｐのうちの一つに対応し、図
２７に示した出力キュー２３ｄあるいは図３０に示した
キュー３８等の代わりに用いられるバッファ制御用のメ
モリである。つまり、共有メモリ方式のＡＴＭスイッチ
ング装置において、この発明のシフトレジスタはＡＴＭ
スイッチエレメントから出力されるセルデータの出力順
序を決めるためのメモリとして用いられる。図５に示し
た座標のγ方向が前方シフト動作時のシフト方向を示
す。
【０１０６】図５において、５０はそれぞれθ方向に平
行に並んだｍビットの記憶領域を有してアドレスまたは
セルデータなどのｍビットのデータを記憶するとともに
相互に異なるステージ間でデータを転送するため並列に
配置された複数のデータレジスタ、５１は対応するデー
タレジスタ５０に直列に接続されディスパッチタイムを
記憶するｋビットのディスパッチタイムレジスタ、５２
はデータレジスタ５０とディスパッチタイムレジスタ５
１とから成るレジスタステージの間に挿入され（ｋ＋
ｍ）ビットのデータをレジスタステージ間で転送するた
めのトランスミッションゲート列、５３はディスパッチ
タイムレジスタ５１の内容と新たに入力されたセルのデ
ィスパッチタイムＤＰＴ0 との比較を行うためのマグニ
チュードコンパレータ、５４はマグニチュードコンパレ
ータ５３の比較結果に基づいてトランスミッションゲー
ト列５２が行う後方へのデータ転送及びデータの書き込
み動作を制御するシフト／ライトコントロールである。
行に並んだｍビットの記憶領域を有してアドレスまたは
セルデータなどのｍビットのデータを記憶するとともに
相互に異なるステージ間でデータを転送するため並列に
配置された複数のデータレジスタ、５１は対応するデー
タレジスタ５０に直列に接続されディスパッチタイムを
記憶するｋビットのディスパッチタイムレジスタ、５２
はデータレジスタ５０とディスパッチタイムレジスタ５
１とから成るレジスタステージの間に挿入され（ｋ＋
ｍ）ビットのデータをレジスタステージ間で転送するた
めのトランスミッションゲート列、５３はディスパッチ
タイムレジスタ５１の内容と新たに入力されたセルのデ
ィスパッチタイムＤＰＴ0 との比較を行うためのマグニ
チュードコンパレータ、５４はマグニチュードコンパレ
ータ５３の比較結果に基づいてトランスミッションゲー
ト列５２が行う後方へのデータ転送及びデータの書き込
み動作を制御するシフト／ライトコントロールである。
【０１０７】また、一つのデータレジスタ５０と一つの
ディスパッチタイムレジスタ５１と一つのマグニチュー
ドコンパレータ５３と一つのシフト／ライトコントロー
ル５４とで一つのレジスタステージを構成しており、符
号に付した添え字は、レジスタステージの番号を意味し
ている。
ディスパッチタイムレジスタ５１と一つのマグニチュー
ドコンパレータ５３と一つのシフト／ライトコントロー
ル５４とで一つのレジスタステージを構成しており、符
号に付した添え字は、レジスタステージの番号を意味し
ている。
【０１０８】次に、図５に示した優先処理機能を有する
シフトレジスタの動作について説明する。新たなセルデ
ータが図１に示したＡＴＭスイッチエレメント６０に入
力された場合、このシフトレジスタは、セルデータを書
き込んだバッファ６１ａのアドレスとともにエクストラ
ヘッダ解析部６２ａで解析されたディスパッチタイムＤ
ＰＴ0 を受け取る。
シフトレジスタの動作について説明する。新たなセルデ
ータが図１に示したＡＴＭスイッチエレメント６０に入
力された場合、このシフトレジスタは、セルデータを書
き込んだバッファ６１ａのアドレスとともにエクストラ
ヘッダ解析部６２ａで解析されたディスパッチタイムＤ
ＰＴ0 を受け取る。
【０１０９】今、ＡＴＭスイッチング装置で新しく受け
取ってバッファに記憶されたＡＴＭセルのディスパッチ
タイムＤＰＴ0 は、各レジスタステージのマグニチュー
ドコンパレータ５３i-1 〜５３i+1 等に入力される。例
えば、マグニチュードコンパレータ５３i は対応するレ
ジスタステージのディスパッチタイムレジスタ５１iの
内容とディスパッチタイムＤＰＴ0 との比較を行う。
取ってバッファに記憶されたＡＴＭセルのディスパッチ
タイムＤＰＴ0 は、各レジスタステージのマグニチュー
ドコンパレータ５３i-1 〜５３i+1 等に入力される。例
えば、マグニチュードコンパレータ５３i は対応するレ
ジスタステージのディスパッチタイムレジスタ５１iの
内容とディスパッチタイムＤＰＴ0 との比較を行う。
【０１１０】ここで、マグニチュードコンパレータ５３
i は、ディスパッチタイムＤＰＴ0がディスパッチタイ
ムレジスタ５１i の内容より小さい場合に「１」を出力
し、その他の場合は「０」を出力するものとする。各マ
グニチュードコンパレータ５３i-1 〜５３i+1 等の比較
結果の例を表２に示す。シフトレジスタにはディスパッ
チタイム順に並んで入っているものとする。
i は、ディスパッチタイムＤＰＴ0がディスパッチタイ
ムレジスタ５１i の内容より小さい場合に「１」を出力
し、その他の場合は「０」を出力するものとする。各マ
グニチュードコンパレータ５３i-1 〜５３i+1 等の比較
結果の例を表２に示す。シフトレジスタにはディスパッ
チタイム順に並んで入っているものとする。
【０１１１】
【表２】
【０１１２】表２に示す例は、新たに入力されたＡＴＭ
セルのディスパッチタイムＤＰＴ0の値が「１１」であ
った場合の例である。
セルのディスパッチタイムＤＰＴ0の値が「１１」であ
った場合の例である。
【０１１３】シフト／ライトコントロール５４i は、連
続するレジスタステージに対応した２つのマグニチュー
ドコンパレータ５３i ，５３i-1 の出力を受け取る。そ
して、シフトコントロール出力RVS とライト出力Ｗとを
順にトランスミッションゲート列５２i 、データレジス
タ５０i 及びディスパッチタイムレジスタ５１i に対し
て与える。シフト・ライトコントロール５４i がトラン
スミッションゲート列５２i に与えるシフトコントロー
ル出力RVS は、シフト・ライトコントロール５４i が同
じレジスタステージの中にあるマグニチュードコンパレ
ータ５３i から受け取る出力と同じである。
続するレジスタステージに対応した２つのマグニチュー
ドコンパレータ５３i ，５３i-1 の出力を受け取る。そ
して、シフトコントロール出力RVS とライト出力Ｗとを
順にトランスミッションゲート列５２i 、データレジス
タ５０i 及びディスパッチタイムレジスタ５１i に対し
て与える。シフト・ライトコントロール５４i がトラン
スミッションゲート列５２i に与えるシフトコントロー
ル出力RVS は、シフト・ライトコントロール５４i が同
じレジスタステージの中にあるマグニチュードコンパレ
ータ５３i から受け取る出力と同じである。
【０１１４】そして、並んでいる複数のレジスタステー
ジの中で、シフトコントロール出力RVS として「１」が
出力されているレジスタステージのデータレジスタ５
０、ディスパッチタイムレジスタ５１及びトランスミッ
ションゲート列５２は、バックワードシフトを行う。ま
た、シフトコントロール出力RVS として「０」が出力さ
れているレジスタステージは、バックワードシフトを行
わない。
ジの中で、シフトコントロール出力RVS として「１」が
出力されているレジスタステージのデータレジスタ５
０、ディスパッチタイムレジスタ５１及びトランスミッ
ションゲート列５２は、バックワードシフトを行う。ま
た、シフトコントロール出力RVS として「０」が出力さ
れているレジスタステージは、バックワードシフトを行
わない。
【０１１５】そのため、バックワードシフトの後、新た
に入力されたＡＴＭセルのディスパッチタイムＤＰＴ0
よりも大きいディスパッチタイムを記憶しているレジス
タステージとディスパッチタイムＤＰＴ0 以下のディス
パッチタイムを記憶しているレジスタステージとの間に
空きが生じる。例えば、表２に示した例では、レジスタ
ステージ番号「５」が空になる。
に入力されたＡＴＭセルのディスパッチタイムＤＰＴ0
よりも大きいディスパッチタイムを記憶しているレジス
タステージとディスパッチタイムＤＰＴ0 以下のディス
パッチタイムを記憶しているレジスタステージとの間に
空きが生じる。例えば、表２に示した例では、レジスタ
ステージ番号「５」が空になる。
【０１１６】例えば、シフト／ライトコントロール５４
i において、ライト出力Ｗは、前段のマグニチュードコ
ンパレータ５３i-1 とその段のマグニチュードコンパレ
ータ５３i の出力の排他的論理和（ＥＸＯＲ）をとるこ
とで得られる。
i において、ライト出力Ｗは、前段のマグニチュードコ
ンパレータ５３i-1 とその段のマグニチュードコンパレ
ータ５３i の出力の排他的論理和（ＥＸＯＲ）をとるこ
とで得られる。
【０１１７】シフト動作が終了した後、ライト出力Ｗが
「１」になっているレジスタステージに図５の点線で示
したパスでデータが書き込まれる。図５に示したシフト
レジスタでは、レジスタステージ間のデータを転送する
トランスミッションゲート列５２を使って書き込みを行
っているが、このデータパスに対応する別の書き込み用
のトランスミッションゲート列を用意しても良い。
「１」になっているレジスタステージに図５の点線で示
したパスでデータが書き込まれる。図５に示したシフト
レジスタでは、レジスタステージ間のデータを転送する
トランスミッションゲート列５２を使って書き込みを行
っているが、このデータパスに対応する別の書き込み用
のトランスミッションゲート列を用意しても良い。
【０１１８】図５に示したシフトレジスタでは、蓄えら
れているセルのデータのうち、新たに入力されたセルの
ディスパッチタイムＤＰＴ0 よりも大きいディスパッチ
タイムを持ったセルデータが全てバックワードシフトを
行って、バックワードシフトによって空いたレジスタス
テージに、新たに入力されたセルデータを挿入する。そ
のため、シフトレジスタの中のセルデータはディスパッ
チタイム順に並べることができる。
れているセルのデータのうち、新たに入力されたセルの
ディスパッチタイムＤＰＴ0 よりも大きいディスパッチ
タイムを持ったセルデータが全てバックワードシフトを
行って、バックワードシフトによって空いたレジスタス
テージに、新たに入力されたセルデータを挿入する。そ
のため、シフトレジスタの中のセルデータはディスパッ
チタイム順に並べることができる。
【０１１９】シフトレジスタ内に記憶されているデータ
は、レジスタステージの順番に対応してディスパッチタ
イム順に並べることができる。そして、シフトレジスタ
からレジスタステージの順番に従って出力されたアドレ
スによりＡＴＭスイッチエレメントからセルがでて行く
ので、デッドラインスケジューリングを行わせることが
できる。このように従来のＡＴＭスイッチング装置に対
して構成を大きく変更することなく、デッドラインスケ
ジューリングを行わせることが可能となる。
は、レジスタステージの順番に対応してディスパッチタ
イム順に並べることができる。そして、シフトレジスタ
からレジスタステージの順番に従って出力されたアドレ
スによりＡＴＭスイッチエレメントからセルがでて行く
ので、デッドラインスケジューリングを行わせることが
できる。このように従来のＡＴＭスイッチング装置に対
して構成を大きく変更することなく、デッドラインスケ
ジューリングを行わせることが可能となる。
【０１２０】次に、図５に示した優先処理機能を有する
シフトレジスタに用いられる双方向レジスタについて図
６及び図７を用いて説明する。図６は、双方向にシフト
する双方向レジスタの構成を示す回路図である。図７は
図６に示した双方向レジスタのタイミングチャートであ
る。図６において、６６ａ，６６ｂ及び６６ｃ，６６ｄ
はラッチ回路を構成するインバータ、ＴＧ１Ｒ，ＴＧ３
Ｒはそれぞれインバータ６６ａ，６６ｂの出力に接続さ
れクロックφ１，φ２あるいはクロックφ３、φ４で動
作するトランスミッションゲート、ＴＧ２Ｒ，ＴＧ４Ｒ
はそれぞれインバータ６６ｃ，６６ｄの出力に接続され
クロックφ１，φ２あるいはクロックφ３、φ４で動作
するトランスミッションゲート、ＴＧ１は入力Ｉ１とイ
ンバータ６６ａの出力との間に設けられたトランスミッ
ションゲート、ＴＧ４は入力Ｉ２とインバータ６６ｄの
出力との間に設けられたトランスミッションゲート、Ｔ
Ｇ２及びＴＧ３はインバータ６６ａ及び６６ｂからなる
ラッチ回路とインバータ６６ｃ及び６６ｄからなるラッ
チ回路とで構成されたシフトレジスタがいずれか一方に
シフトするようにするためのトランスミッションゲー
ト、６６ｅはインバータ６６ａ及び６６ｂからなるラッ
チ回路のが保持しているデータをマグニチュードコンパ
レータに出力するためのインバータである。
シフトレジスタに用いられる双方向レジスタについて図
６及び図７を用いて説明する。図６は、双方向にシフト
する双方向レジスタの構成を示す回路図である。図７は
図６に示した双方向レジスタのタイミングチャートであ
る。図６において、６６ａ，６６ｂ及び６６ｃ，６６ｄ
はラッチ回路を構成するインバータ、ＴＧ１Ｒ，ＴＧ３
Ｒはそれぞれインバータ６６ａ，６６ｂの出力に接続さ
れクロックφ１，φ２あるいはクロックφ３、φ４で動
作するトランスミッションゲート、ＴＧ２Ｒ，ＴＧ４Ｒ
はそれぞれインバータ６６ｃ，６６ｄの出力に接続され
クロックφ１，φ２あるいはクロックφ３、φ４で動作
するトランスミッションゲート、ＴＧ１は入力Ｉ１とイ
ンバータ６６ａの出力との間に設けられたトランスミッ
ションゲート、ＴＧ４は入力Ｉ２とインバータ６６ｄの
出力との間に設けられたトランスミッションゲート、Ｔ
Ｇ２及びＴＧ３はインバータ６６ａ及び６６ｂからなる
ラッチ回路とインバータ６６ｃ及び６６ｄからなるラッ
チ回路とで構成されたシフトレジスタがいずれか一方に
シフトするようにするためのトランスミッションゲー
ト、６６ｅはインバータ６６ａ及び６６ｂからなるラッ
チ回路のが保持しているデータをマグニチュードコンパ
レータに出力するためのインバータである。
【０１２１】図７のタイミングチャートに示すように、
クロックφ３、φ４をローレベルとしておくと、トラン
スミッションゲートＴＧ３Ｒ，ＴＧ４Ｒが導通状態とな
るとともに、トランスミッションゲートＴＧ３，ＴＧ４
が非導通状態となるため、シフトレジスタは入力Ｉ１か
ら入ったデータを出力Ｏ２から送り出すシフト動作を行
う。そして、図５のマグニチュードコンパレータ５３は
クロックφ１がローレベルのタイミングでノードＭ１の
データの比較を行う。また、クロックφ１、φ２をロー
レベルとしておくと、トランスミッションゲートＴＧ１
Ｒ，ＴＧ２Ｒが導通状態となるとともに、トランスミッ
ションゲートＴＧ１，ＴＧ２が非導通状態となるため、
シフトレジスタは入力Ｉ２から入ったデータは出力Ｏ１
から送り出されるシフト動作を行う。そして、マグニチ
ュードコンパレータ５３はクロックφ３がローレベルの
タイミングでノードＭ１のデータを用いて比較する。
クロックφ３、φ４をローレベルとしておくと、トラン
スミッションゲートＴＧ３Ｒ，ＴＧ４Ｒが導通状態とな
るとともに、トランスミッションゲートＴＧ３，ＴＧ４
が非導通状態となるため、シフトレジスタは入力Ｉ１か
ら入ったデータを出力Ｏ２から送り出すシフト動作を行
う。そして、図５のマグニチュードコンパレータ５３は
クロックφ１がローレベルのタイミングでノードＭ１の
データの比較を行う。また、クロックφ１、φ２をロー
レベルとしておくと、トランスミッションゲートＴＧ１
Ｒ，ＴＧ２Ｒが導通状態となるとともに、トランスミッ
ションゲートＴＧ１，ＴＧ２が非導通状態となるため、
シフトレジスタは入力Ｉ２から入ったデータは出力Ｏ１
から送り出されるシフト動作を行う。そして、マグニチ
ュードコンパレータ５３はクロックφ３がローレベルの
タイミングでノードＭ１のデータを用いて比較する。
【０１２２】次に、図５に示した優先処理機能を有する
シフトレジスタのマグニチュードコンパレータについて
図８を用いて説明する。図８はこの発明の第１実施例に
よるマグニチュードコンパレータの構成の一例を示す論
理回路図である。この回路は、荻原・黒住共著，「現代
電子計算機」，オーム社，５７年１月２５日発行，第１
版 P.137-138 に記載されている。
シフトレジスタのマグニチュードコンパレータについて
図８を用いて説明する。図８はこの発明の第１実施例に
よるマグニチュードコンパレータの構成の一例を示す論
理回路図である。この回路は、荻原・黒住共著，「現代
電子計算機」，オーム社，５７年１月２５日発行，第１
版 P.137-138 に記載されている。
【０１２３】ディスパッチタイムレジスタに記憶されて
いる各ビットのデータをＭ１1 〜Ｍ１n とし、入力され
たセルのディスパッチタイムＤＰＴ0 の各ビットのデー
タをＤＰＴ0 1 〜ＤＰＴ0 n とする。図８において、論
理積回路ＡＮＤ１の２つの入力に、それぞれＭ１1 とバ
ーＤＰＴ0 1 とを与え、出力Ｆ1 を得る。論理和回路Ｏ
Ｒ１の２つの入力に、それぞれＭ１2 とバーＤＰＴ0 2
とを与えると同時に、論理積回路ＡＮＤ２の２つの入力
に、それぞれＭ１2 とバーＤＰＴ0 2 とを与える。そし
て、論理和回路ＯＲ１の出力と論理積回路ＡＮＤ１の出
力Ｆ1 とをそれぞれ論理積回路ＡＮＤ３の２つの入力に
与え、そして、論理積回路ＡＮＤ２の出力とＡＮＤ３の
出力とを論理和回路ＯＲ２の２つの入力に与えて論理和
回路ＯＲ２の出力Ｆ2 を得る。同じように接続して、論
理和回路ＯＲｎ−１の２つの入力に、それぞれＭ１n と
バーＤＰＴ0 n とを与えると同時に、論理積回路ＡＮＤ
ｎの２つの入力に、それぞれＭ１n とバーＤＰＴ0 n と
を与える。そして、論理和回路ＯＲｎ−１の出力と論理
積回路ＡＮＤｎ−１の出力Ｆn-1 とをそれぞれ論理積回
路ＡＮＤｎ＋１の２つの入力に与え、そして、論理積回
路ＡＮＤｎの出力とＡＮＤｎ＋１の出力とを論理和回路
ＯＲｎの２つの入力に与えて論理和回路ＯＲｎの出力Ｆ
を得る。
いる各ビットのデータをＭ１1 〜Ｍ１n とし、入力され
たセルのディスパッチタイムＤＰＴ0 の各ビットのデー
タをＤＰＴ0 1 〜ＤＰＴ0 n とする。図８において、論
理積回路ＡＮＤ１の２つの入力に、それぞれＭ１1 とバ
ーＤＰＴ0 1 とを与え、出力Ｆ1 を得る。論理和回路Ｏ
Ｒ１の２つの入力に、それぞれＭ１2 とバーＤＰＴ0 2
とを与えると同時に、論理積回路ＡＮＤ２の２つの入力
に、それぞれＭ１2 とバーＤＰＴ0 2 とを与える。そし
て、論理和回路ＯＲ１の出力と論理積回路ＡＮＤ１の出
力Ｆ1 とをそれぞれ論理積回路ＡＮＤ３の２つの入力に
与え、そして、論理積回路ＡＮＤ２の出力とＡＮＤ３の
出力とを論理和回路ＯＲ２の２つの入力に与えて論理和
回路ＯＲ２の出力Ｆ2 を得る。同じように接続して、論
理和回路ＯＲｎ−１の２つの入力に、それぞれＭ１n と
バーＤＰＴ0 n とを与えると同時に、論理積回路ＡＮＤ
ｎの２つの入力に、それぞれＭ１n とバーＤＰＴ0 n と
を与える。そして、論理和回路ＯＲｎ−１の出力と論理
積回路ＡＮＤｎ−１の出力Ｆn-1 とをそれぞれ論理積回
路ＡＮＤｎ＋１の２つの入力に与え、そして、論理積回
路ＡＮＤｎの出力とＡＮＤｎ＋１の出力とを論理和回路
ＯＲｎの２つの入力に与えて論理和回路ＯＲｎの出力Ｆ
を得る。
【０１２４】マグニチュードコンパレータは、ディスパ
ッチタイムレジスタに記憶されているディスパッチタイ
ムＭ１とディスパッチタイムＤＰＴ0 とを比較して、Ｄ
ＰＴ0 ≦Ｍ１の時「０」を出力Ｆとしてシフト／ライト
コントロールに与え、ＤＰＴ0 ＞Ｍ１の時「１」を出力
Ｆとしてシフト／ライトコントロールに与える。
ッチタイムレジスタに記憶されているディスパッチタイ
ムＭ１とディスパッチタイムＤＰＴ0 とを比較して、Ｄ
ＰＴ0 ≦Ｍ１の時「０」を出力Ｆとしてシフト／ライト
コントロールに与え、ＤＰＴ0 ＞Ｍ１の時「１」を出力
Ｆとしてシフト／ライトコントロールに与える。
【０１２５】
【数１】
【０１２６】そのためには、数１に示す漸化式を満足す
ることが必要であり、その漸化式から導かれた回路が図
８に示す回路である。
ることが必要であり、その漸化式から導かれた回路が図
８に示す回路である。
【０１２７】次に、図５に示した優先処理機能を有する
シフトレジスタを図６及び図８の双方向レジスタとマグ
ニチュードコンパレータとで実現する場合の接続を図９
に示す。説明を簡単にするため、図９には双方向レジス
タを１ビット分５１ａしか示していない。図９におい
て、５３は図８に示した入力Ｘから与えられた値の方が
入力Ｙから与えられたデータより小さいときに出力Ｆと
して「１」を与えるマグニチュードコンパレータ、５４
はシフト／ライトコントロール、６８は図６に示した双
方向レジスタで構成されたｎビットのディスパッチタイ
ムレジスタとｍビットのデータレジスタからなるレジス
タステージ、５２はトランスミッションゲート列であ
る。
シフトレジスタを図６及び図８の双方向レジスタとマグ
ニチュードコンパレータとで実現する場合の接続を図９
に示す。説明を簡単にするため、図９には双方向レジス
タを１ビット分５１ａしか示していない。図９におい
て、５３は図８に示した入力Ｘから与えられた値の方が
入力Ｙから与えられたデータより小さいときに出力Ｆと
して「１」を与えるマグニチュードコンパレータ、５４
はシフト／ライトコントロール、６８は図６に示した双
方向レジスタで構成されたｎビットのディスパッチタイ
ムレジスタとｍビットのデータレジスタからなるレジス
タステージ、５２はトランスミッションゲート列であ
る。
【０１２８】シフト／ライトコントロール５４におい
て、５４ａはライト出力Ｗを発生するため一方の入力で
前段のマグニチュードコンパレータの出力Ｆｉｎを受
け、他方の入力でそのレジスタステージに対応する段の
マグニチュードコンパレータの出力Ｆを受ける２入力排
他的論理和回路、５４ｂは一方の入力で排他的論理和回
路５４ａの出力を受け、他方の入力で入力されたセルデ
ータ等の書き込みを制御する信号ＷＲＴを受け、シフト
／ライトコントロール５４のライト出力Ｗを出力する２
入力論理積回路、５４ｃは一方の入力でそのレジスタス
テージに対応する段のマグニチュードコンパレータの出
力Ｆを受け、他方の入力でバックワードシフトを制御す
る信号ＣＭＰを受け、シフトコントロール出力ＲＶＳを
出力する２入力論理積回路、５４ｄは新たなデータの入
力時にマグニチュードコンパレータ５３の出力Ｆを保持
して排他的論理和回路５４ａと論理積回路５４ｃとに与
えるＤラッチ回路である。
て、５４ａはライト出力Ｗを発生するため一方の入力で
前段のマグニチュードコンパレータの出力Ｆｉｎを受
け、他方の入力でそのレジスタステージに対応する段の
マグニチュードコンパレータの出力Ｆを受ける２入力排
他的論理和回路、５４ｂは一方の入力で排他的論理和回
路５４ａの出力を受け、他方の入力で入力されたセルデ
ータ等の書き込みを制御する信号ＷＲＴを受け、シフト
／ライトコントロール５４のライト出力Ｗを出力する２
入力論理積回路、５４ｃは一方の入力でそのレジスタス
テージに対応する段のマグニチュードコンパレータの出
力Ｆを受け、他方の入力でバックワードシフトを制御す
る信号ＣＭＰを受け、シフトコントロール出力ＲＶＳを
出力する２入力論理積回路、５４ｄは新たなデータの入
力時にマグニチュードコンパレータ５３の出力Ｆを保持
して排他的論理和回路５４ａと論理積回路５４ｃとに与
えるＤラッチ回路である。
【０１２９】レジスタステージ６８において、６８ａは
一方の入力でシフト／ライトコントロール５４のライト
出力Ｗを受け、他方の入力でシフトレジスタの通常のシ
フト動作を制御する信号ＳＦＴを受ける２入力論理和回
路、６８ｂは一方の入力で論理和回路６８ａの出力を受
け、他方の入力でクロックＣＫ１を受け、同じレジスタ
ステージ内のレジスタに対してクロックφ１を出力する
２入力論理積回路、６８ｃは一方の入力で論理和回路６
８ａの出力を受け、他方の入力でクロックＣＫ２を受
け、同じレジスタステージ内のレジスタに対してクロッ
クφ２を出力する２入力論理積回路、６８ｄは一方の入
力で論理積回路５４ｃのシフトコントロール出力ＲＶＳ
を受け、他方の入力でクロックＣＫ３を受け、同じレジ
スタステージ内のレジスタに対してクロックφ３を出力
する２入力論理積回路、６８ｅは一方の入力で論理積回
路５４ｃのシフトコントロール出力ＲＶＳを受け、他方
の入力でクロックＣＫ４を受け、同じレジスタステージ
内のレジスタに対してクロックφ４を出力する２入力論
理積回路である。
一方の入力でシフト／ライトコントロール５４のライト
出力Ｗを受け、他方の入力でシフトレジスタの通常のシ
フト動作を制御する信号ＳＦＴを受ける２入力論理和回
路、６８ｂは一方の入力で論理和回路６８ａの出力を受
け、他方の入力でクロックＣＫ１を受け、同じレジスタ
ステージ内のレジスタに対してクロックφ１を出力する
２入力論理積回路、６８ｃは一方の入力で論理和回路６
８ａの出力を受け、他方の入力でクロックＣＫ２を受
け、同じレジスタステージ内のレジスタに対してクロッ
クφ２を出力する２入力論理積回路、６８ｄは一方の入
力で論理積回路５４ｃのシフトコントロール出力ＲＶＳ
を受け、他方の入力でクロックＣＫ３を受け、同じレジ
スタステージ内のレジスタに対してクロックφ３を出力
する２入力論理積回路、６８ｅは一方の入力で論理積回
路５４ｃのシフトコントロール出力ＲＶＳを受け、他方
の入力でクロックＣＫ４を受け、同じレジスタステージ
内のレジスタに対してクロックφ４を出力する２入力論
理積回路である。
【０１３０】トランスミッションゲート列５２におい
て、５２ａはシフト／ライトコントロール５４のライト
出力Ｗを入力するインバータ、５２ｂは後段のシフトレ
ジスタの出力を双方向レジスタ５１ａの入力Ｉ１に接続
するためインバータ５２ａの出力がハイレベルの時にデ
ータを通すゲート、５２ｃはライト出力Ｗがハイレベル
のとき入力されたセルデータを双方向レジスタ５１ａの
入力Ｉ１に通すゲートである。ここで、ゲート５２ｂと
ゲート５２ｃとは相補的に動作するスイッチ手段であ
る。
て、５２ａはシフト／ライトコントロール５４のライト
出力Ｗを入力するインバータ、５２ｂは後段のシフトレ
ジスタの出力を双方向レジスタ５１ａの入力Ｉ１に接続
するためインバータ５２ａの出力がハイレベルの時にデ
ータを通すゲート、５２ｃはライト出力Ｗがハイレベル
のとき入力されたセルデータを双方向レジスタ５１ａの
入力Ｉ１に通すゲートである。ここで、ゲート５２ｂと
ゲート５２ｃとは相補的に動作するスイッチ手段であ
る。
【０１３１】次に、図９に示したシフトレジスタの動作
について図１０を用いて説明する。クロックＣＫ２，Ｃ
Ｋ３の立ち上がり区間ｔ１で、新規に入力されたセルの
データとディスパッチタイムＤＰＴ0 がシフトレジスタ
に与えられる。そして、次のクロックＣＫ１，ＣＫ４の
立ち上がり区間ｔ２までの間にマグニチュードコンパレ
ータ５３で比較される。マグニチュードコンパレータ５
３は、入力Ｙが入力Ｘ以下であれば「０」を出力し、入
力Ｙが入力Ｘより大きければ「１」を出力する。ここで
は、マグニチュードコンパレータ５３から出力Ｆとして
「１」が出力されている。そして、データＤＡＴＡの入
力の後、出力Ｆを保持するために信号ＷＡがＤラッチ回
路５４ｄに入力される。
について図１０を用いて説明する。クロックＣＫ２，Ｃ
Ｋ３の立ち上がり区間ｔ１で、新規に入力されたセルの
データとディスパッチタイムＤＰＴ0 がシフトレジスタ
に与えられる。そして、次のクロックＣＫ１，ＣＫ４の
立ち上がり区間ｔ２までの間にマグニチュードコンパレ
ータ５３で比較される。マグニチュードコンパレータ５
３は、入力Ｙが入力Ｘ以下であれば「０」を出力し、入
力Ｙが入力Ｘより大きければ「１」を出力する。ここで
は、マグニチュードコンパレータ５３から出力Ｆとして
「１」が出力されている。そして、データＤＡＴＡの入
力の後、出力Ｆを保持するために信号ＷＡがＤラッチ回
路５４ｄに入力される。
【０１３２】クロックＣＫ１，ＣＫ４の立ち上がり区間
ｔ２でバックワードシフトを行わせるための制御信号Ｃ
ＭＰがハイレベルになっている。信号ＣＭＰは、クロッ
クＣＫ１〜ＣＫ４に同期して、通常、１周期の間ハイレ
ベルとなるバックワードシフトを司る信号である。信号
ＣＭＰ及びマグニチュードコンパレータ５３の出力Ｆが
ハイレベルであるため、シフト／ライトコントロール５
４の論理積回路５４ｃの出力ＲＶＳはハイレベルにな
る。従って、論理積回路６８ｄは、双方向レジスタに対
し、クロックφ３としてクロックＣＫ３を出力する。ま
た、論理積回路６８ｅは、双方向レジスタに対して、ク
ロックφ４としてクロックＣＫ４を出力する。
ｔ２でバックワードシフトを行わせるための制御信号Ｃ
ＭＰがハイレベルになっている。信号ＣＭＰは、クロッ
クＣＫ１〜ＣＫ４に同期して、通常、１周期の間ハイレ
ベルとなるバックワードシフトを司る信号である。信号
ＣＭＰ及びマグニチュードコンパレータ５３の出力Ｆが
ハイレベルであるため、シフト／ライトコントロール５
４の論理積回路５４ｃの出力ＲＶＳはハイレベルにな
る。従って、論理積回路６８ｄは、双方向レジスタに対
し、クロックφ３としてクロックＣＫ３を出力する。ま
た、論理積回路６８ｅは、双方向レジスタに対して、ク
ロックφ４としてクロックＣＫ４を出力する。
【０１３３】一方、時刻ｔ２において、書き込みを制御
する信号ＷＲＴは、ローレベルであるため、論理積回路
５４ｂはライト出力Ｗとしてローレベルを出力する。ま
た、新規セルのデータが書き込まれるときは、通常のシ
フト動作を制御する信号ＳＦＴがハローレベルであるた
め、論理和回路６８ａはローレベルを出力する。従っ
て、論理積回路６８ｂ，６８ｃの出力は、ともにローレ
ベルである。
する信号ＷＲＴは、ローレベルであるため、論理積回路
５４ｂはライト出力Ｗとしてローレベルを出力する。ま
た、新規セルのデータが書き込まれるときは、通常のシ
フト動作を制御する信号ＳＦＴがハローレベルであるた
め、論理和回路６８ａはローレベルを出力する。従っ
て、論理積回路６８ｂ，６８ｃの出力は、ともにローレ
ベルである。
【０１３４】クロックφ１，φ２がともにローレベルで
あるため、クロックφ３，φ４に応じて双方向レジスタ
５１ａは、入力Ｉ２を前段の双方向レジスタから受けて
記憶し、記憶していたデータを出力Ｏ２から後段の双方
向レジスタへ与える。つまり、マグニチュードコンパレ
ータ５３から出力Ｆとしてハイレベルを受けてシフト／
ライトコントロール５４から出力Ｗとしてハイレベルを
与えられるレジスタステージの双方向レジスタは、時刻
ｔ３において、クロックφ３が立ち上がり、前段のデー
タを後段に伝えるバックワードシフトを起こす。シフト
レジスタにおいて、マグニチュードコンパレータ５３の
出力Ｆがハイレベルであるレジスタステージが全てバッ
クワードシフトを行うのである。
あるため、クロックφ３，φ４に応じて双方向レジスタ
５１ａは、入力Ｉ２を前段の双方向レジスタから受けて
記憶し、記憶していたデータを出力Ｏ２から後段の双方
向レジスタへ与える。つまり、マグニチュードコンパレ
ータ５３から出力Ｆとしてハイレベルを受けてシフト／
ライトコントロール５４から出力Ｗとしてハイレベルを
与えられるレジスタステージの双方向レジスタは、時刻
ｔ３において、クロックφ３が立ち上がり、前段のデー
タを後段に伝えるバックワードシフトを起こす。シフト
レジスタにおいて、マグニチュードコンパレータ５３の
出力Ｆがハイレベルであるレジスタステージが全てバッ
クワードシフトを行うのである。
【０１３５】こうして、シフトレジスタの適当なレジス
タステージに空の位置ができるが、信号ＣＭＰがハイレ
ベルからローレベルになった後、今度は新たなセルデー
タの書き込みを制御する信号ＷＲＴを１周期だけハイレ
ベルにする。
タステージに空の位置ができるが、信号ＣＭＰがハイレ
ベルからローレベルになった後、今度は新たなセルデー
タの書き込みを制御する信号ＷＲＴを１周期だけハイレ
ベルにする。
【０１３６】時刻ｔ４において、バックワードを制御す
る信号ＣＭＰがローレベルになり、同時に、書き込みを
制御する信号ＷＲＴがハイレベルになっている。信号Ｃ
ＭＰがローレベルになることによって、論理積回路５４
ｃの出力ＲＶＳがローレベルとなるため、クロックφ
３，φ４はローレベルになる。また、信号ＷＲＴがハイ
レベルであり、クロックφ１，φ２はクロックＣＫ１，
ＣＫ２となるため、シフトレジスタにおいて通常のシフ
ト動作が起こる。
る信号ＣＭＰがローレベルになり、同時に、書き込みを
制御する信号ＷＲＴがハイレベルになっている。信号Ｃ
ＭＰがローレベルになることによって、論理積回路５４
ｃの出力ＲＶＳがローレベルとなるため、クロックφ
３，φ４はローレベルになる。また、信号ＷＲＴがハイ
レベルであり、クロックφ１，φ２はクロックＣＫ１，
ＣＫ２となるため、シフトレジスタにおいて通常のシフ
ト動作が起こる。
【０１３７】しかし、書き込みを制御する信号ＷＲＴが
ハイレベルになるため、ゲート５２ｂが入力Ｉ１を遮断
するとともにゲート５２ｃがセルデータＤＡＴＡを双方
向レジスタ５１ａへ通す。
ハイレベルになるため、ゲート５２ｂが入力Ｉ１を遮断
するとともにゲート５２ｃがセルデータＤＡＴＡを双方
向レジスタ５１ａへ通す。
【０１３８】時刻ｔ５において、クロックφ１がローレ
ベルでクロックφ２が立ち上がると、双方向レジスタ５
１ａにおいて、データがラッチされる。
ベルでクロックφ２が立ち上がると、双方向レジスタ５
１ａにおいて、データがラッチされる。
【０１３９】時刻ｔ６において、書き込み制御信号ＷＲ
Ｔがローレベルになると新規セルのデータの書き込みが
終了する。
Ｔがローレベルになると新規セルのデータの書き込みが
終了する。
【０１４０】キューとして通常の動作を行うために、先
頭（最前段）のレジスタステージの内容を読み出すた
め、信号ＳＦＴがハイレベルにされ、シフトレジスタは
前方向にシフト動作を行う。信号ＳＦＴをハイレベルに
することによって、出力φ１，φ２にクロックＣＫ１、
ＣＫ２が供給され、入力Ｉ１から入ったデータを出力Ｏ
２にγ方向へ向けて伝送するため、前方シフト動作が起
こるのである。
頭（最前段）のレジスタステージの内容を読み出すた
め、信号ＳＦＴがハイレベルにされ、シフトレジスタは
前方向にシフト動作を行う。信号ＳＦＴをハイレベルに
することによって、出力φ１，φ２にクロックＣＫ１、
ＣＫ２が供給され、入力Ｉ１から入ったデータを出力Ｏ
２にγ方向へ向けて伝送するため、前方シフト動作が起
こるのである。
【０１４１】以上のように、新規セルのディスパッチタ
イムＤＰＴ0 と各レジスタステージの内容との比較に１
周期を要し、新規性のデータ書き込み領域を確保するた
めの双方向レジスタ５１ａのバックワードシフトに１周
期を要し、バックワードシフト後に新規セルのデータを
書き込むため１周期を要し、これらの合計３周期でＤＰ
Ｔの小さい順に並べるソーティングを完了する。図９に
示すシフトレジスタを用いれば、簡単な構成で、ソーテ
ィングを非常に高速に行い、デッドラインスケジューリ
ングを行うことができることが分かる。
イムＤＰＴ0 と各レジスタステージの内容との比較に１
周期を要し、新規性のデータ書き込み領域を確保するた
めの双方向レジスタ５１ａのバックワードシフトに１周
期を要し、バックワードシフト後に新規セルのデータを
書き込むため１周期を要し、これらの合計３周期でＤＰ
Ｔの小さい順に並べるソーティングを完了する。図９に
示すシフトレジスタを用いれば、簡単な構成で、ソーテ
ィングを非常に高速に行い、デッドラインスケジューリ
ングを行うことができることが分かる。
【０１４２】次に、この発明の第２実施例によるＡＴＭ
スイッチエレメントについて説明する。第１実施例の説
明においては、ディスパッチタイムレジスタ５１の記憶
容量を考慮せずに動作を行う場合を示したが、ディスパ
ッチタイムレジスタのビット長さが有限であるため、デ
ィスパッチタイム値がレジスタの記憶容量を越えてしま
う状況が発生する。この様子を表３に示す。
スイッチエレメントについて説明する。第１実施例の説
明においては、ディスパッチタイムレジスタ５１の記憶
容量を考慮せずに動作を行う場合を示したが、ディスパ
ッチタイムレジスタのビット長さが有限であるため、デ
ィスパッチタイム値がレジスタの記憶容量を越えてしま
う状況が発生する。この様子を表３に示す。
【０１４３】
【表３】
【０１４４】ディスパッチタイムを連続的に表現した場
合、例えば、ディスパッチタイムレジスタのビット長が
３ビットであると、１１１ニ （ここでニ は２進数表示で
あることを示す。）はそのレジスタステージのデータレ
ジスタに必要なデータが入っていない状態、つまり
「空」であることを表現するのに用いるものとして、０
００ニ 〜１１０ニ 、換言すると１０進数表記で０〜６ま
でのディスパッチタイム値しか表現することができな
い。従って、ディスパッチタイム値が７以上のセルはＡ
ＴＭスイッチエレメントにおいて扱えないことになって
しまう。
合、例えば、ディスパッチタイムレジスタのビット長が
３ビットであると、１１１ニ （ここでニ は２進数表示で
あることを示す。）はそのレジスタステージのデータレ
ジスタに必要なデータが入っていない状態、つまり
「空」であることを表現するのに用いるものとして、０
００ニ 〜１１０ニ 、換言すると１０進数表記で０〜６ま
でのディスパッチタイム値しか表現することができな
い。従って、ディスパッチタイム値が７以上のセルはＡ
ＴＭスイッチエレメントにおいて扱えないことになって
しまう。
【０１４５】この不都合を解消するため、巡回的表現を
用いると、すなわち、前記の状況であれば７で割った余
りをディスパッチタイム値としてディスパッチタイムレ
ジスタに記憶する。
用いると、すなわち、前記の状況であれば７で割った余
りをディスパッチタイム値としてディスパッチタイムレ
ジスタに記憶する。
【０１４６】このようにすると、ディスパッチタイム値
に制限なくディスパッチタイムレジスタに記憶できる。
しかし、例えば表３に示したような場合には、ディスパ
ッチタイム値が「１」と「８」と「１５」などのセルが
同時に入力されると区別ができない。結局は、巡回的表
現を用いてもディスパッチタイムの最大値ＤＰＴmaxと
最小値ＤＰＴmin が決まっており、例えば３ビットの場
合、ＤＰＴmax −ＤＰＴmin ≦７でなければならない。
に制限なくディスパッチタイムレジスタに記憶できる。
しかし、例えば表３に示したような場合には、ディスパ
ッチタイム値が「１」と「８」と「１５」などのセルが
同時に入力されると区別ができない。結局は、巡回的表
現を用いてもディスパッチタイムの最大値ＤＰＴmaxと
最小値ＤＰＴmin が決まっており、例えば３ビットの場
合、ＤＰＴmax −ＤＰＴmin ≦７でなければならない。
【０１４７】ディスパッチタイムレジスタを４ビット構
成にして、４ビットのうちの１ビットを区間ビットに割
り当てることによって、３ビットで表現できるディスパ
ッチタイム値の範囲内（ＤＰＴmax −ＤＰＴmin ≦７）
にある任意のディスパッチタイムを表現することができ
る。この様に、少ないディスパッチタイムレジスタで、
任意のディスパッチタイムを表現することができ、シフ
トレジスタを小形化することが可能になる。
成にして、４ビットのうちの１ビットを区間ビットに割
り当てることによって、３ビットで表現できるディスパ
ッチタイム値の範囲内（ＤＰＴmax −ＤＰＴmin ≦７）
にある任意のディスパッチタイムを表現することができ
る。この様に、少ないディスパッチタイムレジスタで、
任意のディスパッチタイムを表現することができ、シフ
トレジスタを小形化することが可能になる。
【０１４８】なお、ディスパッチタイム値の範囲が７で
は不足であるなら、巡回的に表現に用いるビット数を多
くすれば良く、例えば通常１６ビット程度を用いる。
は不足であるなら、巡回的に表現に用いるビット数を多
くすれば良く、例えば通常１６ビット程度を用いる。
【０１４９】また、区間の表示は、「０」と「１」の１
ビットに限られず、必要に応じて増やすことも可能であ
る。
ビットに限られず、必要に応じて増やすことも可能であ
る。
【０１５０】では、ＡＴＭスイッチエレメントへ到着時
刻Ｔin＝６にセルのデータが到着し、そのデータに与え
るべきＡＴＭスイッチエレメント内での滞留許容時間Ｔ
ｄ＝４であった場合の区間付き巡回的表現の計算手順を
図１１のフローチャートを用いて説明する。
刻Ｔin＝６にセルのデータが到着し、そのデータに与え
るべきＡＴＭスイッチエレメント内での滞留許容時間Ｔ
ｄ＝４であった場合の区間付き巡回的表現の計算手順を
図１１のフローチャートを用いて説明する。
【０１５１】ステップＳＴ１１において、Ｔin＝０−１
１０ニ とＴｄ＝１００ニ が与えられる。ステップＳＴ１
２において、ＴinとＴｄを足し算して、ＤＰＴ＝１０１
０ニ（Ｚ3 Ｚ2 Ｚ1 Ｚ0 ）が求められる。ステップＳＴ
１３において、ＤＰＴの４桁目が「１」か「０」かを判
断する。Ｚ3 が「１」の場合には、オフセット引き算を
行い（ステップＳＴ１４）、ＤＰＴ0 の区間ビットＰ0
にＰin＝０の補数を用いる（ステップＳＴ１５）。そし
て、ステップＳＴ５で求めた区間Ｐ0 ＝１を用いてディ
スパッチタイムＤＰＴ0 ｛＝（Ｐ0 −Ｚ2 Ｚ1 Ｚ0 ）｝
を表す（ステップＳＴ１７）。
１０ニ とＴｄ＝１００ニ が与えられる。ステップＳＴ１
２において、ＴinとＴｄを足し算して、ＤＰＴ＝１０１
０ニ（Ｚ3 Ｚ2 Ｚ1 Ｚ0 ）が求められる。ステップＳＴ
１３において、ＤＰＴの４桁目が「１」か「０」かを判
断する。Ｚ3 が「１」の場合には、オフセット引き算を
行い（ステップＳＴ１４）、ＤＰＴ0 の区間ビットＰ0
にＰin＝０の補数を用いる（ステップＳＴ１５）。そし
て、ステップＳＴ５で求めた区間Ｐ0 ＝１を用いてディ
スパッチタイムＤＰＴ0 ｛＝（Ｐ0 −Ｚ2 Ｚ1 Ｚ0 ）｝
を表す（ステップＳＴ１７）。
【０１５２】
【数２】
【０１５３】ＡＴＭスイッチエレメントへ到着時刻Ｔin
＝８にセルのデータが到着し、そのデータに与えるべき
ＡＴＭスイッチエレメント内での滞留許容時間Ｔｄ＝２
であった場合の区間付き巡回的表現の計算手順を図１１
のフローチャートに沿って説明する。
＝８にセルのデータが到着し、そのデータに与えるべき
ＡＴＭスイッチエレメント内での滞留許容時間Ｔｄ＝２
であった場合の区間付き巡回的表現の計算手順を図１１
のフローチャートに沿って説明する。
【０１５４】ステップＳＴ１１において、Ｔin＝１−０
０１ニ とＴｄ＝０１０ニ が与えられる。ステップＳＴ１
２において、ＴinとＴｄを足し算して、ＤＰＴ＝００１
１ニが求められる。ステップＳＴ１３において、ＤＰＴ
の４桁目が「１」か「０」かを判断する。Ｚ３が「０」
の場合には、オフセット引き算を行わず、ＤＰＴ0 の区
間ビットＰ0 にＰin＝１をそのまま用いる（ステップＳ
Ｔ１６）。そして、ステップＳＴ５で求めた区間Ｐ0 ＝
１を用いてディスパッチタイムＤＰＴ0 を表す（ステッ
プＳＴ１７）。
０１ニ とＴｄ＝０１０ニ が与えられる。ステップＳＴ１
２において、ＴinとＴｄを足し算して、ＤＰＴ＝００１
１ニが求められる。ステップＳＴ１３において、ＤＰＴ
の４桁目が「１」か「０」かを判断する。Ｚ３が「０」
の場合には、オフセット引き算を行わず、ＤＰＴ0 の区
間ビットＰ0 にＰin＝１をそのまま用いる（ステップＳ
Ｔ１６）。そして、ステップＳＴ５で求めた区間Ｐ0 ＝
１を用いてディスパッチタイムＤＰＴ0 を表す（ステッ
プＳＴ１７）。
【０１５５】
【数３】
【０１５６】次に、区間ビット付きの巡回的表現を用い
た場合のディスパッチタイムレジスタの出力をマグニチ
ュードコンパレータで処理する例を表４と表５に示す。
た場合のディスパッチタイムレジスタの出力をマグニチ
ュードコンパレータで処理する例を表４と表５に示す。
【０１５７】
【表４】
【０１５８】
【表５】
【０１５９】そして、巡回的にディスパッチタイムを計
算する機能を有するＡＴＭスイッチエレメントの構成に
ついて説明する。図１２は、エクストラヘッダ付加部の
構成を説明するためのブロック図である。図において、
７０はエクストラヘッダ付加部、７０ａはＡＴＭセル５
８が到着した時刻Ｔinを与えるためのカウンタ、７０ｂ
はカウンタ７０ａの出力したＴinを示す全てのビットデ
ータの論理積をとってカウンタ７０ａの入力ＬＤにその
出力を与える論理積回路、７０ｃは論理積回路７０ｂの
出力を受けてＰinを出力するトグルフリップフロップで
ある。
算する機能を有するＡＴＭスイッチエレメントの構成に
ついて説明する。図１２は、エクストラヘッダ付加部の
構成を説明するためのブロック図である。図において、
７０はエクストラヘッダ付加部、７０ａはＡＴＭセル５
８が到着した時刻Ｔinを与えるためのカウンタ、７０ｂ
はカウンタ７０ａの出力したＴinを示す全てのビットデ
ータの論理積をとってカウンタ７０ａの入力ＬＤにその
出力を与える論理積回路、７０ｃは論理積回路７０ｂの
出力を受けてＰinを出力するトグルフリップフロップで
ある。
【０１６０】Ｔinがｎビット表現だとする（前記の例で
はｎ＝３）。カウンタが１１１…１ニ になると即座にカ
ウンタにＬＤ（ロード）がかかり、ロード値のＬＶ値＝
００…０ニ がロードされるので、１１１…１ニ は一瞬現
れるだけで値はすぐ０００…０ニ となる。この一瞬の１
１１…１ニ でトグルフリップフロップ７０ｃをトグルさ
せＰinを得る。一瞬の１１１…１ニ は、適当なクロック
でＴinを取り込むように設計すればエクストラヘッダ付
加部がこれを読み込むことがないように設計できる。
はｎ＝３）。カウンタが１１１…１ニ になると即座にカ
ウンタにＬＤ（ロード）がかかり、ロード値のＬＶ値＝
００…０ニ がロードされるので、１１１…１ニ は一瞬現
れるだけで値はすぐ０００…０ニ となる。この一瞬の１
１１…１ニ でトグルフリップフロップ７０ｃをトグルさ
せＰinを得る。一瞬の１１１…１ニ は、適当なクロック
でＴinを取り込むように設計すればエクストラヘッダ付
加部がこれを読み込むことがないように設計できる。
【０１６１】次に、最大区間信号ＰＭの生成について図
１３のフローチャートを用いて説明する。まず、最大区
間信号ＰＭに時刻Ｔinの区間値Ｐinを代入し、区間値Ｐ
oldにも区間値Ｐinが代入された状態を準備する（ステ
ップＳＴ２０）。
１３のフローチャートを用いて説明する。まず、最大区
間信号ＰＭに時刻Ｔinの区間値Ｐinを代入し、区間値Ｐ
oldにも区間値Ｐinが代入された状態を準備する（ステ
ップＳＴ２０）。
【０１６２】次に、ステップＳＴ２１で、時刻Ｔinに新
たなデータが到着する。この時の時刻Ｔinの区間値Ｐin
もトグルフリップフロップ７０ｃの出力として与えられ
る。
たなデータが到着する。この時の時刻Ｔinの区間値Ｐin
もトグルフリップフロップ７０ｃの出力として与えられ
る。
【０１６３】次に、ステップＳＴ２２で、区間値Ｐold
と比較することによって、新規セルが到着したときの時
刻Ｔinの区間値Ｐinが変更されていないかどうか判断す
る。もし変更がなかった場合には、そのままステップＳ
Ｔ２４に進み、もし変更があった場合には、ステップＳ
Ｔ２３で最大区間信号ＰＭを新規セルが到着したときの
区間値Ｐinに変更してからステップＳＴ２４に進む。
と比較することによって、新規セルが到着したときの時
刻Ｔinの区間値Ｐinが変更されていないかどうか判断す
る。もし変更がなかった場合には、そのままステップＳ
Ｔ２４に進み、もし変更があった場合には、ステップＳ
Ｔ２３で最大区間信号ＰＭを新規セルが到着したときの
区間値Ｐinに変更してからステップＳＴ２４に進む。
【０１６４】ステップＳＴ２４では、図１１に示した一
連の手順を経て、新規セルのディスパッチタイムＤＰＴ
0 を計算する。
連の手順を経て、新規セルのディスパッチタイムＤＰＴ
0 を計算する。
【０１６５】新規セルの区間値Ｐ0 が到着時刻の区間値
Ｐinと同じか否かをステップＳＴ２５で判断する。もし
違っていれば、ステップＳＴ２６で最大区間信号ＰＭに
区間値Ｐinの補数を代入して、ステップＳＴ２７に進
む。もし、新規セルの区間値Ｐ0 が到着時刻の区間値Ｐ
inと同じであれば、そのままステップＳＴ２７に進む。
Ｐinと同じか否かをステップＳＴ２５で判断する。もし
違っていれば、ステップＳＴ２６で最大区間信号ＰＭに
区間値Ｐinの補数を代入して、ステップＳＴ２７に進
む。もし、新規セルの区間値Ｐ0 が到着時刻の区間値Ｐ
inと同じであれば、そのままステップＳＴ２７に進む。
【０１６６】ステップＳＴ２７において、区間値Ｐold
を新規セルが到着した時の時刻Ｔinの区間値Ｐinに変更
する。そして、ステップＳＴ２７が終了すると、ステッ
プＳＴ２１に戻り、新たに到着したセルの処理を行う。
を新規セルが到着した時の時刻Ｔinの区間値Ｐinに変更
する。そして、ステップＳＴ２７が終了すると、ステッ
プＳＴ２１に戻り、新たに到着したセルの処理を行う。
【０１６７】次に、この巡回的表現を用いて優先処理を
実行するためのシフトレジスタの構成の変更について図
１４を用いて説明する。図において、６８Ｚはディスパ
ッチタイムレジスタ５１の出力を変更するための切り替
え回路、６８Ｗは区間レジスタであり、その他の図５と
同一符号のものは図５に相当する部分を示す。区間レジ
スタ６８Ｗは、データレジスタ５０やディスパッチタイ
ムレジスタ５１と同様の双方向レジスタで構成されてい
る。区間レジスタ６８Ｗには、ディスパッチタイムレジ
スタ５１に送られてくるディスパッチタイムＤＰＴ0 と
一緒に送られてくる区間値Ｐinが保持される。
実行するためのシフトレジスタの構成の変更について図
１４を用いて説明する。図において、６８Ｚはディスパ
ッチタイムレジスタ５１の出力を変更するための切り替
え回路、６８Ｗは区間レジスタであり、その他の図５と
同一符号のものは図５に相当する部分を示す。区間レジ
スタ６８Ｗは、データレジスタ５０やディスパッチタイ
ムレジスタ５１と同様の双方向レジスタで構成されてい
る。区間レジスタ６８Ｗには、ディスパッチタイムレジ
スタ５１に送られてくるディスパッチタイムＤＰＴ0 と
一緒に送られてくる区間値Ｐinが保持される。
【０１６８】切り替え回路６８Ｚは、最大区間信号ＰＭ
の値によって、区間レジスタ６８Ｗの出力を切り替え
る。区間レジスタ６８Ｗの内容と最大区間信号ＰＭとに
対する切り替え回路６８Ｚの出力は次の表６のようにな
る必要がある。
の値によって、区間レジスタ６８Ｗの出力を切り替え
る。区間レジスタ６８Ｗの内容と最大区間信号ＰＭとに
対する切り替え回路６８Ｚの出力は次の表６のようにな
る必要がある。
【０１６９】
【表６】
【０１７０】このような切り替えを実現するための回路
は、図１５に示すような、区間レジスタ６８Ｗの内容と
最大区間信号ＰＭとをそれぞれ入力とする２入力の排他
的否定論理和回路（ＥＸＮＯＲ）で実現できる。また、
図１６に示す回路等でも実現できる。図１６において、
７５は最大区間信号ＰＭの反転論理を出力するインバー
タ、７６はレジスタに記憶されている区間値Ｐの反転論
理を出力するインバータ、ＴＧ１０はＰＭがローレベル
の時にインバータ７６が出力したＰの反転論理を通すた
めのトランスミッションゲート、ＴＧ１１はＰＭがハイ
レベルの時にＰを通すためのトランスミッションゲート
である。
は、図１５に示すような、区間レジスタ６８Ｗの内容と
最大区間信号ＰＭとをそれぞれ入力とする２入力の排他
的否定論理和回路（ＥＸＮＯＲ）で実現できる。また、
図１６に示す回路等でも実現できる。図１６において、
７５は最大区間信号ＰＭの反転論理を出力するインバー
タ、７６はレジスタに記憶されている区間値Ｐの反転論
理を出力するインバータ、ＴＧ１０はＰＭがローレベル
の時にインバータ７６が出力したＰの反転論理を通すた
めのトランスミッションゲート、ＴＧ１１はＰＭがハイ
レベルの時にＰを通すためのトランスミッションゲート
である。
【０１７１】次に、この発明の第３実施例について説明
する。シフトレジスタは、初期化シーケンスでディスパ
ッチタイムレジスタを全て１にセットしてやると、それ
以降に入ってくるセルのディスパッチタイムＤＰＴ0 は
その最大値（全て１が立っているビットで現される値）
よりは必ず小さくなる。
する。シフトレジスタは、初期化シーケンスでディスパ
ッチタイムレジスタを全て１にセットしてやると、それ
以降に入ってくるセルのディスパッチタイムＤＰＴ0 は
その最大値（全て１が立っているビットで現される値）
よりは必ず小さくなる。
【０１７２】今、全てのビットに１が入っているディス
パッチタイムレジスタがあるレジスタステージは、空の
ステージである。従って、マグニチュードコンパレータ
で比較してディスパッチタイムの小さい順にステージ番
号の小さい方から順に挿入される。このようにすること
で、簡単な構成で自動的にレジスタステージの最前列か
ら並べられるシフトレジスタを実現することができる。
また、ネットワーク全体を初期化する時点で時刻Ｔinも
ゼロにしておいてやる。
パッチタイムレジスタがあるレジスタステージは、空の
ステージである。従って、マグニチュードコンパレータ
で比較してディスパッチタイムの小さい順にステージ番
号の小さい方から順に挿入される。このようにすること
で、簡単な構成で自動的にレジスタステージの最前列か
ら並べられるシフトレジスタを実現することができる。
また、ネットワーク全体を初期化する時点で時刻Ｔinも
ゼロにしておいてやる。
【０１７３】通常、ＡＴＭスイッチエレメントのバッフ
ァは、希に発生する輻輳に備えるために大きめに用意さ
れている。そのために、輻そうが起こっていない場合に
は空のステージが多数存在することを示している。従っ
て、それに対応したレジスタステージも多数存在してい
るため、空のステージの動作を止めてやることによっ
て、消費電力を削減できる。ディスパッチタイムレジス
タとデータレジスタが長い場合は、これらを駆動するク
ロック分が消費電力の削減に寄与するため、特に消費電
力削減に大きな効果が期待される。
ァは、希に発生する輻輳に備えるために大きめに用意さ
れている。そのために、輻そうが起こっていない場合に
は空のステージが多数存在することを示している。従っ
て、それに対応したレジスタステージも多数存在してい
るため、空のステージの動作を止めてやることによっ
て、消費電力を削減できる。ディスパッチタイムレジス
タとデータレジスタが長い場合は、これらを駆動するク
ロック分が消費電力の削減に寄与するため、特に消費電
力削減に大きな効果が期待される。
【０１７４】図１７は、この発明の第３実施例によるデ
ィスパッチタイムレジスタの構成を示す図である。５１
はディスパッチタイムレジスタ、８０はディスパッチタ
イムレジスタ５１の各ビットのデータの論理積を出力す
る空ステージ判定回路、８２は空ステージ判定回路８０
の出力８０ａと前段のディスパッチタイムレジスタに接
続された空ステージ判定回路の出力８１ａを受けてクロ
ックＣＫ１〜ＣＫ４を制御するクロック制御回路であ
る。
ィスパッチタイムレジスタの構成を示す図である。５１
はディスパッチタイムレジスタ、８０はディスパッチタ
イムレジスタ５１の各ビットのデータの論理積を出力す
る空ステージ判定回路、８２は空ステージ判定回路８０
の出力８０ａと前段のディスパッチタイムレジスタに接
続された空ステージ判定回路の出力８１ａを受けてクロ
ックＣＫ１〜ＣＫ４を制御するクロック制御回路であ
る。
【０１７５】ここで、空ステージ判定回路８０は、ディ
スパッチタイムレジスタ５１の全ビットの反転出力を受
けて、それら全出力の論理和の否定を出力するＮＯＲ回
路で構成されている。ここで、ディスパッチタイムレジ
スタ５１の全ビットの出力を受ける多入力の論理積回路
で空ステージ判定回路を構成しなかったのは、動作速度
や配線数の点で問題が多いためである。ビットスライス
なレイアウトが可能なＮＯＲ回路を、入力を反転して用
いることで、レイアウトのレギュラリティが向上し、設
計効率もよく、また、緻密なレイアウトが可能になるな
どのメリットがある。空ステージ判定回路８０には、判
定を制御するための信号ＥＶＬが入力されている。この
信号ＥＶＬがトランジスタ８０ｂ，８０ｃに与えられ、
φ１，φ２によるシフトが完了した後に信号ＥＶＬが入
力され、トランジスタ８０ｄ〜８０ｇへの出力が全てロ
ーレベルで８０ａがハイレベルになるか否か、つまり空
きかどうかを評価して、評価結果が一周期保持される。
ここで示したデータ保持機能を有するＮＯＲ回路でな
く、通常のＮＯＲ回路とその出力を保持するＤラッチ回
路との組み合わせで構成することもできる。なお、信号
ＥＶＬの出力タイミングを図１８のタイミングチャート
に示す。
スパッチタイムレジスタ５１の全ビットの反転出力を受
けて、それら全出力の論理和の否定を出力するＮＯＲ回
路で構成されている。ここで、ディスパッチタイムレジ
スタ５１の全ビットの出力を受ける多入力の論理積回路
で空ステージ判定回路を構成しなかったのは、動作速度
や配線数の点で問題が多いためである。ビットスライス
なレイアウトが可能なＮＯＲ回路を、入力を反転して用
いることで、レイアウトのレギュラリティが向上し、設
計効率もよく、また、緻密なレイアウトが可能になるな
どのメリットがある。空ステージ判定回路８０には、判
定を制御するための信号ＥＶＬが入力されている。この
信号ＥＶＬがトランジスタ８０ｂ，８０ｃに与えられ、
φ１，φ２によるシフトが完了した後に信号ＥＶＬが入
力され、トランジスタ８０ｄ〜８０ｇへの出力が全てロ
ーレベルで８０ａがハイレベルになるか否か、つまり空
きかどうかを評価して、評価結果が一周期保持される。
ここで示したデータ保持機能を有するＮＯＲ回路でな
く、通常のＮＯＲ回路とその出力を保持するＤラッチ回
路との組み合わせで構成することもできる。なお、信号
ＥＶＬの出力タイミングを図１８のタイミングチャート
に示す。
【０１７６】クロック制御回路８２がクロックの供給Ｃ
Ｋ１〜ＣＫ４を制御することによって、シフトレジスタ
は、以下のような動作を行い、不要な部分の動作を停止
して消費電力を削減することができる。
Ｋ１〜ＣＫ４を制御することによって、シフトレジスタ
は、以下のような動作を行い、不要な部分の動作を停止
して消費電力を削減することができる。
【０１７７】まず、フォワードシフトのときのシフトレ
ジスタの動作に注目する。空のステージはシフトレジス
タの後方にしかないため、空のステージのシフト動作を
全て止めてもシフトレジスタの動作に問題は生じない。
この状態で、フォワードシフトを行うと、空のステージ
の一つ前にあるステージは、後段の空のステージをコピ
ーするので、空のステージとなる。従って、φ１，φ２
に供給されるクロックＣＫ１，ＣＫ２を止めれば良い。
図１４に示した回路では、クロック制御回路８２のゲー
ト８２ｂ及びゲート８２ｃによって空ステージ判定回路
８０の出力８０ａの反転論理とクロックＣＫ１，ＣＫ２
の論理積を取ることによって新たなクロックＣＫ１，Ｃ
Ｋ２をそのレジスタステージに供給する。
ジスタの動作に注目する。空のステージはシフトレジス
タの後方にしかないため、空のステージのシフト動作を
全て止めてもシフトレジスタの動作に問題は生じない。
この状態で、フォワードシフトを行うと、空のステージ
の一つ前にあるステージは、後段の空のステージをコピ
ーするので、空のステージとなる。従って、φ１，φ２
に供給されるクロックＣＫ１，ＣＫ２を止めれば良い。
図１４に示した回路では、クロック制御回路８２のゲー
ト８２ｂ及びゲート８２ｃによって空ステージ判定回路
８０の出力８０ａの反転論理とクロックＣＫ１，ＣＫ２
の論理積を取ることによって新たなクロックＣＫ１，Ｃ
Ｋ２をそのレジスタステージに供給する。
【０１７８】バックワードシフトのときは、前段が空の
ステージでなければ、前段のステージのデータをバック
ワードシフトによってその段にコピーしなければならな
いので、その段のシフト動作を停止することはできな
い。その段とその段の前段とが両方とも空であればバッ
クワードシフトを止めても良い。従って、クロック制御
回路８２では、まず、ゲート８２ａにおいて、その段の
空ステージ判定回路８０の出力８０ａと前段の論理積回
路の出力８１ａとの論理積の否定論理を生成する。そし
て、ゲート８２ａの出力とクロックＣｋ３，ＣＫ４との
論理積を取って、新たなクロックＣＫ３，ＣＫ４をその
レジスタステージに供給する。
ステージでなければ、前段のステージのデータをバック
ワードシフトによってその段にコピーしなければならな
いので、その段のシフト動作を停止することはできな
い。その段とその段の前段とが両方とも空であればバッ
クワードシフトを止めても良い。従って、クロック制御
回路８２では、まず、ゲート８２ａにおいて、その段の
空ステージ判定回路８０の出力８０ａと前段の論理積回
路の出力８１ａとの論理積の否定論理を生成する。そし
て、ゲート８２ａの出力とクロックＣｋ３，ＣＫ４との
論理積を取って、新たなクロックＣＫ３，ＣＫ４をその
レジスタステージに供給する。
【０１７９】次に、この発明の第４実施例について図１
９を用いて説明する。図１９は、この発明の第４実施例
によるシフトレジスタの構成の一部を示すブロック図で
ある。第３実施例においては、ディスパッチタイムレジ
スタ５１の全てのビットが「１」を示している場合を、
そのステージが空を意味することとして用いていた。こ
の構成によると、ディスパッチタイムレジスタ５１が例
えば１６ビットの場合、４８（＝１６×２＋１６）個の
トランジスタが必要になる。一方、空表示用レジスタを
設けるとした場合、２６個のトランジスタを用いて同じ
機能を達成することができる。
９を用いて説明する。図１９は、この発明の第４実施例
によるシフトレジスタの構成の一部を示すブロック図で
ある。第３実施例においては、ディスパッチタイムレジ
スタ５１の全てのビットが「１」を示している場合を、
そのステージが空を意味することとして用いていた。こ
の構成によると、ディスパッチタイムレジスタ５１が例
えば１６ビットの場合、４８（＝１６×２＋１６）個の
トランジスタが必要になる。一方、空表示用レジスタを
設けるとした場合、２６個のトランジスタを用いて同じ
機能を達成することができる。
【０１８０】図１９において、８５は各レジスタステー
ジに設けられそのレジスタステージが空であることを示
すための空表示用レジスタ、８６i-1 ，８６i はそれぞ
れ空表示用レジスタ８５i-1 ，８５i の出力を保持する
Ｄラッチ回路、８７i は前段の空表示用レジスタ８５
i-1 とその段の空表示用レジスタ８５i の出力の論理積
を取って出力する論理積回路、８８ａ，８８ｂは空表示
用レジスタ８５i の出力とクロックＣＫ１，ＣＫ２の論
理積を取ることによって新たなクロックＣＫ１，ＣＫ２
をそのＩ番目のレジスタステージに供給するゲート、８
８ｃ，８８ｄは論理和回路８７i の出力とクロックＣＫ
３，ＣＫ４の論理積を取ることによって新たなクロック
ＣＫ３，ＣＫ４をそのレジスタステージに供給するゲー
トである。全てのレジスタステージについて上記の回路
が設けられる。
ジに設けられそのレジスタステージが空であることを示
すための空表示用レジスタ、８６i-1 ，８６i はそれぞ
れ空表示用レジスタ８５i-1 ，８５i の出力を保持する
Ｄラッチ回路、８７i は前段の空表示用レジスタ８５
i-1 とその段の空表示用レジスタ８５i の出力の論理積
を取って出力する論理積回路、８８ａ，８８ｂは空表示
用レジスタ８５i の出力とクロックＣＫ１，ＣＫ２の論
理積を取ることによって新たなクロックＣＫ１，ＣＫ２
をそのＩ番目のレジスタステージに供給するゲート、８
８ｃ，８８ｄは論理和回路８７i の出力とクロックＣＫ
３，ＣＫ４の論理積を取ることによって新たなクロック
ＣＫ３，ＣＫ４をそのレジスタステージに供給するゲー
トである。全てのレジスタステージについて上記の回路
が設けられる。
【０１８１】空表示用レジスタ８５は、データレジスタ
５０やディスパッチタイムレジスタ５１と同じように、
トランスミッションゲート列５２によってフォワードシ
フト及びバックワードシフトが可能である。空表示用レ
ジスタ８５は、そのステージが空の場合には、「０」が
記憶されている。そして、シフトレジスタの最後尾のレ
ジスタは、図に示したように、トランスミッションゲー
ト列５２から「０」を受け取るように構成されている
と、フォワードシフトによりシフトレジスタの最後尾に
空きができた場合に自動的に対応することができる。
５０やディスパッチタイムレジスタ５１と同じように、
トランスミッションゲート列５２によってフォワードシ
フト及びバックワードシフトが可能である。空表示用レ
ジスタ８５は、そのステージが空の場合には、「０」が
記憶されている。そして、シフトレジスタの最後尾のレ
ジスタは、図に示したように、トランスミッションゲー
ト列５２から「０」を受け取るように構成されている
と、フォワードシフトによりシフトレジスタの最後尾に
空きができた場合に自動的に対応することができる。
【０１８２】次に、不要なレジスタステージのクロック
を停止する動作については、図１７に示した第３実施例
で示したシフトレジスタと同様にである。図１７に示し
た空ステージ判定回路８０はステージが空の時出力８０
ａが「１」であってのにたいし、図１９の空表示用レジ
スタ８５は空の時は「０」を出力するので、そのための
構成の変更があるＤラッチ回路８６は、いったんシフト
が完了した後、空表示用レジスタ８５の出力を１周期保
持する。そして、空表示用レジスタ８５が「０」を出力
していれば、１周期だけ論理積回路８８ａ，８８ｂの出
力をローレベルにする。また、前段の空き表示用レジス
タ８５i-1 とその段の空き表示用レジスタ８５i との両
方が「０」を出力しているときだけ、１周期分論理積回
路８８ｃ，８８ｄの出力をローレベルにする。
を停止する動作については、図１７に示した第３実施例
で示したシフトレジスタと同様にである。図１７に示し
た空ステージ判定回路８０はステージが空の時出力８０
ａが「１」であってのにたいし、図１９の空表示用レジ
スタ８５は空の時は「０」を出力するので、そのための
構成の変更があるＤラッチ回路８６は、いったんシフト
が完了した後、空表示用レジスタ８５の出力を１周期保
持する。そして、空表示用レジスタ８５が「０」を出力
していれば、１周期だけ論理積回路８８ａ，８８ｂの出
力をローレベルにする。また、前段の空き表示用レジス
タ８５i-1 とその段の空き表示用レジスタ８５i との両
方が「０」を出力しているときだけ、１周期分論理積回
路８８ｃ，８８ｄの出力をローレベルにする。
【０１８３】通常の前方シフト動作は、上記各実施例と
同様に行われる。例えば、表３に示すディスパッチタイ
ムに空き表示がない場合の区間付き巡回的表現を用いる
ことができる。ディスパッチタイムレジスタ５１の全て
のビットを「１」とする表現もディスパッチタイムの表
現として用いる。
同様に行われる。例えば、表３に示すディスパッチタイ
ムに空き表示がない場合の区間付き巡回的表現を用いる
ことができる。ディスパッチタイムレジスタ５１の全て
のビットを「１」とする表現もディスパッチタイムの表
現として用いる。
【０１８４】表７及び表８は、それぞれ、ディスパッチ
タイムが異なる２つの範囲について、それぞれ、３ビッ
トのディスパッチタイムレジスタを用いた場合のディス
パッチタイムと内部表現とマグニチュードコンパレータ
の入力との関係を示している。
タイムが異なる２つの範囲について、それぞれ、３ビッ
トのディスパッチタイムレジスタを用いた場合のディス
パッチタイムと内部表現とマグニチュードコンパレータ
の入力との関係を示している。
【０１８５】
【表７】
【０１８６】
【表８】
【０１８７】表４及び表５と表７及び表８とを比較する
と、マグニチュードコンパレータにおける比較について
も、ディスパッチタイムレジスタ５１の全てのビットを
「１」とする表現をディスパッチタイムの表現として用
いても特に問題ないことがわかる。
と、マグニチュードコンパレータにおける比較について
も、ディスパッチタイムレジスタ５１の全てのビットを
「１」とする表現をディスパッチタイムの表現として用
いても特に問題ないことがわかる。
【０１８８】
【数４】
【０１８９】
【数５】
【０１９０】
【数６】
【０１９１】また、数４、数５及び数６は、ディスパッ
チタイムの計算であるが、ディスパッチタイムレジスタ
５１の全てのビットを「１」とする表現もディスパッチ
タイムの表現として用いているため、図１１のフローチ
ャートに示した手順を省くことができ、単純な区間ビッ
トを連結する二進数の演算でディスパッチタイムを求め
ることができることがわかる。初期化条件としては、空
表示用レジスタ８５のデータは、空であることを示す
「０」に設定しておく。図１１に示すような複雑なアル
ゴリズムが必要ない分、ディスパッチタイム解析部の構
成は簡単になる。
チタイムの計算であるが、ディスパッチタイムレジスタ
５１の全てのビットを「１」とする表現もディスパッチ
タイムの表現として用いているため、図１１のフローチ
ャートに示した手順を省くことができ、単純な区間ビッ
トを連結する二進数の演算でディスパッチタイムを求め
ることができることがわかる。初期化条件としては、空
表示用レジスタ８５のデータは、空であることを示す
「０」に設定しておく。図１１に示すような複雑なアル
ゴリズムが必要ない分、ディスパッチタイム解析部の構
成は簡単になる。
【０１９２】次に、この発明の第５実施例について図２
０及び図２１を用いて説明する。上記各実施例は、ディ
スパッチタイムＤＰＴの小さいものから順にＡＴＭスイ
ッチエレメントから出力することで、セルの滞留時間の
制約Ｔｄを守らせるための構成を示した。しかし、たま
たまネットワークが処理できる以上のデータがネットワ
ークの呼受付制御等の誤りによって受け付けられてしま
った場合やユーザが意図的に自己申告値を越える量のデ
ータを送出するような場合などに、ネットワークが混雑
する。このような状況が発生すると、ＡＴＭネットワー
クにおいて管理者が最善の努力を行っているにも関わら
ず、セルの滞留許容時間Ｔｄ内にＡＴＭスイッチング装
置から送出されないＡＴＭセルがＡＴＭスイッチエレメ
ントのバッファ内に留まることになる。
０及び図２１を用いて説明する。上記各実施例は、ディ
スパッチタイムＤＰＴの小さいものから順にＡＴＭスイ
ッチエレメントから出力することで、セルの滞留時間の
制約Ｔｄを守らせるための構成を示した。しかし、たま
たまネットワークが処理できる以上のデータがネットワ
ークの呼受付制御等の誤りによって受け付けられてしま
った場合やユーザが意図的に自己申告値を越える量のデ
ータを送出するような場合などに、ネットワークが混雑
する。このような状況が発生すると、ＡＴＭネットワー
クにおいて管理者が最善の努力を行っているにも関わら
ず、セルの滞留許容時間Ｔｄ内にＡＴＭスイッチング装
置から送出されないＡＴＭセルがＡＴＭスイッチエレメ
ントのバッファ内に留まることになる。
【０１９３】滞留許容時間Ｔｄを満足できなかった対象
のＡＴＭセルが音声（電話）のようなリアルタイムチャ
ネルに属しているような場合、優先処理機能を有するシ
フトレジスタの最前列付近に記憶されているそのセルが
目的地に遅れて到着しても意味がないばかりか、他のセ
ルの処理を遅らせる原因ともなり、ネットワークの混雑
を解消する妨げになる。
のＡＴＭセルが音声（電話）のようなリアルタイムチャ
ネルに属しているような場合、優先処理機能を有するシ
フトレジスタの最前列付近に記憶されているそのセルが
目的地に遅れて到着しても意味がないばかりか、他のセ
ルの処理を遅らせる原因ともなり、ネットワークの混雑
を解消する妨げになる。
【０１９４】それならば、通信の質をも考慮しなければ
ならないが、滞留許容時間Ｔｄを満足できないことがあ
らかじめ予想されるＡＴＭセルは送出することを諦め
て、そのＡＴＭセルをＡＴＭスイッチエレメントから除
去した方がよい場合がある。例えば、電話やＴＶ会議の
画像のデータなど、その一部が欠落して少々質が落ちて
も差し支えのないようなリアルタイムサービスに属する
データである。
ならないが、滞留許容時間Ｔｄを満足できないことがあ
らかじめ予想されるＡＴＭセルは送出することを諦め
て、そのＡＴＭセルをＡＴＭスイッチエレメントから除
去した方がよい場合がある。例えば、電話やＴＶ会議の
画像のデータなど、その一部が欠落して少々質が落ちて
も差し支えのないようなリアルタイムサービスに属する
データである。
【０１９５】図２０及び図２１はこの発明の第５実施例
によるシフトレジスタの構成を示すためのブロック図で
ある。図２０及び図２１において、９１ａは信号ＤＥＬ
によって制御されＡＴＭセルの廃棄を行うモードで導通
状態となるスイッチ、９１ｂａは信号バーＤＥＬによっ
て制御されＡＴＭセルの廃棄を行うモードで非導通状態
となるスイッチ、９２は入力したデータに「１」を加算
して出力する加算器、９３は制御信号Ｒによって導通／
非導通が制御されるスイッチ、９５はセルを捨てても良
いときは「１」となりまた捨てては行けないときは
「０」を記憶しておくＣＬＰレジスタ、９４は制御信号
ＤＥＬによって導通／非導通が制御されるスイッチ機能
を有しマグニチュードコンパレータ５３とＣＬＰレジス
タ９５の出力の論理積を空表示用レジスタへ出力するＡ
ＮＤゲートである。また、図２１において、例えば、９
６i は一方の入力にＩ番目のレジスタステージの空表示
用レジスタ８５i の出力ＥＰi が与えられ、他方の入力
に前段のレジスタステージの空表示用レジスタ８５i-1
の出力ＥＰi-1 が与えられる２入力排他的論理和回路、
９７i は一方の入力にその段の排他的論理和回路９６i
の出力が与えられるとともに他方の入力に前段の排他的
論理和回路９６i-1 の出力が与えらる２入力論理和回
路、９８i は論理和回路９７i の出力を信号ＳＲＣのタ
イミングで保持するためのＤラッチ回路、９９i はバッ
クワードシフトを制御するための信号ＳＴＦ２とＤラッ
チ回路９８i の論理積をとる２入力論理積回路、１００
i は信号Ｗと信号ＳＦＴと論理積回路９９i の出力の論
理和をとる３入力論理和回路である。そして、その他の
図２と同符号のものは、図２に示したものに相当する部
分である。３入力論理和回路１００は、図９に示した論
理和回路６８ａに相当する部分で、新たに機能を加える
ため論理積回路９９i の出力を併せて論理和をとって、
廃棄のモードにおいても前方シフトを行わせるように構
成している。
によるシフトレジスタの構成を示すためのブロック図で
ある。図２０及び図２１において、９１ａは信号ＤＥＬ
によって制御されＡＴＭセルの廃棄を行うモードで導通
状態となるスイッチ、９１ｂａは信号バーＤＥＬによっ
て制御されＡＴＭセルの廃棄を行うモードで非導通状態
となるスイッチ、９２は入力したデータに「１」を加算
して出力する加算器、９３は制御信号Ｒによって導通／
非導通が制御されるスイッチ、９５はセルを捨てても良
いときは「１」となりまた捨てては行けないときは
「０」を記憶しておくＣＬＰレジスタ、９４は制御信号
ＤＥＬによって導通／非導通が制御されるスイッチ機能
を有しマグニチュードコンパレータ５３とＣＬＰレジス
タ９５の出力の論理積を空表示用レジスタへ出力するＡ
ＮＤゲートである。また、図２１において、例えば、９
６i は一方の入力にＩ番目のレジスタステージの空表示
用レジスタ８５i の出力ＥＰi が与えられ、他方の入力
に前段のレジスタステージの空表示用レジスタ８５i-1
の出力ＥＰi-1 が与えられる２入力排他的論理和回路、
９７i は一方の入力にその段の排他的論理和回路９６i
の出力が与えられるとともに他方の入力に前段の排他的
論理和回路９６i-1 の出力が与えらる２入力論理和回
路、９８i は論理和回路９７i の出力を信号ＳＲＣのタ
イミングで保持するためのＤラッチ回路、９９i はバッ
クワードシフトを制御するための信号ＳＴＦ２とＤラッ
チ回路９８i の論理積をとる２入力論理積回路、１００
i は信号Ｗと信号ＳＦＴと論理積回路９９i の出力の論
理和をとる３入力論理和回路である。そして、その他の
図２と同符号のものは、図２に示したものに相当する部
分である。３入力論理和回路１００は、図９に示した論
理和回路６８ａに相当する部分で、新たに機能を加える
ため論理積回路９９i の出力を併せて論理和をとって、
廃棄のモードにおいても前方シフトを行わせるように構
成している。
【０１９６】次に動作について説明する。図１に示した
ＡＴＭスイッチング装置のエクストラヘッダ付加部５６
において、図２５に示したＯＡＭネットワークを通じて
管理者が、所定のＡＴＭセルが滞留許容時間Ｔｄを守れ
なっかた場合に捨てても良いかどうかを判定するための
情報ＣＬＰ（Cell-loss priority）をエクストラヘッダ
の所定のビットに与える。そして、この情報ＣＬＰが図
１に示したエクストラヘッダ解析部６２ａで解析されて
セルのアドレス等と共にシフトレジスタ６４ａ〜６４ｐ
に与えられ、各レジスタステージのＣＬＰレジスタ９５
に「１」または「０」が記憶される。
ＡＴＭスイッチング装置のエクストラヘッダ付加部５６
において、図２５に示したＯＡＭネットワークを通じて
管理者が、所定のＡＴＭセルが滞留許容時間Ｔｄを守れ
なっかた場合に捨てても良いかどうかを判定するための
情報ＣＬＰ（Cell-loss priority）をエクストラヘッダ
の所定のビットに与える。そして、この情報ＣＬＰが図
１に示したエクストラヘッダ解析部６２ａで解析されて
セルのアドレス等と共にシフトレジスタ６４ａ〜６４ｐ
に与えられ、各レジスタステージのＣＬＰレジスタ９５
に「１」または「０」が記憶される。
【０１９７】そして、ＡＴＭスイッチング装置は、図１
に示したシフトレジスタ６４ａ〜６４ｐから読み出され
るＡＴＭセルのディスパッチタイムを常にモニターす
る。一度にＡＴＭスイッチエレメントから読み出すこと
ができるのは、出線の数＃ｐまでである。シフトレジス
タ６４ａ〜６４ｐ、即ちシフトレジスタは各出線に対応
して一つずつ設けられているため１データ周期に多くて
も１つのデータしかシフトレジスタから送出されない。
従って、各シフトレジスタ６４ａ〜６４ｐの先頭からｓ
番目のレジスタステージにあるデータは、早くても現在
の時刻Ｔin＋ｓ番目以降にしか読み出されない。即ち、
ＡＴＭスイッチング装置は、全てのセルについて検査を
行い、もし、そのディスパッチタイムＤＰＴの値がＴin
＋Ｓより小さく、かつそのステージのＣＬＰレジスタ９
５が「１」を記憶していれば、そのセルを廃棄する。
に示したシフトレジスタ６４ａ〜６４ｐから読み出され
るＡＴＭセルのディスパッチタイムを常にモニターす
る。一度にＡＴＭスイッチエレメントから読み出すこと
ができるのは、出線の数＃ｐまでである。シフトレジス
タ６４ａ〜６４ｐ、即ちシフトレジスタは各出線に対応
して一つずつ設けられているため１データ周期に多くて
も１つのデータしかシフトレジスタから送出されない。
従って、各シフトレジスタ６４ａ〜６４ｐの先頭からｓ
番目のレジスタステージにあるデータは、早くても現在
の時刻Ｔin＋ｓ番目以降にしか読み出されない。即ち、
ＡＴＭスイッチング装置は、全てのセルについて検査を
行い、もし、そのディスパッチタイムＤＰＴの値がＴin
＋Ｓより小さく、かつそのステージのＣＬＰレジスタ９
５が「１」を記憶していれば、そのセルを廃棄する。
【０１９８】ＡＴＭスイッチング装置がモニターを行う
際には、シフトレジスタにおいてスイッチ９１ａが導通
状態となり、スイッチ９１ｂ，９３が非導通状態とな
る。各ステージのマグニチュードコンパレータ５３に
は、加算器９２によって、そのステージ番号に等しい値
が時刻Ｔinに加算されて与えられる。現時点の時刻Ｔin
を０とした場合の各ステージでの判定の状況を表９に示
す。
際には、シフトレジスタにおいてスイッチ９１ａが導通
状態となり、スイッチ９１ｂ，９３が非導通状態とな
る。各ステージのマグニチュードコンパレータ５３に
は、加算器９２によって、そのステージ番号に等しい値
が時刻Ｔinに加算されて与えられる。現時点の時刻Ｔin
を０とした場合の各ステージでの判定の状況を表９に示
す。
【０１９９】
【表９】
【０２００】判定の結果を用いて、マグニチュードコン
パレータ５３の出力Ｆが「０」になる。従って、マグニ
チュードコンパレータ５３の出力をスイッチ９４を介し
て空表示用レジスタ８５に与えることにより、空表示用
レジスタ８５をクリアして「空」状態にしてやることが
できる。
パレータ５３の出力Ｆが「０」になる。従って、マグニ
チュードコンパレータ５３の出力をスイッチ９４を介し
て空表示用レジスタ８５に与えることにより、空表示用
レジスタ８５をクリアして「空」状態にしてやることが
できる。
【０２０１】次に、廃棄優先指定（ＣＬＰ）のないデー
タであって、出力してもデッドラインに間に合わないも
のをシフトレジスタ上からなくすためのシーケンスを図
２２のフローチャートを用いて説明する。
タであって、出力してもデッドラインに間に合わないも
のをシフトレジスタ上からなくすためのシーケンスを図
２２のフローチャートを用いて説明する。
【０２０２】まず、ステップＳＴ３０で、各レジスタス
テージの対応するマグニチュードコンパレータの入力Ｘ
に（現在の時刻Ｔin＋段数Ｓ）を与える。そして、ディ
スパッチタイムレジスタからの入力Ｙより入力Ｘが大き
いマグニチュードコンパレータに対応するレジスタステ
ージが空きを表示するようにさせる（ステップＳＴ３
１）。
テージの対応するマグニチュードコンパレータの入力Ｘ
に（現在の時刻Ｔin＋段数Ｓ）を与える。そして、ディ
スパッチタイムレジスタからの入力Ｙより入力Ｘが大き
いマグニチュードコンパレータに対応するレジスタステ
ージが空きを表示するようにさせる（ステップＳＴ３
１）。
【０２０３】次に、ステップＳＴ３２で、シフトレジス
タの最前列のレジスタステージから見て最初に空きにな
ったところを検出する。そして、検出された段より後ろ
を前方へシフトする（ステップＳＴ３３）。
タの最前列のレジスタステージから見て最初に空きにな
ったところを検出する。そして、検出された段より後ろ
を前方へシフトする（ステップＳＴ３３）。
【０２０４】次に、上記のシーケンスを図２０及び図２
１に示した回路について説明する。最初に空きになった
箇所を見つけるための検出回路は、排他的論理和回路９
６と論理和回路９７とで構成されている。この検出回路
は、排他的論理和回路９６で前段と自段の出力の排他的
論理和をとる（微分処理）。この処理で、空表示用レジ
スタ８５の並びの中で、隣あうレジスタの記憶内容が
「０」と「１」または「１」と「０」となっているレジ
スタステージの組を見つけることができる。
１に示した回路について説明する。最初に空きになった
箇所を見つけるための検出回路は、排他的論理和回路９
６と論理和回路９７とで構成されている。この検出回路
は、排他的論理和回路９６で前段と自段の出力の排他的
論理和をとる（微分処理）。この処理で、空表示用レジ
スタ８５の並びの中で、隣あうレジスタの記憶内容が
「０」と「１」または「１」と「０」となっているレジ
スタステージの組を見つけることができる。
【０２０５】そして、最前列のレジスタステージから順
に２つのレジスタステージの組に対応する排他的論理和
回路９６の出力の論理和を論理和回路９７でとることに
よって、最初に０になったステージ以降全て「１」とな
る結果が得られる。その様子を表１０に示す。
に２つのレジスタステージの組に対応する排他的論理和
回路９６の出力の論理和を論理和回路９７でとることに
よって、最初に０になったステージ以降全て「１」とな
る結果が得られる。その様子を表１０に示す。
【０２０６】
【表１０】
【０２０７】次に、論理和回路９７の出力が「１」にな
っているレジスタステージにクロックφ１、φ２を与え
て前方へシフトさせる。そうすると、最前列からみて最
初に空となっているレジスタステージは、その後段のレ
ジスタステージのデータで上書きされ、それ以降は順次
シフトされる。以上でデータが廃棄されたレジスタステ
ージを１ステージ分詰めるための１回の廃棄モードにお
けるシフト動作が終了する。この時のシフトレジスタに
与える制御信号ＤＥＬ等を図２３に示す。
っているレジスタステージにクロックφ１、φ２を与え
て前方へシフトさせる。そうすると、最前列からみて最
初に空となっているレジスタステージは、その後段のレ
ジスタステージのデータで上書きされ、それ以降は順次
シフトされる。以上でデータが廃棄されたレジスタステ
ージを１ステージ分詰めるための１回の廃棄モードにお
けるシフト動作が終了する。この時のシフトレジスタに
与える制御信号ＤＥＬ等を図２３に示す。
【０２０８】空表示用レジスタ８５をマグニチュードコ
ンパレータ５３によってクリアした後、シフトレジスタ
に前方の連続する空きをセルデータで埋めるため空きで
ないデータが来るまで廃棄判定状態時のフォワードシフ
ト動作を行うことになるが、連続してシフトできるタイ
ミング的な余裕がない場合は、タイミング的にシフトで
きるだけ行っても効果がある。
ンパレータ５３によってクリアした後、シフトレジスタ
に前方の連続する空きをセルデータで埋めるため空きで
ないデータが来るまで廃棄判定状態時のフォワードシフ
ト動作を行うことになるが、連続してシフトできるタイ
ミング的な余裕がない場合は、タイミング的にシフトで
きるだけ行っても効果がある。
【０２０９】以上のように、ディスパッチタイムを満足
できないデータを廃棄することによって、ＡＴＭネット
ワークにおいて、様々な状況に応じた柔軟な対応をとる
ことができる。不要になったＡＴＭセルのデータをシフ
トレジスタから消去することで他のＡＴＭセルがディス
パッチタイムを満足できるようになるなどの効果が生じ
る。そして、ＣＬＰレジスタ９５を設けることによっ
て、必要なデータを廃棄するような不具合を防ぐことが
できる。
できないデータを廃棄することによって、ＡＴＭネット
ワークにおいて、様々な状況に応じた柔軟な対応をとる
ことができる。不要になったＡＴＭセルのデータをシフ
トレジスタから消去することで他のＡＴＭセルがディス
パッチタイムを満足できるようになるなどの効果が生じ
る。そして、ＣＬＰレジスタ９５を設けることによっ
て、必要なデータを廃棄するような不具合を防ぐことが
できる。
【０２１０】例えば、６２２ＭｂｐｓでＡＴＭセルを伝
送する場合を考えると、５３倍との固定長のセル周期は
約７００ｎｓで、７８ＭＨｚのクロックで動作せれば、
１周期中のクロック数は５３である。シフトレジスタと
しては、この５３クロック中に１回の新規に入力された
ＡＴＭセルについてシフトレジスタへのデータ挿入と１
回のデータ読みだしとを行えば良い。よって、デッドラ
インを守れないデータを廃棄するために行う空表示用レ
ジスタ８５のクリアと、空き表示されているデータレジ
スタの検出と、廃棄モードでの前方シフトとを行うため
に３クロックが必要になるとして、１セル周期中に１０
回程度の廃棄シーケンスを行うことが可能である。従っ
て、１セル周期中に１０個のデータを廃棄することがで
きる。
送する場合を考えると、５３倍との固定長のセル周期は
約７００ｎｓで、７８ＭＨｚのクロックで動作せれば、
１周期中のクロック数は５３である。シフトレジスタと
しては、この５３クロック中に１回の新規に入力された
ＡＴＭセルについてシフトレジスタへのデータ挿入と１
回のデータ読みだしとを行えば良い。よって、デッドラ
インを守れないデータを廃棄するために行う空表示用レ
ジスタ８５のクリアと、空き表示されているデータレジ
スタの検出と、廃棄モードでの前方シフトとを行うため
に３クロックが必要になるとして、１セル周期中に１０
回程度の廃棄シーケンスを行うことが可能である。従っ
て、１セル周期中に１０個のデータを廃棄することがで
きる。
【０２１１】なお、第４実施例と第５実施例とを組み合
わせたシフトレジスタの回路図の一部を図２４に示す。
図２４において、１１０は第４実施例による回路からの
出力または第５実施例による回路からの出力をクロック
制御回路を制御するための論理和回路、１１３及び１１
４はクロック制御回路を構成する論理積回路であり、そ
の他の図１９または図２０、図２１の各部と同一符号の
ものはそれらに相当する部分である。
わせたシフトレジスタの回路図の一部を図２４に示す。
図２４において、１１０は第４実施例による回路からの
出力または第５実施例による回路からの出力をクロック
制御回路を制御するための論理和回路、１１３及び１１
４はクロック制御回路を構成する論理積回路であり、そ
の他の図１９または図２０、図２１の各部と同一符号の
ものはそれらに相当する部分である。
【０２１２】
【発明の効果】以上のように請求項１記載の発明の優先
処理機能を有するシフトレジスタによれば、制御手段に
よって、比較手段の比較結果に基づいて、新たに入力さ
れたデータを含めた全てのデータがレジスタステージの
順番に対応して優先度が高い順にレジスタステージに記
憶されるように、新たに入力されたデータをレジスタス
テージに記憶さ、レジスタステージに前方へのシフト動
作をさせて、レジスタステージに記憶したデータをレジ
スタステージの並んだ順番に従って出力するので、優先
度の高い順にデータを出力でき、高速に優先処理をする
ことができるという効果がある。そのため、例えばパケ
ット通信用スイッチング装置のバッファ制御に用いて、
優先処理を行わせることができるという効果がある。
処理機能を有するシフトレジスタによれば、制御手段に
よって、比較手段の比較結果に基づいて、新たに入力さ
れたデータを含めた全てのデータがレジスタステージの
順番に対応して優先度が高い順にレジスタステージに記
憶されるように、新たに入力されたデータをレジスタス
テージに記憶さ、レジスタステージに前方へのシフト動
作をさせて、レジスタステージに記憶したデータをレジ
スタステージの並んだ順番に従って出力するので、優先
度の高い順にデータを出力でき、高速に優先処理をする
ことができるという効果がある。そのため、例えばパケ
ット通信用スイッチング装置のバッファ制御に用いて、
優先処理を行わせることができるという効果がある。
【０２１３】請求項２記載の発明の優先処理機能を有す
るシフトレジスタによれば、レジスタステージは、デー
タ及び優先度を記憶する領域として、その前または後の
順番のレジスタステージのどちらに対してもシフト動作
を行うことが可能な双方向レジスタを含み、制御手段
は、新たな入力データの優先度よりも低い優先度を持っ
た全てのデータを現在記憶されているレジスタステージ
からその後方のレジスタステージに移すように、低い優
先度を記憶しているレジスタステージに対して後方への
シフト動作をさせて、空いたレジスタステージに新たな
入力データを書き込ませるように制御するので、優先処
理機能を有するシフトレジスタを簡単な構成で容易に実
現でいるという効果がある。
るシフトレジスタによれば、レジスタステージは、デー
タ及び優先度を記憶する領域として、その前または後の
順番のレジスタステージのどちらに対してもシフト動作
を行うことが可能な双方向レジスタを含み、制御手段
は、新たな入力データの優先度よりも低い優先度を持っ
た全てのデータを現在記憶されているレジスタステージ
からその後方のレジスタステージに移すように、低い優
先度を記憶しているレジスタステージに対して後方への
シフト動作をさせて、空いたレジスタステージに新たな
入力データを書き込ませるように制御するので、優先処
理機能を有するシフトレジスタを簡単な構成で容易に実
現でいるという効果がある。
【０２１４】請求項３記載の発明の優先処理機能を有す
るシフトレジスタによれば、優先度としてデータが出力
されなければならないデッドラインを用いるので、デッ
ドラインによって出力を管理するデッドラインスケジュ
ーリングを行うことができるという効果がある。
るシフトレジスタによれば、優先度としてデータが出力
されなければならないデッドラインを用いるので、デッ
ドラインによって出力を管理するデッドラインスケジュ
ーリングを行うことができるという効果がある。
【０２１５】請求項４記載の発明の優先処理機能を有す
るシフトレジスタによれば、レジスタステージが空か否
かを示す表示手段の表示に応じて、ゲートがレジスタス
テージに前方へのシフト動作を行わせるクロックの供給
を制御することができ、不要なシフトレジスタに対する
前方シフトのためのクロックの供給を停止して消費電力
を抑えることができるという効果がある。
るシフトレジスタによれば、レジスタステージが空か否
かを示す表示手段の表示に応じて、ゲートがレジスタス
テージに前方へのシフト動作を行わせるクロックの供給
を制御することができ、不要なシフトレジスタに対する
前方シフトのためのクロックの供給を停止して消費電力
を抑えることができるという効果がある。
【０２１６】請求項５記載の発明の優先処理機能を有す
るシフトレジスタによれば、レジスタステージが空か否
かを示す表示手段の表示に応じて、ゲートがレジスタス
テージに後方へのシフト動作を行わせるクロックの供給
を制御することができ、不要なシフトレジスタに対する
後方シフトのためのクロックの供給を停止して消費電力
を抑えることができるという効果がある。
るシフトレジスタによれば、レジスタステージが空か否
かを示す表示手段の表示に応じて、ゲートがレジスタス
テージに後方へのシフト動作を行わせるクロックの供給
を制御することができ、不要なシフトレジスタに対する
後方シフトのためのクロックの供給を停止して消費電力
を抑えることができるという効果がある。
【０２１７】請求項６記載の発明の優先処理機能を有す
るシフトレジスタによれば、初期化時に全てのレジスタ
ステージが記憶する優先度を最も優先度の低い状態に設
定することによって、特別な手段を設けることなく、初
期化後に入力されるデータを最前列のレジスタステージ
からつめて並べてゆけるので、シフトレジスタの構成を
簡略化することができるという効果がある。
るシフトレジスタによれば、初期化時に全てのレジスタ
ステージが記憶する優先度を最も優先度の低い状態に設
定することによって、特別な手段を設けることなく、初
期化後に入力されるデータを最前列のレジスタステージ
からつめて並べてゆけるので、シフトレジスタの構成を
簡略化することができるという効果がある。
【０２１８】請求項７記載の発明の優先処理機能を有す
るシフトレジスタによれば、レジスタステージは、それ
ぞれ、各自が空であることを表す情報を記憶する領域を
含むので、構成の簡素化が行えるという効果がある。
るシフトレジスタによれば、レジスタステージは、それ
ぞれ、各自が空であることを表す情報を記憶する領域を
含むので、構成の簡素化が行えるという効果がある。
【０２１９】請求項８記載の発明の優先処理機能を有す
るシフトレジスタによれば、レジスタステージの表示手
段が示す空を表す情報に基づいて、レジスタステージに
供給されるクロックを制御するクロック制御手段を備え
て構成されているので、簡単な構成で、必要のない空の
ステージへのクロックの供給を停止させることができ、
消費電力を削減することができるという効果がある。
るシフトレジスタによれば、レジスタステージの表示手
段が示す空を表す情報に基づいて、レジスタステージに
供給されるクロックを制御するクロック制御手段を備え
て構成されているので、簡単な構成で、必要のない空の
ステージへのクロックの供給を停止させることができ、
消費電力を削減することができるという効果がある。
【０２２０】請求項９記載の発明の優先処理機能を有す
るシフトレジスタによれば、レジスタステージがそれぞ
れ記憶している優先度によって、レジスタステージに記
憶されているデータを廃棄するか否かを判断する判断手
段と、判断手段が廃棄すると判断したレジスタステージ
の表示手段に空を表示させる廃棄手段とを備えて構成さ
れているので、優先度を満足できないデータが他のデー
タの処理に与える影響を少なくでき、例えばシフトレジ
スタに一度に多くのデータが存在するなど全てのデータ
の優先とを満足できないときに柔軟に対応できるという
効果がある。
るシフトレジスタによれば、レジスタステージがそれぞ
れ記憶している優先度によって、レジスタステージに記
憶されているデータを廃棄するか否かを判断する判断手
段と、判断手段が廃棄すると判断したレジスタステージ
の表示手段に空を表示させる廃棄手段とを備えて構成さ
れているので、優先度を満足できないデータが他のデー
タの処理に与える影響を少なくでき、例えばシフトレジ
スタに一度に多くのデータが存在するなど全てのデータ
の優先とを満足できないときに柔軟に対応できるという
効果がある。
【０２２１】請求項１０記載の発明の優先処理機能を有
するシフトレジスタによれば、判断手段が、データに含
まれる廃棄しても良いかどうかを示す廃棄優先指定と優
先度とを廃棄するか否かの判断基準とするので、必要と
するデータの廃棄を防ぐことができ、質の高い通信を行
わせることができるという効果がある。
するシフトレジスタによれば、判断手段が、データに含
まれる廃棄しても良いかどうかを示す廃棄優先指定と優
先度とを廃棄するか否かの判断基準とするので、必要と
するデータの廃棄を防ぐことができ、質の高い通信を行
わせることができるという効果がある。
【０２２２】請求項１１記載の発明の優先処理機能を有
するシフトレジスタによれば、廃棄手段によって空にさ
れたレジスタステージにその後段のレジスタステージの
データをシフトして上書きする上書き手段を備えて構成
されているので、廃棄手段によって空にされたレジスタ
ステージが空になってないレジスタステージの間に点在
する場合に、そのような点在する状況をなくして、残っ
ているデータの出力を早くすることができるという効果
がある。
するシフトレジスタによれば、廃棄手段によって空にさ
れたレジスタステージにその後段のレジスタステージの
データをシフトして上書きする上書き手段を備えて構成
されているので、廃棄手段によって空にされたレジスタ
ステージが空になってないレジスタステージの間に点在
する場合に、そのような点在する状況をなくして、残っ
ているデータの出力を早くすることができるという効果
がある。
【０２２３】請求項１２記載の発明のパケット通信用ス
イッチング装置によれば、優先度を、区間ビットを含む
巡回的表現に変換してシフトレジスタへ与える変換手段
を備え、シフトレジスタの比較手段が優先度の巡回的表
現を用いて比較を行うので、シフトレジスタの記憶容量
を小さくして装置を小型化できるという効果がある。
イッチング装置によれば、優先度を、区間ビットを含む
巡回的表現に変換してシフトレジスタへ与える変換手段
を備え、シフトレジスタの比較手段が優先度の巡回的表
現を用いて比較を行うので、シフトレジスタの記憶容量
を小さくして装置を小型化できるという効果がある。
【０２２４】請求項１３記載の発明のパケット通信用ス
イッチング装置によれば、シフトレジスタにおけるレジ
スタステージは、それぞれ、各自が空であることを示す
情報を記憶する領域を含むので、変換手段及びまたはレ
ジスタステージの構成を簡単にすることができ、シフト
レジスタの構成を簡素化することができるという効果が
ある。
イッチング装置によれば、シフトレジスタにおけるレジ
スタステージは、それぞれ、各自が空であることを示す
情報を記憶する領域を含むので、変換手段及びまたはレ
ジスタステージの構成を簡単にすることができ、シフト
レジスタの構成を簡素化することができるという効果が
ある。
【０２２５】請求項１４記載の発明のパケット通信用ス
イッチング装置によれば、パケットの宛先と優先度との
対応をとる換算表を有し、換算表によってパケットの宛
先に応じた優先度の情報をシフトレジスタに与える優先
度付与手段を備えて構成されているので、換算表を適切
に設定して、通信用スイッチング装置にパケットの伝送
を効率良く行わせることができるという効果がある。
イッチング装置によれば、パケットの宛先と優先度との
対応をとる換算表を有し、換算表によってパケットの宛
先に応じた優先度の情報をシフトレジスタに与える優先
度付与手段を備えて構成されているので、換算表を適切
に設定して、通信用スイッチング装置にパケットの伝送
を効率良く行わせることができるという効果がある。
【０２２６】請求項１５記載の発明のパケット通信用ス
イッチング装置によれば、優先度としてパケットが出力
されなければならないデッドラインを用いるので、パケ
ットがパケット通信用スイッチング装置から出力されな
ければならないデッドラインによって管理するデッドラ
インスケジューリングを行うことができ、装置の使用状
況に的確に対応することができるという効果がある。
イッチング装置によれば、優先度としてパケットが出力
されなければならないデッドラインを用いるので、パケ
ットがパケット通信用スイッチング装置から出力されな
ければならないデッドラインによって管理するデッドラ
インスケジューリングを行うことができ、装置の使用状
況に的確に対応することができるという効果がある。
【０２２７】請求項１６記載の発明のＡＴＭネットワー
クによれば、ＯＡＭセルによって管理され、入力される
ＡＴＭセルの宛先と優先度との対応をとる換算表を有
し、換算表によってＡＴＭセルの宛先に応じた優先度の
情報をシフトレジスタに与える優先度付与手段を有する
ＡＴＭスイッチング装置を備え、ＯＡＭセルの内容に応
じて換算表を変更するので、通信の状況に応じて換算表
を適切に変更して、通信用スイッチング装置にパケット
の伝送を効率良く行わせることができるという効果があ
る。
クによれば、ＯＡＭセルによって管理され、入力される
ＡＴＭセルの宛先と優先度との対応をとる換算表を有
し、換算表によってＡＴＭセルの宛先に応じた優先度の
情報をシフトレジスタに与える優先度付与手段を有する
ＡＴＭスイッチング装置を備え、ＯＡＭセルの内容に応
じて換算表を変更するので、通信の状況に応じて換算表
を適切に変更して、通信用スイッチング装置にパケット
の伝送を効率良く行わせることができるという効果があ
る。
【０２２８】請求項１７記載の発明のＡＴＭネットワー
クによれば、ＡＴＭセルがＡＴＭスイッチング装置から
出力されなければならないデッドラインを用いるので、
ＡＴＭセルがＡＴＭスイッチング装置から出力されなけ
ればならないデッドラインによって管理するデッドライ
ンスケジューリングを行うことができ、ＡＴＭネットワ
ークがその使用状況に的確に対応することができるとい
う効果がある。
クによれば、ＡＴＭセルがＡＴＭスイッチング装置から
出力されなければならないデッドラインを用いるので、
ＡＴＭセルがＡＴＭスイッチング装置から出力されなけ
ればならないデッドラインによって管理するデッドライ
ンスケジューリングを行うことができ、ＡＴＭネットワ
ークがその使用状況に的確に対応することができるとい
う効果がある。
【０２２９】請求項１８記載の発明の優先処理を伴うパ
ケット通信方式によれば、換算表を適切に設定して、通
信用スイッチング装置から優先度の高い順にパケットを
送出させ、通信用スイッチング装置にパケットの伝送を
効率良く行わせることができるという効果がある。
ケット通信方式によれば、換算表を適切に設定して、通
信用スイッチング装置から優先度の高い順にパケットを
送出させ、通信用スイッチング装置にパケットの伝送を
効率良く行わせることができるという効果がある。
【０２３０】請求項１９記載の発明の優先処理を伴うＡ
ＴＭ通信方式によれば、ＯＡＭセルによって換算表をパ
ケット通信用スイッチング装置のおかれた状況に応じて
適切に設定することで、ＡＴＭスイッチング装置にパケ
ットの伝送を効率良く行わせることができるという効果
がある。
ＴＭ通信方式によれば、ＯＡＭセルによって換算表をパ
ケット通信用スイッチング装置のおかれた状況に応じて
適切に設定することで、ＡＴＭスイッチング装置にパケ
ットの伝送を効率良く行わせることができるという効果
がある。
【０２３１】請求項２０の発明の優先処理を伴うＡＴＭ
通信方式によれば、優先度としてＡＴＭセルがＡＴＭス
イッチング装置から出力されなければならないデッドラ
インを用いるので、ＯＡＭセルによってこの換算表をパ
ケット通信用スイッチング装置のおかれた状況に応じて
適切に設定することで、ＡＴＭスイッチング装置にパケ
ットの伝送を効率良く行わせることができるという効果
がある。
通信方式によれば、優先度としてＡＴＭセルがＡＴＭス
イッチング装置から出力されなければならないデッドラ
インを用いるので、ＯＡＭセルによってこの換算表をパ
ケット通信用スイッチング装置のおかれた状況に応じて
適切に設定することで、ＡＴＭスイッチング装置にパケ
ットの伝送を効率良く行わせることができるという効果
がある。
【図１】この発明の第１実施例によるＡＴＭスイッチン
グ装置の構成を示すブロック図である。
グ装置の構成を示すブロック図である。
【図２】図１に示したエクストラヘッダ付加部への入出
力データを説明するための図である。
力データを説明するための図である。
【図３】この発明の第１実施例によるＡＴＭスイッチン
グ装置の動作を説明するためのフローチャートである。
グ装置の動作を説明するためのフローチャートである。
【図４】この発明の第１実施例によるＡＴＭスイッチン
グ装置の動作を説明するためのフローチャートである。
グ装置の動作を説明するためのフローチャートである。
【図５】この発明の第１実施例によるＡＴＭスイッチン
グ装置に用いられるシフトレジスタの構成を示すブロッ
ク図である。
グ装置に用いられるシフトレジスタの構成を示すブロッ
ク図である。
【図６】図５に示したシフトレジスタを構成するレジス
タの構成を説明するための回路図である。
タの構成を説明するための回路図である。
【図７】図６に示したシフトレジスタの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図８】図５に示したシフトレジスタを構成するマグニ
チュードコンパレータの構成を説明するための回路図で
ある。
チュードコンパレータの構成を説明するための回路図で
ある。
【図９】図５に示したシフトレジスタの構成を説明する
ための回路図である。
ための回路図である。
【図１０】図９に示したシフトレジスタの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図１１】図１に示したエクストラヘッダ付加部の動作
を説明するためのフローチャートである。
を説明するためのフローチャートである。
【図１２】この発明の第２実施例によるエクストラヘッ
ダ付加部の構成を説明するためのブロック図である。
ダ付加部の構成を説明するためのブロック図である。
【図１３】図１２に示したエクストラヘッダ付加部の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図１４】図５に示したシフトレジスタを構成するレジ
スタステージの構成を説明するためのブロック図であ
る。
スタステージの構成を説明するためのブロック図であ
る。
【図１５】図１４に示した切り替え回路の構成を示す回
路図である。
路図である。
【図１６】図１４に示した切り替え回路の構成を示す回
路図である。
路図である。
【図１７】この発明の第３実施例によるクロックを制御
する回路の構成を説明するための回路図である。
する回路の構成を説明するための回路図である。
【図１８】図１７に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１９】この発明の第４実施例によるシフトレジスタ
の構成を説明するための回路図である。
の構成を説明するための回路図である。
【図２０】この発明の第５実施例によるシフトレジスタ
の構成を説明するための回路図である。
の構成を説明するための回路図である。
【図２１】この発明の第５実施例によるシフトレジスタ
の構成を説明するための回路図である。
の構成を説明するための回路図である。
【図２２】この発明の第５実施例によるシフトレジスタ
の動作を説明するためのフローチャートである。
の動作を説明するためのフローチャートである。
【図２３】この発明の第５実施例によるシフトレジスタ
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図２４】この発明の第４実施例と第５実施例とを組み
合わせたシフトレジスタの構成を説明するための回路図
である。
合わせたシフトレジスタの構成を説明するための回路図
である。
【図２５】ＡＴＭネットワークを説明するためのブロッ
ク図である。
ク図である。
【図２６】ＡＴＭスイッチング装置を説明するためのブ
ロック図である。
ロック図である。
【図２７】従来のＡＴＭスイッチエレメントの構成を説
明するためのブロック図である。
明するためのブロック図である。
【図２８】従来のＡＴＭスイッチエレメントの構成を説
明するためのブロック図である。
明するためのブロック図である。
【図２９】従来のＡＴＭスイッチエレメントの構成を説
明するためのブロック図である。
明するためのブロック図である。
【図３０】従来のＡＴＭスイッチエレメントの構成を説
明するためのブロック図である。
明するためのブロック図である。
【図３１】従来のＡＴＭスイッチエレメントの動作を説
明するためのブロック図である。
明するためのブロック図である。
１ ＡＴＭネットワーク ２，５５ ＡＴＭスイッチング装置 ５０ データレジスタ ５１ ディスパッチタイムレジスタ ５２ トランスミッションゲート列 ５３ マグニチュードコンパレータ ５４ シフト／ライトコントロール ５６，７０ エクストラヘッダ付加部 ６１ａ バッファ ６２ａ エクストラヘッダ解析部 ６３ａ 読みだしコントロール部 ６４ａ〜６４ｐ シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 (54)【発明の名称】 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれ を用いたＡＴＭネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うＡＴＭ 通信方式
Claims (20)
- 【請求項１】 複数のデータをそれぞれ記憶するために
設けられるとともにどの前記データを優先して出力する
かという前記データのそれぞれの優先度を記憶する領域
を含み、順番に並んだ複数のレジスタステージと、 前記レジスタステージに記憶されている前記データの前
記優先度と新たな入力データの優先度との比較を行う比
較手段と、 前記比較手段の比較結果に基づいて、前記新たに入力さ
れたデータを含めた全ての前記データが前記レジスタス
テージの前記順番に対応して前記優先度が高い順に前記
レジスタステージに記憶されるように、前記新たに入力
されたデータを前記レジスタステージに記憶させる制御
手段とを備え、 前記レジスタステージに前方へのシフト動作をさせて、
前記レジスタステージに記憶した前記データを前記レジ
スタステージの並んだ順番に従って出力する、優先処理
機能を有するシフトレジスタ。 - 【請求項２】 前記レジスタステージは、前記データ及
び前記優先度を記憶する前記領域として、その前または
後の順番の前記レジスタステージのどちらに対してもシ
フト動作を行うことが可能な双方向レジスタを含み、 前記制御手段は、前記新たな入力データの前記優先度よ
りも低い前記優先度を持った全ての前記データを現在記
憶されている前記レジスタステージからその後方の前記
レジスタステージに移すように、低い前記優先度を記憶
している前記レジスタステージに対して後方へのシフト
動作をさせて、空いた前記レジスタステージに前記新た
な入力データを書き込ませるように制御することを特徴
とする、請求項１記載の優先処理機能を有するシフトレ
ジスタ。 - 【請求項３】 前記優先度として前記データが出力され
なければならないデッドラインを用いることを特徴とす
る、請求項１または請求項２記載の優先処理機能を有す
るシフトレジスタ。 - 【請求項４】 前記各レジスタステージは、前記レジス
タステージが空か否かを示す表示手段と、 前記レジスタステージに前記前方へのシフト動作を行わ
せるクロックの供給を前記表示手段の表示に応じて制御
するゲートとをさらに備える、請求項１または請求項２
記載の優先処理機能を有するシフトレジスタ。 - 【請求項５】 前記各レジスタステージは、前記レジス
タステージが空か否かを示す表示手段と、 前記レジスタステージに前記後方へのシフト動作を行わ
せるクロックの供給を前記表示手段の表示に応じて制御
するゲートとをさらに備える、請求項２記載の優先処理
機能を有するシフトレジスタ。 - 【請求項６】 初期化時に全ての前記レジスタステージ
が記憶する前記優先度を最も優先度の低い状態に設定す
ることを特徴とする、請求項１または請求項２記載の優
先処理機能を有するシフトレジスタ。 - 【請求項７】 前記レジスタステージは、それぞれ、各
自が空であることを表す情報を記憶する領域を含む、請
求項１または請求項２記載の優先処理機能を有するシフ
トレジスタ。 - 【請求項８】 前記レジスタステージの前記表示手段が
示す前記空を表す情報に基づいて、前記レジスタステー
ジに供給されるクロックを制御するクロック制御手段を
さらに備える、請求項７記載の優先処理機能を有するシ
フトレジスタ。 - 【請求項９】 前記レジスタステージがそれぞれ記憶し
ている前記優先度によって、前記レジスタステージに記
憶されているデータを廃棄するか否かを判断する判断手
段と、 前記判断手段が廃棄すると判断した前記レジスタステー
ジの前記表示手段に空を表示させる廃棄手段とをさらに
備える、請求項４、請求項５または請求項７記載の優先
処理機能を有するシフトレジスタ。 - 【請求項１０】 前記データは、廃棄しても良いかどう
かを示す廃棄優先指定が与えられたデータを含み、 前記判断手段は、前記優先度に加えて前記廃棄優先指定
も前記データを廃棄するか否かの判断基準とすることを
特徴とする、請求項９記載の優先処理機能を有するシフ
トレジスタ。 - 【請求項１１】 前記廃棄手段によって空にされた前記
レジスタステージにその後段の前記レジスタステージの
データを前方へシフトして上書きする上書き手段をさら
に備える、請求項９記載の優先処理機能を有するシフト
レジスタ。 - 【請求項１２】 請求項１または請求項２記載の優先処
理機能を有するシフトレジスタを用いたパケット通信用
スイッチング装置であって、 前記シフトレジスタに記憶される前記データは、入力さ
れたパケットに関するデータを含み、 前記優先度を、区間ビットを含む巡回的表現に変換して
前記シフトレジスタへ与える変換手段を備え、 前記シフトレジスタの前記比較手段が前記優先度の前記
巡回的表現を用いて比較を行うことを特徴とする、パケ
ット通信用スイッチング装置。 - 【請求項１３】 前記シフトレジスタにおける前記レジ
スタステージは、それぞれ、各自が空であることを示す
情報を記憶する領域を含む、請求項１２記載のパケット
通信用スイッチング装置。 - 【請求項１４】 請求項１または請求項２記載の優先処
理機能を有するシフトレジスタを用いたパケット通信用
スイッチング装置であって、 前記シフトレジスタに記憶される前記データは、入力さ
れたパケットに関するデータを含み、 前記パケットの宛先と前記優先度との対応をとる換算表
を有し、前記換算表によって前記パケットの宛先に応じ
た前記優先度の情報を前記シフトレジスタに与える優先
度付与手段を備える、パケット通信用スイッチング装
置。 - 【請求項１５】 前記優先度として前記パケットが出力
されなければならないデッドラインを用いることを特徴
とする、請求項１２、請求項１３もしくは請求項１４記
載のパケット通信用スイッチング装置。 - 【請求項１６】 請求項１または請求項２記載の優先処
理機能を有するシフトレジスタを用いたＡＴＭネットワ
ークであって、 ＯＡＭセルによって管理され、入力されるＡＴＭセルの
宛先と前記優先度との対応をとる換算表を有し、前記換
算表によって前記ＡＴＭセルの宛先に応じた前記優先度
の情報を前記シフトレジスタに与える優先度付与手段を
有するＡＴＭスイッチング装置を備え、 前記シフトレジスタに記憶される前記データは、ＡＴＭ
スイッチング装置に入力された前記ＡＴＭセルに関する
データを含み、 前記ＯＡＭセルの内容に応じて前記換算表を変更する、
ＡＴＭネットワーク。 - 【請求項１７】 前記優先度として前記ＡＴＭセルが前
記ＡＴＭスイッチング装置から出力されなければならな
いデッドラインを用いることを特徴とする、請求項１６
記載のＡＴＭネットワーク。 - 【請求項１８】 デッドラインと宛先との換算表に従っ
て前記デッドラインをパケットに付与するための付与手
段を有し、さらに前記パケットの前記デッドラインを記
憶するレジスタと該デッドラインを持つ前記パケットに
関するデータを記憶するデータ用レジスタとの両方を含
む複数のレジスタステージを有するパケット通信用スイ
ッチング装置を準備する工程と、 前記パケット通信用スイッチング装置に新たに入力され
た前記パケットに前記換算表を用いて前記デッドライン
を付与するとともに前記パケットを前記パケット通信用
スイッチング装置に保持する工程と、 新たに入力された前記パケットの前記デッドラインとそ
の前から前記パケット通信用スイッチング装置に記憶さ
れている前記パケットの前記デッドラインとを比較する
工程と、 新たに入力された前記パケットに関する前記デッドライ
ン及び前記データを前記レジスタステージに記憶させる
とともに、新たに入力された前記パケットに関するデー
タを含めて複数の前記レジスタステージの前記データを
前記デッドラインの近い順に並べ替える工程と、 最も近いデッドラインを記憶している前記レジスタステ
ージの前記データに対応する前記パケットを前記パケッ
ト通信用スイッチング装置から送出する工程とを備え
る、優先処理を伴うパケット通信方式。 - 【請求項１９】 優先度と宛先との換算表に従って前記
優先度をＡＴＭセルに付与するための付与手段を有し、
さらに前記ＡＴＭセルの出力の優先度を記憶するレジス
タと該デッドラインを持つ前記ＡＴＭセルに関するデー
タを記憶するデータ用レジスタとの両方を含む複数のレ
ジスタステージを有し、ＯＡＭセルによって管理されて
いるＡＴＭスイッチング装置を準備する工程と、 所定の条件に応じて前記ＯＡＭセルによって前記付与手
段の前記換算表を変更する工程と、 前記ＡＴＭスイッチング装置に新たに入力された前記Ａ
ＴＭセルに前記換算表を用いて前記優先度を付与すると
ともに前記ＡＴＭセルを前記ＡＴＭスイッチング装置に
保持する工程と、 新たに入力された前記ＡＴＭセルの前記優先度と前から
前記ＡＴＭスイッチング装置に記憶されている前記ＡＴ
Ｍセルの前記優先度とを比較する工程と、 新たに入力された前記ＡＴＭセルに関する前記優先度及
び前記データを前記レジスタステージに記憶させるとと
もに、新たに入力された前記ＡＴＭセルに関するデータ
を含めて複数の前記レジスタステージの前記データを前
記優先度の高い順に並べ替える工程と、 最も高い優先度を記憶している前記レジスタステージの
前記データに対応する前記ＡＴＭセルを前記ＡＴＭスイ
ッチング装置から送出する工程とを備える、優先処理を
伴うＡＴＭ通信方式。 - 【請求項２０】 前記優先度として前記ＡＴＭセルが前
記ＡＴＭスイッチング装置から出力されなければならな
いデッドラインを用いることを特徴とする、請求項１９
記載の優先処理を伴うＡＴＭ通信方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4576294A JPH07254906A (ja) | 1994-03-16 | 1994-03-16 | 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式 |
| US08/401,138 US5535202A (en) | 1994-03-16 | 1995-03-08 | Priority processing of ATM cells using shift register stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4576294A JPH07254906A (ja) | 1994-03-16 | 1994-03-16 | 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254906A true JPH07254906A (ja) | 1995-10-03 |
Family
ID=12728311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4576294A Pending JPH07254906A (ja) | 1994-03-16 | 1994-03-16 | 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535202A (ja) |
| JP (1) | JPH07254906A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000078188A (ja) * | 1998-06-19 | 2000-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 優先経路制御方法及びルータ装置 |
| KR20000074195A (ko) * | 1999-05-19 | 2000-12-15 | 강병호 | 다중 경로 비동기 전송 모드 스위치를 위한 고속 셀 순서 처리장치 및 방법 |
| JP2003505931A (ja) * | 1999-07-15 | 2003-02-12 | テレフォンアクチーボラゲット エル エム エリクソン（パブル） | パケット・データ・トラヒックのスケジューリング及び受入れ制御 |
| KR100460758B1 (ko) * | 2001-12-31 | 2004-12-09 | 매그나칩 반도체 유한회사 | 가변길이 코드의 패킹 및 언패킹 방법 |
| JP2012141890A (ja) * | 2011-01-05 | 2012-07-26 | Fujitsu Ltd | データ転送制御装置及び方法並びにデータ処理装置 |
| WO2014098114A1 (ja) | 2012-12-19 | 2014-06-26 | 日本電気株式会社 | パケット処理装置、フローエントリの配置方法及びプログラム |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE504985C2 (sv) * | 1995-05-09 | 1997-06-09 | Ericsson Telefon Ab L M | ATM-växelkärna |
| EP0810808B1 (en) * | 1996-05-29 | 2009-08-12 | Nippon Telegraph And Telephone Corporation | ATM cell transport equipment |
| US6128666A (en) * | 1997-06-30 | 2000-10-03 | Sun Microsystems, Inc. | Distributed VLAN mechanism for packet field replacement in a multi-layered switched network element using a control field/signal for indicating modification of a packet with a database search engine |
| US6246680B1 (en) | 1997-06-30 | 2001-06-12 | Sun Microsystems, Inc. | Highly integrated multi-layer switch element architecture |
| US6044418A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically resizing queues utilizing programmable partition pointers |
| US6052738A (en) * | 1997-06-30 | 2000-04-18 | Sun Microsystems, Inc. | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory |
| US6094435A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
| US6049528A (en) * | 1997-06-30 | 2000-04-11 | Sun Microsystems, Inc. | Trunking ethernet-compatible networks |
| US6044087A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Interface for a highly integrated ethernet network element |
| US6119196A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
| US5920566A (en) * | 1997-06-30 | 1999-07-06 | Sun Microsystems, Inc. | Routing in a multi-layer distributed network element |
| US5938736A (en) * | 1997-06-30 | 1999-08-17 | Sun Microsystems, Inc. | Search engine architecture for a high performance multi-layer switch element |
| US6014380A (en) * | 1997-06-30 | 2000-01-11 | Sun Microsystems, Inc. | Mechanism for packet field replacement in a multi-layer distributed network element |
| US6081522A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6016310A (en) * | 1997-06-30 | 2000-01-18 | Sun Microsystems, Inc. | Trunking support in a high performance network device |
| US6088356A (en) * | 1997-06-30 | 2000-07-11 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6081512A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | Spanning tree support in a high performance network device |
| GB2342811B (en) * | 1997-07-11 | 2002-08-07 | Ericsson Telefon Ab L M | Augmentation of ATM cell with buffering data |
| US6128295A (en) * | 1997-07-11 | 2000-10-03 | Telefonaktiebolaget Lm Ericsson | Buffering of point-to-point and/or point-to-multipoint ATM cells |
| CA2296375A1 (en) * | 1997-07-18 | 1999-01-28 | Tiernan Communications, Inc. | Method and apparatus for video compression and transmission with reduced delay |
| US6167059A (en) * | 1998-01-26 | 2000-12-26 | Motorola Inc. | Apparatus and method for transmitting data |
| US6023720A (en) * | 1998-02-09 | 2000-02-08 | Matsushita Electric Industrial Co., Ltd. | Simultaneous processing of read and write requests using optimized storage partitions for read and write request deadlines |
| US6683854B1 (en) * | 1998-03-20 | 2004-01-27 | International Business Machines Corporation | System for checking data integrity in a high speed packet switching network node |
| US6535514B1 (en) * | 1999-06-11 | 2003-03-18 | Netsilicon, Inc. | Method and apparatus for fast processing of selected packetized data requests |
| JP3475900B2 (ja) * | 2000-03-29 | 2003-12-10 | 日本電気株式会社 | 調停方式及びそれを用いたアービタ回路 |
| FR2823935B1 (fr) * | 2001-04-24 | 2003-08-08 | Thomson Csf | Procede de gestion d'une liste de paquets en attente de reemission dans un port de sortie d'un commutateur de paquets |
| US8984198B2 (en) * | 2009-07-21 | 2015-03-17 | Microchip Technology Incorporated | Data space arbiter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2865706B2 (ja) * | 1989-05-31 | 1999-03-08 | 株式会社日立製作所 | スイツチングシステム |
| US5166930A (en) * | 1990-12-17 | 1992-11-24 | At&T Bell Laboratories | Data channel scheduling discipline arrangement and method |
| US5166926A (en) * | 1990-12-18 | 1992-11-24 | Bell Communications Research, Inc. | Packet address look-ahead technique for use in implementing a high speed packet switch |
| US5233606A (en) * | 1991-08-02 | 1993-08-03 | At&T Bell Laboratories | Arrangement for controlling shared-buffer-memory overflow in a multi-priority environment |
-
1994
- 1994-03-16 JP JP4576294A patent/JPH07254906A/ja active Pending
-
1995
- 1995-03-08 US US08/401,138 patent/US5535202A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000078188A (ja) * | 1998-06-19 | 2000-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 優先経路制御方法及びルータ装置 |
| KR20000074195A (ko) * | 1999-05-19 | 2000-12-15 | 강병호 | 다중 경로 비동기 전송 모드 스위치를 위한 고속 셀 순서 처리장치 및 방법 |
| JP2003505931A (ja) * | 1999-07-15 | 2003-02-12 | テレフォンアクチーボラゲット エル エム エリクソン（パブル） | パケット・データ・トラヒックのスケジューリング及び受入れ制御 |
| JP4662670B2 (ja) * | 1999-07-15 | 2011-03-30 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | パケット・データ・トラヒックのスケジューリング及び受入れ制御 |
| KR100460758B1 (ko) * | 2001-12-31 | 2004-12-09 | 매그나칩 반도체 유한회사 | 가변길이 코드의 패킹 및 언패킹 방법 |
| JP2012141890A (ja) * | 2011-01-05 | 2012-07-26 | Fujitsu Ltd | データ転送制御装置及び方法並びにデータ処理装置 |
| WO2014098114A1 (ja) | 2012-12-19 | 2014-06-26 | 日本電気株式会社 | パケット処理装置、フローエントリの配置方法及びプログラム |
| US9876716B2 (en) | 2012-12-19 | 2018-01-23 | Nec Corporation | Packet processing apparatus, flow entry configuration method and program |
Also Published As
| Publication number | Publication date |
|---|---|
| US5535202A (en) | 1996-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07254906A (ja) | 優先処理機能を有するシフトレジスタ、それを用いたパケット通信用スイッチング装置及びそれを用いたａｔｍネットワーク並びに優先処理を伴うパケット通信方式及び優先処理を伴うａｔｍ通信方式 | |
| US6542502B1 (en) | Multicasting using a wormhole routing switching element | |
| EP0441787B1 (en) | Communication switching element for transferring cells divided into subcells | |
| US5394397A (en) | Shared buffer memory type ATM communication system and method with a broadcast facility | |
| JP3443264B2 (ja) | 多段式ネットワークにおける改良されたマルチキャスト・ルーティング | |
| JP3577188B2 (ja) | 多段式ネットワークにおけるマルチキャスト・セルのバッファリング | |
| US5850395A (en) | Asynchronous transfer mode based service consolidation switch | |
| US8131950B2 (en) | Low latency request dispatcher | |
| US5825767A (en) | ATM switch with input and output ports | |
| US5140582A (en) | Packet switching system having bus matrix switch | |
| JPH08298522A (ja) | 共有メモリ非同期転送モードスイッチ内において使用されるための空間優先度を維持するための選択的押出しシステム及び方法 | |
| EP0502873A1 (en) | BASIC ELEMENT FOR THE CONNECTION NETWORK OF A FAST PACKET SWITCHING NODE. | |
| JPH09247189A (ja) | マルチキャスト・ルーティング輻輳フィードバックを有する多段式ネットワーク | |
| JPH08214000A (ja) | Ａｔｍネットワークにおけるマルチキャストする方法と装置 | |
| JP2000506701A (ja) | 効率的な出力―要求パケット交換機および方法 | |
| US20010023469A1 (en) | Distributed type input buffer switch system for transmitting arbitration information efficiently and method for processing input data using the same | |
| US7675930B2 (en) | Chip circuit for combined and data compressed FIFO arbitration for a non-blocking switch | |
| US6463485B1 (en) | System for providing cell bus management in a switch platform including a write port cell count in each of a plurality of unidirectional FIFO for indicating which FIFO be able to accept more cell | |
| JPH08214001A (ja) | Ａｔｍセルをマルチキャストする方法と装置 | |
| US6512769B1 (en) | Method and apparatus for rate-based cell traffic arbitration in a switch | |
| US6438102B1 (en) | Method and apparatus for providing asynchronous memory functions for bi-directional traffic in a switch platform | |
| JPH10322347A (ja) | ネットワーク通信装置 | |
| JP2001024641A (ja) | クロスバー型スイッチのアービタにおける接続許可システム及び方法 | |
| JP2853652B2 (ja) | プロセッサ間通信におけるパケット送信方法およびその装置 | |
| US6967961B1 (en) | Method and apparatus for providing programmable memory functions for bi-directional traffic in a switch platform |