JP3443264B2 - 多段式ネットワークにおける改良されたマルチキャスト・ルーティング - Google Patents
多段式ネットワークにおける改良されたマルチキャスト・ルーティングInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、自己ルーティング
多段式ネットワークにおいてマルチキャスト・ルーティ
ングを可能にする方法および装置、特に、分散マルチキ
ャスト・ルーティングを可能にする方法および装置に関
するものである。
多段式ネットワークにおいてマルチキャスト・ルーティ
ングを可能にする方法および装置、特に、分散マルチキ
ャスト・ルーティングを可能にする方法および装置に関
するものである。
【０００２】
【従来の技術】非同期転送モード（ＡＴＭ）交換網に
は、ひとつの入力ポートからひとつ（ユニキャストと呼
ぶ）、または複数の（マルチキャストと呼ぶ）出力ポー
トにセル転送を供給する目的がある。マルチキャスト接
続を処理する能力は、いかなるＡＴＭ交換機の構成でも
必須要件である。いくつかのＡＴＭ交換機ではミニマム
ツリー・マルチキャスティングを使用しているが、そこ
では、マルチキャスト・セルは交換機内で可能な限り下
流にまで（交換機内の最下流まで）複製される。すなわ
ち、ある入力ポートに受信されたマルチキャスト・セル
の単一のコピーは、各トリー（分岐）の頂点で、そこに
つながる他の異なる頂点または出力の数だけ、複製され
る。ミニマムツリー・マルチキャスティングは、平均の
キューイング遅延と交換機が必要とするバッファサイズ
を最小化する。
は、ひとつの入力ポートからひとつ（ユニキャストと呼
ぶ）、または複数の（マルチキャストと呼ぶ）出力ポー
トにセル転送を供給する目的がある。マルチキャスト接
続を処理する能力は、いかなるＡＴＭ交換機の構成でも
必須要件である。いくつかのＡＴＭ交換機ではミニマム
ツリー・マルチキャスティングを使用しているが、そこ
では、マルチキャスト・セルは交換機内で可能な限り下
流にまで（交換機内の最下流まで）複製される。すなわ
ち、ある入力ポートに受信されたマルチキャスト・セル
の単一のコピーは、各トリー（分岐）の頂点で、そこに
つながる他の異なる頂点または出力の数だけ、複製され
る。ミニマムツリー・マルチキャスティングは、平均の
キューイング遅延と交換機が必要とするバッファサイズ
を最小化する。
【０００３】
【発明が解決しようとする課題】このようなミニマムツ
リー・マルチキャスティング能力を有するＡＴＭ交換機
において、ひとつの出力ポートでの遅延が他の出力ポー
トに行くトラヒックに影響を及ぼす際に起きる輻輳を避
けることは継続的な課題である。
リー・マルチキャスティング能力を有するＡＴＭ交換機
において、ひとつの出力ポートでの遅延が他の出力ポー
トに行くトラヒックに影響を及ぼす際に起きる輻輳を避
けることは継続的な課題である。
【０００４】
【課題を解決するための手段】本発明は、多段式のネッ
トワークを通して接続可能な複数の入力ポートのひとつ
で受信された入力セルを複数の出力ポートのうちのひと
つ以上にマルチキャストする装置と方法に関するもので
ある。データ・ペイロードとネットワークの出力ポート
を識別する情報を含んだ入力セルは、ネットワークの第
１ステージのひとつの入力ポートで受信される。識別情
報の付けられた全ての出力ポートに入力セルが到達でき
るような、入力セルの単一のコピーが出力されるべきネ
ットワークの第１ステージの最初の出力ポートの最小の
数を決定する。そして、入力セルの単一のコピーはネッ
トワークの第１ステージの最初の最小の数の出力ポート
に経路付けされる。
トワークを通して接続可能な複数の入力ポートのひとつ
で受信された入力セルを複数の出力ポートのうちのひと
つ以上にマルチキャストする装置と方法に関するもので
ある。データ・ペイロードとネットワークの出力ポート
を識別する情報を含んだ入力セルは、ネットワークの第
１ステージのひとつの入力ポートで受信される。識別情
報の付けられた全ての出力ポートに入力セルが到達でき
るような、入力セルの単一のコピーが出力されるべきネ
ットワークの第１ステージの最初の出力ポートの最小の
数を決定する。そして、入力セルの単一のコピーはネッ
トワークの第１ステージの最初の最小の数の出力ポート
に経路付けされる。
【０００５】関連する主題は、同時に同一の譲受人によ
り出願された同時係属出願：米国特許出願第０８／５８
４，９３２号（Chiussi 1-11-4）発明の名称「多段式ネ
ットワークにおけるマルチキャスト・セルのバッファリ
ング」および米国特許出願第０８／５８４，９３６号
（Chiussi 3-13-6）発明の名称「マルチキャスト・ルー
ティング輻輳フィードバックを有する多段式ネットワー
ク」に開示されている。
り出願された同時係属出願：米国特許出願第０８／５８
４，９３２号（Chiussi 1-11-4）発明の名称「多段式ネ
ットワークにおけるマルチキャスト・セルのバッファリ
ング」および米国特許出願第０８／５８４，９３６号
（Chiussi 3-13-6）発明の名称「マルチキャスト・ルー
ティング輻輳フィードバックを有する多段式ネットワー
ク」に開示されている。
【０００６】
【発明の実施の形態】全般説明
以下の説明では、各図のアイテムやブロックにはそれぞ
れ、関連する符号が付けられており、最初の番号がその
アイテムが最初に出てくる図を参照する（例えば、１１
０は図１にある）。
れ、関連する符号が付けられており、最初の番号がその
アイテムが最初に出てくる図を参照する（例えば、１１
０は図１にある）。
【０００７】図１を参照して、図１には、現在の交換機
ノードの操作の概略を示す。本発明は、非同期転送モー
ド（ＡＴＭ）または同様の交換機におけるマルチキャス
ティング技術を提供する。
ノードの操作の概略を示す。本発明は、非同期転送モー
ド（ＡＴＭ）または同様の交換機におけるマルチキャス
ティング技術を提供する。
【０００８】図１は、３段式交換ノードまたはシステム
における本発明の典型的なインプリメンテーションを図
示している。このシステムでは、入力ポート・ユニット
１１０の多数の入力ポートカードは、それぞれ単一の内
部リンク１２０により中央相互接続交換ユニット（ここ
では交換機構とも参照する）１３０に接続し、そしてこ
の交換機構１３０は、単一の内部リンク１４０により出
力ポート・ユニット１５０の多数の出力ポート・カード
それぞれに接続している。入力ポート・ユニット１１０
は、具体的に６つのポート・カード（０〜５）を含み、
出力ポート１５０は、６つの出力ポート・カード（０〜
５）を含んでいる。一実施例では、入力ポート０と出力
ポート０は、同一のポートカード０を共有する。６つの
ポート・カードは図に示すとおり、それぞれが３２の入
力と３２の出力への相互接続を供給している。ポート・
カードは、それぞれ、ＡＴＭ階層マネージャ（ＡＬＭ）
およびＡＴＭバッファ・マネージャ（ＡＢＭ）集積回路
を含んでいる。一実施例では、ルックアップ（ＬＵＴ
１、ＬＵＴ２）、翻訳（ＴＲ）、ポリシング（ＰＯ
Ｌ）、およびヘッダ翻訳（ＨＴ）テーブルは、入力カウ
ンタ９０３および出力カウンタ９０４（これらは全て後
述する）と同様に単一のＡＬＭメモリ・ユニットの一部
である。外部の入力１００および出力１６０から入力お
よび出力ポート・ユニットへのリンクは、先頭から最後
まで、１００の桁が入力（出力）ポートを識別し、下二
桁がその入力（出力）ポート・ユニットのサブポートを
識別するように番号付けされている。例えば、入力サブ
ポート１，０２は、入力ポート・ユニット１のサブポー
ト２である。
における本発明の典型的なインプリメンテーションを図
示している。このシステムでは、入力ポート・ユニット
１１０の多数の入力ポートカードは、それぞれ単一の内
部リンク１２０により中央相互接続交換ユニット（ここ
では交換機構とも参照する）１３０に接続し、そしてこ
の交換機構１３０は、単一の内部リンク１４０により出
力ポート・ユニット１５０の多数の出力ポート・カード
それぞれに接続している。入力ポート・ユニット１１０
は、具体的に６つのポート・カード（０〜５）を含み、
出力ポート１５０は、６つの出力ポート・カード（０〜
５）を含んでいる。一実施例では、入力ポート０と出力
ポート０は、同一のポートカード０を共有する。６つの
ポート・カードは図に示すとおり、それぞれが３２の入
力と３２の出力への相互接続を供給している。ポート・
カードは、それぞれ、ＡＴＭ階層マネージャ（ＡＬＭ）
およびＡＴＭバッファ・マネージャ（ＡＢＭ）集積回路
を含んでいる。一実施例では、ルックアップ（ＬＵＴ
１、ＬＵＴ２）、翻訳（ＴＲ）、ポリシング（ＰＯ
Ｌ）、およびヘッダ翻訳（ＨＴ）テーブルは、入力カウ
ンタ９０３および出力カウンタ９０４（これらは全て後
述する）と同様に単一のＡＬＭメモリ・ユニットの一部
である。外部の入力１００および出力１６０から入力お
よび出力ポート・ユニットへのリンクは、先頭から最後
まで、１００の桁が入力（出力）ポートを識別し、下二
桁がその入力（出力）ポート・ユニットのサブポートを
識別するように番号付けされている。例えば、入力サブ
ポート１，０２は、入力ポート・ユニット１のサブポー
ト２である。
【０００９】図２を参照して、図２には、数個（一般的
には３０）の入力サブポート回路（２１０）および出力
サブポート回路（２１２）と、これらのサブポート回路
を共通接続回路（２１１および２１３）によって、交換
機構にまたは交換機構から（図１あるいは図１１）相互
接続している複数の制御ロジックおよびＲＡＭメモリ・
ブロック（２０１〜２０８）とを含むポート・カード具
体例のブロック図が示されている。現在のインプリメン
テーションにおける制御ロジックブロックは、関連する
ＲＡＭメモリ（２０４）を伴うＡＴＭ階層マネージャ
（ＡＬＭ）（２０１および２０６）と、関連するＲＡＭ
メモリ（２０５）を伴うＡＴＭバッファ・マネージャ
（ＡＢＭ）（２０２、２０３、２０７および２０８）と
の２つの集積回路で構成されている。入力と出力のサブ
ポートは通常、サービスのため物理層転送インタフェー
ス装置（図示せず）に接続される。システム構成の目的
と管理上の目的、そして呼の組み立てのために、ＡＬＭ
とＡＢＭは両方ともマイクロプロセッサ・インタフェー
ス（図示せず）が備えられている。ＡＬＭは、仮想接続
の入力ポリシングと、交換機構のための経路ルックアッ
プと、出力仮想回線アドレス変換と、パフォーマンス統
計と、下記および付録の状態マシーン１および１１の説
明により詳しく記述するその他の機能とを供給する。Ａ
ＢＭは、入力および出力バッファリングと、出力マルチ
キャスト・ルーティングおよび出力サブポートへのレー
ト制御と、輻輳制御およびフロー制御と、追加のパフォ
ーマンス統計と、下記および付録の状態マシーン２、
３、９および１０の説明により詳しく記述するその他の
機能とを供給する。
には３０）の入力サブポート回路（２１０）および出力
サブポート回路（２１２）と、これらのサブポート回路
を共通接続回路（２１１および２１３）によって、交換
機構にまたは交換機構から（図１あるいは図１１）相互
接続している複数の制御ロジックおよびＲＡＭメモリ・
ブロック（２０１〜２０８）とを含むポート・カード具
体例のブロック図が示されている。現在のインプリメン
テーションにおける制御ロジックブロックは、関連する
ＲＡＭメモリ（２０４）を伴うＡＴＭ階層マネージャ
（ＡＬＭ）（２０１および２０６）と、関連するＲＡＭ
メモリ（２０５）を伴うＡＴＭバッファ・マネージャ
（ＡＢＭ）（２０２、２０３、２０７および２０８）と
の２つの集積回路で構成されている。入力と出力のサブ
ポートは通常、サービスのため物理層転送インタフェー
ス装置（図示せず）に接続される。システム構成の目的
と管理上の目的、そして呼の組み立てのために、ＡＬＭ
とＡＢＭは両方ともマイクロプロセッサ・インタフェー
ス（図示せず）が備えられている。ＡＬＭは、仮想接続
の入力ポリシングと、交換機構のための経路ルックアッ
プと、出力仮想回線アドレス変換と、パフォーマンス統
計と、下記および付録の状態マシーン１および１１の説
明により詳しく記述するその他の機能とを供給する。Ａ
ＢＭは、入力および出力バッファリングと、出力マルチ
キャスト・ルーティングおよび出力サブポートへのレー
ト制御と、輻輳制御およびフロー制御と、追加のパフォ
ーマンス統計と、下記および付録の状態マシーン２、
３、９および１０の説明により詳しく記述するその他の
機能とを供給する。
【００１０】図３を参照して、図３には、６つの入力ポ
ートＩＰ０〜ＩＰ５と６つの出力ポートＯＰ０〜ＯＰ５
とを相互接続するための交換モジュールＡＳＸのブロッ
ク図が示されている。交換モジュールＡＳＸは、図１の
交換機構１３０を有する。ＡＳＸモジュールは、どの入
力ポートも１つ以上の出力ポートへ経路付けをおこなう
６×６ポート共有メモリ交換装置である。これは、出力
キューイング、マルチキャスティング、一段および多段
構成をサポートし、さらに非ブロック化ロスレス交換ノ
ード操作を可能にする。これは、マイクロプロセッサ・
インタフェース３０１を介して配列される。交換モジュ
ールＡＳＸは、セル・バッファに接続する６つの入力ポ
ート回路（３０２）および６つの出力ポート回路（３０
３）を含んでいる。セル・バッファ・ユニット３０４
は、経路付けアービトレーション回路３０５と、構成可
能リンク・リスト３０６と、キュー処理装置３０７と、
バックプレッシャ処理装置３０８と、マイクロプロセッ
サ・インタフェース３０１とに接続している。経路付け
アービトレーション回路３０５とバックプレッシャ処理
装置３０８は、入力および出力ポートに相互接続してい
る。図１に示されるＡＳＸ回路の６つの出力キューＯＰ
０〜ＯＰ５は、セルバッファ３０４およびリンク・リス
ト３０６の中にあり、ポート・カードのＡＢＭ回路と同
様に動作する。
ートＩＰ０〜ＩＰ５と６つの出力ポートＯＰ０〜ＯＰ５
とを相互接続するための交換モジュールＡＳＸのブロッ
ク図が示されている。交換モジュールＡＳＸは、図１の
交換機構１３０を有する。ＡＳＸモジュールは、どの入
力ポートも１つ以上の出力ポートへ経路付けをおこなう
６×６ポート共有メモリ交換装置である。これは、出力
キューイング、マルチキャスティング、一段および多段
構成をサポートし、さらに非ブロック化ロスレス交換ノ
ード操作を可能にする。これは、マイクロプロセッサ・
インタフェース３０１を介して配列される。交換モジュ
ールＡＳＸは、セル・バッファに接続する６つの入力ポ
ート回路（３０２）および６つの出力ポート回路（３０
３）を含んでいる。セル・バッファ・ユニット３０４
は、経路付けアービトレーション回路３０５と、構成可
能リンク・リスト３０６と、キュー処理装置３０７と、
バックプレッシャ処理装置３０８と、マイクロプロセッ
サ・インタフェース３０１とに接続している。経路付け
アービトレーション回路３０５とバックプレッシャ処理
装置３０８は、入力および出力ポートに相互接続してい
る。図１に示されるＡＳＸ回路の６つの出力キューＯＰ
０〜ＯＰ５は、セルバッファ３０４およびリンク・リス
ト３０６の中にあり、ポート・カードのＡＢＭ回路と同
様に動作する。
【００１１】図１１を参照すると、ここには、入力ポー
ト１１１０と、３段交換ユニット（交換機構）１１３０
と、出力ポート・ユニット１１５０とを含む交換機ノー
ドが具体的に図示されている。図１１に示されている交
換機ノードは、１８×１８のポート交換機構を供給す
る。入力ポート１１１０および出力ポート１１５０は、
図１の入力ポート１１０および出力ポート１５０と同じ
回路を用いて実装される。３段交換機構１１３０は、６
つの交換モジュールＡＳＸを含む第１ステージ（入力）
１１３１と、６つの交換モジュールＡＸＢを持つ第２ス
テージ（クロスバー）１１３２と、６つの交換モジュー
ルＡＳＸを含む第３ステージ（出力）１１３３とを持っ
て実装される。第１ステージの６つの各ＡＳＸモジュー
ルは、３つの入力ポート・カードのいずれからも入力を
受け取ることができ、６つの第２ステージのＡＸＢモジ
ュールのどれにもアクセス可能な３→６伸長機として構
成されている。第２ステージの６つの各ＡＸＢモジュー
ルは、６つの第３ステージのＡＳＸモジュールのどれに
もアクセス可能な６×６ポート・クロスバーで構成され
ている。第３ステージの６つの各ＡＳＸモジュールは、
３つの出力ポート・カードのいずれにも出力可能な６→
３集線装置として構成される。ＡＳＸモジュールは、図
３を参照して先に説明したものと同じである。
ト１１１０と、３段交換ユニット（交換機構）１１３０
と、出力ポート・ユニット１１５０とを含む交換機ノー
ドが具体的に図示されている。図１１に示されている交
換機ノードは、１８×１８のポート交換機構を供給す
る。入力ポート１１１０および出力ポート１１５０は、
図１の入力ポート１１０および出力ポート１５０と同じ
回路を用いて実装される。３段交換機構１１３０は、６
つの交換モジュールＡＳＸを含む第１ステージ（入力）
１１３１と、６つの交換モジュールＡＸＢを持つ第２ス
テージ（クロスバー）１１３２と、６つの交換モジュー
ルＡＳＸを含む第３ステージ（出力）１１３３とを持っ
て実装される。第１ステージの６つの各ＡＳＸモジュー
ルは、３つの入力ポート・カードのいずれからも入力を
受け取ることができ、６つの第２ステージのＡＸＢモジ
ュールのどれにもアクセス可能な３→６伸長機として構
成されている。第２ステージの６つの各ＡＸＢモジュー
ルは、６つの第３ステージのＡＳＸモジュールのどれに
もアクセス可能な６×６ポート・クロスバーで構成され
ている。第３ステージの６つの各ＡＳＸモジュールは、
３つの出力ポート・カードのいずれにも出力可能な６→
３集線装置として構成される。ＡＳＸモジュールは、図
３を参照して先に説明したものと同じである。
【００１２】図４に示されるＡＸＢモジュールは、プロ
セッサ・ベースであり、６つの出力ポート４０２に相互
接続する６つの入力ポート４０１と、相互接続されたマ
イクロプロセッサ・インタフェース４０３と、バックプ
レッシャ処理装置４０４と、経路付けアービトレーショ
ン回路４０５とを含む。バックプレッシャ処理装置４０
４および経路付けアービトレーション回路４０５は、そ
れぞれ４１０および４２０のパスを経由して、第１ステ
ージ１１３１および第３ステージ１１３３の交換モジュ
ールにもつながっている。ＡＸＢモジュールは、６×６
ポート・クロスバ相互接続装置である。ＡＸＢモジュー
ルの多くの機能は、ＡＳＸの機能と同様のものである。
しかしながら、バッファリングが利用されるのは入力４
０１および出力４０２ポート・ユニットだけである。こ
のように、ＡＸＢモジュールは、内部のＲＡＭストレー
ジを必要としない。
セッサ・ベースであり、６つの出力ポート４０２に相互
接続する６つの入力ポート４０１と、相互接続されたマ
イクロプロセッサ・インタフェース４０３と、バックプ
レッシャ処理装置４０４と、経路付けアービトレーショ
ン回路４０５とを含む。バックプレッシャ処理装置４０
４および経路付けアービトレーション回路４０５は、そ
れぞれ４１０および４２０のパスを経由して、第１ステ
ージ１１３１および第３ステージ１１３３の交換モジュ
ールにもつながっている。ＡＸＢモジュールは、６×６
ポート・クロスバ相互接続装置である。ＡＸＢモジュー
ルの多くの機能は、ＡＳＸの機能と同様のものである。
しかしながら、バッファリングが利用されるのは入力４
０１および出力４０２ポート・ユニットだけである。こ
のように、ＡＸＢモジュールは、内部のＲＡＭストレー
ジを必要としない。
【００１３】本発明によれば、マルチキャスト要求に関
連し、１段（図１）または多段ＡＴＭ交換システム（図
１１）のいずれかの入力ポートから受信されたＡＴＭセ
ル（または同様のパケット）も、その交換機の出力ポー
トのマルチキャスト要求により定義されたどのセットに
も、可能な最小の数のストレージ・サイトと、交換機を
通る単一のパスで所望の出口（出力ポート）の全てに到
着するように交換する相互接続リンクを利用して分配さ
れる。この資源の最適使用を達成するため、所望の出口
のセットを定義するオリジナルのマルチキャスト要求Ｄ
は、交換機の相互接続リンクを通してミニマルツリー・
パスを構成する明示的なな経路のセットの１つもしくは
それ以上の部品に分解される。本発明によれば、これら
の最適経路要素の表現は、ストレージ制御機構およびリ
ンク割当機構を含む交換システムの制御構成要素が、こ
れを直接的に翻訳し要求されるシステム資源の最適使用
が達成できるものである。
連し、１段（図１）または多段ＡＴＭ交換システム（図
１１）のいずれかの入力ポートから受信されたＡＴＭセ
ル（または同様のパケット）も、その交換機の出力ポー
トのマルチキャスト要求により定義されたどのセットに
も、可能な最小の数のストレージ・サイトと、交換機を
通る単一のパスで所望の出口（出力ポート）の全てに到
着するように交換する相互接続リンクを利用して分配さ
れる。この資源の最適使用を達成するため、所望の出口
のセットを定義するオリジナルのマルチキャスト要求Ｄ
は、交換機の相互接続リンクを通してミニマルツリー・
パスを構成する明示的なな経路のセットの１つもしくは
それ以上の部品に分解される。本発明によれば、これら
の最適経路要素の表現は、ストレージ制御機構およびリ
ンク割当機構を含む交換システムの制御構成要素が、こ
れを直接的に翻訳し要求されるシステム資源の最適使用
が達成できるものである。
【００１４】本発明の最適経路の各部分の表現方法は、
ヘッダにリンクの明示的な出力ポートのビットマップ
（図５の５２１など）を含めるように変更することによ
って交換機構に入力された標準のＡＴＭセル（図５の５
００）を変更または拡張して、現在の位置から１段以上
の交換機構を通って、要求された出力ポートまで渡るよ
うにするものである。含まれるべき出力ポート・ビット
マップのパターンは、マルチキャスト・リクエスト−典
型的にはセル・ヘッダ（図５の５０１）中の仮想回線
（ＶＣ）アドレス（ＶＰＩ，ＶＣＩ）を参照することに
よる−で識別される翻訳テーブル（図９）ロケーション
から抜き出したものである。多段交換機構（図１１な
ど）の場合、出力ポート・ビットマップは、全体の段数
の部分だけを通るツリーパスを識別してもよい。部分的
な各パスの終点で、ビットマップの既に通過した部分は
廃棄され、ビットマップの新しい部分が、ここでもＶＣ
アドレスまたはその他の実装で決められたシステム固有
の接続情報を参照することにより抜き出され（または生
成され）付加される。この新しい部分的なパス・ビット
マップは、現在の交換機構ロケーションより、出力ポー
ト方向に向かって先のサブツリーの構成要素だけを表し
ている。この部分パス分解の階層的またはモジュール方
式テクニックにより、通過するトータルのパスは、どん
な一時点一地点で、交換機ノードまたはシステムのスト
レージと伝送の効率を損なうことなく、一度にセルに付
加できるであろうリンクやポートよりかなり多くのリン
クとポートから構成されているが、各ビットマップ・セ
グメントまたはサブツリー表現は少ないビット数で持つ
ことができる。
ヘッダにリンクの明示的な出力ポートのビットマップ
（図５の５２１など）を含めるように変更することによ
って交換機構に入力された標準のＡＴＭセル（図５の５
００）を変更または拡張して、現在の位置から１段以上
の交換機構を通って、要求された出力ポートまで渡るよ
うにするものである。含まれるべき出力ポート・ビット
マップのパターンは、マルチキャスト・リクエスト−典
型的にはセル・ヘッダ（図５の５０１）中の仮想回線
（ＶＣ）アドレス（ＶＰＩ，ＶＣＩ）を参照することに
よる−で識別される翻訳テーブル（図９）ロケーション
から抜き出したものである。多段交換機構（図１１な
ど）の場合、出力ポート・ビットマップは、全体の段数
の部分だけを通るツリーパスを識別してもよい。部分的
な各パスの終点で、ビットマップの既に通過した部分は
廃棄され、ビットマップの新しい部分が、ここでもＶＣ
アドレスまたはその他の実装で決められたシステム固有
の接続情報を参照することにより抜き出され（または生
成され）付加される。この新しい部分的なパス・ビット
マップは、現在の交換機構ロケーションより、出力ポー
ト方向に向かって先のサブツリーの構成要素だけを表し
ている。この部分パス分解の階層的またはモジュール方
式テクニックにより、通過するトータルのパスは、どん
な一時点一地点で、交換機ノードまたはシステムのスト
レージと伝送の効率を損なうことなく、一度にセルに付
加できるであろうリンクやポートよりかなり多くのリン
クとポートから構成されているが、各ビットマップ・セ
グメントまたはサブツリー表現は少ないビット数で持つ
ことができる。
【００１５】交換システムの各ノードにおいて、すなわ
ち、交換機内のリンクおよび／またはポートの相互連結
の各ポイントにおいて、セルは、今度はそのパス内の各
前方のリンクへのアクセスのため格納されていてもよ
い。本発明では、このノードから前方に移動するリンク
の数とは無関係に、セルは各交換ノードごとに一回格納
される。これを達成するためのテクニックは、まず、セ
ルが加えられた参照カウント・フィールドで格納される
ことであり、この参照カウントは、そのセルが格納され
るノードから前方のリンクの数のビットマップ表現から
自動的に生まれるものである。次に、セルが格納される
ので、このノードから前方に通過するようにする各リン
クへの配信のためそれをキューイングするのに必要な情
報もまた、各入力リンクまたはポートからひとつのセル
をサーブするのに要する時間内で格納される。このマル
チキャスト・キューイング情報の並行ストレージは、交
換機のノードを入力するためにセル用に余地がある場
合、そのマルチキャスト・ツリー内のノードから前方の
リンクおよび／またはポートすべてへの配信が確実にな
されることを保障する。上記のインプリメンテーション
において、マルチキャスト・キューイング情報の並行ス
トレージは、次の２つの異なる方法で成し遂げられる。
ち、交換機内のリンクおよび／またはポートの相互連結
の各ポイントにおいて、セルは、今度はそのパス内の各
前方のリンクへのアクセスのため格納されていてもよ
い。本発明では、このノードから前方に移動するリンク
の数とは無関係に、セルは各交換ノードごとに一回格納
される。これを達成するためのテクニックは、まず、セ
ルが加えられた参照カウント・フィールドで格納される
ことであり、この参照カウントは、そのセルが格納され
るノードから前方のリンクの数のビットマップ表現から
自動的に生まれるものである。次に、セルが格納される
ので、このノードから前方に通過するようにする各リン
クへの配信のためそれをキューイングするのに必要な情
報もまた、各入力リンクまたはポートからひとつのセル
をサーブするのに要する時間内で格納される。このマル
チキャスト・キューイング情報の並行ストレージは、交
換機のノードを入力するためにセル用に余地がある場
合、そのマルチキャスト・ツリー内のノードから前方の
リンクおよび／またはポートすべてへの配信が確実にな
されることを保障する。上記のインプリメンテーション
において、マルチキャスト・キューイング情報の並行ス
トレージは、次の２つの異なる方法で成し遂げられる。
【００１６】１．最高帯域幅のシステム要素について
は、完全に並列キューイング機構が、これらの要素のセ
ル・サービス時間内でセルと並行にセルのマルチキャス
ト目的地のすべてについての入力を行う。 ２．低い帯域幅のシステム要素、特に出力の数が大きい
ものについては、ビットマップが、セルの格納と並行に
且つセル・サービス時間内で特別マルチキャスト・ステ
ージング・キュー内に格納される。セル・サービス時間
内で追加のタイムスロットが提供され、よって各ステー
ジング・キュー・エントリが格納されるマルチキャスト
目的地ビットマップにしたがって、マルチキャスト・ス
テージングから出力キューに多数のキュー・エントリが
行われる。各セル・サービス時間内のそのような追加の
タイムスロットを十分な数提供することにより、すべて
のセルがシステムから物質的に離れることのできる率を
超える率でマルチキャスト・エントリが行える。キュー
イング・ハードウエアのそのようなタイムシェアリング
により、低い帯域幅の要素についてインプリメンテーシ
ョン全体の節約が成し遂げられる。
は、完全に並列キューイング機構が、これらの要素のセ
ル・サービス時間内でセルと並行にセルのマルチキャス
ト目的地のすべてについての入力を行う。 ２．低い帯域幅のシステム要素、特に出力の数が大きい
ものについては、ビットマップが、セルの格納と並行に
且つセル・サービス時間内で特別マルチキャスト・ステ
ージング・キュー内に格納される。セル・サービス時間
内で追加のタイムスロットが提供され、よって各ステー
ジング・キュー・エントリが格納されるマルチキャスト
目的地ビットマップにしたがって、マルチキャスト・ス
テージングから出力キューに多数のキュー・エントリが
行われる。各セル・サービス時間内のそのような追加の
タイムスロットを十分な数提供することにより、すべて
のセルがシステムから物質的に離れることのできる率を
超える率でマルチキャスト・エントリが行える。キュー
イング・ハードウエアのそのようなタイムシェアリング
により、低い帯域幅の要素についてインプリメンテーシ
ョン全体の節約が成し遂げられる。
【００１７】詳細な説明 仮想接続情報
図９および１０を同時に参照して、図１の交換システム
における仮想接続のセットアップについて説明する。発
呼者のマルチキャスト要求に応じて（図１４のステップ
１４０１）、交換システムは、マルチキャスト仮想接続
（ＶＣ）識別子を確立し、仮想接続（または翻訳）テー
ブル図９の９００を初期設定し、各発呼者のＶＣに関連
する情報を格納および更新する。各ＶＣテーブル・エン
トリは、具体的に、３つの連続したワード９０５〜９０
７からなり、図９に示されたフォーマットを有する。特
定のポート・カードについて、仮想接続テーブルのサイ
ズは、ポートがサポートするように設計される最大数の
入力仮想接続の関数である。ＶＣテーブル９００に対す
るアドレス９０１はＶＣ＿ｉｎｄｅｘおよびメモリ内の
テーブルのベース位置に対するポインタを用いて次のよ
うに計算される。
における仮想接続のセットアップについて説明する。発
呼者のマルチキャスト要求に応じて（図１４のステップ
１４０１）、交換システムは、マルチキャスト仮想接続
（ＶＣ）識別子を確立し、仮想接続（または翻訳）テー
ブル図９の９００を初期設定し、各発呼者のＶＣに関連
する情報を格納および更新する。各ＶＣテーブル・エン
トリは、具体的に、３つの連続したワード９０５〜９０
７からなり、図９に示されたフォーマットを有する。特
定のポート・カードについて、仮想接続テーブルのサイ
ズは、ポートがサポートするように設計される最大数の
入力仮想接続の関数である。ＶＣテーブル９００に対す
るアドレス９０１はＶＣ＿ｉｎｄｅｘおよびメモリ内の
テーブルのベース位置に対するポインタを用いて次のよ
うに計算される。
【数１】
【００１８】このＶＣテーブル・アドレス９０１は、次
の情報を含むこのマルチキャスト仮想接続に関する情報
を格納するよう用いられる。
の情報を含むこのマルチキャスト仮想接続に関する情報
を格納するよう用いられる。
【００１９】●出力ポート・ビットマップ（たとえば３
６ビット・ワイド）９０５は、セルが経路付けされるべ
き交換システムの出力ポートを示す。ユニキャスト・セ
ルについては、そのフィールド内の単一ビットのみが
「１」に設定され、マルチキャスト・セルについては、
多数のセルが「１」に設定される。ビット３２から３５
が部分カード０から１５を出力するものを識別しなが
ら、個々のビット０から３１は、それぞれ出力カードの
出力ポート０から３１に対応する。
６ビット・ワイド）９０５は、セルが経路付けされるべ
き交換システムの出力ポートを示す。ユニキャスト・セ
ルについては、そのフィールド内の単一ビットのみが
「１」に設定され、マルチキャスト・セルについては、
多数のセルが「１」に設定される。ビット３２から３５
が部分カード０から１５を出力するものを識別しなが
ら、個々のビット０から３１は、それぞれ出力カードの
出力ポート０から３１に対応する。
【００２０】●遅延優先順位（ＤＰ）フィールド９１１
が、この仮想接続のための４つの遅延優先順位（０〜
３）のひとつを提供する。ここで０の値は、低相対的待
ち時間を有する。
が、この仮想接続のための４つの遅延優先順位（０〜
３）のひとつを提供する。ここで０の値は、低相対的待
ち時間を有する。
【００２１】●ルーティング・フィールドのキュー９１
２は、入力ポートに関連し、入力キューイング・ロジッ
クにより用いられ、このセルを格納する出力キュー（ポ
ート・カード上のアウト０〜アウト５）を識別する。ポ
ート・カード上では、ポート・ビットマップは、出力キ
ューを決定するためには用いられない。
２は、入力ポートに関連し、入力キューイング・ロジッ
クにより用いられ、このセルを格納する出力キュー（ポ
ート・カード上のアウト０〜アウト５）を識別する。ポ
ート・カード上では、ポート・ビットマップは、出力キ
ューを決定するためには用いられない。
【００２２】●バックプレッシャのキュー（ＱＢ）９１
３は、入力キューイング・ロジックにより使用され、交
換機能内のトラヒック輻輳を決定し、マルチキャスト・
セルをスイッチ機能へ送信する。
３は、入力キューイング・ロジックにより使用され、交
換機能内のトラヒック輻輳を決定し、マルチキャスト・
セルをスイッチ機能へ送信する。
【００２３】接続タグ９０８は、ポート・カードのため
のヘッダ翻訳ルックアップ（ＨＴＬ）テーブル（図７）
に対するアドレス（ＨＸＬＵ）を割り出し、ｈｔｍ＿ｉ
ｎｄｅｘを得るために用いられる。ｈｔｍ＿ｉｎｄｅｘ
から、ヘッダ翻訳（ＨＴ）テーブル（図６）に対するア
ドレスが得られる。ＨＴテーブルは、接続ごとの発信ま
たは新たなＶＰＩ／ＶＣＩが記憶され、アクセスされる
ところである。１６ビットの接続タグは、６４Ｋまでの
出力ＶＣをサポートする。ＨＸＬＵデータ、ＨＸＬＵフ
ォーマット、ＨＴテーブル・データおよびＨＴテーブル
・フォーマットは、本明細書の後のセクションに記載さ
れている。
のヘッダ翻訳ルックアップ（ＨＴＬ）テーブル（図７）
に対するアドレス（ＨＸＬＵ）を割り出し、ｈｔｍ＿ｉ
ｎｄｅｘを得るために用いられる。ｈｔｍ＿ｉｎｄｅｘ
から、ヘッダ翻訳（ＨＴ）テーブル（図６）に対するア
ドレスが得られる。ＨＴテーブルは、接続ごとの発信ま
たは新たなＶＰＩ／ＶＣＩが記憶され、アクセスされる
ところである。１６ビットの接続タグは、６４Ｋまでの
出力ＶＣをサポートする。ＨＸＬＵデータ、ＨＸＬＵフ
ォーマット、ＨＴテーブル・データおよびＨＴテーブル
・フォーマットは、本明細書の後のセクションに記載さ
れている。
【００２４】ＶＣテーブルが確率すると、スイッチ・シ
ステム（図１または図１１）は、要求されるマルチキャ
スト接続の標準のＡＴＭセルを受ける準備が整う。ステ
ップ２４０２において、システムは図８のルックアップ
・テーブルＬＵＴ１、ＬＵＴ２と、図８のＨＴテーブル
と、図７のＨＴＬテーブルを確立する。ステップ１４０
３において、マルチキャスト・セルは、標準のＡＴＭフ
ォーマットにおけるシステムにより受け取られる。
ステム（図１または図１１）は、要求されるマルチキャ
スト接続の標準のＡＴＭセルを受ける準備が整う。ステ
ップ２４０２において、システムは図８のルックアップ
・テーブルＬＵＴ１、ＬＵＴ２と、図８のＨＴテーブル
と、図７のＨＴＬテーブルを確立する。ステップ１４０
３において、マルチキャスト・セルは、標準のＡＴＭフ
ォーマットにおけるシステムにより受け取られる。
【００２５】図５を参照して、図１の入力ポート・ユニ
ット１１０で受信された標準ＡＴＭセル５００のフォー
マットについて説明する。ＡＴＭセル・フォーマット
は、５バイト（４０ビット）長のＡＴＭヘッダ５０１
と、４０バイト長のペイロードとを含む。ＡＴＭヘッダ
は、４ビットの基準フロー制御（ＧＦＣ）と、８ビット
の仮想パス識別子（ＶＰＩ）５０２と、１６ビットの仮
想チャネル識別子（ＶＣＩ）５０３と、３ビットのペイ
ロードタイプ識別子（ＰＴＩ）と、１ビットのセル・ロ
ス優先順位（ＣＬＰ）と、８ビットのヘッダ・エラー・
コントロール（ＨＥＣ）とを有する。
ット１１０で受信された標準ＡＴＭセル５００のフォー
マットについて説明する。ＡＴＭセル・フォーマット
は、５バイト（４０ビット）長のＡＴＭヘッダ５０１
と、４０バイト長のペイロードとを含む。ＡＴＭヘッダ
は、４ビットの基準フロー制御（ＧＦＣ）と、８ビット
の仮想パス識別子（ＶＰＩ）５０２と、１６ビットの仮
想チャネル識別子（ＶＣＩ）５０３と、３ビットのペイ
ロードタイプ識別子（ＰＴＩ）と、１ビットのセル・ロ
ス優先順位（ＣＬＰ）と、８ビットのヘッダ・エラー・
コントロール（ＨＥＣ）とを有する。
【００２６】図１４の１４０４から１４１０までのさま
ざまなステップは、本発明にしたがった有限状態マシー
ンにより実行される。これらのさまざまなマシーンの特
別な作動の詳細は、この明細の付録により詳しく記載さ
れている。１段ＡＴＭ交換機の操作は、１４０１から１
４１１までのステップにより記述され、マシーン１から
３および７から１１を利用する。多段ＡＴＭ交換機は、
１４０１から１４０６，１４１２，１４０９から１４１
１までのステップを含み、付属に記載のすべてのマシー
ン１〜１１を利用する。
ざまなステップは、本発明にしたがった有限状態マシー
ンにより実行される。これらのさまざまなマシーンの特
別な作動の詳細は、この明細の付録により詳しく記載さ
れている。１段ＡＴＭ交換機の操作は、１４０１から１
４１１までのステップにより記述され、マシーン１から
３および７から１１を利用する。多段ＡＴＭ交換機は、
１４０１から１４０６，１４１２，１４０９から１４１
１までのステップを含み、付属に記載のすべてのマシー
ン１〜１１を利用する。
【００２７】ステップ１４０４（マシーン１により実行
される）では、ＡＴＭセルのヘッダは入力ポート・カー
ドにより修正される。入力ポート・ユニット１１０から
（図１のリンク１２０を通って）出力され、交換ユニッ
ト１３０に入力された修正されたフォーマットの出力セ
ルは、ローカル・ヘッダ５２３と、低標準ヘッダ５２４
と、ペイロードとを含むように５２０で示されている。
本発明によれば、標準ヘッダ５０１のＶＰＩおよびＶＣ
Ｉセグメントが用いられて、図８のルックアップ・テー
ブルＬＵＴ１およびＬＵＴ２と、図９のＶＣ（翻訳）テ
ーブルと、図７のＨＴＬテーブルと、図６のＨＴテーブ
ルとにアクセスし、ローカル・ヘッダを生成する。具体
的なローカル・ヘッダは、優先順位ビット（Ｐ）を含む
複数のセグメントと、接続タグ５２２と、出力ポート・
マップ５２１と、ルーティングのキュー（ＱＲ）と、サ
ービス特徴情報（ＮＩ、ＣＩ）、ポリシング情報（ＰＯ
Ｌ）と、Ｓビットとを含む。低標準ヘッダ５２４は、ヘ
ッダ翻訳プロセスの間に得られる標準ヘッダのＧＦＣ、
ＶＣＩ、ＰＴＩおよびＣＬＰセグメントを含む。ヘッダ
翻訳は、次のパラグラフに詳細に記述される。
される）では、ＡＴＭセルのヘッダは入力ポート・カー
ドにより修正される。入力ポート・ユニット１１０から
（図１のリンク１２０を通って）出力され、交換ユニッ
ト１３０に入力された修正されたフォーマットの出力セ
ルは、ローカル・ヘッダ５２３と、低標準ヘッダ５２４
と、ペイロードとを含むように５２０で示されている。
本発明によれば、標準ヘッダ５０１のＶＰＩおよびＶＣ
Ｉセグメントが用いられて、図８のルックアップ・テー
ブルＬＵＴ１およびＬＵＴ２と、図９のＶＣ（翻訳）テ
ーブルと、図７のＨＴＬテーブルと、図６のＨＴテーブ
ルとにアクセスし、ローカル・ヘッダを生成する。具体
的なローカル・ヘッダは、優先順位ビット（Ｐ）を含む
複数のセグメントと、接続タグ５２２と、出力ポート・
マップ５２１と、ルーティングのキュー（ＱＲ）と、サ
ービス特徴情報（ＮＩ、ＣＩ）、ポリシング情報（ＰＯ
Ｌ）と、Ｓビットとを含む。低標準ヘッダ５２４は、ヘ
ッダ翻訳プロセスの間に得られる標準ヘッダのＧＦＣ、
ＶＣＩ、ＰＴＩおよびＣＬＰセグメントを含む。ヘッダ
翻訳は、次のパラグラフに詳細に記述される。
【００２８】ヘッダ翻訳
図１の本発明の交換ノードの具体例は、標準ＵＮＩおよ
びＮＮＩインターフェイスで動作可能である。ＵＮＩイ
ンターフェイスについては、５ビットのサブポート部材
と、ＶＰＩ５０２の８つの最小有効ビット（ＬＳＢｓ：
least significant bits）と、ＶＣＩ５０３の１４ＬＳ
Ｂとが、２７ビットの潜在アドレス・スペースを創造す
る。ＮＮＩインターフェイスについては、追加の４つの
ＶＰＩビット（ＡＴＭセル５００のヘッダのＧＦＣビッ
ト）が３１ビットの潜在アドレス・スペースを創造する
ために用いられる。
びＮＮＩインターフェイスで動作可能である。ＵＮＩイ
ンターフェイスについては、５ビットのサブポート部材
と、ＶＰＩ５０２の８つの最小有効ビット（ＬＳＢｓ：
least significant bits）と、ＶＣＩ５０３の１４ＬＳ
Ｂとが、２７ビットの潜在アドレス・スペースを創造す
る。ＮＮＩインターフェイスについては、追加の４つの
ＶＰＩビット（ＡＴＭセル５００のヘッダのＧＦＣビッ
ト）が３１ビットの潜在アドレス・スペースを創造する
ために用いられる。
【００２９】仮想接続インデックス（ＶＣ＿Ｉｎｄｅ
ｘ）は、ＶＣテーブル９００（翻訳テーブルとしても参
照される）（図９）に対するＶＣ＿Ａｄｄｒｅｓｓを割
り出し、特定の仮想接続に関連する出力ポート・ビット
マップ９０５（マルチキャスト・ビットマップとしても
参照される）を得る。インデクシングには２つのレベル
が用いられる。ＵＮＩインターフェイスについては、第
１のレベルが、８Ｋまでの単一ＶＰＩ接続のスペースに
対する各サブポートをマッピングする。ＮＮＩインター
フェイスについては、第１のレベルが６４Ｋまでの単一
ＶＩＰ接続のスペースに対する各サブポートをマッピン
グする。ＵＮＩおよびＮＮＩ両方のインターフェイスに
ついては、第２のレベルが６４Ｋまでの仮想接続のスペ
ースに対する各ＶＰＩ接続をマッピングする。図８は、
ルックアップ・テーブルＬＵＴ１およびＬＵＴ２を用い
て２レベル・インデクシングの例を示している。サポー
ト部材８０１は、アクセスＬＵＴ１＿Ａｄｄｒｅｓｓと
して用いられ、テーブルＬＵＴ１からＶＰ＿Ｂａｓｅお
よびＭＡＸ＿ＶＰＩ番号を得る。（ＡＴＭセル５００で
受け取られた）ＶＰＩ５０２がＶＰ＿ＢａｓｅとＶＰ＿
Ｂａｓｅ＋ＭＡＸ＿ＶＰＩとの間に下がる場合、ＡＴＭ
セルは受け入れられる。あるいは、受け入れられない。
ＶＰ＿Ｂａｓｅ＋ＶＰＩ５０２は、テーブルＬＵＴ２に
対するアクセス・アドレス（ＬＵＴ２＿Ａｄｄｒｅｓ
ｓ）として用いられ、ＶＰ＿Ｂａｓｅ、ＭＡＸ＿ＶＣ
Ｉ、ＶＣＩ＿Ｉｎｄｅｘを得るために用いられる。受け
取られたＶＰＩ５０２がＶＰ＿Ｂａｓｅ＋ＭＡＸ＿ＶＣ
Ｉよりも小さい場合、ＡＴＭセル５００は、受け入れら
れる。または受け入れられない。
ｘ）は、ＶＣテーブル９００（翻訳テーブルとしても参
照される）（図９）に対するＶＣ＿Ａｄｄｒｅｓｓを割
り出し、特定の仮想接続に関連する出力ポート・ビット
マップ９０５（マルチキャスト・ビットマップとしても
参照される）を得る。インデクシングには２つのレベル
が用いられる。ＵＮＩインターフェイスについては、第
１のレベルが、８Ｋまでの単一ＶＰＩ接続のスペースに
対する各サブポートをマッピングする。ＮＮＩインター
フェイスについては、第１のレベルが６４Ｋまでの単一
ＶＩＰ接続のスペースに対する各サブポートをマッピン
グする。ＵＮＩおよびＮＮＩ両方のインターフェイスに
ついては、第２のレベルが６４Ｋまでの仮想接続のスペ
ースに対する各ＶＰＩ接続をマッピングする。図８は、
ルックアップ・テーブルＬＵＴ１およびＬＵＴ２を用い
て２レベル・インデクシングの例を示している。サポー
ト部材８０１は、アクセスＬＵＴ１＿Ａｄｄｒｅｓｓと
して用いられ、テーブルＬＵＴ１からＶＰ＿Ｂａｓｅお
よびＭＡＸ＿ＶＰＩ番号を得る。（ＡＴＭセル５００で
受け取られた）ＶＰＩ５０２がＶＰ＿ＢａｓｅとＶＰ＿
Ｂａｓｅ＋ＭＡＸ＿ＶＰＩとの間に下がる場合、ＡＴＭ
セルは受け入れられる。あるいは、受け入れられない。
ＶＰ＿Ｂａｓｅ＋ＶＰＩ５０２は、テーブルＬＵＴ２に
対するアクセス・アドレス（ＬＵＴ２＿Ａｄｄｒｅｓ
ｓ）として用いられ、ＶＰ＿Ｂａｓｅ、ＭＡＸ＿ＶＣ
Ｉ、ＶＣＩ＿Ｉｎｄｅｘを得るために用いられる。受け
取られたＶＰＩ５０２がＶＰ＿Ｂａｓｅ＋ＭＡＸ＿ＶＣ
Ｉよりも小さい場合、ＡＴＭセル５００は、受け入れら
れる。または受け入れられない。
【００３０】図８に示されたように、テーブルＬＵＴ２
から得られた仮想接続ＶＣテーブル・アドレス９０１
は、図９のＶＣ（翻訳）テーブル９００、ポリシング・
テーブル９０２および入力カウンタ９０３にアクセスす
るために用いられるＶＰ＿Ｂａｓｅ＋ＶＣ＿Ｉｎｄｅｘ
である。
から得られた仮想接続ＶＣテーブル・アドレス９０１
は、図９のＶＣ（翻訳）テーブル９００、ポリシング・
テーブル９０２および入力カウンタ９０３にアクセスす
るために用いられるＶＰ＿Ｂａｓｅ＋ＶＣ＿Ｉｎｄｅｘ
である。
【００３１】図９を参照すると、ポリシング・テーブル
９０２は、翻訳テーブル９００として同様にアクセスさ
れ、標準「ＵＰＣ」操作のためのメモリと制御情報を提
供する。すなわち、セルをマーク付けまたは注目するた
めに用いられる。入力カウンタ９０３および出力カウン
タ９０４は、ポリシングの結果の統計を集めるために用
いられる。ＶＣ翻訳テーブル９００は、ＶＣテーブル・
アドレス９０１を用いて、出力ポート・ビットマップ９
０５と、接続タグ９０８と、遅延優先順位９１１と、ル
ーティングのキュー（ＱＲ）フィールド９１２へ各仮想
接続のためのアクセスを提供する。
９０２は、翻訳テーブル９００として同様にアクセスさ
れ、標準「ＵＰＣ」操作のためのメモリと制御情報を提
供する。すなわち、セルをマーク付けまたは注目するた
めに用いられる。入力カウンタ９０３および出力カウン
タ９０４は、ポリシングの結果の統計を集めるために用
いられる。ＶＣ翻訳テーブル９００は、ＶＣテーブル・
アドレス９０１を用いて、出力ポート・ビットマップ９
０５と、接続タグ９０８と、遅延優先順位９１１と、ル
ーティングのキュー（ＱＲ）フィールド９１２へ各仮想
接続のためのアクセスを提供する。
【００３２】出力ポート・ビットマップ・フィールド９
０５は、本発明の例示的マルチキャスト接続のために、
相互接続する交換ユニット１３０を介して入力ポート１
０２からマップを提供する。マルチキャスト接続のため
の翻訳テーブル９００エントリが一度アクセスされる
と、ヘッダ翻訳を発生することができる。
０５は、本発明の例示的マルチキャスト接続のために、
相互接続する交換ユニット１３０を介して入力ポート１
０２からマップを提供する。マルチキャスト接続のため
の翻訳テーブル９００エントリが一度アクセスされる
と、ヘッダ翻訳を発生することができる。
【００３３】ヘッダ翻訳は、入力ポート・ユニット１１
０のサブポート・キューから読み込まれた出力セルのた
めのローカル・ヘッダ５２３および低標準ヘッダ５２４
を生成するために用いられる。ヘッダ翻訳は、図６に示
されたヘッダ翻訳（ＨＴ）テーブル６００にアクセスす
ることにより発生する。ヘッダ翻訳（ＨＴ）テーブル６
００は、フィールド：Ｐ（ワード上の奇数パリティ）
と、Ｒ（予約された）と、Ｓ（ＶＰ交換フラッグ）と、
ｖｐｉ４（ＧＦＣ／ＶＰＩヘッダ・ビットを置き換える
か否かを示すための制御ビット）と、新たなＶＰＩ＿４
（ＶＰＩの最も有効なビットＭＳＢ）と、新たなＶＰＩ
＿８（ＶＰＩの８つの最小有効ビットＬＳＢ）；新たな
ＶＣＩ（１６ビットと）からなる。
０のサブポート・キューから読み込まれた出力セルのた
めのローカル・ヘッダ５２３および低標準ヘッダ５２４
を生成するために用いられる。ヘッダ翻訳は、図６に示
されたヘッダ翻訳（ＨＴ）テーブル６００にアクセスす
ることにより発生する。ヘッダ翻訳（ＨＴ）テーブル６
００は、フィールド：Ｐ（ワード上の奇数パリティ）
と、Ｒ（予約された）と、Ｓ（ＶＰ交換フラッグ）と、
ｖｐｉ４（ＧＦＣ／ＶＰＩヘッダ・ビットを置き換える
か否かを示すための制御ビット）と、新たなＶＰＩ＿４
（ＶＰＩの最も有効なビットＭＳＢ）と、新たなＶＰＩ
＿８（ＶＰＩの８つの最小有効ビットＬＳＢ）；新たな
ＶＣＩ（１６ビットと）からなる。
【００３４】前述したように、新たなＶＰＩおよびＶＣ
Ｉの値６０１は、呼セットアップの間に発信ＶＣごとの
マイクロプロセッサによって図６のヘッダ翻訳（ＨＴ）
テーブルに格納された。「ｖｐｉ４ビット」と呼ばれる
新たＶＰＩ／ＶＣＩの値が格納された制御ビット新たな
ＶＰＩの４ＭＳＢがいかにして処理されるかを決定す
る。ＶＰ交換フラグＳとともにこれらの値およびＡＴＭ
ヘッダ５０１は、図５の出力セル５２０のための新たな
修正されたヘッダ（ローカル・ヘッダ５２３および低標
準ヘッダ５２４）を生成するために用いられる。
Ｉの値６０１は、呼セットアップの間に発信ＶＣごとの
マイクロプロセッサによって図６のヘッダ翻訳（ＨＴ）
テーブルに格納された。「ｖｐｉ４ビット」と呼ばれる
新たＶＰＩ／ＶＣＩの値が格納された制御ビット新たな
ＶＰＩの４ＭＳＢがいかにして処理されるかを決定す
る。ＶＰ交換フラグＳとともにこれらの値およびＡＴＭ
ヘッダ５０１は、図５の出力セル５２０のための新たな
修正されたヘッダ（ローカル・ヘッダ５２３および低標
準ヘッダ５２４）を生成するために用いられる。
【００３５】ＰＴＩおよびＣＬＰビットは、ＡＴＭヘッ
ダ５０１から読み込まれ、出力セル５２０の低標準ヘッ
ダ５２４へ挿入される。Ｓビットは、（ＡＴＭヘッダ５
０１に格納された）オリジナルのＶＣＩまたは（ＨＴテ
ーブル６００に格納された）新たなＶＣＩが発信低標準
ヘッダ５２４に挿入されるか否かを決定する。ｖｐｉ４
ビットは、（ＡＴＭヘッダ５０１に格納された）ＧＦＣ
フィールドまたは新たなＶＰＩ（ＨＴテーブル６００に
格納された新たなＶＰＩの４ＭＳＢビット）が発信低標
準ヘッダ５２４のフィールド５１５に挿入されるか否か
を決定する。新たなＶＰＩ（ＨＴテーブル６００に格納
された新たなＶＰＩの４ＬＳＢビット）の残りのビット
もまた、低標準ヘッダ５２４のフィールドに挿入され
る。
ダ５０１から読み込まれ、出力セル５２０の低標準ヘッ
ダ５２４へ挿入される。Ｓビットは、（ＡＴＭヘッダ５
０１に格納された）オリジナルのＶＣＩまたは（ＨＴテ
ーブル６００に格納された）新たなＶＣＩが発信低標準
ヘッダ５２４に挿入されるか否かを決定する。ｖｐｉ４
ビットは、（ＡＴＭヘッダ５０１に格納された）ＧＦＣ
フィールドまたは新たなＶＰＩ（ＨＴテーブル６００に
格納された新たなＶＰＩの４ＭＳＢビット）が発信低標
準ヘッダ５２４のフィールド５１５に挿入されるか否か
を決定する。新たなＶＰＩ（ＨＴテーブル６００に格納
された新たなＶＰＩの４ＬＳＢビット）の残りのビット
もまた、低標準ヘッダ５２４のフィールドに挿入され
る。
【００３６】修正ヘッダ・セグメント５２３および５２
４を生成するには、２レベルのルックアップを介して、
適切なＨＴテーブル６００エントリへアクセスしなけれ
ばならない。ＶＣテーブル９００のワード９０７の接続
タグは、図７のヘッダ翻訳ルックアップ（ＨＴＬ）テー
ブルに対するインデックスとして用いられる。ＨＴＬテ
ーブル内のバードのアドレス、ｈｘｌｕ、は、次の式：
４を生成するには、２レベルのルックアップを介して、
適切なＨＴテーブル６００エントリへアクセスしなけれ
ばならない。ＶＣテーブル９００のワード９０７の接続
タグは、図７のヘッダ翻訳ルックアップ（ＨＴＬ）テー
ブルに対するインデックスとして用いられる。ＨＴＬテ
ーブル内のバードのアドレス、ｈｘｌｕ、は、次の式：
【数２】
から得られる。
【００３７】ＨＴＬのｈｘｌｕ＿ａｄｄｒｅｓｓは、接
続タグと関連する図６のＨＴテーブル６００内のｈｔｔ
＿ａｄｄｒｅｓｓを指すインデックス（ｈｔｍ＿ｉｎｄ
ｅｘ７０１）を格納する。ｈｔｔ＿ａｄｄｒｅｓｓは、
ローカル・ヘッダ５２３および低標準ヘッダ５２４に格
納される得られた出力セルのためのＳやｖｐｉ４ビット
と同様に、新たなＶＰＩおよびＶＣＩの値を得るために
用いられる。
続タグと関連する図６のＨＴテーブル６００内のｈｔｔ
＿ａｄｄｒｅｓｓを指すインデックス（ｈｔｍ＿ｉｎｄ
ｅｘ７０１）を格納する。ｈｔｔ＿ａｄｄｒｅｓｓは、
ローカル・ヘッダ５２３および低標準ヘッダ５２４に格
納される得られた出力セルのためのＳやｖｐｉ４ビット
と同様に、新たなＶＰＩおよびＶＣＩの値を得るために
用いられる。
【００３８】ＨＴテーブル６００におけるワードのアド
レスは、次の式：
レスは、次の式：
【数３】
から得られる。
【００３９】ユニキャスト・セルいついては、ｈｔｍ＿
ｏｆｆｓｅｔ（マルチキャスト・アドレス・オフセット
としても参照される）は、ゼロと等しく画定される。マ
ルチキャスト・セルについては、多重ヘッダ（マルチキ
ャスト出力ポートごとにひとつ）は、連続メモリ位置に
格納される。マルチキャスト・セルの出力ポート接続ご
とに、適切なｈｔｍ＿ｏｆｆｓｅｔが用いられる。ｈｔ
ｍ＿ｏｆｆｓｅｔは、マルチキャスト・ヘッダそれぞれ
にアクセスするために用いられる。６４Ｋの出力ＶＣを
サポートするには、メモリの６４ＫのワードがＨＴＬテ
ーブル７００に必要である。
ｏｆｆｓｅｔ（マルチキャスト・アドレス・オフセット
としても参照される）は、ゼロと等しく画定される。マ
ルチキャスト・セルについては、多重ヘッダ（マルチキ
ャスト出力ポートごとにひとつ）は、連続メモリ位置に
格納される。マルチキャスト・セルの出力ポート接続ご
とに、適切なｈｔｍ＿ｏｆｆｓｅｔが用いられる。ｈｔ
ｍ＿ｏｆｆｓｅｔは、マルチキャスト・ヘッダそれぞれ
にアクセスするために用いられる。６４Ｋの出力ＶＣを
サポートするには、メモリの６４ＫのワードがＨＴＬテ
ーブル７００に必要である。
【００４０】交換機１３０から（図１のリンク１４０を
通して）出力され、出力ポート・ユニット１５０に入力
されるセルのフォーマットは、図５における５４０とし
て示される。セル５４０のフォーマットは、修正ローカ
ル・ヘッダ５４２（出力ポート・マップ・セグメントが
出力ポート・バックプレッシャ・マップで置換された状
態）と、低標準ヘッダと、ペイロードとを含む。出力ポ
ート・ユニット１５０から出力されるセルのフォーマッ
トは、図５における５６０で示される。セル５６０は、
新たなＶＰＩセグメントを持ち、新たなＶＣＩセグメン
トを持っても持たなくてもよいことを除けば、５００で
示される標準ＡＴＭセルである。開示された実施例によ
れば、図６、７、８および９のテーブルは、すべてポー
ト・カードのＡＬＭ集積回路のＡＬＭメモリに格納され
る。
通して）出力され、出力ポート・ユニット１５０に入力
されるセルのフォーマットは、図５における５４０とし
て示される。セル５４０のフォーマットは、修正ローカ
ル・ヘッダ５４２（出力ポート・マップ・セグメントが
出力ポート・バックプレッシャ・マップで置換された状
態）と、低標準ヘッダと、ペイロードとを含む。出力ポ
ート・ユニット１５０から出力されるセルのフォーマッ
トは、図５における５６０で示される。セル５６０は、
新たなＶＰＩセグメントを持ち、新たなＶＣＩセグメン
トを持っても持たなくてもよいことを除けば、５００で
示される標準ＡＴＭセルである。開示された実施例によ
れば、図６、７、８および９のテーブルは、すべてポー
ト・カードのＡＬＭ集積回路のＡＬＭメモリに格納され
る。
【００４１】マルチキャスト接続処理
次の例は、入力ポート・ユニット１１０、交換ユニット
１３０および出力ポート・ユニット１５０で行われるマ
ルチキャスト接続処理を記述する。処理の例として、出
力ポート１０１（すなわち、サブポート１またはポート
・カード１、出力ポート０１）、１０４、２０３、２０
４および４０２へのデリバリのためのマルチキャスト接
続リクエストと関連する入力ポート１０２（すなわち、
サブポート１，０２）に到着したセルを考えよう。マル
チキャスト・セルのデリバリは、入力ポート１０２と要
求された出力ポートとの間に確立された仮想接続（Ｖ
Ｃ）を介して発生する。前述したように、ステップ１４
０１および１４０２において、最初にマルチキャスト接
続が確立されたとき、図１の交換システムは、発呼者の
マルチキャスト・リクエストに答えて、出力ポート・ビ
ットマップＰＢＭや、キュー番号ＱＮや、遅延優先順位
ＤＬＰや、接続タグなどのエントリを含むＬＵＴ１、Ｖ
Ｃ、ＨＴＬおよびＨＴテーブルを確立し、ＶＰＩおよび
ＶＣＩ識別子をマルチキャスト接続の間に送られたセル
すべてと関連付ける。ステップ１４０３では、ＶＰＩお
よびＶＣＩ識別子は、入力ポート１０２が修正ヘッダ５
２３および５２４をステップ１４０１で生成できるよう
にする。修正ヘッダ５２３および５２４で識別された出
力ポート・ビットマップ５２１は、交換ノードが入力ポ
ート１０２と識別された出力ポートとの間の所望の仮想
接続を確立できるようにする。
１３０および出力ポート・ユニット１５０で行われるマ
ルチキャスト接続処理を記述する。処理の例として、出
力ポート１０１（すなわち、サブポート１またはポート
・カード１、出力ポート０１）、１０４、２０３、２０
４および４０２へのデリバリのためのマルチキャスト接
続リクエストと関連する入力ポート１０２（すなわち、
サブポート１，０２）に到着したセルを考えよう。マル
チキャスト・セルのデリバリは、入力ポート１０２と要
求された出力ポートとの間に確立された仮想接続（Ｖ
Ｃ）を介して発生する。前述したように、ステップ１４
０１および１４０２において、最初にマルチキャスト接
続が確立されたとき、図１の交換システムは、発呼者の
マルチキャスト・リクエストに答えて、出力ポート・ビ
ットマップＰＢＭや、キュー番号ＱＮや、遅延優先順位
ＤＬＰや、接続タグなどのエントリを含むＬＵＴ１、Ｖ
Ｃ、ＨＴＬおよびＨＴテーブルを確立し、ＶＰＩおよび
ＶＣＩ識別子をマルチキャスト接続の間に送られたセル
すべてと関連付ける。ステップ１４０３では、ＶＰＩお
よびＶＣＩ識別子は、入力ポート１０２が修正ヘッダ５
２３および５２４をステップ１４０１で生成できるよう
にする。修正ヘッダ５２３および５２４で識別された出
力ポート・ビットマップ５２１は、交換ノードが入力ポ
ート１０２と識別された出力ポートとの間の所望の仮想
接続を確立できるようにする。
【００４２】出力ポート１０１（すなわち、出力カード
１、出力ポート０１）のための出力ビットマップは、図
９のＶＣテーブル９００の出力ポート・ビットマップ９
０５におけるビット１における「１」とビット０，２−
３１におけるすべての「０」とを有し、出力ポート・ビ
ットマップ９０５のビット３２〜３５は、２進数にコー
ド化され、出力カード１を示す「０００１」となる。
１、出力ポート０１）のための出力ビットマップは、図
９のＶＣテーブル９００の出力ポート・ビットマップ９
０５におけるビット１における「１」とビット０，２−
３１におけるすべての「０」とを有し、出力ポート・ビ
ットマップ９０５のビット３２〜３５は、２進数にコー
ド化され、出力カード１を示す「０００１」となる。
【００４３】ＡＴＭセル５００は、ポート・カードに配
されるＡＴＭレイヤ・マネジャ（ＡＬＭ）およびＡＴＭ
バッファ・マネジャ（ＡＢＭ）回路により処理される。
本例では、ＡＴＭセルは入力ポート１０２に到着するの
で、ポートカード１のＡＬＭ１およびＡＢＭ１がＡＴＭ
セルを処理する。
されるＡＴＭレイヤ・マネジャ（ＡＬＭ）およびＡＴＭ
バッファ・マネジャ（ＡＢＭ）回路により処理される。
本例では、ＡＴＭセルは入力ポート１０２に到着するの
で、ポートカード１のＡＬＭ１およびＡＢＭ１がＡＴＭ
セルを処理する。
【００４４】本例のマルチキャスト・リクエストについ
ては、各ＡＴＭセルは、代表的ペイロード・ビット・パ
ターン「１１０１」で、相互交換ユニット１３０を介し
て出力ポート・カード１、２および４に運ばれるはずで
ある。
ては、各ＡＴＭセルは、代表的ペイロード・ビット・パ
ターン「１１０１」で、相互交換ユニット１３０を介し
て出力ポート・カード１、２および４に運ばれるはずで
ある。
【００４５】入力キューイング
ステップ１４０５（マシーン２によって実行される）に
おいて、セルが入力サブポート（たとえば、入力ポート
１０２）からポート・カード１へ入力されるとき、セル
はＡＢＭメモリに格納される（図１０）。ＡＢＭメモリ
（図１０）は、セルに関する情報を格納するために２つ
の別々のメモリ・セクション：つまりポインタ・メモリ
１０１０とセル・メモリ１０２０とを有する。それらは
それぞれ、入力セクション１０１１、１０２１および出
力セクション１０１２、１０２５に対応するエリアへさ
らに分割される。セルの格納アドレスは、利用可能なメ
モリ・アドレス（すなわち、フリー・リスト）のリンク
・リスト１００１から得られる。セル・ベース上に配置
されたリンク・リスト１００１は、セル・メモリ１０２
０の入力セクション１０２１内のセル・バッファにアク
セスするために用いられる。
おいて、セルが入力サブポート（たとえば、入力ポート
１０２）からポート・カード１へ入力されるとき、セル
はＡＢＭメモリに格納される（図１０）。ＡＢＭメモリ
（図１０）は、セルに関する情報を格納するために２つ
の別々のメモリ・セクション：つまりポインタ・メモリ
１０１０とセル・メモリ１０２０とを有する。それらは
それぞれ、入力セクション１０１１、１０２１および出
力セクション１０１２、１０２５に対応するエリアへさ
らに分割される。セルの格納アドレスは、利用可能なメ
モリ・アドレス（すなわち、フリー・リスト）のリンク
・リスト１００１から得られる。セル・ベース上に配置
されたリンク・リスト１００１は、セル・メモリ１０２
０の入力セクション１０２１内のセル・バッファにアク
セスするために用いられる。
【００４６】既知の方法で、インデクシング・スキーム
は、リンク・リスト１００１上の各セルを見失わないよ
うにする。インデックスは、物理的メモリ・アドレスで
はなく、テーブルへのオフセットである。これらのイン
デックスは、リンク・リストを形成するため連鎖されて
いる。各インデックスは、リンク・リスト内の次のエン
トリに対するポインタである。ポインタは、リンク・リ
スト１００１のキュー・ポインタ・セクションに割り当
てられ、格納される。入力リンク・リスト・メモリ１０
０１内のポインタとセル・バッファ１０２３に格納され
たセルとの間には一対一対応が存在する。これは、与え
られたリストのヘッド・レジスタがセル・メモリに格納
されているセルのインデックスを格納するということで
ある。
は、リンク・リスト１００１上の各セルを見失わないよ
うにする。インデックスは、物理的メモリ・アドレスで
はなく、テーブルへのオフセットである。これらのイン
デックスは、リンク・リストを形成するため連鎖されて
いる。各インデックスは、リンク・リスト内の次のエン
トリに対するポインタである。ポインタは、リンク・リ
スト１００１のキュー・ポインタ・セクションに割り当
てられ、格納される。入力リンク・リスト・メモリ１０
０１内のポインタとセル・バッファ１０２３に格納され
たセルとの間には一対一対応が存在する。これは、与え
られたリストのヘッド・レジスタがセル・メモリに格納
されているセルのインデックスを格納するということで
ある。
【００４７】入力ポート・ビットマップ（ローカル・ヘ
ッダ５２３のワード５２１）は、ポインタ・メモリ１０
１０の入力ポート・ビットマップ・セクション１００３
に格納される。
ッダ５２３のワード５２１）は、ポインタ・メモリ１０
１０の入力ポート・ビットマップ・セクション１００３
に格納される。
【００４８】交換機構１１３０に予定されている入力ポ
ート・カードを残すセルは、セル・メモリ１０２０から
読み込まれ、入力リンク・リストから離れる、つまりキ
ューから外される（decueued）。各タイムスロットにお
いて、入力セルはセル・メモリ１０２０に格納され、メ
モリからのセルは交換機構１１３０に送られる。
ート・カードを残すセルは、セル・メモリ１０２０から
読み込まれ、入力リンク・リストから離れる、つまりキ
ューから外される（decueued）。各タイムスロットにお
いて、入力セルはセル・メモリ１０２０に格納され、メ
モリからのセルは交換機構１１３０に送られる。
【００４９】セルをキューから外すには、ステップ１４
０６（マシーン３により実行される）において、入力キ
ュー１００１から取り除かれ、読み込み選択アルゴリズ
ムにしたがってタイムスロットごとに一度ずつ交換機構
１１３０に送られる。付属内のマシーン３として記述さ
れるマシーンで参照される本発明の読み込み選択アルゴ
リズムにしたがって、キューは、ラウンド・ロビン基準
にしたがって滞在される。キューが空の場合またはキュ
ー内のすべての遅延優先順位（Ｐｒ０〜Ｐｒ３）がバッ
クプレッシャ化された（マシーン３に詳細に記載されて
いる）場合、そのキューはその機会をのがし、その選択
ロジックによって飛ばされる。
０６（マシーン３により実行される）において、入力キ
ュー１００１から取り除かれ、読み込み選択アルゴリズ
ムにしたがってタイムスロットごとに一度ずつ交換機構
１１３０に送られる。付属内のマシーン３として記述さ
れるマシーンで参照される本発明の読み込み選択アルゴ
リズムにしたがって、キューは、ラウンド・ロビン基準
にしたがって滞在される。キューが空の場合またはキュ
ー内のすべての遅延優先順位（Ｐｒ０〜Ｐｒ３）がバッ
クプレッシャ化された（マシーン３に詳細に記載されて
いる）場合、そのキューはその機会をのがし、その選択
ロジックによって飛ばされる。
【００５０】ステップ１４０６（マシーン３により実行
される）がセルを出力した後、セルはステップ１４０７
（マシーン７により実行される）で記述されるように交
換機構により処理される。一段単一装置が実装される場
合、その装置のオペレーション、ステップ１４０７およ
び１４０８は、マシーン７および８で記述される（後述
する）ものと基本的に同一である。キュー・バックプレ
ッシャがクロスバー？？？プロセス（マシーン５、６お
よび７の一部として記述される）を介して間接的にでは
なく出力ポート・カードに直接信号が送られる。
される）がセルを出力した後、セルはステップ１４０７
（マシーン７により実行される）で記述されるように交
換機構により処理される。一段単一装置が実装される場
合、その装置のオペレーション、ステップ１４０７およ
び１４０８は、マシーン７および８で記述される（後述
する）ものと基本的に同一である。キュー・バックプレ
ッシャがクロスバー？？？プロセス（マシーン５、６お
よび７の一部として記述される）を介して間接的にでは
なく出力ポート・カードに直接信号が送られる。
【００５１】ルーティング・ビットマップは相互交換ユ
ニット１１３０を介してルーティングをカバーしている
ので、ＶＣ対ルーティング・マップ・ルックアップ機能
は必要ない。相互交換ユニット１１３０内のオペレーシ
ョンは、比較的簡単であり、図１０のＡＢＭ回路メモリ
の前述のオペレーションと同様である。
ニット１１３０を介してルーティングをカバーしている
ので、ＶＣ対ルーティング・マップ・ルックアップ機能
は必要ない。相互交換ユニット１１３０内のオペレーシ
ョンは、比較的簡単であり、図１０のＡＢＭ回路メモリ
の前述のオペレーションと同様である。
【００５２】ステップ１４０８（マシーン８で実行され
る）では、質問内のセルが割り当てられる相互交換ユニ
ット１１３０の複数の出力キュー（Ｏｕｔ０〜Ｏｕｔ
５）のいずれにおいても、問題のそのセルの先の他のす
べてのエントリがサーブされたあと、マルチキャスト・
セルは入力ポート・ユニットのセル・バッファ１０２３
から抜き出され、格納された参照カウントはひとつずつ
減らされ、セルは図１０で示された出力ポート・ユニッ
ト１１５０へそのキューに関するリンク１１４０を横切
って運ばれる。参照カウントについての減少操作がゼロ
の値を示した場合、これは、そのセルのすべてのキュー
・エントリがサーブされたことを示し、相互交換ユニッ
トにおける関連セル・バッファはフリーであると印付け
される。
る）では、質問内のセルが割り当てられる相互交換ユニ
ット１１３０の複数の出力キュー（Ｏｕｔ０〜Ｏｕｔ
５）のいずれにおいても、問題のそのセルの先の他のす
べてのエントリがサーブされたあと、マルチキャスト・
セルは入力ポート・ユニットのセル・バッファ１０２３
から抜き出され、格納された参照カウントはひとつずつ
減らされ、セルは図１０で示された出力ポート・ユニッ
ト１１５０へそのキューに関するリンク１１４０を横切
って運ばれる。参照カウントについての減少操作がゼロ
の値を示した場合、これは、そのセルのすべてのキュー
・エントリがサーブされたことを示し、相互交換ユニッ
トにおける関連セル・バッファはフリーであると印付け
される。
【００５３】図１０のインプリメンテーションの例で
は、初期のルーティング・ビットマップのみが入力ポー
トを介して延在し、交換ステージ１１３０と相互接続す
る。したがって、出力ポート・ユニットに対するエント
リ上で、そのユニットのＶＣ対マップ・ルックアップ回
路（すなわち、ＬＵＴ１、ＬＵＴ２およびＴＲテーブ
ル）に対して２回目のリファレンスが行われなければな
らない。
は、初期のルーティング・ビットマップのみが入力ポー
トを介して延在し、交換ステージ１１３０と相互接続す
る。したがって、出力ポート・ユニットに対するエント
リ上で、そのユニットのＶＣ対マップ・ルックアップ回
路（すなわち、ＬＵＴ１、ＬＵＴ２およびＴＲテーブ
ル）に対して２回目のリファレンスが行われなければな
らない。
【００５４】出力キューイング
次のセクションは、出力ポート・カード上の出力キュー
イングの概略を説明する。ステップ１４０９（マシーン
９により実行される）において、交換機構１１３０から
出力ポート・カードを入力するセルは、それらが伝送さ
れるまで、セル・メモリ（たとえば、図１０の１０２
５）の出力セクションに格納される。出力セルは、キュ
ーごとに優先順位リンク・リストで３２の出力サブポー
ト・キューへ構成される。各リンク・リストは、異なる
遅延優先順位に対応する。
イングの概略を説明する。ステップ１４０９（マシーン
９により実行される）において、交換機構１１３０から
出力ポート・カードを入力するセルは、それらが伝送さ
れるまで、セル・メモリ（たとえば、図１０の１０２
５）の出力セクションに格納される。出力セルは、キュ
ーごとに優先順位リンク・リストで３２の出力サブポー
ト・キューへ構成される。各リンク・リストは、異なる
遅延優先順位に対応する。
【００５５】図９の仮想接続（ＶＣ）テーブル９００か
らのキュー番号ＱＮおよび遅延優先順位ＤＬＰは、出力
キューのひとつと得られたセルの４つのリストのうちの
ひとつを識別し、適切な出力リンク・リスト１００４上
のセルをキューに入れるために使用される。
らのキュー番号ＱＮおよび遅延優先順位ＤＬＰは、出力
キューのひとつと得られたセルの４つのリストのうちの
ひとつを識別し、適切な出力リンク・リスト１００４上
のセルをキューに入れるために使用される。
【００５６】リストごとに、次の値が維持される：
●ヘッド リストの最初のセルに対するポインタ
●テイル リストの最後のセルに対するポインタ
リスト上の各セルを見失わないようにするために間接的
ポインタ・スキームが用いられる。インデックス・ペア
（ＩＰ）と呼ばれる小さなブロックのインデックス値
は、リンク・リスト５５１を形成するために連鎖され
る。各ＩＰは、次の２つのフィールドを含む： ●セル・インデックス セル・データの最初のワード
に対するインデックス ●次のインデックス リンク・リスト内の次のエント
リに対するポインタ ＩＰは、セル・バッファ１０２３とは別に出力ＩＰメモ
リ１０５１に割り当てられ、格納される。これは、ＩＰ
に対する得られたリスト・ポイントのヘッド：ひとつの
インデックスはセルの位置を提供し、もう一方のインデ
ックスは次のＩＰの位置を提供することを意味する。こ
れは、ＩＰｓ（ＩＰフリー・リスト）用とセル（出力フ
リー・リスト）用の２つのフリー・リストが必要であ
る。出力ポートの出力キューイングは、図１０の出力ポ
インタ・メモリ１０１２と出力セル・メモリ１０２５を
用いる。
ポインタ・スキームが用いられる。インデックス・ペア
（ＩＰ）と呼ばれる小さなブロックのインデックス値
は、リンク・リスト５５１を形成するために連鎖され
る。各ＩＰは、次の２つのフィールドを含む： ●セル・インデックス セル・データの最初のワード
に対するインデックス ●次のインデックス リンク・リスト内の次のエント
リに対するポインタ ＩＰは、セル・バッファ１０２３とは別に出力ＩＰメモ
リ１０５１に割り当てられ、格納される。これは、ＩＰ
に対する得られたリスト・ポイントのヘッド：ひとつの
インデックスはセルの位置を提供し、もう一方のインデ
ックスは次のＩＰの位置を提供することを意味する。こ
れは、ＩＰｓ（ＩＰフリー・リスト）用とセル（出力フ
リー・リスト）用の２つのフリー・リストが必要であ
る。出力ポートの出力キューイングは、図１０の出力ポ
インタ・メモリ１０１２と出力セル・メモリ１０２５を
用いる。
【００５７】出力ポインタ・メモリ１０１２は、出力側
用に次のデータを含む： ●ＩＰフリー・リスト（出力ＩＰメモリ１０５１に格納
されている） ●出力フリー・リストおよびマルチキャスト・フリー・
リスト（出力リンク・リスト・メモリに格納されてい
る） ●出力リスト（３２個のキュー×４＝１２８個のサブポ
ート・リスト；出力ＩＰメモリ１０５１に格納されてい
る） ●出力ヘッダ翻訳オフセット（出力ヘッダ翻訳オフセッ
ト・テーブル１０５２に格納されている） ●サブポート・マルチキャスト・ビットマップ／マルチ
キャスト・カウンタ（セル・メモリに格納される出力セ
ルごとにひとつ；サブポート・マルチキャスト・ビット
マップ・エリア１０５４に格納されている） ●ラウンド・ロビン・スケジュール（１００５に格納さ
れている）
用に次のデータを含む： ●ＩＰフリー・リスト（出力ＩＰメモリ１０５１に格納
されている） ●出力フリー・リストおよびマルチキャスト・フリー・
リスト（出力リンク・リスト・メモリに格納されてい
る） ●出力リスト（３２個のキュー×４＝１２８個のサブポ
ート・リスト；出力ＩＰメモリ１０５１に格納されてい
る） ●出力ヘッダ翻訳オフセット（出力ヘッダ翻訳オフセッ
ト・テーブル１０５２に格納されている） ●サブポート・マルチキャスト・ビットマップ／マルチ
キャスト・カウンタ（セル・メモリに格納される出力セ
ルごとにひとつ；サブポート・マルチキャスト・ビット
マップ・エリア１０５４に格納されている） ●ラウンド・ロビン・スケジュール（１００５に格納さ
れている）
【００５８】出力インデックス・ペア（ＩＰ）メモリ１
０５１は、ＩＰフリー・リストと、さまざまな出力サブ
ポートの全実行中のキュー・エントリとを含む。インデ
ックス・ペア（ＩＰ）フリー・リストは、出力ＩＰｓを
格納するように規定されるポインタ・メモリ１０１０の
１０５１内のインデックス・ペア（セル・インデックス
およびリンク・ポインタ）のリンク・リストである。そ
のリストは、リスト内の最初と最後のエントリをそれぞ
れ指すヘッド・レジスタとテイル・レジスタとからな
る。出力ＩＰは２つのワードからなる。第１のワード
は、セル・インデックスであり、第２のワードは、次の
インデックスである。セル・インデックス・フィールド
は、セル・メモリ１０２０内の３２Ｋまでの出力セルの
アドレスを決めるに十分な１５ビットである。最初のフ
リー・アドレスは、出力ＩＰフリー・リストのヘッド・
レジスタ内に格納される次のインデックスの値から求め
られる。フリー・リストから得られ、さまざまなサブポ
ート出力キューにリンクされたＩＰｓは、出力セル・メ
モリ１０２５内の格納セルのセル・インデックスで修正
される。よって、さまざまなサブポート・キュー上のい
くつかのエントリは、すべて同じセル格納ロケーション
を参照する。
０５１は、ＩＰフリー・リストと、さまざまな出力サブ
ポートの全実行中のキュー・エントリとを含む。インデ
ックス・ペア（ＩＰ）フリー・リストは、出力ＩＰｓを
格納するように規定されるポインタ・メモリ１０１０の
１０５１内のインデックス・ペア（セル・インデックス
およびリンク・ポインタ）のリンク・リストである。そ
のリストは、リスト内の最初と最後のエントリをそれぞ
れ指すヘッド・レジスタとテイル・レジスタとからな
る。出力ＩＰは２つのワードからなる。第１のワード
は、セル・インデックスであり、第２のワードは、次の
インデックスである。セル・インデックス・フィールド
は、セル・メモリ１０２０内の３２Ｋまでの出力セルの
アドレスを決めるに十分な１５ビットである。最初のフ
リー・アドレスは、出力ＩＰフリー・リストのヘッド・
レジスタ内に格納される次のインデックスの値から求め
られる。フリー・リストから得られ、さまざまなサブポ
ート出力キューにリンクされたＩＰｓは、出力セル・メ
モリ１０２５内の格納セルのセル・インデックスで修正
される。よって、さまざまなサブポート・キュー上のい
くつかのエントリは、すべて同じセル格納ロケーション
を参照する。
【００５９】出力リンク・リスト・メモリ１００４は、
出力フリーとマルチキャスト・ステージング・リンク・
リストとを両方含む。出力フリー・リストは、ユニキャ
ストおよびマルチキャスト・セルに用いられるポインタ
・メモリ内のフリー・ブロックのリンク・リストであ
る。フリー・リストは、リスト内の最初と最後のエント
リをそれぞれ指すヘッド・レジスタとテイル・レジスタ
からなる。マルチキャスト・ステージング・リンク・リ
スト・エントリは、あるワード−次のインデックスポイ
ンタからなる。次のインデックス・ポインタは、セル・
メモリ内の３２Ｋまでのマルチキャスト・セルのアドレ
スを決めるに十分である。優先順位ごとにひとつのマル
チキャスト・リストはそれぞれ、リスト内の最初と最後
のセルをそれぞれ指すヘッド・レジスタとテイル・レジ
スタからなる。
出力フリーとマルチキャスト・ステージング・リンク・
リストとを両方含む。出力フリー・リストは、ユニキャ
ストおよびマルチキャスト・セルに用いられるポインタ
・メモリ内のフリー・ブロックのリンク・リストであ
る。フリー・リストは、リスト内の最初と最後のエント
リをそれぞれ指すヘッド・レジスタとテイル・レジスタ
からなる。マルチキャスト・ステージング・リンク・リ
スト・エントリは、あるワード−次のインデックスポイ
ンタからなる。次のインデックス・ポインタは、セル・
メモリ内の３２Ｋまでのマルチキャスト・セルのアドレ
スを決めるに十分である。優先順位ごとにひとつのマル
チキャスト・リストはそれぞれ、リスト内の最初と最後
のセルをそれぞれ指すヘッド・レジスタとテイル・レジ
スタからなる。
【００６０】マルチキャスト・キューがサブポート・キ
ュー（たとえばＳｕｂ０）へセルをリンクする場合、サ
ブポート・キューと関連するオフセットは１０５２に格
納される。オフセットは、ヘッダ翻訳の間マルチキャス
トの特別なレッグのヘッダ翻訳エントリを求めるために
用いられる。出力ＩＰメモリ１０５２におけるセル・イ
ンデクス・ペア（ＩＰ）ごとにひとつのヘッダ翻訳オフ
セットが存在する。
ュー（たとえばＳｕｂ０）へセルをリンクする場合、サ
ブポート・キューと関連するオフセットは１０５２に格
納される。オフセットは、ヘッダ翻訳の間マルチキャス
トの特別なレッグのヘッダ翻訳エントリを求めるために
用いられる。出力ＩＰメモリ１０５２におけるセル・イ
ンデクス・ペア（ＩＰ）ごとにひとつのヘッダ翻訳オフ
セットが存在する。
【００６１】サブポート・ビットマップ１０５４は、各
ビットが出力ポート・カード上のサブポートに対応する
３２ビットからなる。各入力ＶＣ接続は、関連接続タグ
およびサブポート・ビットマップ１０５４を有する。サ
ブポート・ビットマップ１０５４は、ＶＣ接続がセット
アップする時にポート・カード・マイクロプロセッサに
より書き込まれる。セルが交換機構１１３０から到着し
たあと、受信されたセルが書き込まれる出力サブポート
・キューを決定するためにアクセスされる。特定の接続
のためのサブポート・ビットマップは、接続に対応する
接続タグ・データを用いて１０５４に位置決めされる。
ユニキャスト・セルについては、サブポート・ビットマ
ップ１０５４のたったひとつのビットが設定され、セル
は対応するサブポート・リストに付加される。サブポー
ト・マルチキャストについては後のパラグラフで記述す
る。
ビットが出力ポート・カード上のサブポートに対応する
３２ビットからなる。各入力ＶＣ接続は、関連接続タグ
およびサブポート・ビットマップ１０５４を有する。サ
ブポート・ビットマップ１０５４は、ＶＣ接続がセット
アップする時にポート・カード・マイクロプロセッサに
より書き込まれる。セルが交換機構１１３０から到着し
たあと、受信されたセルが書き込まれる出力サブポート
・キューを決定するためにアクセスされる。特定の接続
のためのサブポート・ビットマップは、接続に対応する
接続タグ・データを用いて１０５４に位置決めされる。
ユニキャスト・セルについては、サブポート・ビットマ
ップ１０５４のたったひとつのビットが設定され、セル
は対応するサブポート・リストに付加される。サブポー
ト・マルチキャストについては後のパラグラフで記述す
る。
【００６２】ステップ１４１０（マシーン１０により実
行される）では、マルチキャスト・セルがマルチキャス
ト・リストのヘッドに行く場合、サブポート・マルチキ
ャスト・ビットマップ１０５４は、セルのコピーが予定
されている場所を決定するために検索される。セル・メ
モリ１０２０内のマルチキャスト・セルは、それぞれ、
ポインタ・メモリ１００５に格納された関連サブサポー
ト・マルチキャスト・ビットマップ１０５４を有する。
サブポート・マルチキャスト・ビットマップがマルチキ
ャスト・キューのヘッドでエントリにより読み込まれる
と、マルチキャスト・アドレス・オフセットはその場所
に格納される。セル・メモリ内の出力セルは、それぞ
れ、セルの多くのコピーがいかにして作られるかを決定
する単一の５ビット（３２カウント）マルチキャスト・
カウンタ１０５５と関連している。ユニキャスト・セル
が交換機構から受け取られ、セル・メモリに書き込まれ
た場合に、マルチキャスト・カウントは、「１」に初期
化される。マルチキャスト・セルが交換機構から受け取
られた場合、マルチキャスト・カウンタは、サブポート
・マルチキャスト・ビットマップがマルチキャスト・キ
ューにより読み込まれ、スキャンされる前には初期化さ
れない。得られたセルのマルチキャスト・カウンタ１０
５５は、セルがサブポート・キューから読み込まれるご
とに減少される。マルチキャスト・カウントが０と等し
い場合、マルチキャスト・セル・ロケーションは出力フ
リー・リストに移動される。リンク・リスト１００４内
の次のマルチキャスト・セルはマルチキャスト・リスト
のヘッドへ行く。
行される）では、マルチキャスト・セルがマルチキャス
ト・リストのヘッドに行く場合、サブポート・マルチキ
ャスト・ビットマップ１０５４は、セルのコピーが予定
されている場所を決定するために検索される。セル・メ
モリ１０２０内のマルチキャスト・セルは、それぞれ、
ポインタ・メモリ１００５に格納された関連サブサポー
ト・マルチキャスト・ビットマップ１０５４を有する。
サブポート・マルチキャスト・ビットマップがマルチキ
ャスト・キューのヘッドでエントリにより読み込まれる
と、マルチキャスト・アドレス・オフセットはその場所
に格納される。セル・メモリ内の出力セルは、それぞ
れ、セルの多くのコピーがいかにして作られるかを決定
する単一の５ビット（３２カウント）マルチキャスト・
カウンタ１０５５と関連している。ユニキャスト・セル
が交換機構から受け取られ、セル・メモリに書き込まれ
た場合に、マルチキャスト・カウントは、「１」に初期
化される。マルチキャスト・セルが交換機構から受け取
られた場合、マルチキャスト・カウンタは、サブポート
・マルチキャスト・ビットマップがマルチキャスト・キ
ューにより読み込まれ、スキャンされる前には初期化さ
れない。得られたセルのマルチキャスト・カウンタ１０
５５は、セルがサブポート・キューから読み込まれるご
とに減少される。マルチキャスト・カウントが０と等し
い場合、マルチキャスト・セル・ロケーションは出力フ
リー・リストに移動される。リンク・リスト１００４内
の次のマルチキャスト・セルはマルチキャスト・リスト
のヘッドへ行く。
【００６３】ラウンド・ロビン・スケジュールは、ポイ
ンタ・メモリ１０１０内の１００５に格納される複数の
エントリからなる。タイムスロットごとに１エントリが
読み込まれる。
ンタ・メモリ１０１０内の１００５に格納される複数の
エントリからなる。タイムスロットごとに１エントリが
読み込まれる。
【００６４】各タイムスロットごとに、ひとつのセルが
サブポート・キューから取り除かれ、出力サブポートへ
送られる。読み取り選択アルゴリズムは、前述の入力側
と同様である。しかしながら、厳密な順番でキューをサ
ーブする代わりに、キューはさまざまな長さの重みづけ
されたラウンド・ロビン・スケジュール１００５を用い
て処理される。テーブル内の各エントリは、「読み込ま
れるセルなし」の値と同様、このタイムスロットを読み
込むためにサポート番号を指定する。
サブポート・キューから取り除かれ、出力サブポートへ
送られる。読み取り選択アルゴリズムは、前述の入力側
と同様である。しかしながら、厳密な順番でキューをサ
ーブする代わりに、キューはさまざまな長さの重みづけ
されたラウンド・ロビン・スケジュール１００５を用い
て処理される。テーブル内の各エントリは、「読み込ま
れるセルなし」の値と同様、このタイムスロットを読み
込むためにサポート番号を指定する。
【００６５】サブポート出力速度は、特定のサブポート
がスケジュールに現われる周波数により決定される。４
６１の具体的なスケジュール長さ（Ｌ）は、１．５Ｍｂ
ｐｓステップで１．５Ｍｂｐｓから６２２Ｍｂｐｓまで
のデータ転送率を許容する。特定のサブポート・キュー
を参照する（referencing）するエントリの数をＮ、合
計のスケジュール長さをＬとすると、可能な速度は、次
の式：
がスケジュールに現われる周波数により決定される。４
６１の具体的なスケジュール長さ（Ｌ）は、１．５Ｍｂ
ｐｓステップで１．５Ｍｂｐｓから６２２Ｍｂｐｓまで
のデータ転送率を許容する。特定のサブポート・キュー
を参照する（referencing）するエントリの数をＮ、合
計のスケジュール長さをＬとすると、可能な速度は、次
の式：
【数４】
で算出される。
【００６６】遅延優先順位は、前述した１６エントリ重
みづけされたラウンド・ロビン・スケジュールを用い
て、入力側と全く同様の方法でサブポート・キュー内で
サービスされる。５６０で示されるサブポートからの出
力セルのデータ・フォーマットは、ＶＰＩが新しいこ
と、ＶＣＩが新しくてもそうでなくともよいことを除け
ば入力セルのデータ・フォーマットと同一である。サブ
ポート・マルチキャスト・オペレーションは、次のよう
に進行する。
みづけされたラウンド・ロビン・スケジュールを用い
て、入力側と全く同様の方法でサブポート・キュー内で
サービスされる。５６０で示されるサブポートからの出
力セルのデータ・フォーマットは、ＶＰＩが新しいこ
と、ＶＣＩが新しくてもそうでなくともよいことを除け
ば入力セルのデータ・フォーマットと同一である。サブ
ポート・マルチキャスト・オペレーションは、次のよう
に進行する。
【００６７】交換機構１３０から受け取られた各セルに
ついて、ポインタ・メモリ５１０に記憶されたサブポー
ト・ビットマップにアクセスするために接続タグが用い
られる。サブポート・ビットマップにおける１個以上の
ビットが「１」に設定される場合、受け取られたセル
は、マルチキャスト・セルである。セルは、他の仮想接
続のユニキャスト・セルとともに介在ベース上の適切な
サブポート・キューすべてに順次に伝送されるまで、特
定のマルチキャスト・キュー上に一時的に格納される。
ついて、ポインタ・メモリ５１０に記憶されたサブポー
ト・ビットマップにアクセスするために接続タグが用い
られる。サブポート・ビットマップにおける１個以上の
ビットが「１」に設定される場合、受け取られたセル
は、マルチキャスト・セルである。セルは、他の仮想接
続のユニキャスト・セルとともに介在ベース上の適切な
サブポート・キューすべてに順次に伝送されるまで、特
定のマルチキャスト・キュー上に一時的に格納される。
【００６８】たとえば、キュー処理装置は、各タイムス
ロットごとに、２つのセルをキューに入れ、ひとつのセ
ルをキューから外す十分な能力を有すると仮定する。マ
ルチキャスト・キュー上で待っているいくつかのセルが
存在する場合、キューに入れられたセルのひとつをマル
チキャスト・キューから取りだし、適切なサブポート・
キューに送る。フルロード状態で、新たなユニキャスト
がタイムスロットごとに到着する場合、これにより特定
のサブポート・リスト上のユニキャスト・セルと１：１
で介在されたマルチキャスト・セルを生じる。もちろ
ん、アイドル・セルが交換機構から受け取られた場合、
マルチキャスト・セルのひとつに置き換えることができ
る。得られたセルは、サブポート・ビットマップに指定
された予定されたサブポートに書き込まれるまで、マル
チキャスト・キューのヘッドに残る。マルチキャスト・
セルは３２までのサブポート・キューに書き込まれるこ
とが可能なので、そのセルについて、それらのセル・イ
ンデックス・フィールドにおいてどれも同じ値を有す
る、すなわちセル・メモリ内の同じセルを指す３２個の
異なる出力ＩＰが存在する。セルが各サブポート・キュ
ーに書き込まれた場合、マルチキャスト・リストのヘッ
ドから取り除かれ、マルチキャスト・リストのヘッド・
レジスタが更新される。
ロットごとに、２つのセルをキューに入れ、ひとつのセ
ルをキューから外す十分な能力を有すると仮定する。マ
ルチキャスト・キュー上で待っているいくつかのセルが
存在する場合、キューに入れられたセルのひとつをマル
チキャスト・キューから取りだし、適切なサブポート・
キューに送る。フルロード状態で、新たなユニキャスト
がタイムスロットごとに到着する場合、これにより特定
のサブポート・リスト上のユニキャスト・セルと１：１
で介在されたマルチキャスト・セルを生じる。もちろ
ん、アイドル・セルが交換機構から受け取られた場合、
マルチキャスト・セルのひとつに置き換えることができ
る。得られたセルは、サブポート・ビットマップに指定
された予定されたサブポートに書き込まれるまで、マル
チキャスト・キューのヘッドに残る。マルチキャスト・
セルは３２までのサブポート・キューに書き込まれるこ
とが可能なので、そのセルについて、それらのセル・イ
ンデックス・フィールドにおいてどれも同じ値を有す
る、すなわちセル・メモリ内の同じセルを指す３２個の
異なる出力ＩＰが存在する。セルが各サブポート・キュ
ーに書き込まれた場合、マルチキャスト・リストのヘッ
ドから取り除かれ、マルチキャスト・リストのヘッド・
レジスタが更新される。
【００６９】本発明のマルチキャスト・リクエストにつ
いて、図１０の右上の出力ポート・ユニットは、ポート
１０１および１０４用のビットマップ表現つまり「１０
０１」を生じる。上述のパラグラフ２に記述された低パ
フォーマンス要素について、第２のインプリメンテーシ
ョンとしてこのケースを引用する。オリジナルの翻訳
（入力ポート・ユニット内）により、有効なルーティン
グ・マップ・エントリの存在によって、セルは出力ポー
ト・ユニットのセル・バッファ内のフリーな場所に格納
されるが、この場合、マルチキャスト・ルーティング・
ビットマップはなく、マルチキャスト・ビットマップ内
の数「１」と等しい参照カウントを有する。
いて、図１０の右上の出力ポート・ユニットは、ポート
１０１および１０４用のビットマップ表現つまり「１０
０１」を生じる。上述のパラグラフ２に記述された低パ
フォーマンス要素について、第２のインプリメンテーシ
ョンとしてこのケースを引用する。オリジナルの翻訳
（入力ポート・ユニット内）により、有効なルーティン
グ・マップ・エントリの存在によって、セルは出力ポー
ト・ユニットのセル・バッファ内のフリーな場所に格納
されるが、この場合、マルチキャスト・ルーティング・
ビットマップはなく、マルチキャスト・ビットマップ内
の数「１」と等しい参照カウントを有する。
【００７０】セルの格納と並行して、マルチキャスト・
ルーティング・ビットマップとセル・ストレージ・バッ
ファに対するポインタとを含むエントリが出力ポート・
ユニットのマルチキャスト・ステージング・キューに入
力される。一般的に、このステージング・キューは、Ｆ
ＩＦＯキューでもある。マルチキャスト・エントリがス
テージング・キューのヘッドに行くと、出力ポート・ユ
ニット・ロジックは、１回に１つずつ、それぞれセル・
ストレージ・バッファに対するポインタのコピーととも
に、最終出力キュー（例のライン１０１および１０４）
へ分配する。マルチキャスト・ステージング・キューの
出力に十分早いサービス速度を供給することにより、制
御ロジックは、最終の出力ポートへのデリバリ速度より
も早い速度でマルチキャストのすべてのコピーを提供す
ることができる。このたった２つのスピードアップ要素
は、最終出力ポートを介しておそらく分配されるマルチ
キャスト・リクエストのどの組合せにおいてもセル入力
においてこの目的を達成するに十分である。
ルーティング・ビットマップとセル・ストレージ・バッ
ファに対するポインタとを含むエントリが出力ポート・
ユニットのマルチキャスト・ステージング・キューに入
力される。一般的に、このステージング・キューは、Ｆ
ＩＦＯキューでもある。マルチキャスト・エントリがス
テージング・キューのヘッドに行くと、出力ポート・ユ
ニット・ロジックは、１回に１つずつ、それぞれセル・
ストレージ・バッファに対するポインタのコピーととも
に、最終出力キュー（例のライン１０１および１０４）
へ分配する。マルチキャスト・ステージング・キューの
出力に十分早いサービス速度を供給することにより、制
御ロジックは、最終の出力ポートへのデリバリ速度より
も早い速度でマルチキャストのすべてのコピーを提供す
ることができる。このたった２つのスピードアップ要素
は、最終出力ポートを介しておそらく分配されるマルチ
キャスト・リクエストのどの組合せにおいてもセル入力
においてこの目的を達成するに十分である。
【００７１】最後に、前にキューに入れられたエントリ
が出力ポートでサービスされるので、２つのコピー（例
の１０１と１０４）は取り除かれ、セル・バッファ参照
カウントは減少されるであろう。そして、上述したよう
に、セル・バッファ参照カウントがゼロになった場合
は、セルはフリーと印付けされる。
が出力ポートでサービスされるので、２つのコピー（例
の１０１と１０４）は取り除かれ、セル・バッファ参照
カウントは減少されるであろう。そして、上述したよう
に、セル・バッファ参照カウントがゼロになった場合
は、セルはフリーと印付けされる。
【００７２】交換機構（すなわち、交換ユニット１３０
および１１３０）のロスレス・オペレーションを確実と
し、いずれの出力ポートもオーバーロード状態によるセ
ル・メモリの不均衡なシェアを持たないようにするため
に、バックプレッシャが利用される。バックプレッシャ
は、各キューの遅延優先順位に選択的に付与される。各
タイムスロットごとに、キュー・リストに割り当てられ
た最大数のメモリ位置は、動的に更新される。いずれか
のリストのサイズがその算出された論理限界を超える場
合、そのキュー・リストに応じたバックプレッシャ状況
ビットが主張される。調整的に、状況ビットはバックプ
レッシャ・ビットマップとして参照される。各キュー・
リストのバックプレッシャ状況は、特別キュー・リスト
からのセルが交換機構の次のステージまたは出力ポート
へ伝送されるべきか否かを示す。バックプレッシャ・ビ
ットマップは、出力ポート・カード１１３０の出力側か
ら第３ステージ・モジュール１１３３へ；第３ステージ
・モジュール１１３３から第２ステージ・クロスバー・
モジュール１１３２へ；第２ステージ・モジュール１１
３２から第１ステージ・モジュール１１３１へ；第１ス
テージ・モジュール１１３１から出力ポート・カード１
１１０の入力側へ輻輳フィードバックを提供する。マシ
ーン１１で実行されるステップ１４１１において、テー
ブル６および７に記述された接続タグおよび出力・オフ
セットに基づいて出力セル・ヘッダが翻訳される。
および１１３０）のロスレス・オペレーションを確実と
し、いずれの出力ポートもオーバーロード状態によるセ
ル・メモリの不均衡なシェアを持たないようにするため
に、バックプレッシャが利用される。バックプレッシャ
は、各キューの遅延優先順位に選択的に付与される。各
タイムスロットごとに、キュー・リストに割り当てられ
た最大数のメモリ位置は、動的に更新される。いずれか
のリストのサイズがその算出された論理限界を超える場
合、そのキュー・リストに応じたバックプレッシャ状況
ビットが主張される。調整的に、状況ビットはバックプ
レッシャ・ビットマップとして参照される。各キュー・
リストのバックプレッシャ状況は、特別キュー・リスト
からのセルが交換機構の次のステージまたは出力ポート
へ伝送されるべきか否かを示す。バックプレッシャ・ビ
ットマップは、出力ポート・カード１１３０の出力側か
ら第３ステージ・モジュール１１３３へ；第３ステージ
・モジュール１１３３から第２ステージ・クロスバー・
モジュール１１３２へ；第２ステージ・モジュール１１
３２から第１ステージ・モジュール１１３１へ；第１ス
テージ・モジュール１１３１から出力ポート・カード１
１１０の入力側へ輻輳フィードバックを提供する。マシ
ーン１１で実行されるステップ１４１１において、テー
ブル６および７に記述された接続タグおよび出力・オフ
セットに基づいて出力セル・ヘッダが翻訳される。
【００７３】多段交換ユニット構成
図１１を参照して、多段交換ユニット１１５０構成に用
いられた３つのタイプのバックプレッシャ機構について
記述する。これらのバックプレッシャ機構は、実際の物
理的連結性パスではなく論理的パスを示す。たとえば、
第１のステージ・モジュールからポート・カードの入力
側への実際の物理的接続は存在しない。
いられた３つのタイプのバックプレッシャ機構について
記述する。これらのバックプレッシャ機構は、実際の物
理的連結性パスではなく論理的パスを示す。たとえば、
第１のステージ・モジュールからポート・カードの入力
側への実際の物理的接続は存在しない。
【００７４】第３ステージから第２ステージへ
第２ステージにより発生される第３ステージにおけるバ
ッファのオーバーフローの防止は、２つのパートで行わ
れる。第１のパートでは、バックプレッシャ情報が第３
ステージ・モジュール１１３３から各第２ステージ・ク
ロスバー・モジュール１１３２へ伝送される。第２のパ
ートでは、第２ステージが後のパラグラフで記述される
ように、第１のステージ・モジュール１１３１と通信す
る。
ッファのオーバーフローの防止は、２つのパートで行わ
れる。第１のパートでは、バックプレッシャ情報が第３
ステージ・モジュール１１３３から各第２ステージ・ク
ロスバー・モジュール１１３２へ伝送される。第２のパ
ートでは、第２ステージが後のパラグラフで記述される
ように、第１のステージ・モジュール１１３１と通信す
る。
【００７５】各タイムスロットごとに、各第３ステージ
・モジュール１１３３は、どのレコードのキュー（Ｑ
Ｒ．）が現在の動的論理限界を超えたかを確かめる。得
られた論理限界を超えたリストに対応するビットはバッ
クプレッシャ・ビットマップに設定される。各モジュー
ル１１３３からのバックプレッシャ・ビットマップは、
専用のパスにより各クロスバー・モジュール１１３２へ
直接搬送るされる。１８×１８ポート交換機構１１３０
を考える。３つの出力ポートをサポートするよう構成さ
れたモジュールのためのバックプレッシャ・ビットマッ
プ・フォーマットが図１２に示されている。したがっ
て、各出力モジュールは、図１１の各クロスバー・モジ
ュール１１３２へ１２ビットの情報を伝送する。その結
果、各クロスバーは、タイムスロットごとに一回、１８
までの出力ポートに対応する完全なバックプレッシャ・
ビットマップを受ける。
・モジュール１１３３は、どのレコードのキュー（Ｑ
Ｒ．）が現在の動的論理限界を超えたかを確かめる。得
られた論理限界を超えたリストに対応するビットはバッ
クプレッシャ・ビットマップに設定される。各モジュー
ル１１３３からのバックプレッシャ・ビットマップは、
専用のパスにより各クロスバー・モジュール１１３２へ
直接搬送るされる。１８×１８ポート交換機構１１３０
を考える。３つの出力ポートをサポートするよう構成さ
れたモジュールのためのバックプレッシャ・ビットマッ
プ・フォーマットが図１２に示されている。したがっ
て、各出力モジュールは、図１１の各クロスバー・モジ
ュール１１３２へ１２ビットの情報を伝送する。その結
果、各クロスバーは、タイムスロットごとに一回、１８
までの出力ポートに対応する完全なバックプレッシャ・
ビットマップを受ける。
【００７６】第２ステージから第１ステージへ
図１１を参照すると、第３ステージ・モジュール１１３
３におけるバッファのオーバーフローを防止するため、
または、クロスバー・モジュール１１３２における出力
回線争奪を避けるために、第２ステージ・モジュール１
１３２から第１ステージ・モジュールへのバックプレッ
シャが主張される。第２から第１ステージのフィードバ
ックは、専用のパスを介して搬送される。第２ステージ
へ次のフィードバック：アクセプト；第３ステージ・モ
ジュールにおけるバッファ・フル；第２ステージ・モジ
ュールで利用できない出力ラインを提供する。
３におけるバッファのオーバーフローを防止するため、
または、クロスバー・モジュール１１３２における出力
回線争奪を避けるために、第２ステージ・モジュール１
１３２から第１ステージ・モジュールへのバックプレッ
シャが主張される。第２から第１ステージのフィードバ
ックは、専用のパスを介して搬送される。第２ステージ
へ次のフィードバック：アクセプト；第３ステージ・モ
ジュールにおけるバッファ・フル；第２ステージ・モジ
ュールで利用できない出力ラインを提供する。
【００７７】ポート・カードの入力側への第１ステージ
交換機構１１３０の第１ステージ・モジュール１１３１
におけるバッファのオーバーフローを防止するために、
第１ステージ・モジュール１１３１から入力ポート・カ
ード１１１０へのバックプレッシャーが主張される。バ
ックプレッシャの適用は、リンク・リスト（ＡＬカウン
タ）のサイズが算出された論理限界を超えるか否かに基
づいて行われる。フィードバックは、得られた入力ステ
ージ・モジュールへ直接接続されたライン・カードの入
力側に搬送される。
におけるバッファのオーバーフローを防止するために、
第１ステージ・モジュール１１３１から入力ポート・カ
ード１１１０へのバックプレッシャーが主張される。バ
ックプレッシャの適用は、リンク・リスト（ＡＬカウン
タ）のサイズが算出された論理限界を超えるか否かに基
づいて行われる。フィードバックは、得られた入力ステ
ージ・モジュールへ直接接続されたライン・カードの入
力側に搬送される。
【００７８】２つのパートでバックプレッシャ信号が起
きる。まず、バックプレッシャ・ビットマップが第１ス
テージ・モジュールからバンドの外の対応する第３ステ
ージ・モジュールへ伝送される。各入力ステージ・モジ
ュールは、図１３に示されたように、それを扱う１８の
キューについてバックプレッシャ・ビットマップを保持
する。一面構造において、各第１ステージ・モジュール
１１３１は、バックプレッシャ情報を専用のパスを介し
てひとつの第３ステージ・モジュール１１３３へつな
ぐ。
きる。まず、バックプレッシャ・ビットマップが第１ス
テージ・モジュールからバンドの外の対応する第３ステ
ージ・モジュールへ伝送される。各入力ステージ・モジ
ュールは、図１３に示されたように、それを扱う１８の
キューについてバックプレッシャ・ビットマップを保持
する。一面構造において、各第１ステージ・モジュール
１１３１は、バックプレッシャ情報を専用のパスを介し
てひとつの第３ステージ・モジュール１１３３へつな
ぐ。
【００７９】１８×１８のポート交換機構の出力ステー
ジ・モジュールは、各面からバックプレッシャ・マップ
を取り、情報を発信ＡＴＭセルのポート・ビットマップ
に多重化する。出力モジュールは、２つのタイムスロッ
トごとに順次にポート０〜８および９〜１７に対応する
ビットマップを出力する。ポート０〜８に対応するビッ
トマップが発信ＡＴＭセルに伝送される場合、バックプ
レッシャ・マップ同期ビットは「１」に設定される。あ
るいは、ビットは「０」に設定される。得られたポート
・カードに予定されるセルがない場合は、アイドル・セ
ルがそのポート・カードへバックプレッシャ・ビットマ
ップを運ぶために生成される。
ジ・モジュールは、各面からバックプレッシャ・マップ
を取り、情報を発信ＡＴＭセルのポート・ビットマップ
に多重化する。出力モジュールは、２つのタイムスロッ
トごとに順次にポート０〜８および９〜１７に対応する
ビットマップを出力する。ポート０〜８に対応するビッ
トマップが発信ＡＴＭセルに伝送される場合、バックプ
レッシャ・マップ同期ビットは「１」に設定される。あ
るいは、ビットは「０」に設定される。得られたポート
・カードに予定されるセルがない場合は、アイドル・セ
ルがそのポート・カードへバックプレッシャ・ビットマ
ップを運ぶために生成される。
【００８０】第３ステージに対するポートカードの出力
側 各出力ポート・カードはまた、ポート・カード１１１０
の入力側から交換機構へ伝送されるセルを介して、帯域
内の（in-band）交換機構１１３０のその対応する第３
ステージ・モジュール１１３３へ４ビットのバックプレ
ッシャ状況を各遅延優先順位ごとにひとつずつ供給す
る。４ビットの情報は、遅延優先順位０からはじまり、
遅延優先順位３で終わるように、４つのタイムスロット
のコースを通って順次伝送される。出力バックプレッシ
ャ同期ビット（３）は情報に伴う。遅延優先順位「０」
が送られた場合、それは「１」に設定される。あるい
は、それは「０」に設定される。第１ステージ・モジュ
ールは、着信ＡＴＭセルから２ビットのバックプレッシ
ャ情報をはぎ取り、専用のパスを介して対応する第３ス
テージ・モジュール１１３３に出力ポート・カード・バ
ックプレッシャ状況の第１ステージ出力側にそって情報
を搬送する。入力ポート・カードが交換機構に予定され
るセルを持たない場合、ＡＢＭは、交換機構へ遅延優先
順位バックプレッシャ情報を運ぶためアイドル・セルを
生成する。
側 各出力ポート・カードはまた、ポート・カード１１１０
の入力側から交換機構へ伝送されるセルを介して、帯域
内の（in-band）交換機構１１３０のその対応する第３
ステージ・モジュール１１３３へ４ビットのバックプレ
ッシャ状況を各遅延優先順位ごとにひとつずつ供給す
る。４ビットの情報は、遅延優先順位０からはじまり、
遅延優先順位３で終わるように、４つのタイムスロット
のコースを通って順次伝送される。出力バックプレッシ
ャ同期ビット（３）は情報に伴う。遅延優先順位「０」
が送られた場合、それは「１」に設定される。あるい
は、それは「０」に設定される。第１ステージ・モジュ
ールは、着信ＡＴＭセルから２ビットのバックプレッシ
ャ情報をはぎ取り、専用のパスを介して対応する第３ス
テージ・モジュール１１３３に出力ポート・カード・バ
ックプレッシャ状況の第１ステージ出力側にそって情報
を搬送する。入力ポート・カードが交換機構に予定され
るセルを持たない場合、ＡＢＭは、交換機構へ遅延優先
順位バックプレッシャ情報を運ぶためアイドル・セルを
生成する。
【００８１】本発明の別の実施例にしたがい、全般説明
のパラグラフ１で参照された高パフォーマンスのインプ
リメンテーションについて説明する。付随のルーティン
グ・ビットマップを伴うマルチキャスト・セルは、その
入力ポート・ユニットから相互接続リンクをサーブする
ためにスケジュールに組まれた特定の時間（ひとつもし
くはそれ以上のクロック間隔、連続の必要はない）で入
力バスに現われる。この指定された時間の間に、セル
は、マルチキャスト・ルーティング・ビットマップでは
なく、そのビットマップにセットされたビットの数の参
照カウントで、相互接続交換ユニットのセル・バッファ
におけるフリーな位置にコピーされる。コピーと並行し
て、ビットマップのビットは、ビットマップで識別され
且つ内部リンクおよびセルが最終的に運ばれるであろう
出力ポート・ユニットと関連するそれらのキューにおけ
る並列キューイング・オペレーションを開始するために
用いられる。このようにして並列ハードウエアおよび並
行オペレーションを提供することにより、システムの最
高スループット要素のクロック速度を減少することがで
きる。
のパラグラフ１で参照された高パフォーマンスのインプ
リメンテーションについて説明する。付随のルーティン
グ・ビットマップを伴うマルチキャスト・セルは、その
入力ポート・ユニットから相互接続リンクをサーブする
ためにスケジュールに組まれた特定の時間（ひとつもし
くはそれ以上のクロック間隔、連続の必要はない）で入
力バスに現われる。この指定された時間の間に、セル
は、マルチキャスト・ルーティング・ビットマップでは
なく、そのビットマップにセットされたビットの数の参
照カウントで、相互接続交換ユニットのセル・バッファ
におけるフリーな位置にコピーされる。コピーと並行し
て、ビットマップのビットは、ビットマップで識別され
且つ内部リンクおよびセルが最終的に運ばれるであろう
出力ポート・ユニットと関連するそれらのキューにおけ
る並列キューイング・オペレーションを開始するために
用いられる。このようにして並列ハードウエアおよび並
行オペレーションを提供することにより、システムの最
高スループット要素のクロック速度を減少することがで
きる。
【００８２】本発明の具体例
本発明のマルチキャスト・ルーティング技術の具体的且
つさらに特定したインプリメンテーションが添付の付録
に表現されている。付録は、本発明の機能を共に実行す
る１１の処理マシーンそれぞれについての動作シーケン
ス（高レベル類似コード・フォーマット）を記述する。
その記述の目的により、マシーンは、明確なプログラム
・シーケンスにおいて入力から出力まで実行するコント
ローラとして規定されている。マシーンは、状態レジス
タおよび組合せロジックを用いて既知の有限状態マシー
ンとして実装される。データがさまざまな長さの時間で
バッファに記憶される場合、バッファはマシーンに対す
る出力、そしてその後、入力として役立ち、いずれかの
側の「シーケンサー」は別の機械としてもっとも容易に
理解される。
つさらに特定したインプリメンテーションが添付の付録
に表現されている。付録は、本発明の機能を共に実行す
る１１の処理マシーンそれぞれについての動作シーケン
ス（高レベル類似コード・フォーマット）を記述する。
その記述の目的により、マシーンは、明確なプログラム
・シーケンスにおいて入力から出力まで実行するコント
ローラとして規定されている。マシーンは、状態レジス
タおよび組合せロジックを用いて既知の有限状態マシー
ンとして実装される。データがさまざまな長さの時間で
バッファに記憶される場合、バッファはマシーンに対す
る出力、そしてその後、入力として役立ち、いずれかの
側の「シーケンサー」は別の機械としてもっとも容易に
理解される。
【００８３】各マシーンの動作シーケンスについて説明
する前に、記述されたマシーンすべてに関する２・３の
一般的説明をする。動作シーケンスは、既知の高レベル
プログラム制御文（たとえば、ｉｆ、ｔｈｅｎ、ｅｌｓ
ｅなど）を使用する。特別な機能やプログラム文の適用
を説明するコメントには、最初に「／／」をつける。た
とえば／／これはコメントである。
する前に、記述されたマシーンすべてに関する２・３の
一般的説明をする。動作シーケンスは、既知の高レベル
プログラム制御文（たとえば、ｉｆ、ｔｈｅｎ、ｅｌｓ
ｅなど）を使用する。特別な機能やプログラム文の適用
を説明するコメントには、最初に「／／」をつける。た
とえば／／これはコメントである。
【００８４】さまざまなマシーンの操作およびマシーン
間のデータの流れは、図１、３、４およびその他の図面
を伴い図１１に示された多段ＡＴＭ交換の実施例に特別
に関連して記述される。
間のデータの流れは、図１、３、４およびその他の図面
を伴い図１１に示された多段ＡＴＭ交換の実施例に特別
に関連して記述される。
【００８５】マシーン１は、すべての入力サブポートで
行われる（図１１の入力ポートユニット１１１０のＡＢ
Ｍ０からＡＢＭ１７についての）ＡＬＭ入力オペレーシ
ョンの動作シーケンスを記述する。
行われる（図１１の入力ポートユニット１１１０のＡＢ
Ｍ０からＡＢＭ１７についての）ＡＬＭ入力オペレーシ
ョンの動作シーケンスを記述する。
【００８６】マシーン２は、ＡＬＭから受信された各セ
ルごとに（図１１の入力ポート・ユニット１１１０のＡ
ＢＭ０からＡＢＭ１７についての）ＡＢＭ入力バッファ
の挿入の動作シーケンスを記述する。
ルごとに（図１１の入力ポート・ユニット１１１０のＡ
ＢＭ０からＡＢＭ１７についての）ＡＢＭ入力バッファ
の挿入の動作シーケンスを記述する。
【００８７】マシーン３は、各セルの時間、（図１１の
入力ポート・ユニット１１１０のＡＢＭ０からＡＢＭ１
７についての）ＡＢＭ入力バッファの取りだし（unload
ing）の動作シーケンスを記述する。
入力ポート・ユニット１１１０のＡＢＭ０からＡＢＭ１
７についての）ＡＢＭ入力バッファの取りだし（unload
ing）の動作シーケンスを記述する。
【００８８】マシーン４は、（図３にともに関連して図
１１のＡＳＸ入力モジュール０〜５それぞれについて
の）第１ステージＡＳＸ交換入力バッファの挿入の動作
シーケンスを記述する。
１１のＡＳＸ入力モジュール０〜５それぞれについて
の）第１ステージＡＳＸ交換入力バッファの挿入の動作
シーケンスを記述する。
【００８９】マシーン５は、並列キュー・リストすべて
について（それらの４つの優先順位レベルを超えて）
（図３にともに関連して図１１のＡＳＸ入力モジュール
０〜５それぞれについての）第１ステージＡＳＸ交換入
力バッファの取りだしの動作シーケンスを記述する。
について（それらの４つの優先順位レベルを超えて）
（図３にともに関連して図１１のＡＳＸ入力モジュール
０〜５それぞれについての）第１ステージＡＳＸ交換入
力バッファの取りだしの動作シーケンスを記述する。
【００９０】マシーン６は、「ランダム」開始点から循
環的に、且つその点から「ランダム」な順番に、各入力
ポートごとに（図４にともに関連して図１１のＡＸＢク
ロスバー０〜５それぞれについての）中央ステージＡＸ
Ｂクロスバー交換装置の動作シーケンスを記述する。
環的に、且つその点から「ランダム」な順番に、各入力
ポートごとに（図４にともに関連して図１１のＡＸＢク
ロスバー０〜５それぞれについての）中央ステージＡＸ
Ｂクロスバー交換装置の動作シーケンスを記述する。
【００９１】マシーン７は、ＡＳＸの各出力ポートごと
に（図３にともに関連して図１１の各ＡＳＸ出力モジュ
ール０〜５についての）第３ステージＡＳＸ交換出力バ
ッファの挿入の動作シーケンスを記述する。
に（図３にともに関連して図１１の各ＡＳＸ出力モジュ
ール０〜５についての）第３ステージＡＳＸ交換出力バ
ッファの挿入の動作シーケンスを記述する。
【００９２】マシーン８は、ＡＳＸの各出力ポートごと
に（図３にともに関連して図１１の各ＡＳＸ出力モジュ
ール０〜５についての）第３ステージＡＳＸ交換出力バ
ッファの取りだしの動作シーケンスを記述する。
に（図３にともに関連して図１１の各ＡＳＸ出力モジュ
ール０〜５についての）第３ステージＡＳＸ交換出力バ
ッファの取りだしの動作シーケンスを記述する。
【００９３】マシーン９は、ＡＳＸ出力モジュールから
受け取られたセルごとに（図３にともに関連して図１１
の出力ポート・ユニット１１５０のＡＢＭ０からＡＢＭ
１７についての）ＡＢＭ出力バッファの挿入の動作シー
ケンスを記述する。
受け取られたセルごとに（図３にともに関連して図１１
の出力ポート・ユニット１１５０のＡＢＭ０からＡＢＭ
１７についての）ＡＢＭ出力バッファの挿入の動作シー
ケンスを記述する。
【００９４】マシーン１０は、ラウンド・ロビン・シー
ケンスにおいて、出力サブポートごとに（図３にともに
関連して図１１の出力ポート・ユニット１１５０のＡＢ
Ｍ０からＡＢＭ１７についての）ＡＢＭ出力バッファの
取りだしの動作シーケンスを記述する。
ケンスにおいて、出力サブポートごとに（図３にともに
関連して図１１の出力ポート・ユニット１１５０のＡＢ
Ｍ０からＡＢＭ１７についての）ＡＢＭ出力バッファの
取りだしの動作シーケンスを記述する。
【００９５】マシーン１１は、関連するＡＢＭから使用
可能なセルごとに（図３にともに関連して図１１の出力
ポート・ユニット１１５０のＡＢＭ０からＡＢＭ１７に
ついての）ＡＬＭ出力の動作シーケンスを記述する。
可能なセルごとに（図３にともに関連して図１１の出力
ポート・ユニット１１５０のＡＢＭ０からＡＢＭ１７に
ついての）ＡＬＭ出力の動作シーケンスを記述する。
【００９６】これまで説明してきたものは、本発明の原
理の適用の具体例に過ぎない。他の構成や方法が、本発
明の趣旨および範囲を逸脱することなく当業者により実
現されることも可能である。
理の適用の具体例に過ぎない。他の構成や方法が、本発
明の趣旨および範囲を逸脱することなく当業者により実
現されることも可能である。
【００９７】
【付録】
【図１】 現在の交換システムの動作の概略的な説明図
である。
である。
【図２】 ポート・カードのブロック図である。
【図３】 交換モジュールのブロック図である。
【図４】 交換ユニットのブロック図である。
【図５】 標準ＡＴＭセル形式を示す図である。
【図６】 ヘッダ翻訳テーブルを示す図である。
【図７】 ヘッダ翻訳ルックアップ・テーブルを示す図
である。
である。
【図８】 ルックアップ・テーブルを用いる２レベルの
インデクシングの一例を示す図である。
インデクシングの一例を示す図である。
【図９】 本発明のインプリメンテーションで用いられ
た翻訳、ポリシングおよびヘッダ翻訳テーブルを示す説
明図である。
た翻訳、ポリシングおよびヘッダ翻訳テーブルを示す説
明図である。
【図１０】 ＡＢＭメモリを示す図である。
【図１１】 ３つのタイプのバックプレッシャー機構を
用いる多段式ＡＴＭ交換機を示す図である。
用いる多段式ＡＴＭ交換機を示す図である。
【図１２】 バックプレッシャー・ビットマップの形式
を示す図である。
を示す図である。
【図１３】 バックプレッシャー・ビットマップを示す
図である。
図である。
【図１４】 本発明の操作シーケンスのフローチャート
を示す図である。
を示す図である。
フロントページの続き
(72)発明者 ジョセフ ジョージ クナウァー
アメリカ合衆国 07704 ニュージャー
シィ，フェア ヘヴン，オークラウン
ロード 46
(72)発明者 ヴジェイ ポチャンパリ クマー
アメリカ合衆国 07728 ニュージャー
シィ，フリーホールド，タワー ロード
３
(56)参考文献 特開 平３−46436（ＪＰ，Ａ)
特開 平４−96446（ＪＰ，Ａ)
特開 平４−252538（ＪＰ，Ａ)
特開 平７−7507（ＪＰ，Ａ)
特開 平７−107094（ＪＰ，Ａ)
特開 平７−336372（ＪＰ，Ａ)
特開 平８−8973（ＪＰ，Ａ)
特開 平８−305649（ＪＰ，Ａ)
特開 平10−271110（ＪＰ，Ａ)
宗宮ほか，マルチキャスト機能を有す
るＡＴＭスイッチのトラヒック設計，電
子情報通信学会技術研究報告，日本,
（社）電子情報通信学会，1994年 ９月
１日，信学技報 ＳＳＥ94−99，ｐ51
−56
仁佐瀬ほか，マルチポイント接続機能
を有するＡＴＭスイッチ構成法の検討,
電子情報通信学会技術研究報告，日本,
電子情報通信学会，1989年 ７月20日,
信学技報ＳＳＥ89−59，ｐ73−78
仁佐瀬ほか，マルチポイント接続機能
を持つＡＴＭスイッチ構成法の提案,
1989電子情報通信学会春季全国大会，日
本，（社）電子情報通信学会，1989年,
Ｂ−393，３−99
Ｆ．Ｍ．Ｃｈｕｓｓｉ ｅｔ．ａ
ｌ．，Ｌｏｗ−Ｃｏｓｔ Ｓｃａｌａｂ
ｌｅ Ｓｗｉｔｃｈｉｎｇ Ｓｏｌｕｔ
ｉｏｎｓ ｆｏｒ Ｂｒｏａｄｂａｎｄ
Ｎｅｔｗｏｒｋｉｎｇ： Ｔｈｅ Ａ
ＴＬＡＮＴＡ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ ａｎｄ Ｃｈｉｐｓｅｔ，ＩＥＥＥ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｍａ
ｇａｚｉｎｅ，米国，ＩＥＥＥ，1997年
12月，ｐ44−53
Ｆ．Ｍ．Ｃｈｉｕｓｓｉ ｅｔ．ａ
ｌ．，Ｂａｃｋｐｒｅｓｓｕｒｅ ｉｎ
Ｓｈａｒｅｄ−Ｍｅｍｏｒｙ−Ｂａｓ
ｅｄ ＡＴＭ Ｓｗｉｔｃｈｅｓ ｕｎ
ｄｅｒ Ｍｕｌｔｉｐｌｅｘｅｄ Ｂｕ
ｒｓｔｙ Ｓｏｕｒｃｅｓ，ＩＥＥＥ
ＩＮＦＯＣＯＭ’96 Ｐｒｏｃｅｅｄｉ
ｎｇｓ，米国，ＩＥＥＥ，1996年，Ｖｏ
ｌ．２，ｐ830−843
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
H04L 12/18
Claims (15)
- 【請求項１】 自己ルーティング多段ネットワークを介
して接続可能な複数の入力ポートのうちの１つで受信さ
れた入力セルを、複数の出力ポートのうち１またはそれ
以上の出力ポートへマルチキャストする装置であって、
該装置は、 データ・ペイロードと、入力セルが出力されるべき該ネ
ットワークの出力ポートの集合を識別する情報とを含む
該入力セルを、該ネットワークの第１のステージ（１１
３１）の入力ポートの１つで受信する手段（３０２）
と、 識別された出力ポートのすべてに該入力セルが到達でき
るように、該入力セルの単一のコピーが出力されるべき
該ネットワークの第１のステージの第１の出力ポート
（３０３）の数を決定する手段（３０４−３０８）と、 該ネットワークの該第１のステージの該決定された数の
該第１の出力ポート（３０３）へ該入力セルの単一のコ
ピーをルーティングする手段（３０５）とからなり、 該識別されたネットワーク出力ポートの集合に対し、該
決定する手段は、該入力セル情報のみを用いて、該入力
セルが出力されるべき該識別されたネットワーク出力ポ
ートの集合を決定し、そして該ネットワークの１又はそ
れ以上の追加の従属型ステージが該ネットワークを介し
て単一のパスで該識別された出力ポートの集合の全てに
該入力セルをさらにルーティングするよう、該入力セル
の単一のコピーが出力されるべき該ネットワークの該第
１のステージの第１の出力ポートの最小数を決定するも
のであり、該最小数は、該入力セルが出力されるべき該
識別されたネットワーク出力ポートの集合よりも少ない
ことを特徴とする装置。 - 【請求項２】 請求項１に記載の装置において、該識別
情報は、該識別されたネットワーク出力ポートの集合を
識別するビットマップ・セグメントを含むことを特徴と
する装置。 - 【請求項３】 請求項２に記載の装置において、該ネッ
トワークは少なくとも２つの縦続型ステージを含み、該
２つの縦続型ステージの各々が該第１のステージと同じ
手段を用いて実装されており、該ビットマップ・セグメ
ントを第１のステージで用いて第１の出力ポートの最小
数を識別し、そして該ビットマップ・セグメントの一部
を第２のステージで用いて入力セルを受信する第２のス
テージの１またはそれ以上の出力ポートを識別すること
を特徴とする装置。 - 【請求項４】 請求項２に記載の装置において、該ネッ
トワークは少なくとも２つの縦続型ステージを含み、該
縦続型ステージの各々が第１のステージと同じ手段を用
いて実装されており、該ビットマップ・セグメントの第
１のサブセットを第１のステージで用いて第１の出力ポ
ートの最小数を識別し、そして、該ビットマップ・セグ
メントの第２のサブセットを第２のステージで用いて入
力セルを受信する第２のステージの１またはそれ以上の
出力ポートを識別することを特徴とする装置。 - 【請求項５】 請求項１に記載の装置において、該識別
情報は、該識別されたネットワーク出力ポートの集合と
コントロール・セグメントとを識別するビットマップ・
セグメントを含み、該ネットワークは少なくとも２つの
ステージを含み、該ビットマップ・セグメントを第１の
ステージで用いて第１の出力ポートの最小数を識別し、
そして第２のビットマップセグメントが該コントロール
・セグメントを用いて発生し、そして該第２のビットマ
ップセグメントを該第２のステージで用いて該第２のス
テージの出力ポートを識別することを特徴とする装置。 - 【請求項６】 請求項５に記載の装置において、該第２
のステージは複数のセクションを含み、該コントロール
・セグメントは、該第２のステージのセクションの各々
の出力ポートを一義的に識別する接続タグであることを
特徴とする装置。 - 【請求項７】 請求項１に記載の装置において、該装置
はさらに、 該ネットワークの１またはそれ以上のステージに位置す
る利用可能なセル・バッファにデータ・ペイロードを格
納する手段と、 少なくとも１つが該出力ポートの各々のためである、複
数のリンク・リスト出力キューとを含むことを特徴とす
る装置。 - 【請求項８】 請求項１に記載の装置において、該ネッ
トワークの１またはそれ以上のステージは、 利用可能なセル・バッファにデータペイロードを格納す
る手段と、 少なくとも１つが該出力ポートの各々のためである、複
数のリンク・リスト出力キューと、 入力セルが出力されるべきポートの数に等しい数を格納
する、該セル・バッファと関連する参照カウンタと、 ためにビットマップ・セグメントを翻訳してデータ・ペ
イロードが運ばれるべき出力ポートを識別し、そして、
１またはそれ以上のリンク・リスト出力キューにエント
リを生成する手段と、 対応するリンク・リスト出力キューにある該エントリに
よって決定されたシーケンスに従って、該識別された出
力ポートの各々に、データ・ペイロードの１つのコピー
を伝送する手段と、 リンク・リスト出力キューの各々において、該ペイロー
ドが該識別された出力ポートに出力されるときにはそこ
からエントリを削除して参照カウンタを１つずつ減ら
し、そして該参照カウンタが零に等しいときには該セル
・バッファを利用可能とする手段とを含むことを特徴と
する装置。 - 【請求項９】 請求項７に記載の装置において、該出力
ポートの各々に別々のメモリが提供されており、そし
て、該リンク・リスト出力キューへのエントリが並行し
て行われることを特徴とする装置。 - 【請求項１０】 請求項２に記載の装置において、該ビ
ットマップ・セグメントが別々のキューへ置かれてお
り、そして、入力セルの受信速度と等しいかそれよりも
速い速度で該エントリがなされることを特徴とする装
置。 - 【請求項１１】 請求項７に記載の装置において、該リ
ンク・リスト出力キューへのエントリが、入力セル受信
速度を出力ポートの数で乗じたのと等しい速度で生じる
ことを特徴とする装置。 - 【請求項１２】 請求項１に記載の装置において、少な
くとも１つの出力ポートは複数のリンク・リスト出力キ
ューを含み、そして、該少なくとも１つの出力ポートに
対する単独でリンクされたリスト出力キューの各々の処
理は独立していることを特徴とする装置。 - 【請求項１３】 請求項１に記載の装置において、該処
理が、入力セルに含まれるヘッダ・データによって決定
される優先順位に基づくことを特徴とする装置。 - 【請求項１４】 請求項１に記載の装置において、該装
置はさらに、受信されたユニキャスト入力セルに対する
別個のリンク・リスト出力キューと、受信されたマルチ
キャスト入力セルに対する別個のリンク・リスト出力キ
ューとを含むことを特徴とする装置。 - 【請求項１５】 多段ネットワークを介して接続可能な
複数の入力ポートのうちの１つで受信される入力セル
を、複数の出力ポートのうちの１またはそれ以上の出力
ポートへマルチキャストする方法において、該方法は、 (a)データ・ペイロードと、入力セルが出力されるべき
該ネットワークの出力ポートを識別する情報とを含む該
入力セルを、該ネットワークの第１のステージ（１１３
１）の入力ポートの１つで受信（３０２）する段階と、 (b)識別された出力ポートのすべてに該入力セルが到達
できるように、該入力セルの単一のコピーが出力される
べき該ネットワークの第１のステージの第１の出力ポー
ト（３０３）の数を決定（３０４−３０８）する段階
と、 (c)該ネットワークの該第１のステージの該決定された
数の第１の出力ポート（３０３）へ該入力セルの単一の
コピーをルーティング（３０５）する段階とからなり、 該識別されたネットワーク出力ポートの集合に対し、該
決定する段階は、該入力セル情報のみを用いて、該入力
セルが出力されるべき該識別されたネットワーク出力ポ
ートを決定し、そして該ネットワークの１又はそれ以上
の追加の従属型ステージが該ネットワークを介して単一
のパスで該識別された出力ポートの集合の全てに該入力
セルをさらにルーティングするよう、該入力セルの単一
のコピーが出力されるべき該ネットワークの該第１のス
テージの第１の出力ポートの最小数を決定するものであ
り、該最小数は、該入力セルが出力されるべき該識別さ
れたネットワーク出力ポートの集合よりも少ないことを
特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/584935 | 1996-01-16 | ||
| US08/584,935 US5689506A (en) | 1996-01-16 | 1996-01-16 | Multicast routing in multistage networks |
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|---|---|
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ID=24339363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00530897A Expired - Fee Related JP3443264B2 (ja) | 1996-01-16 | 1997-01-16 | 多段式ネットワークにおける改良されたマルチキャスト・ルーティング |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5689506A (ja) |
| EP (1) | EP0785699B1 (ja) |
| JP (1) | JP3443264B2 (ja) |
| DE (1) | DE69726995T2 (ja) |
Families Citing this family (141)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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