JP3132973B2

JP3132973B2 - データ交換装置

Info

Publication number: JP3132973B2
Application number: JP4841595A
Authority: JP
Inventors: 秀昭山中; 泰孝斉藤; 宗徳都築; 康仁佐々木; 浩利山田; 一能大島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 2001-02-05
Anticipated expiration: 2016-02-05
Also published as: JPH08251173A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音声、データ、画像
などマルチメディアの種々の情報を高速で交換するデー
タ交換装置に関するものである。また特に、広帯域ＩＳ
ＤＮに採用されている非同期転送モード（ＡＴＭ）通信
方式において、これらのデータをブロック化した固定長
パケットであるセルを、高速で交換するセル交換装置に
関するものである。

【０００２】

【従来の技術】

従来例１．大規模なスイッチを構成するとき、単位スイ
ッチを多段構成にし、規模拡張をはかる方法は従来から
知られている。”ＡＴＭ交換システムアーキテクチャの
検討”（電子情報通信学会技術研究報告ＳＳＥ８９−３
８，１９８９．鈴木、鈴木、伊藤、石戸）という文献に
は、多段構成の例として３段接続した場合が掲載されて
いる。図３６に、通話路の構成モデルを示す。入回線か
らシステムに入ったセルは、セル同期化部で回線上の受
信クロックから、システムの動作クロックに乗り換えら
れ、さらに、システム内の通話路上で規定されたセル同
期タイミングに合わせて出力される。次に、セルはヘッ
ダ処理部に入力される。ここでは、まずセルのヘッダチ
ェックを行ない、ヘッダ部にエラーがなければ、ＶＣＩ
を基にして、スイッチのどの出線に出力するかを指定す
る出線情報を付加し、さらにヘッダ部のＶＣＩの値を出
回線対応にあらかじめ決められた値に変更する。ヘッダ
変換を行った後は、セルはＡＴＭスイッチ部に入力さ
れ、ヘッダ処理部で付加された出線情報により指定され
た出線へとスイッチングが行なわれ、出力される。セル
トラヒック測定部は、通話路の状態を把握したり、呼毎
の通話量を求めるために、スイッチの前段や直後等でセ
ルの通過量などの測定を行う。各機能の配備位置につい
ては、処理のやり方により必ずしも図３６で示した位置
関係であるとは限らないが、いずれも必要な機能であ
る。

【０００３】次に、ヘッダ処理部がスイッチに与えるル
ート情報の形式について考察する。通常は呼処理の結果
決定したルートの経路に沿って、各単位スイッチの出線
（出ポート）番号をスイッチの段数分だけ与えてやれば
よい。同報接続に対するサポートを考量すると、複数の
出線への出力を指定可能なビットマップ形式（各ｂｉｔ
がスイッチの出線に対応、ビットの値によりセル出力か
否かを指定）による表現が必要である。これに対して、
通常の１対１接続時には出線番号を用い、同報接続のみ
ビットマップ形式の表現を用いる方法が考えられる。本
方式と全てビットマップ表現時のルート情報検索テーブ
ルの容量についての比較を図３７に示す。図よりビット
マップ形式の表現を同報呼のみとすることで、テーブル
のハードウェア量を大幅に小さくできることがわかる。
同報呼は、スイッチ前段のヘッダ処理部にてＶＣＩを同
報呼識別番号に一度変換して、スイッチ部で同報呼識別
番号からテーブルを検索してビットマップ化する。１対
１接続時には出線番号をスイッチ前段のヘッダ処理部で
求めて、スイッチに送る。次に、セルのＶＣＩ更新処理
について考察する。同報接続を考えるとスイッチング
（＝セルの複製）を行った後でしかＶＣＩの更新はでき
ない。しかしスイッチ後段でＶＣＩ変換するためには入
線番号もしくはそれに代わりうる呼毎の識別番号（先の
同報識別子はこれに相当する。）をスイッチ後段のＶＣ
Ｉ変換部まで持ち回る必要がある。同報の場合に識別子
を利用することを考えれば、通常の１対１接続時はスイ
ッチ前段のルート情報を求める時にＶＣＩの更新処理を
行ない、同報接続時は同報呼識別番号を用いてスイッチ
後段に設けたヘッダ処理部で変換する方法が、持ち回る
情報を少なくでき、テーブルも増えず適当である。以上
の検討結果に基づくヘッダ処理部の構成を図３８に示
す。１対１接続呼の場合は、スイッチ前段に配置された
ヘッダ処理部が、入力されたセルのヘッダチェックを行
ない、ＶＣＩから出線情報と次のリンク上で定義された
ＶＣＩ（新ＶＣＩ）の検索を行ない、ＶＣＩの書き換え
を行った後、セルと出線情報をスイッチ部に送る。

【０００４】同報接続呼の場合は、スイッチ前段に配置
されたヘッダ処理部が、ＶＣＩから同報呼識別番号を検
索して、セルと共にスイッチに入力する。スイッチから
出力されたセルは、スイッチの出力部に配置されたヘッ
ダ処理部で、先に付与された同報呼識別番号により、新
ＶＣＩの検索が行われ、ヘッダに書き込まれる。実際の
構成としては、各テーブルの容量は、図３７にもあるよ
うに、百Ｋバイトを越えるため、ＬＳＩに内蔵すること
は現状では得策でない。また、アクセスがセル単位とな
るため通常の汎用メモリ素子を使用できる。従ってヘッ
ダ処理部は、ヘッダ部のチェック、変換、メモリ制御を
行うＬＳＩより構成される論理部とそれに接続される汎
用メモリからなるテーブルにより実現するのが適当であ
る。

【０００５】以上のように、単位スイッチを多段構成に
し、大規模なスイッチを構成するとともに、セルをコピ
ーし複数の宛先に配る、すなわち同報に関しても検討さ
れている。同時に図３７に示すように、入線内の呼の識
別番号（ＶＣＩ値）に応じて、その出力すべき複数の出
線を管理する宛先ビットマップテーブルの量が大きくな
るという検討もされている。特に大規模化のために三段
接続等の多段接続するときには図３８に示すように、各
スイッチが宛先ビットマップテーブルを備え同報セルに
対するルーチングを行うようになっている。そのため、
宛先ビットマップテーブルの大きさが膨大なものとなる
問題点があるが、同文献によると同報呼の数を制限し、
同報識別子を導入する案が出され、宛先ビットマップテ
ーブルを削減することが提示されている。しかし、２段
目および３段目に関して、全ての入線から同報セルが到
着する可能性があるため、全ての入線の同報呼の宛先情
報を備えなければならない。また、同報呼番号は全ての
入線を含めた同報呼に番号を付与したものであり、最悪
では非常に大きな数になるという問題点があった。

【０００６】従来例２．大規模なスイッチを構成すると
き単位スイッチを２段構成にし、規模拡張をはかる方法
が“ＡｎＡＴＭＳｙｓｔｅｍａｎｄＮｅｔｗｏ
ｒｋＡｒｃｈｉｔｅｃｔｒｕｒｅｉｎＦｉｅｌｄ
Ｔｒｉａｌ，”（ＧＬＯＢＥＣＯＭ’９３，セッショ
ン４０，４０．５，１９９３年．Ｗｏｌｆｇａｎｇ
Ｆｉｓｃｈｅｒ，ＲｏｌｆＳｔｉｅｆｅｌａｎｄ
ＴｏｍＷｏｒｓｔｅｒ）という文献にすでに開示され
ている。図３９には、３２×１６のスイッチを１２枚用
いて、６４×６４の大規模なスイッチを構成する場合が
示されている。図では６４×１６を構成するじょうご型
構造（Ａ）を４組平行に接続することにより６４×６４
の大規模なスイッチを形成する。スイッチングエレメン
トの他の組み合わせ方により大規模なスイッチングネッ
トワークが可能である。例えば、３段構成により１２８
×１２８のスイッチングネットワークを構成できる。

【０００７】しかし、同文献には、同報を扱うことが述
べられていない。また、仮に従来例１と同様の考えを導
入すると、２段目以降のスイッチにおいては、全ての入
線のセルを振り分ける必要があるので、宛先ビットマッ
プテーブルの量が増大するという問題が発生する。

【０００８】従来例３．複数の低速インタフェースを収
容可能なＡＴＭスイッチについて、特開平４−１８０４
３３の例がある。

【０００９】図４０は、セル交換装置を表す全体構成図
である。このセル交換装置８は、セルが入力する１５
５．５２Ｍｂ／ｓの３２本の入力ポート６およびセルを
出力する１５５．５２Ｍｂ／ｓの３２本の出力ポート７
の間でセルの交換を行うものである。また、このセル交
換装置８は、１５５．５２Ｍｂ／ｓの入力ポート６を１
本の６２２．０８Ｍｂ／ｓの入線１にセル多重するセル
多重回路４を８回路と、６２２．０８Ｍｂ／ｓインタフ
ェースで８本の入線１と８本の出線２を収容するＡＴＭ
スイッチ３と、１本の６２２．０８Ｍｂ／ｓの出線２を
４本の１５５．５２Ｍｂ／ｓの出力ポート７にセル分離
するセル分離回路５を８回路備えている。

【００１０】図４１は、上記ＡＴＭスイッチ３の例を示
したものである。同図において、１は宛先情報として出
力ポート番号を含むヘッダ部とデータ部よりなるセルが
入力する入力ポートがセル多重されたｎ（ｎ≧２）本の
入線である。２は前記セルがそのヘッダ部にて指定する
宛先に応じて出力されるべき出力ポートを収容したｍ
（ｍ≧２）本の出線である。１０は前記入線１の各々に
対応して設けられ、入線１より入力されたセルのヘッダ
部より宛先の出力ポート７を検出するヘッダ処理回路で
ある。また、１１は指定されたアドレスに前記セルを蓄
積し、アドレスを指定することによって書き込みの際の
順序とは無関係に、蓄積されたセルを読み出すことがで
きるｐ（ｐ≧１）個のバッファメモリである。１２はこ
のバッファメモリ１１の各々に対応して設けられ、例え
ばＦＩＦＯタイプのメモリを用いて空きアドレスの管理
を行ない、対応付けられたバッファメモリ１１にリード
アドレスおよびライトアドレスを与える記憶制御回路で
ある。１３は前記ヘッダ処理回路１０を所定のバッファ
メモリ１１に選択的に接続するセル書き込み回路で、空
間スイッチで実現される。１４は各バッファメモリ１１
を所定の出線２に選択的に接続するセル読み出し回路で
あり、空間スイッチで実現される。

【００１１】１５はバッファ制御回路である。バッファ
制御回路１５は前記セル書き込み回路１３のスイッチン
グを制御してセルが蓄積されるバッファメモリ１１の選
択を行う。また、蓄積されたセルのバッファメモリ１１
上のアドレスを各セルの出力ポート別に管理して、当該
宛先別に管理しているアドレスに基づいてセル読み出し
回路１４のスイッチングを制御する。そして前記セルを
そのヘッダ部で指定される前記出力ポート７を収容する
出線２に所定の順番で出力される。

【００１２】また、前記バッファ制御回路１５は、以下
の構成をもつ。書き込みバッファ選択回路１６は入線１
にセルが到着すると、その入線１に対応して設けられた
ヘッダ処理回路１０によって検出された当該セルの出線
番号を受け、そのセルを蓄積するバッファメモリ１１を
選択する。そして、バッファメモリ１１を該当するヘッ
ダ処理回路１０に接続するため、前記セル書き込み回路
１３のスイッチングを制御する。アドレス交換回路１７
はこの書き込みバッファ選択回路１６の検出した出力ポ
ート番号を参照して到着したセルを宛先の出力ポート別
に分け、当該セルが書き込まれたバッファメモリ１１上
のライトアドレスを当該バッファメモリ１１に対応する
記憶制御回路１２より得て、それを後述するアドレス待
ち行列に書き込む。１８はアドレス待ち行列であり、Ｆ
ＩＦＯタイプのメモリによって構成されて、前記出線２
の各々が収容する出力ポートに対応して設けられてい
る。アドレス待ち行列１８には、それが対応付けられた
出力ポート毎に、当該出力ポートを宛先とするセルが蓄
積されたバッファメモリ１１上のライトアドレスが、到
着した順番に前記アドレス交換回路１７によって書き込
まれる。読み出しバッファ選択回路１９は、アドレス待
ち行列１８を参照してバッファメモリ１１から読み出す
セルを決定し、そのアドレス待ち行列１８から読み出し
たアドレスをリードアドレスとして該当するバッファメ
モリ１１に対応付けられた記憶制御回路１２に送る。ま
た、セル読み出し回路１４のスイッチングを制御して、
前記バッファメモリ１１を該当する出線２に接続する。

【００１３】図４２はセル多重回路の内部回路例で、図
４０において４本の１５５．５２Ｍｂ／ｓの入力ポート
６を１本の６２２．０８Ｍｂ／ｓの入線１にセル多重す
る例である。図中、入力ポート６に対応して一つのＦＩ
ＦＯタイプのメモリで構成されたセル速度調整バッファ
２１が用いられ、書き込みを１５５．５２Ｍｂ／ｓ、読
み出しを順次６２２．０８Ｍｂ／ｓで行っている。図４
４はセル分離回路の内部回路例で、図４０において１本
の６２２．０８Ｍｂ／ｓの出線２を４本の１５５．５２
Ｍｂ／ｓの出力ポート７にセル分離する例である。図
中、出力ポート７に対応して一つのＦＩＦＯタイプのメ
モリで構成されたセル速度調整バッファ２３とアドレス
フィルタ２２が用いられ、書き込みを６２２．０８Ｍｂ
／ｓ、読み出しを１５５．５２Ｍｂ／ｓで行っている。
セル速度調整バッファ２１，２３は速度調整のみを目的
とし、セルの統計多重効果を期待するものではないの
で、その容量は高々２セル分程度で十分である。次に、
セル多重回路の動作について説明する。ここで扱われる
セル長は固定長で、ランダムに入力されるのものであ
り、入力ポート６に入力する前にセル入力位相が調整さ
れて、全線からのセル入力は同一の位相で供給されるも
のとする。図４３は本回路例におけるタイミング図であ
り、図４２の入力ポート６をＡ、入線１をＢとし、それ
ぞれセル単位で示してある。ＡＴＭ通信方式では、ある
タイムスロットに有意なセルが来る場合と、何も情報を
もたないアイドルセル（空セル）が来ることがある。図
中、有意セルを”セル１”等で示し、アイドルセル（空
セル）は”アイドルセル”と明記してある。６２２．０
８Ｍｂ／ｓにおける１セル転送時間は、１５５．５２Ｍ
ｂ／ｓのそれの４分の１であり、入力ポート６から入力
したセルを全て入線１に収容する容量がある。ここで
は、１５５．５２Ｍｂ／ｓにおける１セル時間を単位と
し、６２２．０８Ｍｂ／ｓの４セルをその時間的位置で
入力ポート６を固定的に割り当てる方式をとっている。
例えば＃１の入力ポート６から入力したセルは、図中＃
１の位置で６２２．０８Ｍｂ／ｓとして出力するように
する。

【００１４】次に、ＡＴＭスイッチの動作を図４１につ
いて説明する。ここで、スイッチに入力する各入線１で
のセルの入力位相は調整され、同一であるものとする。
入線１にセルが入力すると、各入線１に対応して設けら
れたヘッダ処理回路１０は、入力したセルのヘッダ部よ
り出力ポートおよびそれを収容する出線番号を検出す
る。バッファ制御回路１５内の書き込みバッファ選択回
路１６は、このヘッダ処理回路１０を参照して、セル書
き込み回路１３に、セルの到着したヘッダ処理回路１０
とセルを記憶するため選択されたバッファメモリ１１と
を個々に接続するように指示する。このとき用いられる
ライトアドレスは、記憶制御回路１２を参照することで
得られる。このライトアドレスはアドレス交換回路１７
に送られ、各入線１に到着したセルの宛先出力ポート７
に応じて分けられる。

【００１５】アドレス待ち行列１８は出力ポート別に設
けられ、前記セルのライトアドレスおよびバッファメモ
リ番号がその最後尾に書き込まれる。読み出しバッファ
選択回路１９は、これらアドレス待ち行列１８より、そ
こに格納されているアドレスを取り出して該当するバッ
ファメモリ１１に対応した記憶制御回路１２に送るとと
もに、セル読み出し回路１４にバッファメモリ１１と出
線２とを個々に接続するように指示する。また、一般に
出線２の容量と出力ポート７の容量は異なるが、アドレ
ス待ち行列１８の読み出しは出力ポート単位に行われる
ので、出力ポートの速度に合わせて読み出すことにより
出力ポート７の容量を超えないようにする。セル読み出
し回路１４は、このタイムスロットにてバッファメモリ
１１と出線２を接続する。各記憶制御回路１２は、受け
取ったアドレスを対応付けられたバッファメモリ１１に
リードアドレスとして送り、以降、そのアドレスを空き
アドレスとして管理する。各バッファメモリ１１から読
み出されたセルは、それぞれのヘッダ部で指定された宛
先出力ポート７を収容する出線２に出力される。

【００１６】ここで、図４６および図４７は出線＃１に
関するアドレス待ち行列１８の読み出しを詳しく示した
例である。出線＃１は、１５５．５２Ｍｂ／ｓの出力ポ
ート＃１〜＃４を収容しているので、６２２．０８Ｍｂ
／ｓの速度を持っている。図４６は、あるタイムスロッ
トで出力ポート＃１〜＃４に対応したアドレス待ち行列
１８の例であり、”セル１１”等と示されているところ
には、そのセルを格納しているバッファメモリ番号とア
ドレスとが書き込まれている。図４７は、アドレス待ち
行列１８の読み出し規則を示している。同図は、出線２
におけるタイミングを示しており、４セル単位にそれぞ
れ出力ポート＃１〜＃４宛のセルを固定的に割り当てて
いる点が従来とは異なる。例えば、図中、タイムスロッ
ト１〜４はそれぞれ出力ポート＃１〜＃４に割り当てら
れ、それが繰り返されている。そのため、セル分離回路
５では規則的に速度調整のみを行えばよく、セル分離回
路５でのバッファオーバーフローによるセル廃棄が生じ
ない。例えば、図４６において現在出力ポート＃１宛に
セル１１、＃２宛にセル２１、＃４宛にセル４１が出力
を待っている。従って、それらを規則的にタイムスロッ
ト１，２，４で読み出している。タイムスロット３で
は、出力ポート＃３宛のセルが到着していないため、ア
イドルセル（図中”空セル”と明記）を送出している。

【００１７】アドレス待ち行列１８は出力ポート７に対
応して設けられているが、従来の例では出線２に対して
一つの大きな待ち行列があると考えられ、もし、この例
を当てはめればタイムスロット３で他の有意セルが出力
されるので空セルが出力されることはなく、出力ポート
＃１，＃２，＃４のどれかが重複することになり、セル
分離回路５でバッファリングする必要がある。すなわ
ち、従来の例では、一つの出力ポート７に対してセルの
到着に統計的な揺らぎが発生することになり、セル分離
回路５において多量のバッファを要する。

【００１８】次に、セル分離回路の動作について説明す
る。図４５は、本回路例におけるタイミング図であり、
図４４の出線２をＣ、出力ポート７をＤとし、それぞれ
セル単位で示してある。図中、図４３と同様に、有意セ
ルを”セル１”等で示し、アイドルセル（空セル）は”
アイドルセル”と明記してある。６２２．０８Ｍｂ／ｓ
における転送時間は、１５５．５２Ｍｂ／ｓのそれの４
分の１である。ＡＴＭスイッチ３から送信される出線２
は６２２．０８Ｍｂ／ｓであるが、１５５．５２Ｍｂ／
ｓにおける１セル時間を単位とし、６２２．０８Ｍｂ／
ｓの４セルをその時間的位置で出力ポート７を固定的に
割り当てているため、セル分離回路５に入力したセル
は、必ず出力する出力ポート７およびタイムスロットが
保証され、ここでのバッファ溢れは生じないようになっ
ている。セル分離回路５に入力したセルは、まず出力ポ
ート７に対応して設けられたアドレスフィルタ２２に同
報され、対応する出力ポート７に対応したアドレスフィ
ルタ２２のみが前記セルを通過させ速度調整バッファ２
３に書き込む。他のアドレスフィルタ２２では前記セル
を廃棄する。セル速度調整バッファ２３は、書き込みは
６２２．０８Ｍｂ／ｓで行ない、読み出しは１５５．５
２Ｍｂ／ｓで行うことで速度調整を行う。セル速度調整
バッファ２３は速度調整のみを目的とし、セルの統計多
重効果を期待するものではないので、その容量は高々２
セル分程度で十分である。

【００１９】しかし上述の場合、スイッチが１段の場合
のみを考えているので、大規模なスイッチを構成できな
いという問題点があった。また、同報機能の実現も述べ
られていなかった。

【００２０】従来例４．ＡＴＭスイッチの入線および出
線に比べて、高速インタフェースを収容するシステムに
ついては、”同報機能付き共通バッファ形ＡＴＭスイッ
チＬＳＩの開発”（電子情報通信学会、信学技報ＳＳＥ
９２−１６９，１９９３．）が開示されている。

【００２１】図４８に示すように、単位スイッチの入線
＃０〜３にＤＭＵＸ、出線＃０〜３にＭＵＸを接続する
ことにより、２．４Ｇｂ／ｓ回線を収容する。この時、
単位スイッチ内では出線＃０〜３に対するセルを１つの
アドレスキューにキューイングし、セルの順序管理を行
う。さらにＤＭＵＸでは先に受信したセルから順に入線
＃０〜３に出力し、ＭＵＸでは出線＃０〜３の順でセル
を回線に送出することによって、セルの順序を保つこと
ができる。また、この他に入／出線＃４〜７を接続して
もよく、これには６００Ｍｂ／ｓ４回線または１５０
Ｍｂ／ｓ１６回線のどちらかを選択して収容すること
が可能である。

【００２２】しかし、スイッチが１段の場合のみを考え
ているので、大規模なスイッチを構成できないという問
題点があった。

【００２３】

【発明が解決しようとする課題】この発明は、上記のよ
うな課題を解決するためになされたもので、単位スイッ
チを多段構成にし、規模拡大をはかり、同時に同報デー
タを効率よく扱うことができるデータ交換装置を得るこ
とを目的とする。

【００２４】またこの発明は、単位スイッチを多段構成
し、規模拡大をはかり、かつ複数の低速インタフェース
を収容可能なデータ交換装置を得ることを目的とする。

【００２５】またこの発明は、単位スイッチを多段構成
にし、規模拡大をはかり、かつ高速インタフェースを収
容することのできるデータ交換装置を得ることを目的と
する。

【００２６】

【課題を解決するための手段】第１の発明に係わるデー
タ交換装置は、複数の入力ポートと複数の出力ポートを
備えており、複数の入力ポートと複数の出力ポートの間
に、複数の入線と複数の出線の間でデータを交換する複
数の単位スイッチを少なくとも２段階に配置し、複数の
入力ポートと複数の出力ポートの間でデータを交換する
データ交換装置において、第１段目の単位スイッチを第
１の単位スイッチとし、第２段目以降の単位スイッチを
第２の単位スイッチとし、ある入力ポートから入力した
同報データに対して複数の第１の単位スイッチは必要が
あれば同報データのコピーと交換を行いコピー済みの複
数の同報データを同報先の出力ポートに対応した出線に
それぞれ出力するとともに、第２の単位スイッチは前段
に複数の単位スイッチを有し上記前段の複数の単位スイ
ッチの出線から出力されるコピー済みの同報データを入
力して入力したコピー済みの同報データをあらかじめ定
めた所定の規則に基づいて交換して最終的に同報先の出
力ポートに出力することを特徴とする多段接続部を有す
ることを特徴とする。

【００２７】第２の発明に係わるデータ交換装置は、上
記多段接続部を複数備え、入力ポートに入力されたデー
タを複数の上記多段接続部に分岐して入力し、上記多段
接続部にそれぞれ異なる出力ポートを割り当てることを
特徴とする。

【００２８】第３の発明に係わるデータ交換装置におい
て、上記第１の単位スイッチは、各同報データを出力す
べき複数の出線を定義したテーブルと、上記テーブルを
参照することにより同報データを出力すべき出線を判定
して同報データのコピーと交換を行う同報処理手段を備
えていることを特徴とする。

【００２９】第４の発明に係わるデータ交換装置におい
て、上記第２の単位スイッチは、コピー済みの同報デー
タを入力する入線の入線番号に基づいて、コピー済みの
同報データを出力する出線を決定することを特徴とす
る。

【００３０】第５の発明に係わるデータ交換装置は、バ
ーチャルパスアイデンティファイアとバーチャルチャネ
ルアイデンティファイアを有したセルを交換するセル交
換装置であり、上記テーブルはバーチャルパスアイデン
ティファイアとバーチャルチャネルアイデンティファイ
アに対して同報セルを出力すべき複数の出線を定義し、
上記第１の単位スイッチは、同報セルのバーチャルパス
アイデンティファイアとバーチャルチャネルアイデンテ
ィファイアに基づいて上記テーブルから同報すべき出線
を決定することを特徴とする。

【００３１】第６の発明に係わるデータ交換装置におい
て、上記テーブルは、各第１の単位スイッチに対して、
それぞれ独立に設けられていることを特徴とする。

【００３２】第７の発明に係わるデータ交換装置におい
て、上記テーブルは、複数の第１の単位スイッチに対し
て、共通に設けられていることを特徴とする。

【００３３】第８の発明に係わるデータ交換装置は、セ
ルを交換するセル交換装置であり、セル交換装置は入力
ポートの前段に同報セルを識別する同報識別子を各同報
セルに割り当てる同報識別子割り当て手段を備え、上記
テーブルは同報識別子に対して同報セルを出力すべき出
線を定義し、上記第１の単位スイッチは同報識別子に基
づいて、上記テーブルから同報すべき出線を決定するこ
とを特徴とする。

【００３４】第９の発明に係わるデータ交換装置におい
て、上記同報識別子割り当て手段は、複数の上記入力ポ
ートから成る入線群に対してそれぞれ設けられているこ
とを特徴とする。

【００３５】第１０の発明に係わるデータ交換装置は、
複数の低速インタフェースを収容する出力ポートを備
え、上記第１の単位スイッチは、上記複数の低速インタ
フェースに対応した同報データのコピーと交換を行い、
上記第２の単位スイッチは、上記複数の低速インタフェ
ースに対応した同報データを上記複数の低速インタフェ
ースを収容する出力ポートに出力することを特徴とす
る。

【００３６】第１１の発明に係わるデータ交換装置は、
さらに、少なくともいずれかの上記出力ポートの後段に
接続され、複数の低速インタフェースを接続するととも
に、その出力ポートから出力されたデータを分離して上
記低速インタフェースに出力する分離回路と、上記分離
回路と上記第１の単位スイッチと上記第２の単位スイッ
チを共通のタイミングで動作させるための識別タイミン
グを発生させるタイミング発生手段を備え、上記第１の
単位スイッチは、上記分離回路が接続された出力ポート
に対応する出線に対して、出力するデータを低速インタ
フェース毎に記憶する複数の待ち行列と、各同報データ
を出力すべき複数の出線を定義するとともに、その出線
が上記低速インタフェースを接続する出線である場合
に、同報データを出力すべき低速インタフェースを定義
するテーブルと、上記テーブルを参照することにより、
同報データを出力すべき低速インタフェースを判定し、
同報データを該当低速インタフェースに対応する待ち行
列に記憶する同報処理手段と、上記待ち行列からデータ
を出力する順序を識別タイミングにより制御するセレク
タとを備え、上記第２の単位スイッチは、上記分離回路
を接続した出力ポートに対応する出線に対し、出力する
データを低速インタフェース毎に記憶する複数の待ち行
列と、入線から入力されるデータを上記識別タイミング
により出力すべき低速インタフェースに対応した待ち行
列に振り分ける振り分け回路と、上記待ち行列からデー
タを出力する順序を識別タイミングにより制御するセレ
クタを備えていることを特徴とする。

【００３７】第１２の発明に係わるデータ交換装置は、
少なくともひとつの高速インタフェースに収容される複
数の出力ポートを備え、上記第１の単位スイッチは、上
記高速インタフェースに対応した同報データのコピーと
交換を行い、上記第２の単位スイッチは、上記高速イン
タフェースに対応した同報データを上記高速インタフェ
ースに収容された複数の出力ポートに出力することを特
徴とする。

【００３８】第１３の発明に係わるデータ交換装置は、
さらに、上記複数の出力ポートの後段に接続され、上記
高速インタフェースを接続するとともに、複数の出力ポ
ートから出力されたデータを多重化して上記高速インタ
フェースに出力する多重回路と、上記第１の単位スイッ
チと第２の単位スイッチは、上記多重回路に接続された
複数出力ポートに対応している複数の出線に対して、デ
ータを記憶するひとつの待ち行列を備え、上記待ち行列
に記憶された順序で各出線にデータを出力することを特
徴とする。

【００３９】

【作用】第１の発明におけるデータ交換装置は、複数の
第１の単位スイッチと複数の第２の単位スイッチを備え
ている。データ交換装置は、第１段目に複数の第１の単
位スイッチ、２段目以降に第２の単位スイッチを複数配
置した多段接続部からなる。第１の単位スイッチの入線
は入力ポートに接続され、必要があれば同報データのコ
ピーを行う。そして、コピー済の複数の同報データを同
報先の出力ポートに対応した出線にそれぞれ出力する。
第２の単位スイッチは２段目以降に配置される。２段目
に配置された第２の単位スイッチは前段の複数の第１の
単位スイッチからコピー済の同報データを入力する。そ
して、あらかじめ定めた所定の規則に基づいて出線を決
定する。もし３段目、４段目・・・があれば、第２の単
位スイッチは前段の第２の単位スイッチからコピー済の
同報データを入力し、あらかじめ定めた所定の規則に基
づいて出線を決定する。そして最終段の第２の単位スイ
ッチの出線は出力ポートに接続されており、コピー済み
の同報データを同報先の出力ポートに出力する。第１の
単位スイッチを複数用いることで、データ交換装置に接
続できる入力ポートの数を増やすことができる。

【００４０】第２の発明におけるデータ交換装置は、複
数の第１の単位スイッチおよび第２の単位スイッチを多
段接続した多段接続部を複数備える。入力ポートに入力
されたデータを複数の上記多段接続部に分岐して入力す
る。そして、多段接続部にそれぞれ異なる出力ポートを
割り当てる。これにより、データ交換装置に接続できる
出力ポートの数を増やすことができる。

【００４１】第３の発明におけるデータ交換装置は、各
同報データを出力すべき複数の出線を定義したテーブル
を第１の単位スイッチに備えている。第１の単位スイッ
チの同報処理手段は、上記テーブルを参照することによ
り同報データを出力すべき出線を判定して同報データの
コピーと交換を行う。

【００４２】第４の発明におけるデータ交換装置は、入
力されたコピー済の同報データを入線番号に基づいて、
出力する出線を決定する第２の単位スイッチを持つ。そ
のため第２の単位スイッチでは、入力されたデータの出
線を決定するためのテーブルを備える必要がない。

【００４３】第５の発明におけるデータ交換装置は、バ
ーチャルパスアイデンティファイアとバーチャルチャネ
ルアイデンティファイアを有したセルを交換するセル交
換装置である。第１の単位スイッチに備えられているテ
ーブルは、バーチャルパスアイデンティファイアとバー
チャルチャネルアイデンティファイアに対し、同報セル
を出力すべき複数の出線を定義している。これにより第
１の単位スイッチは、同報セルのバーチャルパスアイデ
ンティファイアとバーチャルチャネルアイデンティファ
イアに基づいて、上記テーブルから同報すべき出線を決
定することができる。

【００４４】第６の発明におけるデータ交換装置は、宛
先出線を決定するテーブルを各第１の単位スイッチ毎に
独立して備えている。そのためテーブルは、それぞれの
第１の単位スイッチに接続されている入力ポートから入
力される同報データのみを対象とすればよいので、テー
ブルの大きさを小さくすることができる。

【００４５】第７の発明におけるデータ交換装置は、複
数の第１の単位スイッチで１つのテーブルを共有して使
用することができる。或いは、全ての第１の単位スイッ
チが、１つのテーブルを使用することもできる。

【００４６】第８の発明におけるデータ交換装置は、セ
ルを交換するセル交換装置である。セル交換装置は同報
識別子割り当て手段を持つ。同報識別子割り当て手段は
入力ポートの前段に接続され、同報セルを識別する同報
識別子を各同報セルに割り当てる。また、上記テーブル
は同報識別子に対し同報セルを出力すべき出線を定義す
る。第１の単位スイッチは同報識別子に基づいて上記テ
ーブルから同報すべき出線を決定する。

【００４７】第９の発明におけるデータ交換装置は、入
力ポートを幾本かづつの入線群に分けている。同報識別
子割り当て手段はそれぞれの入線群に対し設ける。その
ため、テーブルに登録しておく必要のある同報識別子の
数は対応する入線群に属している入力ポートから入力さ
れる同報データに関してでよい。そのためテーブルの大
きさを小さくすることができる。

【００４８】第１０の発明におけるデータ交換装置は、
出力ポートに複数の低速インタフェースを収容すること
ができる。第１の単位スイッチは、出力ポートに複数の
低速インタフェースを備えた場合に対応した同報データ
のコピーと交換を行う。第２の単位スイッチは上記複数
の低速インタフェースに対応した同報データを出力す
る。

【００４９】第１１の発明におけるデータ交換装置は、
出力ポートの後段に低速インタフェースを収容すること
ができる。低速インタフェースは分離回路を介して、デ
ータ交換装置の出力ポートに接続される。また、データ
交換装置はタイミング発生手段を備える。タイミング発
生手段は、上記分離回路と第１の単位スイッチと第２の
単位スイッチを共通のタイミングで動作させるための識
別タイミングを発生する。第１の単位スイッチは、上記
分離回路に接続された出力ポートに対応する出線に出力
するデータを低速インタフェース毎に記憶する複数の待
ち行列を持つ。第１の単位スイッチに備えられているテ
ーブルは、同報データを出力すべき複数の出線を定義し
ている。また、その出線が上記低速インタフェースを接
続する出線である場合、同報データを出力する低速イン
タフェースを定義している。第１の単位スイッチの同報
処理手段は、上記テーブルを参照し、同報データを出力
すべき低速インタフェースを判定し、同報データをその
低速インタフェースに対応する待ち行列に記憶する。セ
レクタは、低速インタフェースに対応する複数の待ち行
列からデータを出力する時に、どの待ち行列からデータ
を出力するか、識別タイミングにより制御する。第２の
単位スイッチは、上記分離回路を接続した出力ポートに
対応する出線である場合、低速インタフェース毎出力す
るデータを記憶する複数の待ち行列を持つ。入線から入
力されるデータを、上記識別タイミングにより低速イン
タフェースに対応した待ち行列に振り分ける振り分け回
路を持つ。同一の識別タイミングにより第１の単位スイ
ッチのセレクタと、第２の単位スイッチの振り分け回路
を制御する。これにより、第１の単位スイッチのあるひ
とつの低速インタフェースに対応する待ち行列に記憶さ
れていたデータは、第２の単位スイッチの同じ低速イン
タフェースに対応する待ち行列に記憶されることにな
る。すなわち、同一の識別タイミングを与えることによ
り、第１の単位スイッチと第２の単位スイッチの間で、
同期をとることができる。また、低速インタフェースに
対応する待ち行列からデータを出力する順序を、上記識
別タイミングにより制御するセレクタが備えられてい
る。第２の単位スイッチのセレクタと分離回路が、同一
の識別タイミングにより制御されるため、分離回路で各
低速インタフェース毎にデータが分離される時に、宛先
の低速インタフェースにデータが正しく出力される。第
１、第２の単位スイッチにセレクタを備えることによ
り、通常の出線に対応する待ち行列からの出力に比べ、
低速インタフェース毎に記憶されている複数の待ち行列
から出力されるデータの回数は少なくなっている。その
ため分離回路におけるバッファ溢れによるセル廃棄をな
くすことができる。

【００５０】第１２の発明におけるデータ交換装置は、
出力ポートに少なくとも１つの高速インタフェースを収
容する。１つの高速インタフェースには複数の出力ポー
トに接続される。第１の単位スイッチは高速インタフェ
ースに対応した同報データのコピーと交換を行う。第２
の単位スイッチは高速インタフェースに対応した同報デ
ータを上記高速インタフェースに収容された複数の出力
ポートに出力することができる。

【００５１】第１３の発明におけるデータ交換装置は、
複数の出力ポートの後段に多重回路を接続し、この多重
回路の後段に高速インタフェースを接続する。多重回路
は複数の出力ポートから出力されたデータを多重化する
ものである。第１の単位スイッチと第２の単位スイッチ
は、上記多重回路に接続された複数の出力ポートに対応
している複数の出線に対し、データを記憶するひとつの
待ち行列を備えている。上記待ち行列に記憶された順序
で、各出線にデータを出力する。

【００５２】

【実施例】

実施例１．この実施例において、大規模なＡＴＭスイッ
チを構成するために単位スイッチを多段構成にし規模拡
張をはかる方法の一例について説明する。この実施例で
説明する接続形態は、従来例２に記載された接続方法を
基礎とするが、１段目とそれ以降のスイッチの機能が異
なった、集線形接続法である。例えば２段接続したとき
に、一段目の単位スイッチでセルのコピーと交換を行
い、二段目の単位スイッチはセルの入力した入線番号情
報から宛先を判定するものである。

【００５３】図１に、入線数が８、出線数が２（以後８
×２と記す）の単位スイッチを二段接続し、入力ポート
数が３２、出力ポート数が３２（以後３２×３２と記
す）の大規模なスイッチを構成する例を示す。図１にお
いて、Ｓ１−１〜Ｓ１−４は８×２第１の単位スイッチ
である。Ｔ−１〜Ｔ−４は、同報セルを出力する複数の
出線を定義した宛先ビットマップテーブルである。Ｓ２
−１は８×２第２の単位スイッチである。尚、以下の実
施例の中で第１の単位スイッチＳ１、及び第２の単位ス
イッチＳ２の入線について、入線番号ｉ（ｉ＝０、１、
２、・・・）の入線を入線ｉと呼び、出線番号出線ｉの
出線を出線ｉ（ｉ＝０、１、２、・・・）と呼ぶ。第１
の単位スイッチＳ１−１の入線は、それぞれ入力ポート
＃０〜＃７に接続される。同様に第１の単位スイッチＳ
１−２、Ｓ１−３、Ｓ１−４は＃８〜＃１５、＃１６〜
＃２３、＃２４〜＃３１にそれぞれ接続される。又、第
１の単位スイッチＳ１−１の出線０と１は、それぞれ上
から第２の単位スイッチＳ２−１の入線０と１に接続さ
れる。同様に他の第１の単位スイッチＳ１−２、Ｓ１−
３、Ｓ１−４の出線０と１は、それぞれ第２の単位スイ
ッチＳ２−１の入線２と３、４と５、６と７に接続され
る。第２の単位スイッチＳ２−１の２本の出線０と１は
出力ポート＃０と＃１に接続される。又、第１の単位ス
イッチＳ１−１〜Ｓ１−４は、それぞれ宛先ビットマッ
プテーブルＴ−１〜Ｔ−４を備える。第１の単位スイッ
チＳ１−１は、入力ポート＃０〜＃７に入力された同報
セルのヘッダ情報から、宛先ビットマップテーブルＴ−
１を参照し、複数の宛先を判定する。宛先が２以上あれ
ば同報セルのコピーを行い、宛先ビットマップテーブル
Ｔ−１に示された出線にセルを出力する。第２の単位ス
イッチＳ２−１は入線番号を用いて宛先を判定する。そ
のため、宛先ビットマップテーブルは不要である。

【００５４】Ｐ−１〜Ｐ−１６は多段接続部である。多
段接続部Ｐ−１〜Ｐ−１６は、第１の単位スイッチＳ１
を４個と第２の単位スイッチＳ２を１個、集線形に多段
接続した単位スイッチ群から構成される。多段接続部Ｐ
−１〜Ｐ−１６には入力ポート＃０〜＃３１からの信号
が、分岐して入力される。すなわち、多段接続部Ｐ−１
と多段接続部Ｐ−２・・・Ｐ−１６は、入力ポート＃０
〜＃３１から同一のセルが入力される。多段接続部Ｐ−
１には出力ポート＃０と＃１が割り当てられ、多段接続
部Ｐ−２には出力ポート＃２と＃３が割り当てられる。
このように多段接続部Ｐは、３２本の入力ポートと２本
の出力ポート（３２×２）を割り当てる。そして、１６
の多段接続部Ｐにそれぞれ２本ずつの異なる出力ポート
を割り当てることにより、合計３２本の出力ポートを備
えることができる。以上のような構成により、８×２の
単位スイッチを複数用い、３２×３２の大規模なスイッ
チを構成することが可能である。

【００５５】図２は、第１の単位スイッチＳ１のブロッ
ク図である。図において従来例３と同じ番号の構成要素
は、同じ働きを持つので説明は省略する。１３１はヘッ
ダ処理回路である。ヘッダ処理回路１３１は、入線に到
着したセルを保持しセルのヘッダ情報を読み出す。書き
込みバッファ選択回路１１１は、ヘッダ処理回路１３１
により読み出されたセルのヘッダ情報を受け取り、宛先
ビットマップテーブルＴを参照し宛先即ち出線番号を判
定する。宛先がなければ、セルは廃棄され以後の処理は
行わない。１以上の宛先がある場合、書き込みバッファ
選択回路１１１は、セルを記憶するバッファメモリ１１
を選択し、セル書き込み回路１３のスイッチング制御に
より、ヘッダ処理回路１３１とバッファメモリ１１を接
続する。

【００５６】Ａ１−０、Ａ１−１は、アドレス待ち行列
である。アドレス待ち行列Ａ１は、出線に対応して設け
られ、ＦＩＦＯタイプのメモリによって構成される。ア
ドレス待ち行列Ａ１−０、Ａ１−１は、出線０、１にそ
れぞれ対応する。出線０に出力されるセルが記憶された
バッファメモリ１１のライトアドレス（アドレス）が、
到着順に後述するアドレス交換回路１２０によって書き
込まれる。ここで、同報先の出線が複数ある場合、該当
セルのアドレスを出線に対応する複数アドレス待ち行列
に書き込む。

【００５７】アドレス交換回路１２０は、出線番号に対
応するアドレス待ち行列Ａ１に該当出線に出力するセル
を記憶したバッファメモリ１１のアドレスを書き込む。
バッファメモリ１１のアドレスは、バッファメモリ１１
に対応する記憶制御回路１２により得る。出線番号は書
き込みバッファ選択回路１１１から得る。同報処理手段
１０５は、書き込みバッファ選択回路１１１、アドレス
交換回路１２０、アドレス待ち行列Ａ１、読み出しバッ
ファ選択回路１９、宛先ビットマップテーブルＴからな
る。

【００５８】次に図３〜図５を用いて、第１の単位スイ
ッチＳ１の動作を説明する。図３は第１の単位スイッチ
Ｓ１−１における動作例を示す図である。第１の単位ス
イッチＳ１−１の入線０〜７はそれぞれ入力ポート＃０
〜＃７を割り当てる。出線０、１は第２の単位スイッチ
Ｓ２−１を介し、それぞれ出力ポート＃０、＃１に最終
的に出力される。書き込みバッファ選択回路１１１は、
同報セルのヘッダ情報から宛先ビットマップテーブルＴ
−１により、出力すべき宛先を決定する。宛先ビットマ
ップテーブルＴ−１〜Ｔ−４は同報セルのヘッダ情報の
値に対し、複数の宛先出線を指示するビットマップ形式
（各ビットがスイッチの出線に対応し、ビットの値が
“０”ならばセル出力をせず、ビットの値が“１”なら
ばセル出力をするよう指定）による表現をとっている。

【００５９】また、第１の単位スイッチＳ１−１が属す
る多段接続部Ｐ−０は、最終的な出力ポートとして、＃
０と＃１が割り当てられているので、宛先ビットマップ
テーブルＴ−１は同報セルの同報先について、最終的に
出力ポート＃０、＃１に出力するか否かに関する情報の
みを持てばよい。そのため、宛先ビットマップテーブル
Ｔ−１の大きさは、出力ポート＃０〜＃３１すべてのデ
ータを持つ必要がないので、宛先ビットマップテーブル
Ｔ−１のための記憶容量を小さくする事が可能である。
また、宛先ビットマップテーブルＴ−１の対象であるヘ
ッダ情報は、入力ポート＃０〜＃７に入力される同報セ
ルのヘッダ情報だけでよいので、入力ポート＃０〜＃３
１に入力される可能性のあるヘッダ情報を持つ必要はな
い。そのため、宛先ビットマップテーブルの大きさはす
べての入力ポートを考慮する場合に較べて小さくてよ
い。また、宛先ビットマップテーブルＴ−１の大きさが
小さいため、検索時間が短いという利点がある。また、
宛先ビットマップテーブルＴの大きさを小さくできるの
で、ＲＡＭに記憶させ第１の単位スイッチに内蔵するこ
とが可能となる。

【００６０】ヘッダ情報ａとｂを持つ同報セルが、入力
ポート＃０と＃５から入力された場合の第１の単位スイ
ッチＳ１−１における動作について述べる。入力ポート
＃０即ち入線０につながるヘッダ処理回路１３１は、入
力された同報セルのヘッダ情報を調べ、ヘッダ情報ａを
得、書き込みバッファ選択回路１１１に通知する。書き
込みバッファ選択回路１１１は、宛先ビットマップテー
ブルＴ−１を参照し、出線１のビットが“１”であるこ
とより出線１を宛先と判定する。アドレス交換回路１２
０は、書き込みバッファ選択回路１１１より、出線番号
を得、また該当セルが書き込まれたバッファメモリ１１
のアドレスを記憶制御回路１２より得る。アドレス交換
回路１２０は、出線１に対応するアドレス待ち行列Ａ１
−１に該当アドレスを書き込む。

【００６１】つぎに、入力ポート＃５から入力された同
報セルのヘッダ情報をヘッダ処理回路１３１は調べ、ｂ
を得る。書き込みバッファ選択回路１１１は、ヘッダ情
報ｂから宛先ビットマップテーブルＴ−１を参照し、宛
先が出線０と１であると判定する。アドレス交換回路１
２０は、出線０と１に対応するアドレス待ち行列Ａ１−
０とＡ１−１にアドレスを書き込む。該当セルはバッフ
ァメモリ１１に１セル記憶し、出線に対応する２つのア
ドレス待ち行列にそのアドレスを書き込む。これによ
り、使用するバッファメモリ１１の使用量を減らし、か
つ宛先出線の管理も行うことができる。読み出しバッフ
ァ選択回路１９は、アドレス待ち行列Ａ１−０、Ａ１−
１から順次ＦＩＦＯでアドレスを読み出す。図３の場
合、アドレス待ち行列Ａ１−０からヘッダ情報がｂのセ
ル（以後セルｂと呼ぶ）のアドレスを読み出し、該当バ
ッファメモリ１１に対応づけられた記憶制御回路１２に
送る。そして、セル読み出し回路１４のスイッチングを
制御し、該当バッファメモリ１１からセルｂを出線０に
読み出す。次に、アドレス待ち行列Ａ１−１のセルａに
ついても同様の処理を行い、出線１に出力する。読み出
しバッファ選択回路１９は、再びアドレス待ち行列Ａ１
−０を読みにいくが、読み出すセルがないのでアイドル
セルを出線０に出力する。次に、読み出しバッファ選択
回路１９は、再びアドレス待ち行列Ａ１−１を読みにい
き、セルｂを出線１に出力する。このとき、セルｂを記
憶したバッファメモリ１１のアドレスを解放する。使用
したアドレスの解放タイミングについては、同報セルカ
ウンタを用いる手法にて実現している（参考：特開平０
４−１７５０３４号広報）。

【００６２】図４は第１の単位スイッチＳ１−３におけ
る動作例を示した図である。第１の単位スイッチＳ１−
３は８本の入線にそれぞれ入力ポート＃１６〜＃２３が
接続されている。出線は０、１は第２の単位スイッチＳ
２−１を介して出力ポート＃０、＃１に対応する。宛先
ビットマップテーブルＴ−３は、宛先ビットマップテー
ブルＴ−１と同じ出力ポート＃０，＃１に対応するた
め、同じ値のテーブルであってもよい。しかし、対応す
る入力ポートが違うため、宛先ビットマップテーブルＴ
−１とＴ−３は、異なるヘッダ情報に対する表としても
よい。また、例えば図３と図４に示すように、同じヘッ
ダ情報ｄに対する出線の値を変えてもよい。宛先ビット
マップテーブルＴを第１の単位スイッチＳ１ごとに、分
割して持つようにしたため、宛先ビットマップテーブル
Ｔの大きさを小さくすることができるだけでなく、異な
る値を与えることができる。また、宛先ビットマップテ
ーブルＴの部分的な変更もテーブルを分けて持つため、
容易に行うことができる。

【００６３】図４において、第１の単位スイッチＳ１−
３に入力ポート＃１７，＃２０，＃２２から同報セルが
入力されたとする。第１の単位スイッチＳ１−３は、入
力された同報セルのヘッダ情報を調べ、ヘッダ情報がｃ
の場合、宛先ビットマップテーブルＴ−３より宛先出線
がないことを知り、入力されたセルを破棄する。また、
宛先ビットマップテーブルＴ−３においてヘッダ情報ｃ
に関する宛先は０、０なので、ヘッダ情報ｃに関するデ
ータは省いてもよい。その場合、宛先ビットマップテー
ブルＴ−３にヘッダ情報ｃに関する情報が存在しないと
して、入力されたセルを破棄するとしてもよい。しか
し、この実施例では、後の変更を考慮して、ヘッダ情報
ｃに関する情報を登録している。ヘッダ情報がｂの同報
セルは、宛先ビットマップテーブルＴ−３より出力すべ
き出線は０と１であること判定する。そして、セルｂを
バッファメモリ１１に記憶し、そのアドレスを出線０、
１に対応するアドレス待ち行列Ａ１−０，Ａ１−１に書
き込む。ヘッダ情報がｄであるセルについても同様に処
理する。

【００６４】図５は第１の単位スイッチＳ１−６３にお
ける動作の例を示す図である。第１の単位スイッチＳ１
−６３には、上記Ｓ１−３と同じ入力ポート＃１６〜＃
２３のセルが入力される。また第１の単位スイッチＳ１
−６３は、多段接続部Ｐ−１６に属するスイッチであ
る。そのため第１の単位スイッチＳ１−６３の出線０、
１は、第２の単位スイッチＳ２−１を介して出力ポート
＃３０と＃３１に対応する。宛先ビットマップテーブル
Ｔ−６３は、同報セルが最終的に出力ポート＃３０と＃
３１に出力するか否かをビットマップ形式で指定してい
る。第１の単位スイッチは、宛先ビットマップテーブル
Ｔ−６３を参照して入力された同報セルｂ、ｃ、ｄの宛
先を判定する。同報セルｃ、ｄは出線０に出力する。同
報セルｂは、出線１に出力する。

【００６５】図６は、第２の単位スイッチＳ２のブロッ
ク図である。図２と異なる構成要素についてのみ述べ
る。ヘッダ処理回路１３２は、前段の単位スイッチから
到着したセルを保持し、ヘッダ情報を調べ、アイドルセ
ルか否か判定する。アイドルセルの場合、以後処理はお
こなはない。アイドルセルでなければ、入り線番号を書
き込みバッファ選択回路１１２に通知する。書き込みバ
ッファ選択回路１１２は、通知された入線番号より出線
番号を決定する。アドレス待ち行列Ａ２は、アドレス待
ち行列Ａ１と同様である。

【００６６】図７は第２の単位スイッチＳ２の動作を説
明するための図である。第２の単位スイッチは入線番号
を用いて宛先を判定する。そのため、宛先ビットマップ
テーブルＴは不要である。図７に示した例では、第２の
単位スイッチＳ２−１に到着したセルの宛先は、その入
線番号を第２の単位スイッチの出線数で割った余りとし
ている。この場合、第２の単位スイッチＳ２−１の入線
は８本あり、入線番号０〜７とする。入線０と１は第１
の単位スイッチＳ１−１に接続されている。入線２と３
は第１の単位スイッチＳ１−２に、入線４と５は第１の
単位スイッチＳ１−３に、入線６と７は第１の単位スイ
ッチＳ１−４に接続されている。しかし、第１の単位ス
イッチの出線と第２の単位スイッチの入線の接続方法を
変えれば、他の方法で第２の単位スイッチの出線を決定
することができる。例えば、第１の単位スイッチＳ１−
１〜Ｓ１−４の出線０を第２の単位スイッチの入線０〜
３に接続する。第１の単位スイッチＳ１−１〜Ｓ１−４
の出線１を第２の単位スイッチの入線４〜７に接続す
る。この場合、入線の番号による出線の決め方は、第２
の単位スイッチの入線０〜３に到着するセルは出線０に
出力し、入線４〜７に到着するセルは出線１に出力する
ものとしてもよい。第２の単位スイッチＳ２−１の出線
０、１は、出力ポート＃０と＃１に接続されている。ア
ドレス待ち行列Ａ２−０は出線０即ち出力ポート＃０へ
の出力待ちのセルのアドレスを貯えておく。アドレス待
ち行列Ａ２−１は出線１への出力待ちのセルのアドレス
を貯えておく。

【００６７】例えば入線２に到着したセルは、ヘッダ処
理回路１３２でアイドルセルか否か判定される。アイド
ルセルでなければ、入線番号２が書き込みバッファ選択
回路１１２に通知される。書き込みバッファ選択回路１
１２は、セルの入線番号２を出線数２で割った余り０を
計算し、宛先出線を０であると決定する。書き込みバッ
ファ選択回路１１２は、セル書き込み回路１３のスイッ
チングによりヘッダ処理回路１３２とバッファメモリ１
１をつなぎ、該当セルをバッファメモリ１１に記憶させ
る。アドレス交換回路１２０は、書き込みバッファ選択
回路１１２から宛先出線の番号を通知され、また記憶制
御回路１２からセルが記憶されたバッファメモリ１１の
アドレスを通知される。アドレス交換回路１２０は、出
線０に対応するアドレス待ち行列Ａ２−０にアドレスを
書き込む。一方、読み出しバッファ選択回路１９は、ア
ドレス待ち行列Ａ２−０の先頭のアドレスから読み出
し、記憶制御回路１２に知らせる。そして、セル読み出
し回路１４のスイッチングを制御し、バッファメモリ１
１と出線０をつなぎ、該当アドレスのセルを出線０即ち
出力ポート＃０へ出力する。入線０、４、６に到着した
セルに関しても同様の処理を経て、出線０に出力され
る。また、入線１，３，５，７に到着したセルは、出線
１に出力される。

【００６８】以上のように第２の単位スイッチＳ２で
は、入線番号により固定的なルーチング処理を行ってお
り、宛先ビットマップテーブルＴが不要な点が特徴であ
る。このため、単位スイッチを多段構成したスイッチ全
体で宛先ビットマップテーブルＴの総量を減少させるこ
とができる。また、同一の出力ポートに対応するアドレ
ス待ち行列Ａ２に複数の出力すべきセルのアドレスを割
り当てることにより、セル廃棄をなくしている点が特徴
である。この実施例では、到着したセルの宛先をその入
線番号を出線数で割った余りとしているが、先に述べた
ように他の方法で宛先を決定してもよい。尚、以上は多
段接続部Ｐ−１における第２の単位スイッチＳ２−１を
例として述べたが、他の他段接続部における第２の単位
スイッチも同様の働きをする。他の多段接続部の場合、
割り当てられる出力ポートがそれぞれ違っている点が異
なる。

【００６９】従来例１の三段接続では、それぞれの段の
各単位スイッチに宛先ビットマップテーブルを配置して
いる。しかし、この実施例では一段目の第１の単位スイ
ッチのみに宛先ビットマップテーブルを置く。第２の単
位スイッチでは、到着したセルの宛先をその入線番号に
より固定的なルーチング処理を行っている点が特徴であ
る。このため、第２の単位スイッチには宛先ビットマッ
プテーブルが不要となる。そのため宛先ビットマップテ
ーブルの総量を多段構成したスイッチ全体で縮小でき
る。しかも、単位スイッチ毎に宛先ビットマップテーブ
ルを持つため、それぞれのテーブルで同じヘッダ情報に
対し異なった宛先を指定することもできる。また、宛先
ビットマップテーブルを単位スイッチ毎に取り換えるこ
とができるため、同報セルの宛先管理をより柔軟に行う
ことができる。このように、入線、出線数の小さな第１
の単位スイッチを多数組み合わせることにより、大きな
数の入力ポートにつなぐことができる。また、複数の単
位スイッチにより構成された多段接続部を複数使い、そ
れぞれに異なる出力ポートをわり当てることにより、大
きな数の出力ポートをわりつけることができる。

【００７０】優先制御は、各単位スイッチにおいて、多
段構成としない単独の場合と同じように使える。

【００７１】実施例２．この実施例では、ｍ×ｎの単位
スイッチを二段接続し、Ｍ×Ｎの大規模なスイッチを構
成する例を示す。

【００７２】図８は、ｍ×ｎの単位スイッチを用い、２
段接続によるＭ×Ｎスイッチの構成図である。図におい
て、入力ポートの数はＭ本である。第１の単位スイッチ
Ｓ１の入線はｍ本、出線はｎ本である。そのため、入力
ポートの数Ｍをそれぞれｍ本づつ第１の単位スイッチＳ
１−１〜Ｓ１−Ｍ／ｍに接続する。第２の単位スイッチ
Ｓ２の入線はｍ本、出線はｎ本である。多段接続部Ｐは
Ｍ本の入力ポートとｎ本の出力ポートをもつ。出力ポー
トの数はＮ本である。多段接続部Ｐ−１〜Ｐ−Ｎ／ｎ
は、出力ポートＮ本をｎ本づつ分担して接続する。第１
の単位スイッチＳ１にはそれぞれ宛先ビットマップテー
ブルＴが用意されている。第２の単位スイッチＳ２はそ
の入線番号から到着したセルの宛先を求めるため、宛先
ビットマップテーブルＴは不要である。第１の単位スイ
ッチＳ１と第２の単位スイッチＳ２の働きは、入線、出
線の数が違うだけで、上記実施例と同様である。また、
宛先ビットマップテーブルに関しても上記実施例と同様
である。

【００７３】ここで、第１の単位スイッチＳ１の数はＭ
／ｍ個となるが、Ｍがｍで割りきれない場合は、少数点
以下切り上げとする。Ｍ／ｍ個の第１の単位スイッチＳ
１の出線ｎ本づつが第２の単位スイッチＳ２の入線ｍ本
に接続されるため、Ｍ，ｍ，ｎの間には、ｍ² ＝ｎＭの関係が成り立つ。また多段接続部Ｐの数はＮ／ｎであ
る。ここで、Ｎがｎで割りきれない場合は、少数点以下
切り上げるものとする。

【００７４】図９は図８における第１の単位スイッチＳ
１−１の動作例を示す図である。図９は、上記実施例図
３における第１の単位スイッチＳ１−１とほぼ同様であ
る。違いは入線の数が８本からｍ本になった点と、出線
の数が２本からｎ本になった点である。入力されたセル
のヘッダ情報ｘ，ｙにより宛先ビットマップテーブルＴ
−１を参照し、どの出線に出力するか決定する。

【００７５】図１０は第２の単位スイッチにおける動作
例を示した図である。第２の単位スイッチＳ２−１は、
ｍ本の入線を持ち、ｎ本の出線を持つ。ｍ本の入線のう
ち、入線０〜（ｎ−１）までのｎ本は、第１の単位スイ
ッチＳ１−１の出線に接続されている。また、第２の単
位スイッチＳ２−１のｎ本の出線はそれぞれ出力ポート
＃０〜＃（ｎ−１）に接続されている。上記実施例と同
様第２の単位スイッチＳ２に到着したセルの宛先は、そ
の入線番号を出線数ｎで割った余りとしている。また、
各出線に対応するアドレス待ち行列Ａ２−０からＡ２−
（ｎ−１）が設けられている。ｍ×ｎの単位スイッチを
用いたＭ×Ｎスイッチの動作に関しては、上記実施例と
同様であるので説明は省略する。

【００７６】実施例３．この実施例では第１及び第２の
単位スイッチを３段接続して多段接続部Ｐを構成する例
について説明する。図１１は、ｍ×ｎ単位スイッチを３
段用いた場合のＫ×Ｌスイッチの構成図である。図にお
いて、入力ポートはＫ本である。出力ポートはＬ本であ
る。三段構成の特徴は一段目のスイッチに第１の単位ス
イッチＳ１を用い、二段目以降にすべて第２の単位スイ
ッチＳ２を用いることである。そのため、一段目の第１
の単位スイッチＳ１にのみ宛先ビットマップテーブルＴ
を備えればよい。二段目と三段目に用いる第二の単位ス
イッチＳ２は入線番号から出線を判定する。

【００７７】図において、一段目と二段目の単位スイッ
チの組み合わせを囲んだＱの部分は、図８に示した二段
接続の多段接続部Ｐと同じ構成である。このように三段
構成の集線形接続の場合、一段目と二段目のＱのように
組み合わされたスイッチ群が複数集まったものとなる。
二段目の第２の単位スイッチの出線ｎ本が複数集まり、
三段目の第２の単位スイッチＳ２の入線ｍ本に接続され
る。以上のように、三段構成の場合の多段接続部Ｐが構
成される。多段接続部Ｐの数はＬ／ｎである。但し、Ｌ
／ｎの小数点以下は切り上げるものとする。それぞれの
多段接続部Ｐにそれぞれ異なる出力ポートが割り当てら
れるため、Ｌ本の出力ポートに対応することができる。
従来例１で述べて三段接続との違いは、一段目よりも二
段目の単位スイッチの数が少なく、また二段目よりも三
段目の単位スイッチの数が少ない点である。これは一段
目に用いる第１の単位スイッチＳ１にのみ、同報セルの
宛先判定機能を持たせ、必要があればセルのコピーを行
う。そして二段目以降で用いる第２の単位スイッチで
は、入線番号からセルの宛先を判定できる点である。そ
のため、一段目で用いる第一の単位スイッチＳ１にのみ
宛先ビットマップテーブルＴを備えればよい。また、図
１１では三段構成であるが、さらに多くの段数にするこ
ともできる。

【００７８】次に３段構成の場合の入力ポート、出力ポ
ートの数と２段構成の場合の比較をする。第１、第２の
単位スイッチは、ｍ＝３２，ｎ＝８とし、第１の単位ス
イッチＳ１を４個用い、入出力ポート数Ｍ＝Ｎ＝１２８
とする場合を基準とする。この２段構成を拡張して３段
構成とした場合、入出力ポート数Ｋ＝Ｌ＝５１２となる。一般にｉ段構成とすると、入出力ポート数＝３
２×４^(i-1) となる。このように、第１の単位スイッチ
Ｓ１、第２の単位スイッチＳ２の集線形接続による基本
構成をさらに組み合わせることにより、入力ポート、出
力ポートの増加が容易である。即ち、今ある構成を損な
うことなく、容易に拡張することができる。

【００７９】以上のようにこの実施例では、第１および
第２の単位スイッチを三段接続した場合を中心に多段構
成の場合について述べた。一段目に第１の単位スイッチ
Ｓ１を用い、二段目以降に第２の単位スイッチＳ２を用
いることにより、多数の入力ポート、出力ポートに対応
できる。また、現在の構成を損なうことなく、入力ポー
ト、出力ポートの増加に対し容易に拡張することができ
る。

【００８０】実施例４．この実施例では、同報セルの宛
先を識別するために同報呼番号を導入する一実施例につ
いて述べる。

【００８１】図１２は、入線群単位で同報呼番号を定義
する場合における集線形接続によるＭ×Ｎスイッチの構
成図である。図において、同報識別子割り当て手段Ｄは
入力ポートを多段接続部Ｐに分岐する前段におかれてい
る。同報識別子割り当て手段Ｄは入力されたセルが同報
セルの場合、ヘッダ情報に基づき、同報呼番号を付与す
るものである。他の構成要素は、上記実施例図８で説明
したものと同様であるので説明は省略する。また、従来
例１では、装置全体で同報呼番号を導入し、宛先ビット
マップテーブル量を削減することが示されていた。この
考えをそのまま集線形接続に当てはめたのでは、宛先ビ
ットマップテーブルＴの効率が悪い。そこで、図１２に
示すように、第１の単位スイッチＳ１が収容する複数の
入線を入線群とし、これを単位として同報呼番号を定義
する。第１の単位スイッチＳ１では、特定入力ポートを
対象とするので、装置全体で同報呼番号を定義するより
入線群単位に同報呼番号を定義する方が、宛先ビットマ
ップテーブルＴの使用効率がよい。

【００８２】同報識別子割り当て手段Ｄで符与する同報
呼番号は、図１３に示すようにセルにエクストラヘッダ
として付与する。あるいは、図１４に示すように別線に
より与えてもよい。

【００８３】図１５は、第１の単位スイッチＳ１−１に
おける動作例を示した図である。図において、入力ポー
ト＃０および＃（ｍ−２）に入力されたセルは同報セル
であり、セルにエクストラヘッダが付与されている。ヘ
ッダ処理回路１３１は、入力ポート＃０に入力されたセ
ルのエクストラヘッダを調べ同報呼番号Ｙを得る。書き
込みバッファ選択回路１１１は、同報呼番号Ｙにより宛
先ビットマップテーブルＴ−１を参照し、出線１と（ｎ
−１）が宛先であると判定する。入力ポート＃（ｍ−
２）から入力された同報セルは、エクストラヘッダに付
けられた同報呼番号Ｚに基づき、同様にして宛先を知
る。また、第１の単位スイッチＳ１から出力するときエ
クストラヘッダを除く。あるいは、他の情報を付加する
ためにエクストラヘッダを使用してもよい。

【００８４】以上のようにこの実施例では、同報呼番号
を導入する一実施例について述べた。同報呼番号を入力
する時に、第１の単位スイッチＳ１が収容する複数の入
力ポートを入線群とし、これを単位として同報呼番号を
定義することを特徴とする。但し、入線群の割り付け方
は複数の単位スイッチに対応する入力ポートを一つの入
線群としてもよい。この場合同報識別子割り当て手段Ｄ
はこの複数の単位スイッチに対応する入力ポートに対応
して持つ。以上のように複数の入力ポートを入線群に分
割し、その入線群に対して同報呼番号を導入することに
より、宛先ビットマップテーブルの使用効率がさらに良
くなる。

【００８５】実施例５．この実施例では、ヘッダ情報と
して、ヘッダ内のバーチャルパスアイデンティファイア
／バーチャルチャネルアイデンティファイア（ＶＰＩ／
ＶＣＩ）値を参照する例について述べる。

【００８６】ヘッダ内のＶＰＩ／ＶＣＩ値を直接参照す
る場合、上記実施例の同報識別子割り当て手段Ｄが不要
になり、装置全体のハードウェア規模を小さくできる。
このときの宛先ビットマップテーブルＴの例を図１６に
しめす。従来例１の場合、ヘッダ内のＶＰＩ／ＶＣＩ値
を直接参照することが出来ない。なぜならば、ＶＰＩ／
ＶＣＩ値は入線単位に定義されているため、異なる入線
で、同じＶＰＩ／ＶＣＩの値が使用される可能性があ
る。そのため、従来例１において二段目スイッチおよび
三段目スイッチは、ＶＰＩ／ＶＣＩのみだと、どの入線
から到着したセルか判定できないので、宛先ビットマッ
プテーブルＴを判定するとき、入線情報も付加しなけれ
ばならないからである。しかし、上記実施例で示したデ
ータ交換装置では、第１の単位スイッチＳ１のみが、宛
先ビットマップテーブルＴを参照する。また、第１の単
位スイッチＳ１は入力ポートに接続されている。そのた
め、第１の単位スイッチＳ１でＶＰＩ／ＶＣＩ値と入力
ポート番号から、宛先ビットマップテーブルＴを参照
し、出線を決定することができる。

【００８７】実施例６．この実施例は、宛先ビットマッ
プテーブルＴの容量を、従来例１の三段接続の場合と、
上記実施例で説明した集線形接続の場合について比較す
る。そのため、それぞれの場合について容量を算出し、
次に両者の比較を行う。

【００８８】比較を行うための前提条件を図１７、図１
８にあげる。図１７は共通となる前提条件である。図１
８はパラメータである。

【００８９】１．従来例１の三段接続における宛先ビッ
トマップテーブル量を計算する。ここでは、三段接続が
できる条件として、ｔ² ≧Ｍを仮定する。（１）１段目の宛先ビットマップテーブル容量（１段目の宛先ビットマップテーブル容量）＝ｃｔ（行）×ｔ（列）×（Ｍ／ｔ）＝ｃｔＭ（ｂｉｔｓ）（２）２段目の宛先ビットマップテーブル容量（２段目の宛先ビットマップテーブル容量）＝ｃＭ（行）×ｔ（列）×（Ｍ／ｔ）＝ｃＭ² （ｂｉｔｓ）（３）３段目の宛先ビットマップテーブル容量（３段目の宛先ビットマップテーブル容量）＝ｃＭ（行）×ｔ（列）×（Ｍ／ｔ）＝ｃＭ² （ｂｉｔｓ）（４）以上より、三段接続したスイッチ全体では、（全スイッチ網の宛先ビットマップテーブル容量の合
計）＝ｃ（ｔＭ＋２Ｍ² ）（ｂｉｔｓ）

【００９０】２．集線形接続における宛先ビットマップ
テーブル量集線形接続においては、スイッチ全体の入力ポート数Ｍ
と、単位スイッチの入線数ｍ、出線数ｎ、段数ｋとの間
に、以下の関係がある。Ｍ≦ｍ×（ｍ／ｎ）^(k-1) 先に述べたように、１段目の宛先ビットマップテーブル
容量が全体の容量となる。（全スイッチ網の宛先ビットマップテーブル容量の合
計）＝ｃｍ（行）×ｎ（列）×（Ｍ／ｍ）×（Ｍ／ｎ）＝ｃＭ² （ｂｉｔｓ）

【００９１】３．比較いま計算を簡単にするため、全体の入力ポート数Ｍは単
位スイッチの入線数ｔおよびｍで割り切れる場合を考え
る。また、集線形接続をした時に、ちょうどピラミッド
が組める場合、すなわち、段数をｋとしたとき、Ｍ＝ｍ×（ｍ／ｎ）^(k-1) という関係が成立する場合について検討する。図１９が
宛先ビットマップテーブルの計算値を比較した図であ
る。ここで、Ｍ＝ｍ×（ｍ／ｎ）^(k-1) の場合、全体の
宛先ビットマップテーブルの両者の比Ｒは、Ｒ＝（集線形接続／従来の三段接続）＝（ｃｍ² （ｍ／ｎ）^(2k-2)）／（ｃ（ｔｍ（ｍ／ｎ）
^(k-1)＋２ｍ² （ｍ／ｎ）^(2k-2)））＝１／（（ｔ／
ｍ）（ｎ／ｍ）^(k-1) ＋２）となる。ここで、ｔやｍ，ｎの関係が問題となるが、集
線形スイッチの場合ｍ＞ｎである。また、三段接続の場
合、正方形スイッチとなるが、一般にはＡＴＭスイッチ
を作る場合、その入線数＋出線数によるＩ／Ｏピンネッ
クや、待ち行列をつくる困難より出線数の制約が考えら
れる。そこで、今回は、ｍ≧ｔ≧ｎとし、定量評価を行
う。いま、ｋ≧２，ｍ＞ｎ，ｍ≧ｔ≧ｎとすると、Ｒの
範囲は、０＜ｎ／ｍ＜１の範囲で、ｋ＝２のとき図２０
に、ｋ＝３のとき図２１に示す。しかし、ｔ，ｎ，ｍ，
ｃの値によらず、１／２＞Ｒ＞１／３となる。すなわ
ち、集線形接続における宛先ビットマップテーブルの容
量は、従来の三段接続にくらべ１／３〜１／２倍になる
という削減効果をもたらす。

【００９２】以上のように、この実施例では、集線形多
段構成における同報機能について、その宛先ビットマッ
プテーブルの容量を、従来の三段接続と比較して検討し
た。同じ大規模スイッチを構成し、入力ポートあたり同
じ本数の同報呼数を実現する場合を考える。スイッチ規
模や単位スイッチの大きさによらず、集線形多段構成で
は従来の三段接続と比較し、総宛先ビットマップテーブ
ル量は１／３〜１／２になるという削減効果をもたら
す。

【００９３】実施例７．上記実施例では、第１の単位ス
イッチと第２の単位スイッチの入線数が同じ場合につい
て述べた。しかし、第１の単位スイッチと第２の単位ス
イッチの入線数が異なる場合でも、上記実施例で述べた
集線形接続により大規模なスイッチを構成することが可
能である。例えば、３２×８の第１の単位スイッチを３
個１段目に用いる場合、２段目には２４×８の第２の単
位スイッチを使用する。また、３２×８の第１の単位ス
イッチを７個１段目に用いる場合は、２段目に５６×８
の第２の単位スイッチを使用する。どちらの場合も、第
１の単位スイッチと第２の単位スイッチの出線数は等し
いので、第２の単位スイッチにおけるセルの宛先は、入
線番号を出線数で割った余りで決定する。あるいは、入
線番号に基づく他の方法で求めても良い。

【００９４】また、２段以上の集線形接続の場合、２段
目以降で異なる入線数を持つ第２の単位スイッチを使用
してもよい。

【００９５】実施例８．この実施例は、出力ポートの後
段に複数本の低速インタフェースを収容するシステムの
一実施例について述べる。

【００９６】図２２は、低速インタフェース対応の２段
接続による１６×３２スイッチの構成図である。本実施
例では共通のタイミングで動作させるため、共通の低速
インタフェース識別タイミングを用いる例を示す。ＡＴ
Ｍスイッチの動作速度は６２２Ｍｂ／ｓであり、低速イ
ンタフェースは１５６Ｍｂ／ｓである。低速インタフェ
ース以外の入力ポートは６２２Ｍｂ／ｓの速さである。
入力側に低速インタフェースが接続されていたとして
も、多重回路により６２２Ｍｂ／ｓの速さの入力ポート
として扱うことができるため、入力側に低速インタフェ
ースが存在するか否かは考えなくてよい。入力ポート数
は＃０〜＃１５の１６本である。出力ポート数は＃０〜
＃３１まで３２本である。出力ポート＃０の先には、セ
ル分離回路１００を介して低速インタフェース＃０−０
〜＃０−３が４本接続されている。多段接続部はＰ−１
〜Ｐ−１６まで１６ある。それぞれの多段接続部Ｐにお
いて、８×２の第１の単位スイッチ２個と、４×２の第
２の単位スイッチ１個を用い、２段接続による集線形接
続を行っている。宛先ビットマップテーブルは、第１の
単位スイッチＳＬ１に備えられている。タイミング発生
手段１０１は第１の単位スイッチＳＬ１、第２の単位ス
イッチＳＬ２とセル分離回路１００に共通の低速インタ
フェース識別タイミングを供給する。第１の単位スイッ
チＳＬ１と第２の単位スイッチＳＬ２の出力ポート＃０
に対応する出線０には、アドレス待ち行列が低速インタ
フェース４本それぞれに対応して４つ備える。図２２は
出力ポート＃０に低速インタフェースが接続されている
場合であるが、出力ポート＃０以外のどの出力ポートに
低速インタフェースが接続されていても同様である。

【００９７】図２３は、第１の単位スイッチＳＬ１（低
速インタフェース対応）のブロック図である。低速イン
タフェース対応の第１の単位スイッチＳＬ１と、図２で
述べた第１の単位スイッチＳ１の違いは、以下の２点で
ある。低速インタフェース＃０−０〜＃０−３にそれぞ
れ対応して、アドレス待ち行列Ａ１−００〜Ａ１−０３
が備えられている。また、読み出しバッファ選択回路１
５１とアドレス待ち行列Ａ１−００〜Ａ１−０３の間に
セレクタ１６０が備えられている。読み出しバッファ選
択回路１５１はアドレス待ち行列Ａ１を参照してバッフ
ァメモリ１１から読み出すセルを決定し、該当するアド
レスをリードアドレスとしてバッファメモリ１１に対応
づけられた記憶制御回路１２に送る。そして、セル読み
出し回路１４のスイッチングを制御し、バッファメモリ
１１を出力しようとしている出線に接続する。以上は、
上述の読み出しバッファ選択回路１９と同じであるが、
読み出しバッファ選択回路１５１は、低速インタフェー
スに対応しているアドレス待ち行列Ａ１−００〜Ａ１−
０３を直接参照することはなく、セレクタ１６０を介し
てアドレスを得る点が異なる。セレクタ１６０は、低速
インタフェースに対応した４つのアドレス待ち行列Ａ１
−００〜Ａ１−０３の中から、１つのアドレス待ち行列
を選び、読み出したアドレスを読み出しバッファ選択回
路１５１に送る。

【００９８】図２４に各出線のタイミングチャートを示
す。（イ）は低速インタフェース識別タイミングであ
る。（ロ）は図２２第１の単位スイッチＳＬ１−１の出
線０におけるセルの出力タイミングを示す。出線０では
低速インタフェース識別タイミングが”Ｈｉｇｈ”の
時、低速インタフェース＃０−０宛のセルが出力され
る。このようにセレクタ１６０は低速インタフェース識
別タイミングが”Ｈｉｇｈ”の時に必ず低速インタフェ
ース＃０−０に対応するアドレス待ち行列Ａ１−００か
らアドレスを読み出す。

【００９９】図２５は第１の単位スイッチ（低速インタ
フェース対応）ＳＬ１−１の動作例を示す図である。第
１の単位スイッチＳＬ１−１において、入線０〜７は入
力ポート＃０〜７に接続される。出線０、１は第２の単
位スイッチＳＬ２−１の入線０、１に接続される。出線
０は、第２の単位スイッチＳＬ２−１を介して低速イン
タフェースにつながる。セレクタ１６０に、低速インタ
フェース識別タイミングが供給される。宛先ビットマッ
プテーブルＴ−１はヘッダ情報に対応する宛先として、
低速インタフェース＃０−０〜＃０−３と出線１を持
つ。このように宛先ビットマップテーブルＴ−１に低速
インタフェース＃０−０〜＃０−３に対応する情報を持
つことにより、アドレス待ち行列Ａ１−００〜Ａ１−０
３のどこにアドレスを記憶させればよいか判定すること
ができる。

【０１００】次に、入力ポート＃１に同報セルａと入力
ポート＃５に同報セルｂが入力する場合を例にとり説明
する。ただし、従来例と同様の動作については説明を省
略する。書き込みバッファ選択回路１１１は、ヘッダ情
報を基に宛先ビットマップテーブルＴ−１を参照し宛先
を判定する。同報セルａの宛先は低速インタフェース＃
０−０と＃０−１と出線１であると判定する。アドレス
交換回路１２０は、セルａが記憶されたバッファメモリ
１１のアドレスをアドレス待ち行列Ａ１−００とＡ１−
０１とＡ１−１に書く。次に、入力ポート＃５に到着し
た同報セルｂについて、同様に宛先ビットマップＴ−１
から同報先、低速インタフェース＃０−０と＃０−２と
＃０−３と出線１を得、アドレスをアドレス待ち行列Ａ
１−００，Ａ１−０２，Ａ１−０３，Ａ１−１に書く。

【０１０１】出線に出力する際の動作について説明す
る。（１）読み出しバッファ選択回路１５１は、セレクタ１
６０に制御を移す。この時、低速インタフェース識別タ
イミングが”Ｈｉｇｈ”とする。セレクタ１６０は、低
速インタフェース識別タイミングが”Ｈｉｇｈ”である
ので、アドレス待ち行列Ａ１−００からセルａが記憶さ
れているバッファメモリ１１のアドレスを読み出し、読
み出しバッファ選択回路１５１に渡す。セレクタ１６０
はアドレス待ち行列Ａ１−００からアドレスを読み出し
た後に、カウンタを＋１することにより次に読み出すべ
きアドレス待ち行列の位置をセットする。読み出しバッ
ファ選択回路１５１は、受け取ったアドレスを記憶制御
回路１２に送り、セル読み出し回路１４のスイッチング
を制御して該当するバッファメモリ１１を出線０に接続
し、セルａを出力する。（２）読み出しバッファ選択回路１５１は、アドレス待
ち行列Ａ１−１からセルａのアドレスを読み出し記憶制
御回路１２に送る。また、セル読み出し回路１４のスイ
ッチングを制御して該当するバッファメモリを出線１に
接続する。（３）読み出しバッファ選択回路１５１は、セレクタ１
６０に制御を移す。セレクタ１６０は、カウンタの値か
ら次に読み出すアドレス待ち行列は、アドレス待ち行列
Ａ１−０１であると知り、セルａのアドレスを読み出
す。上述と同じようにして、低速インタフェース＃０−
１宛のセルａが出線０に出力される。（４）読み出しバッファ選択回路１５１はアドレス待ち
行列Ａ１−１からセルｂのアドレスを知り、同様にして
出線１にセルｂを出力する。（５）同様の操作を繰り返し、次に出線０に低速インタ
フェース＃０−２宛のセルｂが出線０に出力される。（６）アドレス待ち行列Ａ１−１にアドレスが記憶され
ていないので、出線１にアイドルセルを出力する。

【０１０２】このように、出線０には低速インタフェー
ス＃０−０〜＃０−３宛のセルが出力される。セレクタ
１６０により４つのアドレス待ち行列Ａ１−００〜Ａ１
−０３の中の一つが選ばれるため、同一の低速インタフ
ェース宛のセルは出線１に出力されるセル数の４分の１
となる。そのため、セル分離回路でのバッファ溢れによ
る、セル廃棄をなくすことができる。

【０１０３】図２６は、第２の単位スイッチＳＬ２（低
速インタフェース対応）のブロック図である。低速イン
タフェース対応の第２の単位スイッチＳＬ２と、上記実
施例で説明した第２の単位スイッチＳ２との違いは以下
の３点である。アドレス待ち行列Ａ２−００〜Ａ２−０
３が、低速インタフェース＃０−０〜＃０−３に対応し
て備えられている。セレクタ１６０が、アドレス待ち行
列Ａ２−００〜Ａ２−０３と読み出しバッファ選択回路
１５１との間に備えられている。また振り分け回路１７
０が、アドレス交換回路１２０とアドレス待ち行列Ａ２
−００〜Ａ２−０３の間に備えられている。

【０１０４】振り分け回路１７０とセレクタ１６０に、
第１の単位スイッチＳＬ１のセレクタ１６０に供給され
たものと同じ低速インタフェース識別タイミングが供給
される。振り分け回路１７０は、低速インタフェース識
別タイミングを参照し、アドレス待ち行列Ａ２−００〜
Ａ−０３にセルを振り分ける。セレクタ１６０は低速イ
ンタフェース識別タイミングにより、第１の単位スイッ
チＳＬ１と同様にセルを送出する。図２４（ハ）は、第
２の単位スイッチＳＬ２−１の出線０におけるセルの送
出タイミングを示す。（ロ）および（ハ）において、低
速インタフェース識別タイミングが”Ｈｉｇｈ”の時、
低速インタフェース＃０−０宛のセルが出力される。す
なわち、１段目の出線０（ロ）および２段目の出線０
（ハ）は同じタイミングで動作する。

【０１０５】図２７により、第２の単位スイッチ（低速
インタフェース対応）ＳＬ２−１における動作例を説明
する。ヘッダ処理回路１３２において、ヘッダ情報を調
べ、到着したセルがアイドルセルであるか否か判定す
る。アイドルセルでなければ書き込みバッファ選択回路
１１２に入線番号を知らせる。書き込みバッファ選択回
路１１２が入線番号によりセルの出線番号を決定する。
上記実施例と同様にセルの到着した入線番号を第２の単
位スイッチの出線数で割った余りから出線の番号を求め
る。しかし、他の方法で求めても良い。第２の単位スイ
ッチＳＬ２−１は入線数が４本である。そのため、入線
０と入線２は出線０に、入線１と入線３に到着したセル
は出線１に出力される。入線０にセルａ，ａ，ｂ，ｂ，
ｂが到着する。入線１にセルａ，ｂが到着する。入線２
にセルｅ，ｆ，ｇ，ｇ，ｇが到着する。入線３にセル
ｆ，ｇ，ｈ，ｉ，ｊが到着する。入線０と入線２に到着
したセルａ，ｅのアドレスがアドレス交換回路１２０を
介して振り分け回路１７０に渡される。この時、低速イ
ンタフェース識別タイミングが”Ｈｉｇｈ”とする。振
り分け回路１７０は低速インタフェース識別タイミング
が”Ｈｉｇｈ”であることよりアドレス待ち行列Ａ２−
００にセルａとｅのアドレスを書き込む。そして、カウ
ンタを＋１し、次に書き込むべきアドレス待ち行列の位
置をセットする。

【０１０６】また、入線１と入線３に到着したセルａ、
セルｆはアドレス交換回路１２０によりアドレス待ち行
列Ａ２−１にアドレスを書き込まれる。次に、入線０と
入線２に到着したセルａ，ｆは、アドレス交換回路１２
０を介して振り分け回路１７０にアドレスが渡される。
振り分け回路１７０ではカウンタを調べることによりア
ドレス待ち行列Ａ２−０１にセルａ、セルｆのアドレス
を書き込む。このように、アドレス待ち行列Ａ２にアド
レスが書かれていく。入線数が４本なので振り分け回路
１７０は、ひとつのアドレス待ち行列Ａ２に一度に２個
ずつセルのアドレスを書き込む。もし入線数が８本なら
ば振り分け回路１７０は一度に４つのセルのアドレスを
ひとつのアドレス待ち行列Ａ２に書き込む。振り分け回
路１７０はタイムスロットの（入線数÷出線数）倍の速
度で動くため、振り分け回路１７０はバッファを必要と
しない。

【０１０７】アドレス交換回路１２０は、振り分け回路
１７０にアドレスを通知するのと同時に、アドレス待ち
行列Ａ２−１にアドレスを書き込むことができる。ある
いは、交互に行ってもよい。第２の単位スイッチＳＬ２
−１におけるセレクタ１６０の働きは、第１の単位スイ
ッチＳＬ１−１において説明したものと同様である。

【０１０８】低速インタフェースに対応するアドレス待
ち行列Ａ２−００〜Ａ２−０３は、振り分け回路１７０
により低速インタフェース識別タイミングを参照し、ア
ドレスが書かれる。そのため、第１の単位スイッチＳＬ
１のアドレス待ち行列Ａ１−００に書かれていたセルの
アドレスは、第２の単位スイッチＳＬ２−１において
も、同じ低速インタフェース＃０−０に対応するアドレ
ス待ち行列Ａ２−００に書かれる。このように、低速イ
ンタフェース識別タイミングを全ての単位スイッチに供
給し、セレクタ１６０と振り分け回路１７０で参照する
ことにより、第１の単位スイッチのあるアドレス待ち行
列に記憶されていたセルが、第２の単位スイッチの同じ
低速インタフェースに対応するアドレス待ち行列に記憶
される。また、第２の単位スイッチＳＬ２におけるセレ
クタ１６０は、低速インタフェース識別タイミングによ
り順番にアドレス待ち行列を選ぶ。これにより、セルの
宛先に対応する低速インタフェース＃０−０〜＃０−３
にセルを出力することができる。第１、第２の単位スイ
ッチにセレクタを備えることにより、通常の出線に対応
する待ち行列からの出力に比べ、低速インタフェース毎
に記憶されている複数の待ち行列から出力されるデータ
の回数は少なくなっている。そのため分離回路における
バッファ溢れによるセル廃棄をなくすことができる。な
お、セル分離回路１００においても、図２４（ニ）〜
（ト）に示すように低速インタフェース識別タイミング
により、各低速インタフェース＃０−０〜＃０−３にセ
ルを送出している。

【０１０９】このように、低速インタフェースに対応す
るアドレス待ち行列を第１の単位スイッチおよび第２の
単位スイッチに持たせ、また、セレクタ、振り分け回路
およびセル分離回路に同じ低速インタフェース識別タイ
ミングを与えることにより、第１、第２の単位スイッチ
を多段構成にしても所望の低速インタフェースにセルを
送出することができる。なお、２段以上の構成の場合も
同様である。

【０１１０】以上のようにこの実施例では、低速インタ
フェースを入力ポートまたは出力ポートに接続可能なセ
ル交換装置について述べた。このセル交換装置は、複数
の第１、第２の単位スイッチからなる。第１の単位スイ
ッチがセルのコピーや宛先振り分けを行う。第１、第２
の単位スイッチは低速インタフェース識別タイミングに
同期して動作する。第２の単位スイッチは入力したセル
に対し、その入線番号および低速インタフェース識別タ
イミングにより宛先出線すなわち宛先低速インタフェー
スを判定するので、第２の単位スイッチにおいて同報セ
ルの宛先ビットマップテーブルが不要である。このよう
な第１、第２の単位スイッチを２段以上集線形に接続す
ることにより、大規模な交換ができるセル交換装置が得
られる。また、複数入力ポートから入力した複数のセル
をセル交換装置にて交換を行い前記セルを出力ポートに
出力するとき、セル分離回路でのバッファ溢れによるセ
ル廃棄をなくすことができる。そのため、ＡＴＭスイッ
チからセル分離回路へセルを出力するとき、個々の低速
インタフェースの容量を超えないようにすることができ
る。また、セル到着の時間的な変動を第１、第２の単位
スイッチのバッファメモリで吸収することで、第１、第
２の単位スイッチ内のバッファメモリを各低速インタフ
ェース間で共有化して使用し、バッファ使用効率を高
め、システム全体で少ない総バッファ量で低廃棄率実現
可能になった。

【０１１１】実施例９．図２８は、低速インタフェース
対応の第１、第２の単位スイッチ（ｍ×ｎ）を用いたＭ
×Ｎスイッチの構成図である。上記実施例と同様な低速
インタフェース対応の第１、第２の単位スイッチを複数
個用い、任意の規模のセル交換装置を構築することがで
きる。なお、低速インタフェースの数は任意である。ま
た、低速インタフェースにつながる出力ポートは出力ポ
ートｉに限らず何本あっても良い。

【０１１２】実施例１０．この実施例は、高速インタフ
ェースを収容するシステムの一実施例について述べる。

【０１１３】図２９は、高速インタフェース対応の構成
図である。図は多段接続部Ｐ−１のみを図示してある。
出力ポート＃０〜＃４の後段にセル多重回路１８０を介
して高速インタフェースが１本接続されている。また、
大規模化のため、第１、第２の単位スイッチが２段接続
されている。第１の単位スイッチＳＨ１−１、ＳＨ１−
２と第２の単位スイッチＳＨ２−１は共に１６本の入線
と８本の出線を持つ。第１、第２の単位スイッチの特徴
は高速インタフェースに対応する複数の出線に対し、１
つのアドレス待ち行列を備えることである。入力ポート
側に高速インタフェースがセル分離回路を介して接続さ
れている場合を考えるとセルの到着順序を保存する必要
がある。そのため、第１、第２の単位スイッチにおいて
同時にセルが到着した場合、入線０から入線１５の順に
セルの処理を行うものとする。

【０１１４】図３０は第１の単位スイッチ（高速インタ
フェース対応）ＳＨ１のブロック図である。第１の単位
スイッチ（高速インタフェース対応）ＳＨ１の特徴は、
複数の出線に対し、１つのアドレス待ち行列Ａ１−Ｈを
持つ点である。複数の出線は、高速インタフェースにセ
ル多重回路１８０を介して接続される出力ポートに対応
した出線である。アドレス待ち行列Ａ１−Ｈと読み出し
バッファ選択回路１５２の間に分配回路１９０を備え
る。分配回路１９０は、アドレス待ち行列Ａ１−Ｈに記
憶されたアドレスの先頭から順にアドレスを該当する複
数出線の数づつ１度に読み出す。分配回路１９０により
読み出されたアドレスは、読み出しバッファ選択回路１
５２に渡される。

【０１１５】図３１は、第２の単位スイッチ（高速イン
タフェース対応）ＳＨ２のブロック図である。複数出線
に対応するアドレス待ち行列Ａ２−Ｈを備え、分配回路
１９０を備える。アドレス待ち行列Ａ２−Ｈと分配回路
１９０の働きは図３０と同様である。

【０１１６】図３２を用いて、１段目の第１の単位スイ
ッチの動作を説明する。図において”イ”〜”チ”はセ
ルを表し、待ち行列に入力されてから出力されるまでの
流れを示す。第１の単位スイッチＳＨ１において、高速
インタフェースに対応する４本の出線０〜３に対し一つ
のアドレス待ち行列Ａ１−Ｈが与えられている。第１の
単位スイッチＳＨ１−１において、高速インタフェース
を収容するアドレス待ち行列Ａ１−Ｈ中に、セルは、先
頭から”イ”、”ロ”、”ハ”、”ニ”の順で並んでい
る。入力ポート４本にセル分離回路を介して高速インタ
フェースが接続される可能性もある。そのため出力先の
高速インタフェース上のセルの順序関係を保存するた
め、分離回路１９０によりアドレス待ち行列Ａ１−Ｈか
ら”イ”、”ロ”、”ハ”、”ニ”のアドレスを４つ一
度に読み出す。読み出された”イ”、”ロ”、”
ハ”、”ニ”のアドレスは、読み出しバッファ選択回路
１５２に渡され、読み出しバッファ選択回路１５２はバ
ッファメモリ１１に記憶されたセル”イ”を出線０
に、”ロ”を出線１に、”ハ”を出線２に、”ニ”を出
線３に出力させる。４本の出線上を同時に送出される４
セルについて、あらかじめ出線０上がもっとも時間的に
先に送出するセルとし、以下順に、出線１，２，３の順
とする。第１の単位スイッチＳＨ１−２のセル”ホ”
〜”チ”に関しても同様である。

【０１１７】図３３を用い、第２の単位スイッチＳＨ２
の動作について説明する。第２の単位スイッチＳＨ２
は、高速インタフェースに対応する４本の出線０〜３に
対して、一つのアドレス待ち行列Ａ２−Ｈを備える。第
２の単位スイッチＳＨ２−１は、１６本の入線を備え、
入線番号から出線を決定する。書き込みバッファ選択回
路１１２は上記実施例と同様に到着したセルの入線番号
を出線数で割った余りを宛先出線番号としている。しか
し、他の方法でも良い。入線番号を出線数で割った余り
を宛先出線とすると、アドレス待ち行列Ａ２−Ｈに出線
０〜３が対応するため、入線０，１，２，３，８，９，
１０，１１に到着したセルを書き込むことになる。アド
レス交換回路１２０は書き込みバッファ選択回路１１２
から宛先を受け取り、宛先が出線０〜３の場合にアドレ
ス待ち行列Ａ２−Ｈに書き込む。宛先が４の場合はアド
レス待ち行列Ａ２−４に書き込む。・・・・宛先が７の
場合はアドレス待ち行列Ａ２−７に書き込む。

【０１１８】ここで、入線０，１，２，３間および入線
８，９，１０，１１間のセルの順序逆転がないようにし
なければならない。そのため、アドレス交換回路１２０
は入線番号の若い順、すなわち宛先の小さい順に、アド
レスをアドレス待ち行列Ａ２−Ｈに書き込む。アドレス
待ち行列に書き込まれるセルの順番は、セル”イ”、”
ロ”、”ハ”、”ニ”、”ホ”、”ヘ”、”ト”、”
チ”の順になる。しかし、例えば”イ”，”ホ”，”
ロ”，”ヘ”，”ハ”，”ト”，”ニ”，”チ”となっ
ても、入線０，１，２，３間および入線８，９，１０，
１１間でのセルの順序逆転は起こらないので、可能では
ある。アドレス待ち行列Ａ２−Ｈからセル”イ”，”
ロ”，”ハ”，”ニ”のアドレスが分配回路１９０によ
り一度に読み出され、読み出しバッファ選択回路１５２
に渡される。読み出しバッファ選択回路１５２は、渡さ
れたアドレスをもとにバッファメモリ１１からセル”
イ”を出線０に、セル”ロ”を出線１に、・・・セル”
ニ”を出線３に出力させる。セル”ホ”，”ヘ”，”
ト”，”チ”に関しても同様の処理が行われる。そし
て、後段のセル多重回路１８０により、高速インタフェ
ースにセル”イ”，”ロ”・・・”チ”の順で送信され
る。なお、第１、第２の単位スイッチを２段以上接続す
る場合も同様である。

【０１１９】以上のようにこの実施例では、高速インタ
フェースを入力ポートまたは出力ポートに接続可能なセ
ル交換装置について述べた。このセル交換装置は複数の
第１、第２の単位スイッチからなる。第１の単位スイッ
チがセルのコピーや宛先の振り分けを行う。第２の単位
スイッチは到着したセルに対し、その入線番号より宛先
出線を判定する。高速インタフェースに対応する複数の
入線には、あらかじめ定められた順序関係を保存して、
一つの待ち行列に到着セルを書き込む。このような、第
１、第２の単位スイッチを２段以上集線形に接続するこ
とにより、大規模な交換ができるセル交換装置が得られ
る。また、複数入線から入力した複数のセルを第１、第
２の単位スイッチにて交換を行い前記セルを出線に出力
するときに、複数の入線および出線に固定的に優先順位
をつけて処理し、同時に到着したセルの順序を保存す
る。また、これら複数の出線を一つの待ち行列で管理す
ることで、高速なインタフェースを収容することが可能
となった。

【０１２０】実施例１１．図３４は、第１の単位スイッ
チＳ１に入線３２、出線８を用い、第２の単位スイッチ
Ｓ２に入線１６、出線４を用いた場合の１２８×３２ス
イッチの構成図である。上述の実施例では、多段接続部
Ｐに１２８×８を実現するために、第２の単位スイッチ
Ｓ２に３２×８を用いていた。しかし、図のように第２
の単位スイッチＳ２に１６×４を２個使用しても同じ機
能が実現できる。この場合、全ての第１の単位スイッチ
Ｓ１−１〜Ｓ１−４の出線０〜３を、第２の単位スイッ
チＳ２−１に接続する。全ての第１の単位スイッチＳ１
−１〜Ｓ１−４の出線４〜７を、第２の単位スイッチＳ
２−２に接続する。このように、第１の単位スイッチＳ
１および第２の単位スイッチＳ２の入線数、出線数は異
なるものであってもよい。また、第１、第２の単位スイ
ッチは、低速インタフェース対応、高速インタフェース
対応の場合も同様である。

【０１２１】実施例１２．図３５を用いて、宛先ビット
マップテーブルを共有化する場合について説明する。第
１の単位スイッチＳ１−１とＳ１−２は宛先ビットマッ
プテーブルＴ−１を共有して使う。第１の単位スイッチ
Ｓ１−３とＳ１−４は宛先ビットマップテーブルＴ−２
を共有する。このように、複数の第１の単位スイッチの
間で、宛先ビットマップテーブルを共有化して使用する
ことができる。あるいは、全ての第１の単位スイッチで
１つの宛先ビットマップテーブルを共有してもよい。ま
た、第１、第２の単位スイッチは、低速インタフェース
対応、高速インタフェース対応の場合も同様である。

【０１２２】実施例１３．以上の実施例において、セル
が入力されるＡＴＭスイッチについて述べたが、同報セ
ルを同報データとすれば、一般のデータ通信に用いるデ
ータ交換装置に関しても同様のスイッチを提供すること
ができる。

【０１２３】

【発明の効果】第１の発明によれば、入線、出線数の少
ない複数の単位スイッチを多段構成することにより、デ
ータ交換装置に接続できる入力ポート数を増やすことが
できる。

【０１２４】第２の発明によれば、データ交換装置に接
続できる出力ポート数を増やすことができる。

【０１２５】第３の発明によれば、第１の単位スイッチ
はテーブルにより同報データの出力すべき出線を知るこ
とができる。また、テーブルの交換により容易に各同報
データの出力先を替えることができる。

【０１２６】第４の発明によれば、第２の単位スイッチ
は、入力されたデータの宛先を知るためのテーブルが不
要である。そのため、データ交換装置として持つテーブ
ルの量を削減できる。

【０１２７】第５の発明によれば、セルのバーチャルパ
スアイデンティファイアとバーチャルチャネルアイデン
ティファイアによりセルの交換を行うことができる。

【０１２８】第６の発明によれば、宛先を決定するテー
ブルの大きさを小さくでき、効率よく宛先を検索でき
る。また、テーブルの大きさが小さいため、テーブルを
ＲＡＭに記憶させる事ができ、第１の単位スイッチに内
蔵することができる。また、テーブルを分けて持つため
テーブルの変更が容易である。

【０１２９】第７の発明によれば、複数の単位スイッチ
が１つのテーブルを共有することができるので、一括管
理ができる。

【０１３０】第８の発明によれば、同報識別子により出
線を決定することができる。また、同報識別子を用いる
ため、テーブルの大きさを小さくできる。

【０１３１】第９の発明によれば、同報識別子を一部の
入力ポートを対象として定義すればよいので、同報識別
子の割り当てが容易になる。

【０１３２】第１０の発明によれば、低速インタフェー
スを収容した場合にも適用できる。

【０１３３】第１１の発明によれば、各低速インタフェ
ース宛のデータを確実に宛先の低速インタフェースに出
力でき、しかも分離回路でのバッファ溢れによるセル廃
棄をなくすことができる。また、セルの到着の時間的な
変動を第１、第２の単位スイッチで吸収することができ
る。

【０１３４】第１２の発明によれば、高速インタフェー
スを収容した場合にも適用できる。

【０１３５】第１３の発明によれば、データの順序関係
を保存して出力ポート側の高速インタフェースに出力す
ることができる。

【図面の簡単な説明】

【図１】２段接続による３２×３２スイッチの構成
図。

【図２】第１の単位スイッチのブロック図。

【図３】第１の単位スイッチＳ１−１における動作例
を示す図。

【図４】第１の単位スイッチＳ１−３における動作例
を示す図。

【図５】第１の単位スイッチＳ１−６３における動作
例を示す図。

【図６】第２の単位スイッチのブロック図。

【図７】第２の単位スイッチにおける動作例を示す
図。

【図８】２段接続によるＭ×Ｎスイッチの構成図。

【図９】Ｍ×Ｎスイッチの第１の単位スイッチＳ１−
１における動作例を示す図。

【図１０】Ｍ×Ｎスイッチの第２の単位スイッチＳ２
−１における動作例を示す図。

【図１１】ｍ×ｎの単位スイッチを３段用いた場合の
集線形接続によるＫ×Ｌスイッチの構成図。

【図１２】入線群単位で同報号番号を定義した場合の
集線形接続によるＭ×Ｎスイッチの構成図。

【図１３】同報号番号をエクストラヘッダに付与する
例を示す図。

【図１４】同報号番号を別線でスイッチに付与する例
を示す図。

【図１５】同報号番号を使用した場合の第１の単位ス
イッチにおける動作例を示した図。

【図１６】入力ポート毎に直接ＶＰＩ，ＶＣＩ値を参
照する場合の宛先ビットマップテーブルの例を示す図。

【図１７】比較のための共通項目を示す図。

【図１８】各々のパラメータを示す図。

【図１９】宛先ビットマップテーブルの量を比較した
図。

【図２０】宛先ビットマップテーブルの容量の比率Ｒ
の範囲（ｋ＝２）を示した図。

【図２１】宛先ビットマップテーブルの容量の比率Ｒ
の範囲（Ｋ＝３）を示した図。

【図２２】低速インタフェース対応の集線形接続の構
成図。

【図２３】第１の単位スイッチ（低速インタフェース
対応）のブロック図。

【図２４】各出線のタイミングチャートを示す図。

【図２５】第１の単位スイッチＳＬ１−１の動作例を
示す図。

【図２６】第２の単位スイッチ（低速インタフェース
対応）のブロック図。

【図２７】第２の単位スイッチＳＬ２−１の動作例を
示す図。

【図２８】低速インタフェース対応のＭ×Ｎスイッチ
の構成図。

【図２９】高速インタフェース対応の集線形接続の構
成図。

【図３０】第１の単位スイッチ（高速インタフェース
対応）のブロック図。

【図３１】第２の単位スイッチ（高速インタフェース
対応）のブロック図。

【図３２】第１の単位スイッチ（高速インタフェース
対応）の動作例を示した図。

【図３３】第２の単位スイッチ（高速インタフェース
対応）の動作例を示した図。

【図３４】異なる入線数、出線数を持つ第１の単位ス
イッチと第２の単位スイッチで構成した集線形接続の構
成図。

【図３５】宛先ビットマップテーブルを共有化する場
合の集線形接続の構成図。

【図３６】従来例１における通話路構成モデルを示す
図。

【図３７】従来例１におけるルート情報テーブル容量
比較図。

【図３８】従来例１におけるヘッダ処理部構成図。

【図３９】従来例２におけるピラミッド構成による大
規模化を示した図。

【図４０】従来例３におけるセル交換装置全体を示す
ブロック図。

【図４１】従来例３におけるＡＴＭスイッチのブロッ
ク図。

【図４２】従来例３におけるセル多重回路の内部回路
例を示す図。

【図４３】従来例３における各部のタイミング図。

【図４４】従来例３におけるセル分離回路の内部回路
例を示す図。

【図４５】従来例３における各部のタイミング図。

【図４６】従来例３におけるＡＴＭスイッチ内のアド
レス待ち行列の一例を示す図。

【図４７】従来例３における出線のタイミング図。

【図４８】従来例４における回線収容方式を示す図。

【符号の説明】

１入線、２出線、３ＡＴＭスイッチ、４セル多
重回路、５セル分離回路、６入力ポート、７出力
ポート、８セル交換装置、１０ヘッダ処理回路、１
１バッファメモリ、１２記憶制御回路、１３セル
書き込み回路、１４セル読み出し回路、１５バッフ
ァ制御回路、１６書き込みバッファ選択回路、１７
アドレス交換回路、１８アドレス待ち行列、１９読
み出しバッファ選択回路、２１，２３セル速度調整バ
ッファ、２２アドレスフィルタ、１００セル分離回
路、１０１タイミング発生手段、１０５同報処理手
段、１１１，１１２書き込みバッファ選択回路、１２
０アドレス交換回路、１３１，１３２ヘッダ処理回
路、１５１，１５２読み出しバッファ選択回路、１６
０セレクタ、１７０振り分け回路、１８０セル多
重回路、１９０分配回路、Ｓ１−１，Ｓ１−２，Ｓ１
−３，Ｓ１−４，Ｓ１−６３，Ｓ１−Ｍ／ｍ，Ｓ１第
１の単位スイッチ、Ｔ−１，Ｔ−２，Ｔ−３，Ｔ−４，
Ｔ−Ｍ／ｍ，Ｔ宛先ビットマップテーブル、Ｓ２−
１，Ｓ２第２の単位スイッチ、Ｐ−１，Ｐ−２，Ｐ−
１６，Ｐ−Ｎ／ｎ，Ｐ−Ｌ／ｎ多段接続部、Ａ１−
０，Ａ１−１，Ａ１−２，Ａ２−０，Ａ２−１，Ａ２−
２，Ａ２−（ｎ−１），Ａ１−００，Ａ１−０１，Ａ１
−０２，Ａ１−０３，Ａ２−００，Ａ２−０１，Ａ２−
０２，Ａ２−０３，Ａ１−Ｈ，Ａ２−Ｈアドレス待ち
行列、Ｄ−１，Ｄ−２，Ｄ−Ｍ／ｍ同報識別子割り当
て手段、ＳＬ１−１，ＳＬ１−２，ＳＬ１−Ｍ／ｍ第１
の単位スイッチ（低速インタフェース対応）、ＳＬ２−
１第２の単位スイッチ（低速インタフェース対応）、
ＳＨ１−１，ＳＨ１−２第１の単位スイッチ（高速イ
ンタフェース対応）、ＳＨ２−１第２の単位スイッチ
（高速インタフェース対応）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木康仁鎌倉市大船五丁目１番１号三菱電機株式会社通信システム研究所内 (72)発明者山田浩利鎌倉市大船五丁目１番１号三菱電機株式会社通信システム研究所内 (72)発明者大島一能鎌倉市大船五丁目１番１号三菱電機株式会社通信システム研究所内 (56)参考文献特開平２−84845（ＪＰ，Ａ) 特開平３−46436（ＪＰ，Ａ) 電子情報通信学会技術研究報告ＳＳＥ89−38 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56 H04L 12/18

Claims

(57)【特許請求の範囲】

【請求項１】複数の入力ポートと複数の出力ポートを
備えており、複数の入力ポートと複数の出力ポートの間
に、複数の入線と複数の出線の間でデータを交換する複
数の単位スイッチを少なくとも２段階に配置し、複数の
入力ポートと複数の出力ポートの間でデータを交換し、
同報データが入力された時には、前記同報データをコピ
ーしてあらかじめ定められた複数の出力ポートに出力す
るデータ交換装置において、第１段目の単位スイッチを第１の単位スイッチとし、第
２段目以降の単位スイッチを第２の単位スイッチとし、
ある入力ポートから入力した同報データに対して複数の
第１の単位スイッチは必要があれば同報データのコピー
と交換を行いコピー済みの複数の同報データを同報先の
出力ポートに対応した出線にそれぞれ出力するととも
に、第２の単位スイッチは前段に複数の単位スイッチを
有し上記前段の複数の単位スイッチの出線から出力され
るコピー済みの同報データを入力して入力したコピー済
みの同報データをあらかじめ定めた所定の規則に基づい
て交換して最終的に同報先の出力ポートに出力する多段
接続部を複数備え、入力ポートに入力されたデータを複数の上記多段接続部
に分岐して入力し、上記多段接続部にそれぞれ異なる出
力ポートを割り当てることを特徴とするデータ交換装
置。
【請求項２】複数の入力ポートと複数の出力ポートを
備えており、複数の入力ポートと複数の出力ポートの間
に、複数の入線と複数の出線の間でデータを交換する複
数の単位スイッチを少なくとも２段階に配置し、複数の
入力ポートと複数の出力ポートの間でデータを交換し、
同報データが入力された時には、前記同報データをコピ
ーしてあらかじめ定められた複数の出力ポートに出力す
るデータ交換装置において、第１段目の単位スイッチを第１の単位スイッチとし、第
２段目以降の単位スイッチを第２の単位スイッチとし、
ある入力ポートから入力した同報データに対して複数の
第１の単位スイッチは必要があれば同報データのコピー
と交換を行いコピー済みの複数の同報データを同報先の
出力ポートに対応した出線にそれぞれ出力するととも
に、第２の単位スイッチは前段に複数の単位スイッチを
有し上記前段の複数の単位スイッチの出線から出力され
るコピー済みの同報データを入力して入力したコピー済
みの同報データをあらかじめ定めた所定の規則に基づい
て交換して最終的に同報先の出力ポートに出力する多段
接続部を備え、上記第１の単位スイッチは、各同報データを出力すべき
複数の出線を定義したテーブルと、上記テーブルを参照
することにより同報データを出力すべき出線を判定して
同報データのコピーと交換を行う同報処理手段を備え、上記テーブルは、複数の第１の単位スイッチに対して、
共通に設けられていることを特徴とするデータ交換装
置。
【請求項３】上記第１の単位スイッチは、各同報デー
タを出力すべき複数の出線を定義したテーブルと、上記
テーブルを参照することにより同報データを出力すべき
出線を判定して同報データのコピーと交換を行う同報処
理手段を備えていることを特徴とする請求項１記載のデ
ータ交換装置。
【請求項４】上記第２の単位スイッチは、コピー済み
の同報データを入力する入線の入線番号に基づいて、コ
ピー済みの同報データを出力する出線を決定することを
特徴とする請求項１又は３記載のデータ交換装置。
【請求項５】上記データ交換装置は、非同期転送モー
ド通信方式（ＡＴＭ通信方式）におけるバーチャルパス
アイデンティファイアとバーチャルチャネルアイデンテ
ィファイアを有したセルを交換するセル交換装置であ
り、上記テーブルはバーチャルパスアイデンティファイ
アとバーチャルチャネルアイデンティファイアの両方ま
たは片方に対して同報セルを出力すべき複数の出線を定
義し、上記第１の単位スイッチは、同報セルのバーチャ
ルパスアイデンティファイアとバーチャルチャネルアイ
デンティファイアの両方または片方に基づいて上記テー
ブルから同報すべき出線を決定することを特徴とする請
求項３又は４記載のデータ交換装置。
【請求項６】上記テーブルは、各第１の単位スイッチ
に対して、それぞれ独立に設けられていることを特徴と
する請求項３記載のデータ交換装置。
【請求項７】上記テーブルは、複数の第１の単位スイ
ッチに対して、共通に設けられていることを特徴とする
請求項３記載のデータ交換装置。
【請求項８】上記データ交換装置は、セルを交換する
セル交換装置であり、セル交換装置は入力ポートの前段
に同報セルを識別する同報識別子を各同報セルに割り当
てる同報識別子割り当て手段を備え、上記テーブルは同
報識別子に対して同報セルを出力すべき出線を定義し、
上記第１の単位スイッチは同報識別子に基づいて、上記
テーブルから同報すべき出線を決定することを特徴とす
る請求項３記載のデータ交換装置。
【請求項９】上記同報識別子割り当て手段は、複数の
上記入力ポートから成る入線群に対してそれぞれ設けら
れていることを特徴とする請求項８記載のデータ交換装
置。
【請求項１０】複数の入力ポートと複数の出力ポート
を備えており、複数の入力ポートと複数の出力ポートの
間に、複数の入線と複数の出線の間でデータを交換する
複数の単位スイッチを少なくとも２段階に配置し、複数
の入力ポートと複数の出力ポートの間でデータを交換
し、同報データが入力された時には、前記同報データを
コピーしてあらかじめ定められた複数の出力ポートに出
力するデータ交換装置において、第１段目の単位スイッチを第１の単位スイッチとし、第
２段目以降の単位スイッチを第２の単位スイッチとし、
ある入力ポートから入力した同報データに対して複数の
第１の単位スイッチは必要があれば同報データのコピー
と交換を行いコピー済みの複数の同報データを同報先の
出力ポートに対応した出線にそれぞれ出力するととも
に、第２の単位スイッチは前段に複数の単位スイッチを
有し上記前段の複数の単位スイッチの出線から出力され
るコピー済みの同報データを入力して入力したコピー済
みの同報データをあらかじめ定めた所定の規則に基づい
て交換して最終的に同報先の出力ポートに出力する多段
接続部と、複数の低速インタフェースを収容する出力ポートとを備
え、上記第１の単位スイッチは、上記複数の低速インタフェ
ースに対応した同報データのコピーと交換を行い、上記第２の単位スイッチは、上記複数の低速インタフェ
ースに対応した同報データを上記複数の低速インタフェ
ースを収容する出力ポートに出力することを特徴とする
データ交換装置。
【請求項１１】上記データ交換装置は、さらに、少なくともいずれかの上記出力ポートの後段に接続さ
れ、複数の低速インタフェースを接続するとともに、そ
の出力ポートから出力されたデータを分離して上記低速
インタフェースに出力する分離回路と、上記分離回路と上記第１の単位スイッチと上記第２の単
位スイッチを共通のタイミングで動作させるための識別
タイミングを発生させるタイミング発生手段を備え、上記第１の単位スイッチは、上記分離回路が接続された
出力ポートに対応する出線に対して、出力するデータを
低速インタフェース毎に記憶する複数の待ち行列と、各同報データを出力すべき複数の出線を定義するととも
に、その出線が上記低速インタフェースを接続する出線
である場合に、同報データを出力すべき低速インタフェ
ースを定義するテーブルと、上記テーブルを参照することにより、同報データを出力
すべき低速インタフェースを判定し、同報データを該当
低速インタフェースに対応する待ち行列に記憶する同報
処理手段と、上記待ち行列からデータを出力する順序を識別タイミン
グにより制御するセレクタとを備え、上記第２の単位スイッチは、上記分離回路を接続した出
力ポートに対応する出線に対し、出力するデータを低速
インタフェース毎に記憶する複数の待ち行列と、入線から入力されるデータを上記識別タイミングにより
出力すべき低速インタフェースに対応した待ち行列に振
り分ける振り分け回路と、上記待ち行列からデータを出力する順序を識別タイミン
グにより制御するセレクタを備えていることを特徴とす
る請求項１０記載のデータ交換装置。
【請求項１２】複数の入力ポートと複数の出力ポート
を備えており、複数の入力ポートと複数の出力ポートの
間に、複数の入線と複数の出線の間でデータを交換する
複数の単位スイッチを少なくとも２段階に配置し、複数
の入力ポートと複数の出力ポートの間でデータを交換
し、同報データが入力された時には、前記同報データを
コピーしてあらかじめ定められた複数の出力ポートに出
力するデータ交換装置において、第１段目の単位スイッチを第１の単位スイッチとし、第
２段目以降の単位スイッチを第２の単位スイッチとし、
ある入力ポートから入力した同報データに対して複数の
第１の単位スイッチは必要があれば同報データのコピー
と交換を行いコピー済みの複数の同報データを同報先の
出力ポートに対応した出線にそれぞれ出力するととも
に、第２の単位スイッチは前段に複数の単位スイッチを
有し上記前段の複数の単位スイッチの出線から出力され
るコピー済みの同報データを入力して入力したコピー済
みの同報データをあらかじめ定めた所定の規則に基づい
て交換して最終的に同報先の出力ポートに出力する多段
接続部と、少なくともひとつの高速インタフェースに収容される複
数の出力ポートとを備え、上記第１の単位スイッチは、上記高速インタフェースに
対応した同報データのコピーと交換を行い、上記第２の単位スイッチは、上記高速インタフェースに
対応した同報データを上記高速インタフェースに収容さ
れた複数の出力ポートに出力することを特徴とするデー
タ交換装置。
【請求項１３】上記データ交換装置は、さらに、上記複数の出力ポートの後段に接続され、上記高速イン
タフェースを接続するとともに、複数の出力ポートから
出力されたデータを多重化して上記高速インタフェース
に出力する多重回路と、上記第１の単位スイッチと第２の単位スイッチは、上記
多重回路に接続された複数出力ポートに対応している複
数の出線に対して、データを記憶するひとつの待ち行列
を備え、上記待ち行列に記憶された順序で各出線にデータを出力
することを特徴とする請求項１２記載のデータ交換装
置。