JP2853652B2 - プロセッサ間通信におけるパケット送信方法およびその装置 - Google Patents
プロセッサ間通信におけるパケット送信方法およびその装置Info
- Publication number
- JP2853652B2 JP2853652B2 JP8103675A JP10367596A JP2853652B2 JP 2853652 B2 JP2853652 B2 JP 2853652B2 JP 8103675 A JP8103675 A JP 8103675A JP 10367596 A JP10367596 A JP 10367596A JP 2853652 B2 JP2853652 B2 JP 2853652B2
- Authority
- JP
- Japan
- Prior art keywords
- header
- memory
- packet
- processor
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ（中央処理
ユニット）とメモリと送信装置と受信装置とを備えた複
数のプロセッサがプロセッサ間ネットワークを通じて相
互に接続されたシステムにおけるプロセッサ間通信に関
し、特に、プロセッサ間ネットワークのスイッチとし
て、クロスポイントバッファ方式を採用している場合
に、そのネットワークの処理能力を向上させるためのプ
ロセッサ間通信技術に関する。
ユニット）とメモリと送信装置と受信装置とを備えた複
数のプロセッサがプロセッサ間ネットワークを通じて相
互に接続されたシステムにおけるプロセッサ間通信に関
し、特に、プロセッサ間ネットワークのスイッチとし
て、クロスポイントバッファ方式を採用している場合
に、そのネットワークの処理能力を向上させるためのプ
ロセッサ間通信技術に関する。
【０００２】
【従来の技術】プロセッサ間ネットワークのスイッチに
関する研究が数多く行われているが、その中に、「超高
速ＡＴＭスイッチの構成法」（朝永他、電子情報通信学
会論文誌Ｂ−１ Ｖｏ１．７６−Ｂ−１ Ｎｏ．１１）
に示される、スイッチのクロスポイントのところにＦＩ
ＦＯメモリを持つクロスポイントバッファ方式によるス
イッチがある。
関する研究が数多く行われているが、その中に、「超高
速ＡＴＭスイッチの構成法」（朝永他、電子情報通信学
会論文誌Ｂ−１ Ｖｏ１．７６−Ｂ−１ Ｎｏ．１１）
に示される、スイッチのクロスポイントのところにＦＩ
ＦＯメモリを持つクロスポイントバッファ方式によるス
イッチがある。
【０００３】クロスポイントバッファ方式のスイッチ
は、図３を参照して後述するように、各入力ポートにそ
のスイッチの出力ポート数Ｎと同じ数のＦＩＦＯメモリ
を備えている。１つの入力ポートのＮ個のＦＩＦＯメモ
リは、それぞれ異なる出力ポートに接続されているマル
チプレクサ（ＭＵＸ）の入力の１つに接続されている。
各出力ポートに設けられた制御回路は、それぞれ独立に
動作しており、入力ポートのＮ個のＦＩＦＯメモリの状
態（ＦＩＦＯメモリ内にパケットがあるかないか）を見
て、マルチプレクサによってＦＩＦＯメモリを選択し、
そのＦＩＦＯメモリ内のパケットを処理する。つまり、
制御回路は、パケットヘッダに書かれた経路を選択する
情報とパケット長とを読み出し、経路を選択する情報が
示した次段のスイッチの入力ポートに設けられたＮ個の
ＦＩＦＯメモリのうちの１つのＦＩＦＯメモリからの書
き込み可能信号を検出し、書き込み可能状態であればそ
のＦＩＦＯメモリにパケットを書き込む。このように、
経路の選択は、制御回路が書き込む次段のＦＩＦＯメモ
リの選択によって行われる。このことは、或るｉ段での
経路選択は、ｉ−１段のスイッチによって行われること
を意味し、最初の段のスイッチの経路選択は、プロセッ
サ間ネットワークに接続されたプロセッサの送信装置に
よって行われることになる。
は、図３を参照して後述するように、各入力ポートにそ
のスイッチの出力ポート数Ｎと同じ数のＦＩＦＯメモリ
を備えている。１つの入力ポートのＮ個のＦＩＦＯメモ
リは、それぞれ異なる出力ポートに接続されているマル
チプレクサ（ＭＵＸ）の入力の１つに接続されている。
各出力ポートに設けられた制御回路は、それぞれ独立に
動作しており、入力ポートのＮ個のＦＩＦＯメモリの状
態（ＦＩＦＯメモリ内にパケットがあるかないか）を見
て、マルチプレクサによってＦＩＦＯメモリを選択し、
そのＦＩＦＯメモリ内のパケットを処理する。つまり、
制御回路は、パケットヘッダに書かれた経路を選択する
情報とパケット長とを読み出し、経路を選択する情報が
示した次段のスイッチの入力ポートに設けられたＮ個の
ＦＩＦＯメモリのうちの１つのＦＩＦＯメモリからの書
き込み可能信号を検出し、書き込み可能状態であればそ
のＦＩＦＯメモリにパケットを書き込む。このように、
経路の選択は、制御回路が書き込む次段のＦＩＦＯメモ
リの選択によって行われる。このことは、或るｉ段での
経路選択は、ｉ−１段のスイッチによって行われること
を意味し、最初の段のスイッチの経路選択は、プロセッ
サ間ネットワークに接続されたプロセッサの送信装置に
よって行われることになる。
【０００４】プロセッサ間ネットワークを多段網によっ
て冗長な経路がないように構成すると、或るスイッチで
異なる経路を選択する２つのパケットは、必ず異なる宛
先プロセッサに到着することが知られている。本発明
は、このような冗長な経路がない多段網のプロセッサ間
ネットワークを対象とする。
て冗長な経路がないように構成すると、或るスイッチで
異なる経路を選択する２つのパケットは、必ず異なる宛
先プロセッサに到着することが知られている。本発明
は、このような冗長な経路がない多段網のプロセッサ間
ネットワークを対象とする。
【０００５】並列計算機でのプロセッサ間通信では、同
じプロセッサから同じ宛先プロセッサに送信された２つ
のパケットの順序をプロセッサ間ネットワーク内で保証
することが一般的である。つまり、或るプロセッサＰか
ら或るプロセッサＱに送信された２つのパケットＡとパ
ケットＢは、もし、プロセッサＰがパケットＡの後にパ
ケットＢを送信したのなら、プロセッサＱでは、パケッ
トＢの前にパケットＡが到着しなければならない。
じプロセッサから同じ宛先プロセッサに送信された２つ
のパケットの順序をプロセッサ間ネットワーク内で保証
することが一般的である。つまり、或るプロセッサＰか
ら或るプロセッサＱに送信された２つのパケットＡとパ
ケットＢは、もし、プロセッサＰがパケットＡの後にパ
ケットＢを送信したのなら、プロセッサＱでは、パケッ
トＢの前にパケットＡが到着しなければならない。
【０００６】しかしながら、同じプロセッサから送信さ
れた２つのパケットでも、宛先プロセッサが異なれば、
その到着順序は保証されない。なぜなら、２つのパケッ
トは必ずプロセッサ間ネットワーク内の異なる経路を通
るので、その経路の状態によって、宛先プロセッサへの
到着時間が異なるからである。
れた２つのパケットでも、宛先プロセッサが異なれば、
その到着順序は保証されない。なぜなら、２つのパケッ
トは必ずプロセッサ間ネットワーク内の異なる経路を通
るので、その経路の状態によって、宛先プロセッサへの
到着時間が異なるからである。
【０００７】これらから導かれる結論は、異なる宛先プ
ロセッサのパケットは、プロセッサの送信装置での処理
の順序を入れ換えても構わないということである。ま
た、次段のスイッチで異なる経路をとるパケットは異な
る宛先へのパケットである。従って、次段のスイッチで
異なる経路をとる２つのパケットは、プロセッサの送信
装置での処理の順序を入れ換えても構わないということ
である。
ロセッサのパケットは、プロセッサの送信装置での処理
の順序を入れ換えても構わないということである。ま
た、次段のスイッチで異なる経路をとるパケットは異な
る宛先へのパケットである。従って、次段のスイッチで
異なる経路をとる２つのパケットは、プロセッサの送信
装置での処理の順序を入れ換えても構わないということ
である。
【０００８】もし、スイッチ内のＦＩＦＯメモリの容量
が、１つのパケットの最大長よりも大きく、ＦＩＦＯメ
モリへの書き込みが、１つのパケットが必ず書き込める
ことを保証できる時点で行われるなら、１つのパケット
が処理の途中でＦＩＦＯメモリに書き込めなくなり、ス
イッチとスイッチ間のリンクを長時間占有することは起
こらない。このことは、クロスポイントバッファ方式の
スイッチを持つプロセッサ間ネットワークに接続された
プロセッサの送信装置と１段目のスイッチとの間のリン
クでも言える。
が、１つのパケットの最大長よりも大きく、ＦＩＦＯメ
モリへの書き込みが、１つのパケットが必ず書き込める
ことを保証できる時点で行われるなら、１つのパケット
が処理の途中でＦＩＦＯメモリに書き込めなくなり、ス
イッチとスイッチ間のリンクを長時間占有することは起
こらない。このことは、クロスポイントバッファ方式の
スイッチを持つプロセッサ間ネットワークに接続された
プロセッサの送信装置と１段目のスイッチとの間のリン
クでも言える。
【０００９】プロセッサ内の従来の送信装置では、１個
のヘッダレジスタを備えており、メモリ上のパーセルヘ
ッダキューに書かれたパーセルを順番にヘッダレジスタ
に読み出して処理する。従って、パーセルヘッダキュー
の現処理中のパーセルを書き込む第１段目のスイッチの
ＦＩＦＯメモリが書き込み可能でない場合には、送信装
置での処理は中断される。プロセッサ間ネットワークの
スイッチがクロスポイントバッファ方式以外の場合に
は、送信装置から書き込まれるＦＩＦＯメモリは１つな
ので、このＦＩＦＯメモリが書き込み可能になるまで待
たざるをえないのは仕方がない。しかし、プロセッサ間
ネットワークのスイッチがクロスポイントバッファ方式
の場合には、他にＮ−１個のＦＩＦＯメモリがあり、パ
ーセルヘッダキューの現在処理しているパーセルの後に
位置するパーセルの１段目のスイッチでの書き込みＦＩ
ＦＯメモリがＮ−１個のＦＩＦＯメモリのうちの１つ
で、さらに、そのＦＩＦＯメモリが書き込み可能である
場合には、宛先プロセッサが異なるので、先にそのパー
セルを処理することが可能である。このようにクロスポ
イントバッファ方式を採用しているスイッチを用いたプ
ロセッサ間ネットワークを用いる場合の利点を活かした
送信を行うには、そのための特別な送信の方法とその装
置が必要となる。
のヘッダレジスタを備えており、メモリ上のパーセルヘ
ッダキューに書かれたパーセルを順番にヘッダレジスタ
に読み出して処理する。従って、パーセルヘッダキュー
の現処理中のパーセルを書き込む第１段目のスイッチの
ＦＩＦＯメモリが書き込み可能でない場合には、送信装
置での処理は中断される。プロセッサ間ネットワークの
スイッチがクロスポイントバッファ方式以外の場合に
は、送信装置から書き込まれるＦＩＦＯメモリは１つな
ので、このＦＩＦＯメモリが書き込み可能になるまで待
たざるをえないのは仕方がない。しかし、プロセッサ間
ネットワークのスイッチがクロスポイントバッファ方式
の場合には、他にＮ−１個のＦＩＦＯメモリがあり、パ
ーセルヘッダキューの現在処理しているパーセルの後に
位置するパーセルの１段目のスイッチでの書き込みＦＩ
ＦＯメモリがＮ−１個のＦＩＦＯメモリのうちの１つ
で、さらに、そのＦＩＦＯメモリが書き込み可能である
場合には、宛先プロセッサが異なるので、先にそのパー
セルを処理することが可能である。このようにクロスポ
イントバッファ方式を採用しているスイッチを用いたプ
ロセッサ間ネットワークを用いる場合の利点を活かした
送信を行うには、そのための特別な送信の方法とその装
置が必要となる。
【００１０】
【発明が解決しようとする課題】クロスポイントバッフ
ァ方式のスイッチを用いたプロセッサ間ネットワークで
は、プロセッサの送信装置が書き込むＦＩＦＯメモリは
スイッチの出力ポート数Ｎ個存在し、しかも、異なるＦ
ＩＦＯメモリに書かれるパケットは同じプロセッサを宛
先としていないので、書き込みの順序を保証する必要が
ない。従って、書き込み可能なＦＩＦＯメモリへ書き込
まれるパケットの処理を先行して行うことが可能であ
る。
ァ方式のスイッチを用いたプロセッサ間ネットワークで
は、プロセッサの送信装置が書き込むＦＩＦＯメモリは
スイッチの出力ポート数Ｎ個存在し、しかも、異なるＦ
ＩＦＯメモリに書かれるパケットは同じプロセッサを宛
先としていないので、書き込みの順序を保証する必要が
ない。従って、書き込み可能なＦＩＦＯメモリへ書き込
まれるパケットの処理を先行して行うことが可能であ
る。
【００１１】しかしながら、従来のように１つのパーセ
ルヘッダの処理が終了しない限り、次のパーセルヘッダ
を処理し得ない方法では、クロスポイントバッファ方式
のスイッチを用いても、その利点を活かしきれない。
ルヘッダの処理が終了しない限り、次のパーセルヘッダ
を処理し得ない方法では、クロスポイントバッファ方式
のスイッチを用いても、その利点を活かしきれない。
【００１２】したがって、本発明の目的は、現在処理し
ているパーセルのパケットが、ＦＩＦＯメモリが書き込
み可能でないために送出できない場合、書き込まれるＦ
ＩＦＯメモリが書き込み可能な他のパーセルのパケット
の送出を先行して処理できるようにして、クロスポイン
トバッファ方式のスイッチをプロセッサ間ネットワーク
に採用した利点を活かすことである。
ているパーセルのパケットが、ＦＩＦＯメモリが書き込
み可能でないために送出できない場合、書き込まれるＦ
ＩＦＯメモリが書き込み可能な他のパーセルのパケット
の送出を先行して処理できるようにして、クロスポイン
トバッファ方式のスイッチをプロセッサ間ネットワーク
に採用した利点を活かすことである。
【００１３】
【課題を解決するための手段】本発明は、パケットを転
送するプロセッサ間ネットワークであって、クロスポイ
ントバッファ方式のスイッチで構成され、或るプロセッ
サから或るプロセッサへの経路が一意に決定され、か
つ、スイッチの入力ポートのＦＩＦＯメモリの書き込み
が可能かどうかを示す書き込み可能信号がパケット１個
全部を書き込める場合だけオンとなるプロセッサ間ネッ
トワークを通じて、メモリ上のヘッダキューに格納され
たヘッダにかかる一連のパケットを、他のプロセッサに
送信するパケット送信において、メモリ上のヘッダキュ
ーに格納されているヘッダを、複数用意されたヘッダレ
ジスタのうちの空きレジスタに読み出し、各パケットの
送信時、パケットを書き込むプロセッサ間ネットワーク
中のＦＩＦＯメモリが同じになるヘッダ間では最先に読
み出されたヘッダを優先して選択するという条件を少な
くとも満足する範囲内で、前記複数のヘッダレジスタに
格納されたヘッダの内、書き込むＦＩＦＯメモリが書き
込み可能であるヘッダを唯一選択し、それにかかるパケ
ットを該当するＦＩＦＯメモリに書き込む。これによっ
て、ヘッダキューから読み出した或るヘッダのパケット
を書き込むＦＩＦＯメモリが書き込み不可能状態であっ
ても、後続のヘッダのうちにそのパケットを書き込むＦ
ＩＦＯメモリが書き込み可能状態になっているものがあ
れば、それを先行して処理できる。
送するプロセッサ間ネットワークであって、クロスポイ
ントバッファ方式のスイッチで構成され、或るプロセッ
サから或るプロセッサへの経路が一意に決定され、か
つ、スイッチの入力ポートのＦＩＦＯメモリの書き込み
が可能かどうかを示す書き込み可能信号がパケット１個
全部を書き込める場合だけオンとなるプロセッサ間ネッ
トワークを通じて、メモリ上のヘッダキューに格納され
たヘッダにかかる一連のパケットを、他のプロセッサに
送信するパケット送信において、メモリ上のヘッダキュ
ーに格納されているヘッダを、複数用意されたヘッダレ
ジスタのうちの空きレジスタに読み出し、各パケットの
送信時、パケットを書き込むプロセッサ間ネットワーク
中のＦＩＦＯメモリが同じになるヘッダ間では最先に読
み出されたヘッダを優先して選択するという条件を少な
くとも満足する範囲内で、前記複数のヘッダレジスタに
格納されたヘッダの内、書き込むＦＩＦＯメモリが書き
込み可能であるヘッダを唯一選択し、それにかかるパケ
ットを該当するＦＩＦＯメモリに書き込む。これによっ
て、ヘッダキューから読み出した或るヘッダのパケット
を書き込むＦＩＦＯメモリが書き込み不可能状態であっ
ても、後続のヘッダのうちにそのパケットを書き込むＦ
ＩＦＯメモリが書き込み可能状態になっているものがあ
れば、それを先行して処理できる。
【００１４】書き込むＦＩＦＯメモリが書き込み可能で
あるヘッダであって、その書き込み先ＦＩＦＯメモリが
異なるヘッダが複数存在した場合、その何れを先に処理
しても構わない。書き込み先ＦＩＦＯメモリの異なるヘ
ッダにかかるパケットは異なるプロセッサへ到着するか
らである。但し、１つのヘッダの送信処理が終了する時
間を短くする為には、直前に選択したヘッダを他のヘッ
ダより優先して選択するという条件を適用するのが好ま
しい。また、プロセッサ間ネットワークの複数の経路を
使うようにしてプロセッサ間ネットワークの負荷を均一
にするためには、最近選択されていないヘッダほどより
優先的に選択するという条件を適用するのが好ましい。
あるヘッダであって、その書き込み先ＦＩＦＯメモリが
異なるヘッダが複数存在した場合、その何れを先に処理
しても構わない。書き込み先ＦＩＦＯメモリの異なるヘ
ッダにかかるパケットは異なるプロセッサへ到着するか
らである。但し、１つのヘッダの送信処理が終了する時
間を短くする為には、直前に選択したヘッダを他のヘッ
ダより優先して選択するという条件を適用するのが好ま
しい。また、プロセッサ間ネットワークの複数の経路を
使うようにしてプロセッサ間ネットワークの負荷を均一
にするためには、最近選択されていないヘッダほどより
優先的に選択するという条件を適用するのが好ましい。
【００１５】更に、メモリ上に複数のヘッダキューが存
在する場合、ヘッダキュー間に付けた優先順位をも考慮
して処理すべきヘッダの選択を行う。
在する場合、ヘッダキュー間に付けた優先順位をも考慮
して処理すべきヘッダの選択を行う。
【００１６】
【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１７】図１は本発明の一実施例のブロック図であ
る。図１に示されるように、複数のプロセッサ１は、プ
ロセッサ間ネットワーク２によって接続されている。ま
た、各々のプロセッサ１は、ＣＰＵ１１と、メモリ１２
と、送信装置１３と、受信装置１４と、これらを接続す
るバス１０とを有している。なお、送信装置１３と受信
装置１４とでプロセッサ間通信装置が構成される。
る。図１に示されるように、複数のプロセッサ１は、プ
ロセッサ間ネットワーク２によって接続されている。ま
た、各々のプロセッサ１は、ＣＰＵ１１と、メモリ１２
と、送信装置１３と、受信装置１４と、これらを接続す
るバス１０とを有している。なお、送信装置１３と受信
装置１４とでプロセッサ間通信装置が構成される。
【００１８】プロセッサ間ネットワーク２は、４個の入
力ポートと４個の出力ポートとを持つクロスポイントバ
ッファ方式のスイッチ３によって構成されており、この
スイッチ３には１つの入力ポート６０に４個のＦＩＦＯ
メモリ６８，６９，７０，７１が接続されている。
力ポートと４個の出力ポートとを持つクロスポイントバ
ッファ方式のスイッチ３によって構成されており、この
スイッチ３には１つの入力ポート６０に４個のＦＩＦＯ
メモリ６８，６９，７０，７１が接続されている。
【００１９】メモリ１２上には、パーセルヘッダ１５を
格納するパーセルヘッダキュー１６が設けられている。
また、論理アドレスから物理アドレスへの変換に用いる
ページテーブル１８が設けられている。
格納するパーセルヘッダキュー１６が設けられている。
また、論理アドレスから物理アドレスへの変換に用いる
ページテーブル１８が設けられている。
【００２０】送信装置１３には、上記パーセルヘッダキ
ュー１６を指す２つのレジスタが存在する。１つは、送
信装置１３が次に処理すべきパーセルヘッダのアドレス
を格納しているパーセルヘッダキューアドレスレジスタ
２０であり、もう１つはＣＰＵ１１が次にパーセルヘッ
ダを書き込む位置を示しているパーセルヘッダキューオ
フセットレジスタ２１である。また、これら２つの値を
比較するために比較器２２が設けられており、その結果
がシーケンサ２３に伝えられる。
ュー１６を指す２つのレジスタが存在する。１つは、送
信装置１３が次に処理すべきパーセルヘッダのアドレス
を格納しているパーセルヘッダキューアドレスレジスタ
２０であり、もう１つはＣＰＵ１１が次にパーセルヘッ
ダを書き込む位置を示しているパーセルヘッダキューオ
フセットレジスタ２１である。また、これら２つの値を
比較するために比較器２２が設けられており、その結果
がシーケンサ２３に伝えられる。
【００２１】さらに、送信装置１３には、メモリ１２上
のパーセルヘッダキュー１６から読み出したパーセルヘ
ッダ１５を格納するための複数のヘッダレジスタ、つま
りヘッダレジスタ２４，２５，２６，２７が設けられて
いる。これらのヘッダレジスタはＭＵＸ（マルチプレク
サ）２８によって１つ選択され、そのヘッダの処理が行
われる。どのヘッダレジスタ内のヘッダを選択するか
は、ヘッダレジスタ選択回路２９によって決定される。
ヘッダレジスタ選択回路２９は、次段のクロスポイント
バッファ方式のスイッチ３の４つのＦＩＦＯメモリ６
８，６９，７０，７１からの書き込み可能信号３０，３
１，３２，３３や、４個のヘッダレジスタ２４，２５，
２６，２７からの送り先ポート情報３４，３５，３６，
３７等に基づき処理するヘッダレジスタを選択する。
のパーセルヘッダキュー１６から読み出したパーセルヘ
ッダ１５を格納するための複数のヘッダレジスタ、つま
りヘッダレジスタ２４，２５，２６，２７が設けられて
いる。これらのヘッダレジスタはＭＵＸ（マルチプレク
サ）２８によって１つ選択され、そのヘッダの処理が行
われる。どのヘッダレジスタ内のヘッダを選択するか
は、ヘッダレジスタ選択回路２９によって決定される。
ヘッダレジスタ選択回路２９は、次段のクロスポイント
バッファ方式のスイッチ３の４つのＦＩＦＯメモリ６
８，６９，７０，７１からの書き込み可能信号３０，３
１，３２，３３や、４個のヘッダレジスタ２４，２５，
２６，２７からの送り先ポート情報３４，３５，３６，
３７等に基づき処理するヘッダレジスタを選択する。
【００２２】メモリ１２上のパーセルヘッダキュー１６
に書かれるパーセルヘッダ１５は、４ワードで構成され
ており、ヘッダレジスタ２４〜２７はこの４ワードと更
に付加的な１ワードとを格納する。図２に示すように、
各々のヘッダレジスタは、宛先プロセッサ番号やパケッ
トタイプなどを格納するパーセルタイプレジスタ９２
と、パーセルで転送するワード数を格納するパーセル長
レジスタ９３と、パーセルで送るデータを格納している
アドレスを示すソースアドレスレジスタ９４と、送信元
が宛先プロセッサでの書き込みアドレスをパケットに指
定する場合には、その書き込みアドレス（デスティネー
ションアドレス）を格納するデスティネーションアドレ
スレジスタ９５とを含む。これらは４ワードで構成され
るパーセルヘッダ１５を格納する部分である。残りの１
ワードは、当該ヘッダレジスタに当該パーセルヘッダを
格納した時刻（登録時刻）が格納される登録時刻レジス
タ２００である。この登録時刻は複数のヘッダレジスタ
に格納されている複数のパーセルヘッダの読み出し順位
を定めるために用いられる。なお、それぞれのレジスタ
は個別に書き込みが可能となっており、送信装置１３で
のパーセルの処理が行われるにつれ、必要なレジスタ内
の値が更新されていく。
に書かれるパーセルヘッダ１５は、４ワードで構成され
ており、ヘッダレジスタ２４〜２７はこの４ワードと更
に付加的な１ワードとを格納する。図２に示すように、
各々のヘッダレジスタは、宛先プロセッサ番号やパケッ
トタイプなどを格納するパーセルタイプレジスタ９２
と、パーセルで転送するワード数を格納するパーセル長
レジスタ９３と、パーセルで送るデータを格納している
アドレスを示すソースアドレスレジスタ９４と、送信元
が宛先プロセッサでの書き込みアドレスをパケットに指
定する場合には、その書き込みアドレス（デスティネー
ションアドレス）を格納するデスティネーションアドレ
スレジスタ９５とを含む。これらは４ワードで構成され
るパーセルヘッダ１５を格納する部分である。残りの１
ワードは、当該ヘッダレジスタに当該パーセルヘッダを
格納した時刻（登録時刻）が格納される登録時刻レジス
タ２００である。この登録時刻は複数のヘッダレジスタ
に格納されている複数のパーセルヘッダの読み出し順位
を定めるために用いられる。なお、それぞれのレジスタ
は個別に書き込みが可能となっており、送信装置１３で
のパーセルの処理が行われるにつれ、必要なレジスタ内
の値が更新されていく。
【００２３】また、送信装置１３は、選ばれたヘッダを
処理するために必要なレジスタ等を有している。パケッ
ト長決定回路３８は、選ばれたヘッダレジスタ内のパー
セル長レジスタ９３の値と、ソースアドレスレジスタ９
４の値とから１つのパケットとして送るワード数を決定
する。パケット長決定回路３８で決定されたパケット長
は、パケット長レジスタ３９とパケット長カウンタ４０
とに格納される。読み出し語数決定回路４１は、ソース
アドレスレジスタ９４に格納されているソースアドレス
の下位ビットとパケット長カウンタ４０の値とから１回
のメモリアクセスでメモリ１２から読み出すワード数を
決定する。ＡＬＵ４２は、パケット長レジスタ３９の値
や、読み出し語数決定回路４１からの出力を使って、選
ばれたヘッダレジスタ内のパーセル長レジスタ９３，ソ
ースアドレスレジスタ９４，デスティネーションアドレ
スレジスタ９５の内容を更新するための計算を行う。
処理するために必要なレジスタ等を有している。パケッ
ト長決定回路３８は、選ばれたヘッダレジスタ内のパー
セル長レジスタ９３の値と、ソースアドレスレジスタ９
４の値とから１つのパケットとして送るワード数を決定
する。パケット長決定回路３８で決定されたパケット長
は、パケット長レジスタ３９とパケット長カウンタ４０
とに格納される。読み出し語数決定回路４１は、ソース
アドレスレジスタ９４に格納されているソースアドレス
の下位ビットとパケット長カウンタ４０の値とから１回
のメモリアクセスでメモリ１２から読み出すワード数を
決定する。ＡＬＵ４２は、パケット長レジスタ３９の値
や、読み出し語数決定回路４１からの出力を使って、選
ばれたヘッダレジスタ内のパーセル長レジスタ９３，ソ
ースアドレスレジスタ９４，デスティネーションアドレ
スレジスタ９５の内容を更新するための計算を行う。
【００２４】メモリ１２上のパーセルヘッダキュー１６
からのパーセルヘッダ１５の読み出しや、そのパーセル
で送るべきパーセル本体１７のアドレスには、論理アド
レスが用いられるので、送信装置１３内にはＴＬＢ４３
があり、論理アドレスから物理アドレスへの変換を行っ
て、変換された物理アドレスを用いてメモリをアクセス
する。もし、ＴＬＢ４３中に変換に必要な情報がない場
合には、メモリ１２上のページテーブル１８をアクセス
してＴＬＢ４３中に必要な情報を読み出し、変換を行
う。
からのパーセルヘッダ１５の読み出しや、そのパーセル
で送るべきパーセル本体１７のアドレスには、論理アド
レスが用いられるので、送信装置１３内にはＴＬＢ４３
があり、論理アドレスから物理アドレスへの変換を行っ
て、変換された物理アドレスを用いてメモリをアクセス
する。もし、ＴＬＢ４３中に変換に必要な情報がない場
合には、メモリ１２上のページテーブル１８をアクセス
してＴＬＢ４３中に必要な情報を読み出し、変換を行
う。
【００２５】また、送信装置１３は、次段のクロスポイ
ントバッファ方式スイッチ３のＦＩＦＯメモリ６８，６
９，７０，７１への書き込み信号４５，４６，４７，４
８を発生する書き込み制御回路４４を有する。
ントバッファ方式スイッチ３のＦＩＦＯメモリ６８，６
９，７０，７１への書き込み信号４５，４６，４７，４
８を発生する書き込み制御回路４４を有する。
【００２６】図３は、プロセッサ間ネットワーク２を構
成するクロスポイントバッファ方式のスイッチ３の構成
を示すブロック図である。
成するクロスポイントバッファ方式のスイッチ３の構成
を示すブロック図である。
【００２７】このスイッチ３は、４個の入力ポートＡ６
０，Ｂ６１，Ｃ６２，Ｄ６３と、４個の出力ポートＡ６
４，Ｂ６５，Ｃ６６，Ｄ６７を持つ。各入力ポートは、
それぞれ、４個のＦＩＦＯメモリを有しており、この４
個のＦＩＦＯメモリは異なる出力ポートに接続されたマ
ルチプレクサの入力となっている。例えば、入力ポート
Ａ６０には、ＦＩＦＯメモリＡＡ６８，ＦＩＦＯメモリ
ＡＢ６９，ＦＩＦＯメモリＡＣ７０，ＦＩＦＯメモリＡ
Ｄ７１がある。ＦＩＦＯメモリＡＡ６８は、出力ポート
Ａ６４に接続されたマルチプレクサ８４の入力となって
おり、ＦＩＦＯメモリＡＢ６９は、出力ポートＢ６５に
接続されたマルチプレクサ８５の入力となっており、Ｆ
ＩＦＯメモリＡＣ７０は、出力ポートＣ６６に接続され
たマルチプレクサ８６の入力となっており、ＦＩＦＯメ
モリＡＤ７１は、出力ポートＤ６７に接続されたマルチ
プレクサ８７の入力となっている。
０，Ｂ６１，Ｃ６２，Ｄ６３と、４個の出力ポートＡ６
４，Ｂ６５，Ｃ６６，Ｄ６７を持つ。各入力ポートは、
それぞれ、４個のＦＩＦＯメモリを有しており、この４
個のＦＩＦＯメモリは異なる出力ポートに接続されたマ
ルチプレクサの入力となっている。例えば、入力ポート
Ａ６０には、ＦＩＦＯメモリＡＡ６８，ＦＩＦＯメモリ
ＡＢ６９，ＦＩＦＯメモリＡＣ７０，ＦＩＦＯメモリＡ
Ｄ７１がある。ＦＩＦＯメモリＡＡ６８は、出力ポート
Ａ６４に接続されたマルチプレクサ８４の入力となって
おり、ＦＩＦＯメモリＡＢ６９は、出力ポートＢ６５に
接続されたマルチプレクサ８５の入力となっており、Ｆ
ＩＦＯメモリＡＣ７０は、出力ポートＣ６６に接続され
たマルチプレクサ８６の入力となっており、ＦＩＦＯメ
モリＡＤ７１は、出力ポートＤ６７に接続されたマルチ
プレクサ８７の入力となっている。
【００２８】各ＦＩＦＯメモリは、前段に対してＦＩＦ
Ｏメモリの書き込み可能信号を送り、前段からの書き込
み信号によって、書き込みデータを書き込む。また、各
出力ポートにある制御回路８８，８９，９０，９１は、
異なった入力ポートにある４個のＦＩＦＯメモリからの
読み出し可能信号を調べ、マルチプレクサ８４，８５，
８６，８７によって、読み出し可能なＦＩＦＯメモリを
選択し、パケットヘッダを読み出して、そのパケット
長，次段での書き込みＦＩＦＯメモリの選択に使用する
経路指定情報を得る。そして、この出力ポートが接続さ
れている次段のスイッチの入力ポートの４個のＦＩＦＯ
メモリからの書き込み可能信号を受けて、選ばれた入力
ポートのＦＩＦＯメモリから読み出したパケットを選択
された次段のＦＩＦＯメモリに書き込む。
Ｏメモリの書き込み可能信号を送り、前段からの書き込
み信号によって、書き込みデータを書き込む。また、各
出力ポートにある制御回路８８，８９，９０，９１は、
異なった入力ポートにある４個のＦＩＦＯメモリからの
読み出し可能信号を調べ、マルチプレクサ８４，８５，
８６，８７によって、読み出し可能なＦＩＦＯメモリを
選択し、パケットヘッダを読み出して、そのパケット
長，次段での書き込みＦＩＦＯメモリの選択に使用する
経路指定情報を得る。そして、この出力ポートが接続さ
れている次段のスイッチの入力ポートの４個のＦＩＦＯ
メモリからの書き込み可能信号を受けて、選ばれた入力
ポートのＦＩＦＯメモリから読み出したパケットを選択
された次段のＦＩＦＯメモリに書き込む。
【００２９】次に、図１乃至図３を参照して、上述のよ
うに構成された本実施例の動作を説明する。
うに構成された本実施例の動作を説明する。
【００３０】ＣＰＵ１１で実行中のプログラムがプロセ
ッサ間通信を行う場合には、通信のためのライブラリの
関数を呼ぶ。通信ライブラリの関数では、メモリ１２上
のパケットヘッダキュー１６に４ワードのパーセルヘッ
ダ１５が書き込まれる。パーセルヘッダ１５には、プロ
セッサ間通信の宛先プロセッサ番号や宛先プロセッサで
の書き込みアドレスを選択するためのパーセルタイプの
情報，通信するワード数，送信するデータのメモリアド
レス，宛先プロセッサでの書き込みアドレスなどが指定
される。そして、通信ライブラリで、送信装置１３内の
パーセルヘッダキューオフセットレジスタ２１の値を１
パーセルヘッダ分増やす。送信装置１３内のパーセルヘ
ッダキューアドレスレジスタ２０の下位ビットと、パー
セルヘッダキューオフセットレジスタ２１の値は、送信
装置１３が停止している場合には同じ値になっている。
通信ライブラリが、パーセルヘッダキューオフセットレ
ジスタ２１の値を１パーセルヘッダ分増やしたことによ
り、パーセルヘッダキューオフセットレジスタ２１の値
とパーセルヘッダキューアドレスレジスタ２０の下位ビ
ットの値が異なるものとなり、そのことが比較器２２を
通してシーケンサ２３に伝わる。シーケンサ２３は比較
器２２からの信号により、送信処理要求が発せられたこ
とを知る。
ッサ間通信を行う場合には、通信のためのライブラリの
関数を呼ぶ。通信ライブラリの関数では、メモリ１２上
のパケットヘッダキュー１６に４ワードのパーセルヘッ
ダ１５が書き込まれる。パーセルヘッダ１５には、プロ
セッサ間通信の宛先プロセッサ番号や宛先プロセッサで
の書き込みアドレスを選択するためのパーセルタイプの
情報，通信するワード数，送信するデータのメモリアド
レス，宛先プロセッサでの書き込みアドレスなどが指定
される。そして、通信ライブラリで、送信装置１３内の
パーセルヘッダキューオフセットレジスタ２１の値を１
パーセルヘッダ分増やす。送信装置１３内のパーセルヘ
ッダキューアドレスレジスタ２０の下位ビットと、パー
セルヘッダキューオフセットレジスタ２１の値は、送信
装置１３が停止している場合には同じ値になっている。
通信ライブラリが、パーセルヘッダキューオフセットレ
ジスタ２１の値を１パーセルヘッダ分増やしたことによ
り、パーセルヘッダキューオフセットレジスタ２１の値
とパーセルヘッダキューアドレスレジスタ２０の下位ビ
ットの値が異なるものとなり、そのことが比較器２２を
通してシーケンサ２３に伝わる。シーケンサ２３は比較
器２２からの信号により、送信処理要求が発せられたこ
とを知る。
【００３１】シーケンサ２３は、送信処理要求が発生さ
れ、かつ、４個のヘッダレジスタ２４，２５，２６，２
７のうち、少なくとも１つのヘッダレジスタが空いてい
る場合、パーセルの送信処理を開始する。
れ、かつ、４個のヘッダレジスタ２４，２５，２６，２
７のうち、少なくとも１つのヘッダレジスタが空いてい
る場合、パーセルの送信処理を開始する。
【００３２】シーケンサ２３は、パーセルヘッダキュー
アドレスレジスタ２０が指すメモリ１２のアドレスから
４ワードのパーセルヘッダ１５を読み出す。このとき、
パーセルヘッダキューアドレスレジスタ２０に格納され
ているアドレスが論理アドレスの場合には、ＴＬＢ４３
によって論理アドレスから物理アドレスへの変換を行
う。このとき、もし、ＴＬＢ４３内に変換に必要な情報
がない場合には、メモリ１２上のページテーブル１８を
参照して、必要な情報を取り出す。メモリ１２から読み
出されたパーセルヘッダ１５は、４個のヘッダレジスタ
２４，２５，２６，２７のうち、空いているヘッダレジ
スタに格納される。このとき、シーケンサ２３はその格
納したヘッダレジスタの図２に示す登録時刻レジスタ２
００に現在時刻を格納する。そして、シーケンサ２３は
パーセルヘッダキューアドレスレジスタ２０の値を１パ
ーセルヘッダ分増やす。
アドレスレジスタ２０が指すメモリ１２のアドレスから
４ワードのパーセルヘッダ１５を読み出す。このとき、
パーセルヘッダキューアドレスレジスタ２０に格納され
ているアドレスが論理アドレスの場合には、ＴＬＢ４３
によって論理アドレスから物理アドレスへの変換を行
う。このとき、もし、ＴＬＢ４３内に変換に必要な情報
がない場合には、メモリ１２上のページテーブル１８を
参照して、必要な情報を取り出す。メモリ１２から読み
出されたパーセルヘッダ１５は、４個のヘッダレジスタ
２４，２５，２６，２７のうち、空いているヘッダレジ
スタに格納される。このとき、シーケンサ２３はその格
納したヘッダレジスタの図２に示す登録時刻レジスタ２
００に現在時刻を格納する。そして、シーケンサ２３は
パーセルヘッダキューアドレスレジスタ２０の値を１パ
ーセルヘッダ分増やす。
【００３３】シーケンサ２３は、送信要求があり、すな
わち、パーセルヘッダキューオフセットレジスタ２１の
値とパーセルヘッダキューアドレスレジスタ２０の下位
ビットの値とが異なっており、かつ、空いているヘッダ
レジスタが存在する場合には、以上の処理を繰り返す。
わち、パーセルヘッダキューオフセットレジスタ２１の
値とパーセルヘッダキューアドレスレジスタ２０の下位
ビットの値とが異なっており、かつ、空いているヘッダ
レジスタが存在する場合には、以上の処理を繰り返す。
【００３４】次に、ヘッダレジスタ２４，２５，２６，
２７に読み出されたパーセルヘッダ１５の処理について
説明する。
２７に読み出されたパーセルヘッダ１５の処理について
説明する。
【００３５】ヘッダレジスタ選択回路２９は、まず、使
用中のヘッダレジスタ２４，２５，２６，２７のパーセ
ルタイプレジスタ９２内の宛先プロセッサ番号の２ビッ
トからの送り先ポート情報（登録時刻も含む）３４，３
５，３６，３７と、次段の４個のＦＩＦＯメモリ６８，
６９，７０，７１からの書き込み可能信号３０，３１，
３２，３３とから、送信が可能なパーセルヘッダを格納
しているヘッダレジスタを選択する。この選択したヘッ
ダレジスタが唯一である場合には、そのヘッダレジスタ
に格納されているパーセルヘッダにかかるパケットを１
個送出すると決定する。
用中のヘッダレジスタ２４，２５，２６，２７のパーセ
ルタイプレジスタ９２内の宛先プロセッサ番号の２ビッ
トからの送り先ポート情報（登録時刻も含む）３４，３
５，３６，３７と、次段の４個のＦＩＦＯメモリ６８，
６９，７０，７１からの書き込み可能信号３０，３１，
３２，３３とから、送信が可能なパーセルヘッダを格納
しているヘッダレジスタを選択する。この選択したヘッ
ダレジスタが唯一である場合には、そのヘッダレジスタ
に格納されているパーセルヘッダにかかるパケットを１
個送出すると決定する。
【００３６】上記選択したヘッダレジスタが複数あった
場合には、この複数のヘッダレジスタの中に、次段の同
じＦＩＦＯメモリに書き込むパーセルヘッダを格納する
ヘッダレジスタが複数あるかどうかを調べ、あれば、そ
のような複数のヘッダレジスタのうち登録時刻の早い、
つまり先にパーセルヘッダキュー１６から読み出された
パーセルヘッダ１５を格納するヘッダレジスタ以外のヘ
ッダレジスタを取り除く。これは、同じ宛先プロセッサ
へのプロセッサ間通信の順序を保証するためである。そ
して、この取り除いた後のヘッダレジスタの個数が１個
であれば、そのヘッダレジスタに格納されているパケッ
トヘッダにかかるパケットを１個送出すると決定する。
場合には、この複数のヘッダレジスタの中に、次段の同
じＦＩＦＯメモリに書き込むパーセルヘッダを格納する
ヘッダレジスタが複数あるかどうかを調べ、あれば、そ
のような複数のヘッダレジスタのうち登録時刻の早い、
つまり先にパーセルヘッダキュー１６から読み出された
パーセルヘッダ１５を格納するヘッダレジスタ以外のヘ
ッダレジスタを取り除く。これは、同じ宛先プロセッサ
へのプロセッサ間通信の順序を保証するためである。そ
して、この取り除いた後のヘッダレジスタの個数が１個
であれば、そのヘッダレジスタに格納されているパケッ
トヘッダにかかるパケットを１個送出すると決定する。
【００３７】他方、上記取り除いた後のヘッダレジスタ
の個数が２個以上であれば、即ち、送信可能なパーセル
ヘッダを格納した複数のヘッダレジスタがあり、それら
が、次段の異なるＦＩＦＯメモリに書き込むパーセルヘ
ッダを格納している場合には、以下の（１），（２）の
何れかの方法で唯一のヘッダレジスタを選択する。
の個数が２個以上であれば、即ち、送信可能なパーセル
ヘッダを格納した複数のヘッダレジスタがあり、それら
が、次段の異なるＦＩＦＯメモリに書き込むパーセルヘ
ッダを格納している場合には、以下の（１），（２）の
何れかの方法で唯一のヘッダレジスタを選択する。
【００３８】（１）直前に選択したヘッダを格納するヘ
ッダレジスタを優先的に選択する。例えば、ヘッダレジ
スタ２４に格納されているヘッダにかかるパケットを送
出した直後において、その書き込み先ＦＩＦＯメモリが
依然として書き込み可能状態であった場合、再びヘッダ
レジスタ２４に格納されているヘッダにかかるパケット
を送出すべくヘッダレジスタ２４を選択する。この方法
によれば、１つのパケットヘッダの送信処理が終了する
時間を短くすることができる。
ッダレジスタを優先的に選択する。例えば、ヘッダレジ
スタ２４に格納されているヘッダにかかるパケットを送
出した直後において、その書き込み先ＦＩＦＯメモリが
依然として書き込み可能状態であった場合、再びヘッダ
レジスタ２４に格納されているヘッダにかかるパケット
を送出すべくヘッダレジスタ２４を選択する。この方法
によれば、１つのパケットヘッダの送信処理が終了する
時間を短くすることができる。
【００３９】（２）最近選択されていないヘッダを格納
するヘッダレジスタほど、より優先的に選択する。例え
ば、それぞれ書き込み先ＦＩＦＯメモリが相違し且つ送
信可能なパーセルヘッダを格納した複数のヘッダレジス
タとして、ヘッダレジスタ２４，２５，２６があり、最
初にヘッダレジスタ２４を選択してそのパケットを１個
送出した場合、次のパケット送出時にはヘッダレジスタ
２４を除くヘッダレジスタ２５，２６のうちの１つ、例
えばヘッダレジスタ２５を選択してそのパケットを１個
送出する。更に、その次にはヘッダレジスタ２６を選択
してそのパケットを１個送出し、また更に次にはヘッダ
レジスタ２４を選択するというように所謂ラウンドロビ
ン式にヘッダレジスタを選択する。この方法によれば、
１つのパーセルヘッダの送信処理の終了までの時間は長
くなるが、異なるＦＩＦＯメモリへの書き込みが１パケ
ット毎に行われるため、プロセッサ間ネットワーク全体
が均一に使用される可能性があり、プロセッサ間ネット
ワーク全体のスループットが高くなる可能性がある。
するヘッダレジスタほど、より優先的に選択する。例え
ば、それぞれ書き込み先ＦＩＦＯメモリが相違し且つ送
信可能なパーセルヘッダを格納した複数のヘッダレジス
タとして、ヘッダレジスタ２４，２５，２６があり、最
初にヘッダレジスタ２４を選択してそのパケットを１個
送出した場合、次のパケット送出時にはヘッダレジスタ
２４を除くヘッダレジスタ２５，２６のうちの１つ、例
えばヘッダレジスタ２５を選択してそのパケットを１個
送出する。更に、その次にはヘッダレジスタ２６を選択
してそのパケットを１個送出し、また更に次にはヘッダ
レジスタ２４を選択するというように所謂ラウンドロビ
ン式にヘッダレジスタを選択する。この方法によれば、
１つのパーセルヘッダの送信処理の終了までの時間は長
くなるが、異なるＦＩＦＯメモリへの書き込みが１パケ
ット毎に行われるため、プロセッサ間ネットワーク全体
が均一に使用される可能性があり、プロセッサ間ネット
ワーク全体のスループットが高くなる可能性がある。
【００４０】プロセッサ間ネットワーク２のクロスポイ
ントバッファ方式のスイッチ３内のＦＩＦＯメモリ６
８，６９，７０，７１からの書き込み可能信号３０，３
１，３２，３３は、１つのパケット全体がＦＩＦＯメモ
リに書き込めることを保証しているものであり、１つの
パケットの処理の途中での書き込みが不可能になること
が起こらないことを保証している。従って、１つのパケ
ットの処理中にＦＩＦＯメモリからの書き込み可能信号
を参照することなく、パケットの処理を行うことが可能
である。
ントバッファ方式のスイッチ３内のＦＩＦＯメモリ６
８，６９，７０，７１からの書き込み可能信号３０，３
１，３２，３３は、１つのパケット全体がＦＩＦＯメモ
リに書き込めることを保証しているものであり、１つの
パケットの処理の途中での書き込みが不可能になること
が起こらないことを保証している。従って、１つのパケ
ットの処理中にＦＩＦＯメモリからの書き込み可能信号
を参照することなく、パケットの処理を行うことが可能
である。
【００４１】次に、１つのパケットの作成処理について
説明する。
説明する。
【００４２】今、ヘッダレジスタ選択回路２９により、
１つのヘッダレジスタ２４が選ばれ、そのヘッダレジス
タ内のパーセルの１つのパケットを送信するとする。パ
ケットは、ネットワークのスイッチの制限からパケット
長が制限されているので、通常、１つのパーセルは複数
のパケットに変換され転送される。ヘッダレジスタ２４
内のパーセルヘッダのパケットは、図３のＦＩＦＯメモ
リＡＣ７０に書き込まれるものとする。
１つのヘッダレジスタ２４が選ばれ、そのヘッダレジス
タ内のパーセルの１つのパケットを送信するとする。パ
ケットは、ネットワークのスイッチの制限からパケット
長が制限されているので、通常、１つのパーセルは複数
のパケットに変換され転送される。ヘッダレジスタ２４
内のパーセルヘッダのパケットは、図３のＦＩＦＯメモ
リＡＣ７０に書き込まれるものとする。
【００４３】まず、パーセル長レジスタ９３の値と、ソ
ースアドレスレジスタ９４の下位ビットとから、パケッ
ト長決定回路３８がパケット長を決定する。決定したパ
ケット長は、パケット長レジスタ３９とパケット長カウ
ンタ４０とに格納される。
ースアドレスレジスタ９４の下位ビットとから、パケッ
ト長決定回路３８がパケット長を決定する。決定したパ
ケット長は、パケット長レジスタ３９とパケット長カウ
ンタ４０とに格納される。
【００４４】パケット長が決定したところで、ヘッダレ
ジスタ２４のパーセルタイプレジスタ９２，ソースアド
レスレジスタ９４およびデスティネーションアドレスレ
ジスタ９５の内容とパケット長レジスタ３９の値とか
ら、４ワードのパケットヘッダを構成し、次段のＦＩＦ
ＯメモリＡＣ７０に書き込む。
ジスタ２４のパーセルタイプレジスタ９２，ソースアド
レスレジスタ９４およびデスティネーションアドレスレ
ジスタ９５の内容とパケット長レジスタ３９の値とか
ら、４ワードのパケットヘッダを構成し、次段のＦＩＦ
ＯメモリＡＣ７０に書き込む。
【００４５】パケットヘッダの送出と同時に、パケット
長カウンタ３９の値とソースアドレスレジスタ９４の下
位ビットとから、読み出し語数決定回路４１によって、
メモリ１２からパーセル本体１７を何ワード読み出すか
を決定する。メモリ１２から１度に何ワード読み出せる
かは、その先頭アドレスに依存する。先頭アドレスが何
ワード境界になっているかによって、１度に読み出せる
ワード数が制限される。また、パケット長カウンタ４０
には、そのパケットで送る残りのワード数が格納されて
いるので、その値によっても読み出しワード数は制限さ
れる。一般に、メモリ１２からの読み出しには、バスの
調停などのオーバヘッドが伴うため、読み出し回数が少
なくなるように読み出しワード数を決定する。
長カウンタ３９の値とソースアドレスレジスタ９４の下
位ビットとから、読み出し語数決定回路４１によって、
メモリ１２からパーセル本体１７を何ワード読み出すか
を決定する。メモリ１２から１度に何ワード読み出せる
かは、その先頭アドレスに依存する。先頭アドレスが何
ワード境界になっているかによって、１度に読み出せる
ワード数が制限される。また、パケット長カウンタ４０
には、そのパケットで送る残りのワード数が格納されて
いるので、その値によっても読み出しワード数は制限さ
れる。一般に、メモリ１２からの読み出しには、バスの
調停などのオーバヘッドが伴うため、読み出し回数が少
なくなるように読み出しワード数を決定する。
【００４６】シーケンサ２３は、読み出し語数決定回路
４１で決定された読み出しワード数と、ソースアドレス
レジスタ９４内の読み出しアドレスとを使ってメモリ１
２に対し読み出しを要求する。このとき、ソースアドレ
スは論理アドレスなので、ＴＬＢ４３を用いて物理アド
レスに変換して、要求する。
４１で決定された読み出しワード数と、ソースアドレス
レジスタ９４内の読み出しアドレスとを使ってメモリ１
２に対し読み出しを要求する。このとき、ソースアドレ
スは論理アドレスなので、ＴＬＢ４３を用いて物理アド
レスに変換して、要求する。
【００４７】メモリ１２から読み出されたパーセル本体
１７は、直接、次段のＦＩＦＯメモリＡＣ７０に書き込
まれる。
１７は、直接、次段のＦＩＦＯメモリＡＣ７０に書き込
まれる。
【００４８】メモリ１２からのパーセル本体１７の読み
出しとＦＩＦＯメモリＡＣ７０への書き込みとが行われ
ている間、シーケンサ２３は、メモリ１２からの次のパ
ーセル本体１７の読み出しのための準備を行う。まず、
読み出し語数決定回路４１からの読み出し語数をソース
アドレスレジスタ９４の値にＡＬＵ４２を使って加算
し、次の読み出しアドレスを計算し、ソースアドレスレ
ジスタ９４の値を更新する。また、パケット長カウンタ
４０は、ＦＩＦＯメモリＡＣ７０へ１ワードを書き込む
毎に１ずつ減算され、このパケットで送る残りのパーセ
ル本体１７のワード数を格納する。
出しとＦＩＦＯメモリＡＣ７０への書き込みとが行われ
ている間、シーケンサ２３は、メモリ１２からの次のパ
ーセル本体１７の読み出しのための準備を行う。まず、
読み出し語数決定回路４１からの読み出し語数をソース
アドレスレジスタ９４の値にＡＬＵ４２を使って加算
し、次の読み出しアドレスを計算し、ソースアドレスレ
ジスタ９４の値を更新する。また、パケット長カウンタ
４０は、ＦＩＦＯメモリＡＣ７０へ１ワードを書き込む
毎に１ずつ減算され、このパケットで送る残りのパーセ
ル本体１７のワード数を格納する。
【００４９】上述のようにして、パケット長カウンタ４
０の値がゼロになるまで、パーセル本体１７をメモリ１
２から読み出し、ＦＩＦＯメモリＡＣ７０に書き込む。
０の値がゼロになるまで、パーセル本体１７をメモリ１
２から読み出し、ＦＩＦＯメモリＡＣ７０に書き込む。
【００５０】メモリ１２からのパーセル本体の最後の読
み出しの時には、ソースアドレスの計算の他に、次のパ
ケットの処理のために、パーセル長レジスタ９３とデス
ティネーションアドレスレジスタ９５の値の更新も行
う。つまり、パーセル長レジスタ９３の値から、ＡＬＵ
４２を使って、パケット長レジスタ３９の値を減算して
残りのパーセル長を計算し、パーセル長レジスタ９３の
値を更新する。また、デスティネーションアドレスが必
要な場合には、デスティネーションアドレスレジスタ９
５の値に、ＡＬＵ４２を使って、パケット長レジスタ３
９の値を加算して次のパケットのデスティネーションア
ドレスを計算し、デスティネーションアドレスレジスタ
９５の値を更新する。
み出しの時には、ソースアドレスの計算の他に、次のパ
ケットの処理のために、パーセル長レジスタ９３とデス
ティネーションアドレスレジスタ９５の値の更新も行
う。つまり、パーセル長レジスタ９３の値から、ＡＬＵ
４２を使って、パケット長レジスタ３９の値を減算して
残りのパーセル長を計算し、パーセル長レジスタ９３の
値を更新する。また、デスティネーションアドレスが必
要な場合には、デスティネーションアドレスレジスタ９
５の値に、ＡＬＵ４２を使って、パケット長レジスタ３
９の値を加算して次のパケットのデスティネーションア
ドレスを計算し、デスティネーションアドレスレジスタ
９５の値を更新する。
【００５１】以上で、１つのパケットの転送処理が終了
したことになる。１つのパケットの送出処理が終了した
段階で、次にどのヘッダレジスタ内のパケットヘッダの
パケットを処理するかは、既に説明した。
したことになる。１つのパケットの送出処理が終了した
段階で、次にどのヘッダレジスタ内のパケットヘッダの
パケットを処理するかは、既に説明した。
【００５２】以上のような動作を繰り返すことにより、
同じ宛先プロセッサへのプロセッサ間通信の順序を保証
しつつ、プロセッサ間ネットワークに使われているクロ
スポイントバッファ方式のスイッチの特長を活かす送信
処理が可能となる。
同じ宛先プロセッサへのプロセッサ間通信の順序を保証
しつつ、プロセッサ間ネットワークに使われているクロ
スポイントバッファ方式のスイッチの特長を活かす送信
処理が可能となる。
【００５３】なお、プロセッサ間ネットワーク２に送出
されたパケットは、それを通じて宛先プロセッサに送ら
れ、宛先プロセッサの受信装置１４で受信される。受信
装置１４では、受信したパケットのヘッダを解析し、受
信したデータを自プロセッサのメモリ１２に格納する。
されたパケットは、それを通じて宛先プロセッサに送ら
れ、宛先プロセッサの受信装置１４で受信される。受信
装置１４では、受信したパケットのヘッダを解析し、受
信したデータを自プロセッサのメモリ１２に格納する。
【００５４】次に本発明による効果を図４乃至図９を参
照して説明する。
照して説明する。
【００５５】図４に示すように、メモリ１２上のパーセ
ルヘッダキュー１６には、４個のパーセルヘッダＡ９
６，Ｂ９７，Ｃ９８，Ｄ９９が格納されているとする。
また、送信装置１３内の４個のヘッダレジスタ２４，２
５，２６，２７は全て空の状態にあるとする。
ルヘッダキュー１６には、４個のパーセルヘッダＡ９
６，Ｂ９７，Ｃ９８，Ｄ９９が格納されているとする。
また、送信装置１３内の４個のヘッダレジスタ２４，２
５，２６，２７は全て空の状態にあるとする。
【００５６】図５では、図４の状態から、最初のパーセ
ルヘッダＡ９６がメモリ１２上のパーセルヘッダキュー
１６から送信装置１３内のヘッダレジスタ２４に読み出
された状態を示している。パーセルヘッダＡ９６の宛先
プロセッサ番号は、２進数表示で、“１０００１１０
０”となっている。このパーセルのパケットが次段のク
ロスポイントバッファ方式のスイッチ３の４個のＦＩＦ
Ｏメモリ７２，７３，７４，７５のどれに書き込まれる
かは、最上位の２ビットによって決定される。宛先プロ
セッサ番号の最上位２ビットが“００”の場合にはＦＩ
ＦＯメモリＢＡ７２に、“０１”の場合にはＦＩＦＯメ
モリＢＢ７３に、“１０”の場合にはＦＩＦＯメモリＢ
Ｃ７４に、“１１”の場合にはＦＩＦＯメモリＢＤ７５
に、それぞれ書き込まれる。パーセルヘッダＡ９６の場
合には、“１０”なので、ＦＩＦＯメモリＢＣ７４に書
き込まれるが、ＦＩＦＯメモリＢＣ７４は書き込み不可
能の状態なので、パーセルヘッダＡ９６は処理されずに
ヘッダレジスタ２４に格納されたままである。
ルヘッダＡ９６がメモリ１２上のパーセルヘッダキュー
１６から送信装置１３内のヘッダレジスタ２４に読み出
された状態を示している。パーセルヘッダＡ９６の宛先
プロセッサ番号は、２進数表示で、“１０００１１０
０”となっている。このパーセルのパケットが次段のク
ロスポイントバッファ方式のスイッチ３の４個のＦＩＦ
Ｏメモリ７２，７３，７４，７５のどれに書き込まれる
かは、最上位の２ビットによって決定される。宛先プロ
セッサ番号の最上位２ビットが“００”の場合にはＦＩ
ＦＯメモリＢＡ７２に、“０１”の場合にはＦＩＦＯメ
モリＢＢ７３に、“１０”の場合にはＦＩＦＯメモリＢ
Ｃ７４に、“１１”の場合にはＦＩＦＯメモリＢＤ７５
に、それぞれ書き込まれる。パーセルヘッダＡ９６の場
合には、“１０”なので、ＦＩＦＯメモリＢＣ７４に書
き込まれるが、ＦＩＦＯメモリＢＣ７４は書き込み不可
能の状態なので、パーセルヘッダＡ９６は処理されずに
ヘッダレジスタ２４に格納されたままである。
【００５７】従来においては、ヘッダレジスタが１個し
かないため、ＦＩＦＯメモリＢＣ７４が書き込み可能の
状態になるまで、送信装置１３での送信処理は中断され
てしまう。
かないため、ＦＩＦＯメモリＢＣ７４が書き込み可能の
状態になるまで、送信装置１３での送信処理は中断され
てしまう。
【００５８】図６では、パーセルヘッダＢ９７がメモリ
１２上のパーセルヘッダキュー１６から送信装置１３内
のヘッダレジスタ２５に読み出された状態を示してい
る。パーセルヘッダＡ９６の書き込み先のＦＩＦＯメモ
リＢＣ７４は依然として書き込み不可能の状態である。
パーセルヘッダＢ９７の宛先プロセッサ番号の最上位２
ビットは“００”であるので、ＦＩＦＯメモリＢＡ７２
が書き込み先のＦＩＦＯメモリになる。ＦＩＦＯメモリ
ＢＡ７２は書き込み可能であるので、ヘッダレジスタ選
択回路２９がヘッダレジスタ２５を選択し、パーセルヘ
ッダＢ９７の処理を行っている。このように、パーセル
ヘッダＡ９６の方がパーセルヘッダＢ９７よりも前にパ
ーセルヘッダキューから読み出されたが、パーセルヘッ
ダＡ９６とパーセルヘッダＢ９７との次段の書き込みＦ
ＩＦＯメモリが異なっているので、送信処理の順序を入
れ換えて処理しても構わない。
１２上のパーセルヘッダキュー１６から送信装置１３内
のヘッダレジスタ２５に読み出された状態を示してい
る。パーセルヘッダＡ９６の書き込み先のＦＩＦＯメモ
リＢＣ７４は依然として書き込み不可能の状態である。
パーセルヘッダＢ９７の宛先プロセッサ番号の最上位２
ビットは“００”であるので、ＦＩＦＯメモリＢＡ７２
が書き込み先のＦＩＦＯメモリになる。ＦＩＦＯメモリ
ＢＡ７２は書き込み可能であるので、ヘッダレジスタ選
択回路２９がヘッダレジスタ２５を選択し、パーセルヘ
ッダＢ９７の処理を行っている。このように、パーセル
ヘッダＡ９６の方がパーセルヘッダＢ９７よりも前にパ
ーセルヘッダキューから読み出されたが、パーセルヘッ
ダＡ９６とパーセルヘッダＢ９７との次段の書き込みＦ
ＩＦＯメモリが異なっているので、送信処理の順序を入
れ換えて処理しても構わない。
【００５９】図７では、パーセルヘッダＣ９８がメモリ
１２上のパーセルヘッダキュー１６から送信装置１３内
のヘッダレジスタ２６に読み出された状態を示してい
る。パーセルヘッダＡ９６の書き込み先のＦＩＦＯメモ
リＢＣ７４は依然として書き込み不可能の状態である。
パーセルヘッダＣ９８の宛先プロセッサ番号の最上位２
ビットは“１０”であるので、ＦＩＦＯメモリＢＣ７４
が書き込み先のＦＩＦＯメモリになる。ＦＩＦＯメモリ
ＢＣ７４は書き込み不可能であるので、パーセルヘッダ
Ａ９６と同様にパーセルヘッダＣ９８の処理は行われな
い。
１２上のパーセルヘッダキュー１６から送信装置１３内
のヘッダレジスタ２６に読み出された状態を示してい
る。パーセルヘッダＡ９６の書き込み先のＦＩＦＯメモ
リＢＣ７４は依然として書き込み不可能の状態である。
パーセルヘッダＣ９８の宛先プロセッサ番号の最上位２
ビットは“１０”であるので、ＦＩＦＯメモリＢＣ７４
が書き込み先のＦＩＦＯメモリになる。ＦＩＦＯメモリ
ＢＣ７４は書き込み不可能であるので、パーセルヘッダ
Ａ９６と同様にパーセルヘッダＣ９８の処理は行われな
い。
【００６０】図８では、パーセルヘッダＤ９９がメモリ
１２上のパーセルヘッダキュー１６から送信装置１３内
のヘッダレジスタ２７に読み出された状態を示してい
る。パーセルヘッダＡ９６およびパーセルヘッダＣ９８
の書き込み先のＦＩＦＯメモリＢＣ７４が書き込み可能
の状態になっている。パーセルヘッダＤ９９の宛先プロ
セッサ番号の最上位２ビットは“１１”であるので、Ｆ
ＩＦＯメモリＢＤ７５が書き込み先のＦＩＦＯメモリに
なるが、ＦＩＦＯメモリＢＤ７５は書き込み不可能の状
態である。書き込み先のＦＩＦＯメモリが書き込み可能
であるヘッダレジスタはヘッダレジスタ２４とヘッダレ
ジスタ２６の２つあるが、同じＦＩＦＯメモリＢＣ７４
を書き込みＦＩＦＯメモリとしているので、ヘッダレジ
スタ選択回路２９は、先にヘッダレジスタに読み出され
たパーセルヘッダＡ９６を格納しているヘッダレジスタ
２４を選択し、処理を行っている。
１２上のパーセルヘッダキュー１６から送信装置１３内
のヘッダレジスタ２７に読み出された状態を示してい
る。パーセルヘッダＡ９６およびパーセルヘッダＣ９８
の書き込み先のＦＩＦＯメモリＢＣ７４が書き込み可能
の状態になっている。パーセルヘッダＤ９９の宛先プロ
セッサ番号の最上位２ビットは“１１”であるので、Ｆ
ＩＦＯメモリＢＤ７５が書き込み先のＦＩＦＯメモリに
なるが、ＦＩＦＯメモリＢＤ７５は書き込み不可能の状
態である。書き込み先のＦＩＦＯメモリが書き込み可能
であるヘッダレジスタはヘッダレジスタ２４とヘッダレ
ジスタ２６の２つあるが、同じＦＩＦＯメモリＢＣ７４
を書き込みＦＩＦＯメモリとしているので、ヘッダレジ
スタ選択回路２９は、先にヘッダレジスタに読み出され
たパーセルヘッダＡ９６を格納しているヘッダレジスタ
２４を選択し、処理を行っている。
【００６１】図９では、パーセルヘッダＡ９６の処理が
終了し、パーセルヘッダＤ９９の書き込みＦＩＦＯメモ
リＢＤ７５が書き込み可能の状態になったところを示し
ている。書き込み先のＦＩＦＯメモリが書き込み可能で
あるヘッダレジスタはヘッダレジスタ２６とヘッダレジ
スタ２７の２つあり、ヘッダレジスタ選択回路２９は、
ヘッダレジスタ２７を選択し、処理を行っている。パー
セルヘッダＣ９８は、パーセルヘッダＤ９９よりも先に
ヘッダレジスタに読み出されたが、書き込み先のＦＩＦ
Ｏメモリが異なるため、処理する順序を入れ換えても構
わない。どちらのパーセルヘッダが先に処理されるか
は、ヘッダレジスタ選択回路２９の選択アルゴリズムに
依存する。
終了し、パーセルヘッダＤ９９の書き込みＦＩＦＯメモ
リＢＤ７５が書き込み可能の状態になったところを示し
ている。書き込み先のＦＩＦＯメモリが書き込み可能で
あるヘッダレジスタはヘッダレジスタ２６とヘッダレジ
スタ２７の２つあり、ヘッダレジスタ選択回路２９は、
ヘッダレジスタ２７を選択し、処理を行っている。パー
セルヘッダＣ９８は、パーセルヘッダＤ９９よりも先に
ヘッダレジスタに読み出されたが、書き込み先のＦＩＦ
Ｏメモリが異なるため、処理する順序を入れ換えても構
わない。どちらのパーセルヘッダが先に処理されるか
は、ヘッダレジスタ選択回路２９の選択アルゴリズムに
依存する。
【００６２】図１０は本発明の別の実施例のブロック図
であり、図１と同一符号は同一部分を示し、１００，１
０１はメモリ１２上に設けられたパーセルヘッダキュ
ー、１０２はパーセルヘッダキュー１００用のパーセル
ヘッダキューオフセットレジスタ、１０３はパーセルヘ
ッダキュー１００用のパーセルヘッダキューアドレスレ
ジスタ、１０４は比較器、１０５はパーセルヘッダキュ
ー１０１用のパーセルヘッダキューオフセットレジス
タ、１０６はパーセルヘッダキュー１０１用のパーセル
ヘッダキューオフセットレジスタ、１０７は比較器であ
る。
であり、図１と同一符号は同一部分を示し、１００，１
０１はメモリ１２上に設けられたパーセルヘッダキュ
ー、１０２はパーセルヘッダキュー１００用のパーセル
ヘッダキューオフセットレジスタ、１０３はパーセルヘ
ッダキュー１００用のパーセルヘッダキューアドレスレ
ジスタ、１０４は比較器、１０５はパーセルヘッダキュ
ー１０１用のパーセルヘッダキューオフセットレジス
タ、１０６はパーセルヘッダキュー１０１用のパーセル
ヘッダキューオフセットレジスタ、１０７は比較器であ
る。
【００６３】この実施例が先の実施例と異なるのは、メ
モリ１２上に複数のパーセルヘッダキュー１００，１０
１が存在することである。
モリ１２上に複数のパーセルヘッダキュー１００，１０
１が存在することである。
【００６４】異なるパーセルヘッダキューから読み出さ
れたパーセルヘッダは、次段の同じＦＩＦＯメモリが書
き込み先ＦＩＦＯメモリになっていても、異なるタスク
によって依頼された送信処理のパーセルヘッダなので、
処理の順序関係を保証する必要がない。従って、異なる
パーセルヘッダキューから読み出されたパーセルヘッダ
は、異なるＦＩＦＯメモリに書き込む場合と同じく順序
関係の制約がない。しかし、一般には、異なるパーセル
ヘッダキューは、送信処理の優先順位の異なる処理を行
いたい場合に使用される。例えば、ユーザタスクのパー
セルヘッダキューとＯＳ（オペレーティング・システ
ム）のパーセルヘッダキューのような場合である。その
ため、パーセルヘッダ間の順序の制約がなくても、パー
セルヘッダキュー間の優先順位があるため、パーセルヘ
ッダキューの優先順位の高い方が低い方よりも先に処理
されるべきである。
れたパーセルヘッダは、次段の同じＦＩＦＯメモリが書
き込み先ＦＩＦＯメモリになっていても、異なるタスク
によって依頼された送信処理のパーセルヘッダなので、
処理の順序関係を保証する必要がない。従って、異なる
パーセルヘッダキューから読み出されたパーセルヘッダ
は、異なるＦＩＦＯメモリに書き込む場合と同じく順序
関係の制約がない。しかし、一般には、異なるパーセル
ヘッダキューは、送信処理の優先順位の異なる処理を行
いたい場合に使用される。例えば、ユーザタスクのパー
セルヘッダキューとＯＳ（オペレーティング・システ
ム）のパーセルヘッダキューのような場合である。その
ため、パーセルヘッダ間の順序の制約がなくても、パー
セルヘッダキュー間の優先順位があるため、パーセルヘ
ッダキューの優先順位の高い方が低い方よりも先に処理
されるべきである。
【００６５】そこで図１０の実施例においては、まず、
シーケンサ２３は、送信要求のあったパーセルヘッダ１
５を空きのヘッダレジスタに格納する際、どのパーセル
ヘッダキューに格納されていたパーセルヘッダであるか
を、ヘッダレジスタに格納する。このため、ヘッダレジ
スタ２４〜２７は、図１１に示すように、図２に示した
レジスタに加えて、格納元のパーセルヘッダキューを示
すキュー種別レジスタ２０１が付加されている。このキ
ュー種別レジスタ２０１の値は送り先ポート情報３４〜
３７に付加されてヘッダレジスタ選択回路２９に与えら
れる。
シーケンサ２３は、送信要求のあったパーセルヘッダ１
５を空きのヘッダレジスタに格納する際、どのパーセル
ヘッダキューに格納されていたパーセルヘッダであるか
を、ヘッダレジスタに格納する。このため、ヘッダレジ
スタ２４〜２７は、図１１に示すように、図２に示した
レジスタに加えて、格納元のパーセルヘッダキューを示
すキュー種別レジスタ２０１が付加されている。このキ
ュー種別レジスタ２０１の値は送り先ポート情報３４〜
３７に付加されてヘッダレジスタ選択回路２９に与えら
れる。
【００６６】そして、ヘッダレジスタ選択回路２９は、
使用中のヘッダレジスタ２４〜２７からヘッダレジスタ
を選択する際、キュー種別レジスタ２０１を参照し、パ
ーセルヘッダキュー１００，１０１間の優先順位をも考
慮して、各パケット送出毎に、以下のようにしてヘッダ
レジスタを選択する。
使用中のヘッダレジスタ２４〜２７からヘッダレジスタ
を選択する際、キュー種別レジスタ２０１を参照し、パ
ーセルヘッダキュー１００，１０１間の優先順位をも考
慮して、各パケット送出毎に、以下のようにしてヘッダ
レジスタを選択する。
【００６７】まず、使用中のヘッダレジスタ２４，２
５，２６，２７のパーセルタイプレジスタ９２内の宛先
プロセッサ番号の２ビットからの送り先ポート情報（登
録時刻も含む）３４，３５，３６，３７と、次段の４個
のＦＩＦＯメモリ６８，６９，７０，７１からの書き込
み可能信号３０，３１，３２，３３とから、送信が可能
なパーセルヘッダを格納しているヘッダレジスタを選択
する。この選択したヘッダレジスタが唯一である場合に
は、そのヘッダレジスタに格納されているパーセルヘッ
ダにかかるパケットを１個送出すると決定する。
５，２６，２７のパーセルタイプレジスタ９２内の宛先
プロセッサ番号の２ビットからの送り先ポート情報（登
録時刻も含む）３４，３５，３６，３７と、次段の４個
のＦＩＦＯメモリ６８，６９，７０，７１からの書き込
み可能信号３０，３１，３２，３３とから、送信が可能
なパーセルヘッダを格納しているヘッダレジスタを選択
する。この選択したヘッダレジスタが唯一である場合に
は、そのヘッダレジスタに格納されているパーセルヘッ
ダにかかるパケットを１個送出すると決定する。
【００６８】上記選択したヘッダレジスタが複数あった
場合には、この複数のヘッダレジスタのうちから、最も
キュー優先度の高いパーセルヘッダキューから読み出さ
れたヘッダを格納するヘッダレジスタを選択する。例え
ば、パーセルヘッダキュー１００よりパーセルヘッダキ
ュー１０１の方がキュー優先度が高い場合、上記複数の
ヘッダレジスタのうちからパーセルヘッダキュー１０１
から読み出されたパーセルヘッダを格納するヘッダレジ
スタを選択する。この選択したヘッダレジスタが唯一で
ある場合には、そのヘッダレジスタに格納されているパ
ーセルヘッダにかかるパケットを１個送出すると決定す
る。上記選択したヘッダレジスタが複数あった場合に
は、先の実施例と同様の方法で１つのヘッダレジスタを
選択する。他方、パーセルヘッダキュー１０１から読み
出されたヘッダを格納するヘッダレジスタが１つも選択
できなったときは、次に優先度の高いパーセルヘッダキ
ュー１００から読み出されたヘッダを格納するヘッダレ
ジスタを選択する。この選択したヘッダレジスタが唯一
である場合には、そのヘッダレジスタに格納されている
パーセルヘッダにかかるパケットを１個送出すると決定
する。複数あった場合には先の実施例と同様の方法で１
つのヘッダレジスタを選択する。
場合には、この複数のヘッダレジスタのうちから、最も
キュー優先度の高いパーセルヘッダキューから読み出さ
れたヘッダを格納するヘッダレジスタを選択する。例え
ば、パーセルヘッダキュー１００よりパーセルヘッダキ
ュー１０１の方がキュー優先度が高い場合、上記複数の
ヘッダレジスタのうちからパーセルヘッダキュー１０１
から読み出されたパーセルヘッダを格納するヘッダレジ
スタを選択する。この選択したヘッダレジスタが唯一で
ある場合には、そのヘッダレジスタに格納されているパ
ーセルヘッダにかかるパケットを１個送出すると決定す
る。上記選択したヘッダレジスタが複数あった場合に
は、先の実施例と同様の方法で１つのヘッダレジスタを
選択する。他方、パーセルヘッダキュー１０１から読み
出されたヘッダを格納するヘッダレジスタが１つも選択
できなったときは、次に優先度の高いパーセルヘッダキ
ュー１００から読み出されたヘッダを格納するヘッダレ
ジスタを選択する。この選択したヘッダレジスタが唯一
である場合には、そのヘッダレジスタに格納されている
パーセルヘッダにかかるパケットを１個送出すると決定
する。複数あった場合には先の実施例と同様の方法で１
つのヘッダレジスタを選択する。
【００６９】
【発明の効果】以上説明したように本発明によれば下記
のような効果を得ることができる。
のような効果を得ることができる。
【００７０】複数のヘッダを複数のヘッダレジスタに読
み出し、パケットを書き込むプロセッサ間ネットワーク
中のＦＩＦＯメモリが同じになるヘッダ間では最先に読
み出されたヘッダを優先して選択するという条件を満足
する範囲内で、複数のヘッダレジスタに格納されたヘッ
ダの内、書き込むＦＩＦＯメモリが書き込み可能である
ヘッダを選択し、それにかかるパケットを該当するＦＩ
ＦＯメモリに書き込むため、たとえ最初に読み出したヘ
ッダを書き込む次段のＦＩＦＯメモリが書き込み不可能
であっても、書き込み可能な次段のＦＩＦＯメモリを書
き込み先とするヘッダの処理を先に行える。従って、ク
ロスポイントバッファ方式のスイッチを用いたプロセッ
サ間ネットワークを十分に活用できる。
み出し、パケットを書き込むプロセッサ間ネットワーク
中のＦＩＦＯメモリが同じになるヘッダ間では最先に読
み出されたヘッダを優先して選択するという条件を満足
する範囲内で、複数のヘッダレジスタに格納されたヘッ
ダの内、書き込むＦＩＦＯメモリが書き込み可能である
ヘッダを選択し、それにかかるパケットを該当するＦＩ
ＦＯメモリに書き込むため、たとえ最初に読み出したヘ
ッダを書き込む次段のＦＩＦＯメモリが書き込み不可能
であっても、書き込み可能な次段のＦＩＦＯメモリを書
き込み先とするヘッダの処理を先に行える。従って、ク
ロスポイントバッファ方式のスイッチを用いたプロセッ
サ間ネットワークを十分に活用できる。
【００７１】直前に選択したヘッダを他のヘッダより優
先して選択するという条件をも加えた構成によれば、書
き込むＦＩＦＯメモリが書き込み可能であるヘッダであ
って、その書き込み先ＦＩＦＯメモリが異なるヘッダが
複数存在した場合に、最初に選択した１つのヘッダの送
信処理が終了するか、該当するＦＩＦＯメモリが書き込
み不可能状態になるまで、そのヘッダの処理が続けられ
るため、１つのヘッダの送信処理が終了する時間を短く
することができる。
先して選択するという条件をも加えた構成によれば、書
き込むＦＩＦＯメモリが書き込み可能であるヘッダであ
って、その書き込み先ＦＩＦＯメモリが異なるヘッダが
複数存在した場合に、最初に選択した１つのヘッダの送
信処理が終了するか、該当するＦＩＦＯメモリが書き込
み不可能状態になるまで、そのヘッダの処理が続けられ
るため、１つのヘッダの送信処理が終了する時間を短く
することができる。
【００７２】最近選択されていないヘッダほどより優先
的に選択するという条件をも加えた構成によれば、書き
込むＦＩＦＯメモリが書き込み可能であるヘッダであっ
て、その書き込み先ＦＩＦＯメモリが異なるヘッダが複
数存在した場合に、それらのヘッダにかかるパケットが
１個ずつ処理されていくため、１つのヘッダの複数のパ
ケットを一度に送信する場合に比べてプロセッサ間ネッ
トワークの複数の経路を使うような送信処理が行え、プ
ロセッサ間ネットワークの負荷を均一にするような送信
処理が可能となる。
的に選択するという条件をも加えた構成によれば、書き
込むＦＩＦＯメモリが書き込み可能であるヘッダであっ
て、その書き込み先ＦＩＦＯメモリが異なるヘッダが複
数存在した場合に、それらのヘッダにかかるパケットが
１個ずつ処理されていくため、１つのヘッダの複数のパ
ケットを一度に送信する場合に比べてプロセッサ間ネッ
トワークの複数の経路を使うような送信処理が行え、プ
ロセッサ間ネットワークの負荷を均一にするような送信
処理が可能となる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の一実施例におけるヘッダレジスタの構
成例を示す図である。
成例を示す図である。
【図３】クロスポイントバッファ方式のスイッチの構成
例を示すブロック図である。
例を示すブロック図である。
【図４】パーセルヘッダキュー，ヘッダレジスタおよび
ＦＩＦＯメモリの或る時点の状況を示す図である。
ＦＩＦＯメモリの或る時点の状況を示す図である。
【図５】パーセルヘッダキュー，ヘッダレジスタおよび
ＦＩＦＯメモリの或る時点の状況を示す図である。
ＦＩＦＯメモリの或る時点の状況を示す図である。
【図６】パーセルヘッダキュー，ヘッダレジスタおよび
ＦＩＦＯメモリの或る時点の状況を示す図である。
ＦＩＦＯメモリの或る時点の状況を示す図である。
【図７】パーセルヘッダキュー，ヘッダレジスタおよび
ＦＩＦＯメモリの或る時点の状況を示す図である。
ＦＩＦＯメモリの或る時点の状況を示す図である。
【図８】パーセルヘッダキュー，ヘッダレジスタおよび
ＦＩＦＯメモリの或る時点の状況を示す図である。
ＦＩＦＯメモリの或る時点の状況を示す図である。
【図９】パーセルヘッダキュー，ヘッダレジスタおよび
ＦＩＦＯメモリの或る時点の状況を示す図である。
ＦＩＦＯメモリの或る時点の状況を示す図である。
【図１０】本発明の別の実施例のブロック図である。
【図１１】本発明の別の実施例におけるヘッダレジスタ
の構成例を示す図である。
の構成例を示す図である。
１…プロセッサ ２…プロセッサ間ネットワーク ３…クロスポイントバッファ方式の４×４のスイッチ １０…バス １１…ＣＰＵ（中央処理ユニット） １２…メモリ １３…送信装置 １４…受信装置 １５…パーセルヘッダ １６…パーセルヘッダキュー １７…パーセル本体 １８…ページテーブル ２０…パーセルヘッダキューアドレスレジスタ ２１…パーセルヘッダキューオフセットレジスタ ２２…比較器 ２３…シーケンサ ２４〜２７…ヘッダレジスタ ２８…マルチプレクサ（ＭＵＸ） ２９…ヘッダレジスタ選択回路 ３０…ＦＩＦＯメモリＡＡからの書き込み可能信号 ３１…ＦＩＦＯメモリＡＢからの書き込み可能信号 ３２…ＦＩＦＯメモリＡＣからの書き込み可能信号 ３３…ＦＩＦＯメモリＡＤからの書き込み可能信号 ３４…ヘッダレジスタ２４からの送り先ポート情報 ３５…ヘッダレジスタ２５からの送り先ポート情報 ３６…ヘッダレジスタ２６からの送り先ポート情報 ３７…ヘッダレジスタ２７からの送り先ポート情報 ３８…パケット長決定回路 ３９…パケット長レジスタ ４０…パケット長カウンタ ４１…読み出し語数決定回路 ４２…ＡＬＵ ４３…ＴＬＢ ４４…書き込み制御回路 ４５…ＦＩＦＯメモリＡＡへの書き込み信号 ４６…ＦＩＦＯメモリＡＢへの書き込み信号 ４７…ＦＩＦＯメモリＡＣへの書き込み信号 ４８…ＦＩＦＯメモリＡＤへの書き込み信号 ６０…入力ポートＡ ６１…入力ポートＢ ６２…入力ポートＣ ６３…入力ポートＤ ６４…出力ポートＡ ６５…出力ポートＢ ６６…出力ポートＣ ６７…出力ポートＤ ６８…ＦＩＦＯメモリＡＡ ６９…ＦＩＦＯメモリＡＢ ７０…ＦＩＦＯメモリＡＣ ７１…ＦＩＦＯメモリＡＤ ７２…ＦＩＦＯメモリＢＡ ７３…ＦＩＦＯメモリＢＢ ７４…ＦＩＦＯメモリＢＣ ７５…ＦＩＦＯメモリＢＤ ７６…ＦＩＦＯメモリＣＡ ７７…ＦＩＦＯメモリＣＢ ７８…ＦＩＦＯメモリＣＣ ７９…ＦＩＦＯメモリＣＤ ８０…ＦＩＦＯメモリＤＡ ８１…ＦＩＦＯメモリＤＢ ８２…ＦＩＦＯメモリＤＣ ８３…ＦＩＦＯメモリＤＤ ８４…出力ポートＡのマルチプレクサ ８５…出力ポートＢのマルチプレクサ ８６…出力ポートＣのマルチプレクサ ８７…出力ポートＤのマルチプレクサ ８８…出力ポートＡの制御回路 ８９…出力ポートＢの制御回路 ９０…出力ポートＣの制御回路 ９１…出力ポートＤの制御回路 ９２…パーセルタイプレジスタ ９３…パーセル長レジスタ ９４…ソースアドレスレジスタ ９５…デスティネーションアドレスレジスタ ９６…パーセルヘッダＡ ９７…パーセルヘッダＢ ９８…パーセルヘッダＣ ９９…パーセルヘッダＤ １００，１０１…パーセルヘッダキュー １０２…パーセルヘッダキュー１００用のパーセルヘッ
ダキューオフセットレジスタ １０３…パーセルヘッダキュー１００用のパーセルヘッ
ダキューアドレスレジスタ １０４…比較器 １０５…パーセルヘッダキュー１０１用のパーセルヘッ
ダキューオフセットレジスタ １０６…パーセルヘッダキュー１０１用のパーセルヘッ
ダキューアドレスレジスタ １０７…比較器 ２００…登録時刻レジスタ ２０１…キュー種別レジスタ
ダキューオフセットレジスタ １０３…パーセルヘッダキュー１００用のパーセルヘッ
ダキューアドレスレジスタ １０４…比較器 １０５…パーセルヘッダキュー１０１用のパーセルヘッ
ダキューオフセットレジスタ １０６…パーセルヘッダキュー１０１用のパーセルヘッ
ダキューアドレスレジスタ １０７…比較器 ２００…登録時刻レジスタ ２０１…キュー種別レジスタ
Claims (8)
- 【請求項１】 パケットを転送するプロセッサ間ネット
ワークであって、クロスポイントバッファ方式のスイッ
チで構成され、或るプロセッサから或るプロセッサへの
経路が一意に決定され、かつ、スイッチの入力ポートの
ＦＩＦＯメモリの書き込みが可能かどうかを示す書き込
み可能信号がパケット１個全部を書き込める場合だけオ
ンとなるプロセッサ間ネットワークを通じて、メモリ上
のヘッダキューに格納されたヘッダにかかる一連のパケ
ットを、他のプロセッサに送信するパケット送信方法に
おいて、 メモリ上のヘッダキューに格納されているヘッダを、複
数用意されたヘッダレジスタのうちの空きレジスタに読
み出すステップと、 各パケットの送信時、パケットを書き込むプロセッサ間
ネットワーク中のＦＩＦＯメモリが同じになるヘッダ間
では最先に読み出されたヘッダを優先するという条件を
少なくとも満たして、前記複数のヘッダレジスタに格納
されたヘッダの内、書き込むＦＩＦＯメモリが書き込み
可能であるヘッダを唯一選択し、該選択したヘッダにか
かるパケットを該当するＦＩＦＯメモリに書き込むステ
ップとを含むことを特徴とするプロセッサ間通信におけ
るパケット送信方法。 - 【請求項２】 パケットを転送するプロセッサ間ネット
ワークであって、クロスポイントバッファ方式のスイッ
チで構成され、或るプロセッサから或るプロセッサへの
経路が一意に決定され、かつ、スイッチの入力ポートの
ＦＩＦＯメモリの書き込みが可能かどうかを示す書き込
み可能信号がパケット１個全部を書き込める場合だけオ
ンとなるプロセッサ間ネットワークを通じて、メモリ上
のヘッダキューに格納されたヘッダにかかる一連のパケ
ットを、他のプロセッサに送信するパケット送信方法に
おいて、 メモリ上のヘッダキューに格納されているヘッダを、複
数用意されたヘッダレジスタのうちの空きレジスタに読
み出すステップと、 各パケットの送信時、パケットを書き込むプロセッサ間
ネットワーク中のＦＩＦＯメモリが同じになるヘッダ間
では最先に読み出されたヘッダを優先するという条件を
少なくとも満たし、且つ、その条件だけでは唯一のヘッ
ダに絞り込めない場合には直前に選択したヘッダを他の
ヘッダより優先するという条件を適用して、前記複数の
ヘッダレジスタに格納されたヘッダの内、書き込むＦＩ
ＦＯメモリが書き込み可能であるヘッダを唯一選択し、
該選択したヘッダにかかるパケットを該当するＦＩＦＯ
メモリに書き込むステップとを含むことを特徴とするプ
ロセッサ間通信におけるパケット送信方法。 - 【請求項３】 パケットを転送するプロセッサ間ネット
ワークであって、クロスポイントバッファ方式のスイッ
チで構成され、或るプロセッサから或るプロセッサへの
経路が一意に決定され、かつ、スイッチの入力ポートの
ＦＩＦＯメモリの書き込みが可能かどうかを示す書き込
み可能信号がパケット１個全部を書き込める場合だけオ
ンとなるプロセッサ間ネットワークを通じて、メモリ上
のヘッダキューに格納されたヘッダにかかる一連のパケ
ットを、他のプロセッサに送信するパケット送信方法に
おいて、 メモリ上のヘッダキューに格納されているヘッダを、複
数用意されたヘッダレジスタのうちの空きレジスタに読
み出すステップと、 各パケットの送信時、パケットを書き込むプロセッサ間
ネットワーク中のＦＩＦＯメモリが同じになるヘッダ間
では最先に読み出されたヘッダを優先するという条件を
少なくとも満たし、且つ、その条件だけでは唯一のヘッ
ダに絞り込めない場合には最近選択されていないヘッダ
ほど優先的に選択するという条件を適用して、前記複数
のヘッダレジスタに格納されたヘッダの内、書き込むＦ
ＩＦＯメモリが書き込み可能であるヘッダを唯一選択
し、該選択したヘッダにかかるパケットを該当するＦＩ
ＦＯメモリに書き込むステップとを含むことを特徴とす
るプロセッサ間通信におけるパケット送信方法。 - 【請求項４】 メモリ上に複数のヘッダキューが存在す
る場合、ヘッダキュー間に付けた優先順位を考慮して処
理すべきヘッダの選択を行うことを特徴とする請求項２
または３記載のプロセッサ間通信におけるパケット送信
方法。 - 【請求項５】 パケットを転送するプロセッサ間ネット
ワークであって、クロスポイントバッファ方式のスイッ
チで構成され、或るプロセッサから或るプロセッサへの
経路が一意に決定され、かつ、スイッチの入力ポートの
ＦＩＦＯメモリの書き込みが可能かどうかを示す書き込
み可能信号がパケット１個全部を書き込める場合だけオ
ンとなるプロセッサ間ネットワークを通じて、メモリ上
のヘッダキューに格納されたヘッダにかかる一連のパケ
ットを、他のプロセッサに送信するパケット送信装置に
おいて、 メモリ上のヘッダキューに格納されているヘッダを、複
数用意されたヘッダレジスタのうちの空きレジスタに読
み出す手段と、 各パケットの送信時、パケットを書き込むプロセッサ間
ネットワーク中のＦＩＦＯメモリが同じになるヘッダ間
では最先に読み出されたヘッダを優先するという条件を
少なくとも満たして、前記複数のヘッダレジスタに格納
されたヘッダの内、書き込むＦＩＦＯメモリが書き込み
可能であるヘッダを唯一選択し、該選択したヘッダにか
かるパケットを該当するＦＩＦＯメモリに書き込む手段
とを備えることを特徴とするプロセッサ間通信における
パケット送信装置。 - 【請求項６】 パケットを転送するプロセッサ間ネット
ワークであって、クロスポイントバッファ方式のスイッ
チで構成され、或るプロセッサから或るプロセッサへの
経路が一意に決定され、かつ、スイッチの入力ポートの
ＦＩＦＯメモリの書き込みが可能かどうかを示す書き込
み可能信号がパケット１個全部を書き込める場合だけオ
ンとなるプロセッサ間ネットワークを通じて、メモリ上
のヘッダキューに格納されたヘッダにかかる一連のパケ
ットを、他のプロセッサに送信するパケット送信装置に
おいて、 メモリ上のヘッダキューに格納されているヘッダを、複
数用意されたヘッダレジスタのうちの空きレジスタに読
み出す手段と、 各パケットの送信時、パケットを書き込むプロセッサ間
ネットワーク中のＦＩＦＯメモリが同じになるヘッダ間
では最先に読み出されたヘッダを優先するという条件を
少なくとも満たし、且つ、その条件だけでは唯一のヘッ
ダに絞り込めない場合には直前に選択したヘッダを他の
ヘッダより優先するという条件を適用して、前記複数の
ヘッダレジスタに格納されたヘッダの内、書き込むＦＩ
ＦＯメモリが書き込み可能であるヘッダを唯一選択し、
該選択したヘッダにかかるパケットを該当するＦＩＦＯ
メモリに書き込む手段とを備えることを特徴とするプロ
セッサ間通信におけるパケット送信装置。 - 【請求項７】 パケットを転送するプロセッサ間ネット
ワークであって、クロスポイントバッファ方式のスイッ
チで構成され、或るプロセッサから或るプロセッサへの
経路が一意に決定され、かつ、スイッチの入力ポートの
ＦＩＦＯメモリの書き込みが可能かどうかを示す書き込
み可能信号がパケット１個全部を書き込める場合だけオ
ンとなるプロセッサ間ネットワークを通じて、メモリ上
のヘッダキューに格納されたヘッダにかかる一連のパケ
ットを、他のプロセッサに送信するパケット送信装置に
おいて、 メモリ上のヘッダキューに格納されているヘッダを、複
数用意されたヘッダレジスタのうちの空きレジスタに読
み出す手段と、 各パケットの送信時、パケットを書き込むプロセッサ間
ネットワーク中のＦＩＦＯメモリが同じになるヘッダ間
では最先に読み出されたヘッダを優先するという条件を
少なくとも満たし、且つ、その条件だけでは唯一のヘッ
ダに絞り込めない場合には最近選択されていないヘッダ
ほど優先的に選択するという条件を適用して、前記複数
のヘッダレジスタに格納されたヘッダの内、書き込むＦ
ＩＦＯメモリが書き込み可能であるヘッダを唯一選択
し、該選択したヘッダにかかるパケットを該当するＦＩ
ＦＯメモリに書き込む手段とを備えることを特徴とする
プロセッサ間通信におけるパケット送信装置。 - 【請求項８】 メモリ上に複数のヘッダキューが存在す
る場合、ヘッダキュー間に付けた優先順位を考慮して処
理すべきヘッダの選択を行う構成を有することを特徴と
する請求項６または７記載のプロセッサ間通信における
パケット送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103675A JP2853652B2 (ja) | 1996-03-30 | 1996-03-30 | プロセッサ間通信におけるパケット送信方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103675A JP2853652B2 (ja) | 1996-03-30 | 1996-03-30 | プロセッサ間通信におけるパケット送信方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09269937A JPH09269937A (ja) | 1997-10-14 |
| JP2853652B2 true JP2853652B2 (ja) | 1999-02-03 |
Family
ID=14360374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8103675A Expired - Fee Related JP2853652B2 (ja) | 1996-03-30 | 1996-03-30 | プロセッサ間通信におけるパケット送信方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853652B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625160B1 (en) * | 1999-07-02 | 2003-09-23 | Cisco Technology, Inc. | Minimum bandwidth guarantee for cross-point buffer switch |
| US6707815B1 (en) * | 1999-07-02 | 2004-03-16 | Cisco Technology, Inc. | Minimum bandwidth guarantee for input-buffered packet switch |
| JP5403380B2 (ja) * | 2012-02-28 | 2014-01-29 | 日本電気株式会社 | クロスバスイッチ、ベクトル処理装置、及びクロスバ制御方法 |
| JP6070848B2 (ja) * | 2013-12-02 | 2017-02-01 | 富士通株式会社 | 情報処理装置，データ転送装置，データ転送方法，および制御装置 |
-
1996
- 1996-03-30 JP JP8103675A patent/JP2853652B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09269937A (ja) | 1997-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0991999B1 (en) | Method and apparatus for arbitrating access to a shared memory by network ports operating at different data rates | |
| EP0993680B1 (en) | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory | |
| US6944731B2 (en) | Dynamic random access memory system with bank conflict avoidance feature | |
| US5675736A (en) | Multi-node network with internode switching performed within processor nodes, each node separately processing data and control messages | |
| US6715023B1 (en) | PCI bus switch architecture | |
| CA1324835C (en) | Modular crossbar interconnection network for data transaction between system units in a multi-processor system | |
| JP3899085B2 (ja) | ネットワーク装置 | |
| US20060010279A1 (en) | Apparatus for use in a computer systems | |
| JP2830833B2 (ja) | プロセッサ間通信方法及びそれに用いるプロセッサ | |
| JP2853652B2 (ja) | プロセッサ間通信におけるパケット送信方法およびその装置 | |
| JP3609908B2 (ja) | 計算機接続装置 | |
| JP2723412B2 (ja) | 主記憶プリポート制御方式 | |
| JP2731743B2 (ja) | 通信レジスタ付並列計算機 | |
| JP2878160B2 (ja) | 競合調停装置 | |
| JP2972568B2 (ja) | バス拡張装置 | |
| JPH07129525A (ja) | 複数処理装置及びそのデータ通信方法 | |
| JPS60134946A (ja) | 計算機システムの記憶制御方式 | |
| JPH0934736A (ja) | 動作切替えコントローラ | |
| JPH064491A (ja) | データ処理用メモリ装置 | |
| GB2341765A (en) | Bus idle usage | |
| GB2341768A (en) | Bus arbitration | |
| JPH05334182A (ja) | データ転送システム | |
| GB2341699A (en) | Inter-module data transfer | |
| GB2341770A (en) | Modular bus topology | |
| JPH05151144A (ja) | バーストリード処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071120 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091120 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091120 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101120 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111120 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111120 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |