JP2878160B2

JP2878160B2 - 競合調停装置

Info

Publication number: JP2878160B2
Application number: JP7220431A
Authority: JP
Inventors: 尊博内田
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1995-08-29
Filing date: 1995-08-29
Publication date: 1999-04-05
Anticipated expiration: 2015-08-29
Also published as: JPH0962617A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数メモリと複数
演算装置間のデータ転送時における競合調停装置、特
に、主記憶装置の複数のバンクから複数の演算装置にデ
ータを送る際に、同一の演算装置に向かうデータ間で起
こる競合を調停し、優先順位の高いデータを先に通過さ
せる機能を有する競合調停装置に関する。

【０００２】

【従来の技術】図４に従来のこの種の競合調停装置の一
例を示す。

【０００３】図４において、演算部からのリクエストは
７つのリクエスト入力ポート１００〜１０７より入力さ
れる。入力されたリクエストは２ウエイセレクタ２０４
を経て８ビットＦＦ９０４に入力される。この時、入力
リクエストは図３（ｃ）においてリクエストの有無の欄
で○がついているポートからのリクエストが入力された
とする。従って、８ビットＦＦ９０４の値は“１１１０
１１１１”である。

【０００４】１クロックめでは、８ビットＦＦ９０４の
内容が８ビットアービタ６０１に入力される。この８ビ
ットアービタ６０１は優先順位固定式の競合調停回路で
あり、入力ポート１００が一番優先順位が高いものと仮
定すると、アービトレーションの結果、入力ポート１０
０のリクエストが選択され、クロスバ制御信号として
“１０００００００”が出力される。同時にこのアービ
タ出力信号をインバータ７０２で反転した信号と８ビッ
トＦＦ９０４出力信号を論理積回路７０３で論理積をと
り、内容が“０１１０１１１１”のアービトレーション
結果信号としてセレクタ制御回路９００に出力する。

【０００５】セレクタ制御回路４０２では、このアービ
トレーション結果信号を受け取り、リクエスト数が１以
上であれば（即ち、アービトレーション結果信号がオー
ル“０”以外ならば）アービトレーション結果信号を８
ビットＦＦ９０４に出力するようセレクタ制御信号を出
力する。また、アービトレーション結果信号がオール
“０”以外ならばＯＮのホールド信号を主記憶装置に送
出する。２ウエイセレクタ２０４はセレクタ制御信号を
受けてアービトレーション制御信号を選択し、８ビット
ＦＦ９０４に入力する。以上の一連の動作を経て８ビッ
トＦＦ９０４にはアービトレーション結果信号“０１１
０１１１１”がセットされる。

【０００６】２クロックめでは、上述のアービトレーシ
ョンの結果により、リクエスト入力ポート１０１のリク
エストが選択され、クロスバ制御信号として出力され
る。同時に内容が“００１０１１１１”のアービトレー
ション結果信号が８ビットＦＦ９０４に入力される。こ
の場合のアービトレーション結果信号は、１クロックめ
におけるのと同様な経緯により“００１０１１１１”と
なり、やはりオール“０”ではないのでセレクタ制御回
路９００からＯＮのホールド信号が出力される。

【０００７】１クロックめは、２クロックめの時と同様
の動作が３クロックめ以降も行われ、３クロックめでは
リクエスト入力ポート１０２のリクエストが、４クロッ
クめではリクエスト入力ポート１０４のリクエストが、
５クロックめではリクエスト入力ポート１０５のリクエ
ストが、６クロックめではリクエスト入力ポート１０６
のリクエストが、７クロックめではリクエスト入力ポー
ト１０７のリクエストがアービトレーションの結果選択
される。７クロックめに最後の入力ポート１０７のリク
エストが選択されると同時に内容が“０００００００
０”であるアービトレーション結果信号を受けたセレク
タ制御回路４０２は主記憶部へ向かって送っていたホー
ルド信号を解除して、新たなリクエストを受け取る。以
上の一連の動作の結果、図３（ｃ）の競合調停出力順位
の欄で示してある順番でリクエストが処理されることに
なる。

【０００８】

【発明が解決しようとする課題】上述した従来の競合調
停装置では、競合調停回路の回路構成により競合リクエ
スト間の優先順位が決定されており、また、このような
競合調停装置の他に競合調停部の回路が異なる優先順位
を持つ回路に切り換えることにより優先順位を変化させ
る方法もあるが、いずれにしろ任意のデータを優先的に
処理する方法は無かった。

【０００９】

【課題を解決するための手段】本発明の装置は、それぞ
れが独立に動作可能な一つ以上の演算部と、並列動作が
可能な複数のバンクを有する主記憶部と、前記演算部と
前記主記憶部との間において並列に複数のデータ転送を
行うことが可能なベクトルデータ処理装置における前記
データ転送の競合調停装置において、前記演算部から送
られてきた命令を受け取ってブロックロード命令を認識
して複数のロードリクエストを生成するブロックロード
命令認識部と、前記生成された複数のロードリクエスト
に対してアドレスを生成するアドレス生成部と、前記複
数のロードリクエストに対して優先レベルを生成する優
先レベル生成部と、前記生成されたアドレスによる前記
バンクのアクセスに持ち回わされた前記生成された優先
レベルの順に、前記ロードリクエストの競合を調停して
クロスバ制御信号を出力する競合調停部と、該クロスバ
制御信号を受け取り前記バンクから読み出されてくるデ
ータを選択して前記演算装置に送るロードデータクロス
バとを設けたことを特徴とする。

【００１０】

【発明の実施の形態】次に、本発明について図面を用い
て説明する。

【００１１】図１は本発明の一実施例のブロック図を示
し、ブロックロード命令認識部１，アドレス生成部２，
アドレスクロスバ３，優先レベル生成部４，優先レベル
クロスバ５，競合調停部６及びロードデータクロスバ７
から構成される。

【００１２】演算部８から発行されたブロックロードリ
クエストはブロックロード命令認識部１に入力される。
ブロックロード命令認識部１は、ブロックロード命令を
認識すると、アドレス生成部２及び優先レベル生成部４
に指示を送る。アドレス生成部２は、指示を受け取る
と、主記憶部９のバンクの数分だけのアドレスを生成し
てアドレスクロスバ３に送る。優先レベル生成部４は、
ブロックロード認識部１からの指示に従ってリクエスト
毎に優先順位を生成し、優先レベルクロスバ５に送る。
アドレスクロスバ３は、リクエストの行き先バンクポー
トにロードアドレスを送り、優先レベルクロスバ５もリ
クエストの行き先バンクポートに優先レベルを送る。

【００１３】主記憶部９では、ロードアドレスと優先レ
ベルを受け取り、ロードデータを読み出す。この時、優
先レベルは保持しておき、ロードデータと共に１つのリ
クエストとして送出する。競合調停部６は、主記憶部９
の各バンクから送られてきたリクエストの優先レベル信
号を受け取り、バンク間の競合を調停し、最優先のバン
クを決定してクロスバ制御信号をロードデータクロスバ
７に送出する。また、リクエストが競合調停部６に残っ
ている時はホールド信号を“１”として主記憶部９に送
出し、主記憶部９はホールド信号“１”に応答して、上
述の競合調停部６への送出を取り止める。ロードデータ
クロスバ７は競合調停部６から送られてくるクロスバ制
御信号を受け取り、各バンクから送られてくるロードデ
ータの中からクロスバ制御信号で指示されるバンクのロ
ードデータを選択し、演算部８へ送出する。

【００１４】次に、図２に示す競合調停部６の詳細図に
より、本実施例について詳細に説明する。

【００１５】図２はリクエスト入力ポートを８個有し、
４段階の優先レベルを持つ優先順位決定方式を採用した
競合調停部６の一例であり、８つのリクエスト入力ポー
ト１００〜１０７，４つの２ウエイセレクタ２００〜２
０３，４つの８ビット論理和回路３００〜３０３，セレ
クタ制御回路４００，３２ビット論理和回路４０１，ア
ービタ入力用４ウエイセレクタ５００，８ビットアービ
タ６００，インバータ７００，論理積回路７０１，４つ
のＦＦ入力用２ウエイセレクタ８００〜８０３及び４つ
の８ビットＦＦ９００〜９０３から構成される。

【００１６】いま、８ビットＦＦ９００〜９０３が“ａ
ｌｌ０”の時、３２ビット論理和回路４０１からは
“０”が出力され、ホールド信号として主記憶部９に送
られる。主記憶部９では内容が“０”であるホールド信
号を受け取ると、主記憶部９を構成する８つのバンクか
らそれぞれ競合調停部６に優先レベル信号を送出する。
リクエスト入力ポート１００〜１０７は、この優先レベ
ル信号を受ける。優先レベル信号は４ビットで構成され
ており、優先順位の高い順に“１０００”，“０１０
０”，“００１０”，“０００１”の４パタンの内いず
れかである。また優先レベル信号が“００００”の時は
リクエストが無いことを示している。

【００１７】受け取った優先レベル信号は、２ウエイセ
レクタ２００〜２０３に供給され、２ウエイセレクタ２
００にはリクエスト入力ポート１００〜１０７のいちば
ん左側のビット、２ウエイセレクタ２０１には各ポート
の左から２番目のビット、２ウエイセレクタ２０２には
各ポートの左から３番目のビット、２ウエイセレクタ２
０３には一番右のビットがそれぞれ入力される。これら
２ウエイセレクタ２００〜２０３は、ホールド信号が
“０”ならばリクエスト入力ポート１００〜１０７から
の信号を、“１”ならば８ビットＦＦ９００〜９０３の
信号を選択し、出力する。

【００１８】８ビット論理和回路３００〜３０３は、２
ウエイセレクタ２００〜２０３の出力の論理和をとって
セレクタ制御回路４００に送る。セレクタ制御回路４０
０は８ビット論理和回路３００〜３０３の出力を入力し
アービタ制御用４ウエイセレクタ制御信号を出力する。
この時、８ビット論理和回路３００の出力が“１”なら
ば２ウエイセレクタ２００の出力が選択されるような制
御信号“１０００”を、８ビット論理和回路３００の出
力が“０”で８ビット論理和回路３０１の出力が“１”
ならば２ウエイセレクタ２０１の出力が選択されるよう
な制御信号“０１００”を、８ビット論理和回路３００
と３０１の出力が“０”で８ビット論理和回路３０２の
出力が“１”ならば２ウエイセレクタ２０２の出力が選
択されるような制御信号“００１０”を、８ビット論理
和回路３００と３０１と３０２の出力が“０”で８ビッ
ト論理和回路３０３の出力が“１”ならば２ウエイセレ
クタ２０３の出力が選択されるような制御信号“０００
１”をそれぞれ出力する。また、セレクタ制御回路４０
０から出力されるアービタ入力用４ウエイセレクタ制御
信号はＦＦ入力用２ウエイセレクタ８００〜８０３の制
御信号としても使用される。

【００１９】アービタ入力用４ウエイセレクタ５００
は、セレクタ制御回路４００から出力される上述のアー
ビタ入力用４ウエイセレクタ制御信号を入力して２ウエ
イセレクタ２００〜２０３の出力信号のうちのいずれか
を選択し、８ビットアービタ６００に出力する。８ビッ
トアービタ６００は、所定の優先順位に従ってアービト
レションを行い、その結果をスロスバー制御信号として
出力する。この優先順位としては、固定式または回転式
が考えられる。インバータ７００は、８ビットアービタ
６００の出力を反転させて論理積回路７０１に出力し、
論理積回路７０１はアービタ入力用４ウエイセレクタ５
００の出力とインバータ７００の出力との論理積をと
り、ＦＦ入力用２ウエイセレクタ８００〜８０３に出力
する。ＦＦ入力用２ウエイセレクタ８００〜８０３は、
セレクタ制御回路４００から出力されるアービタ入力用
４ウエイセレクタ制御信号に応答して、２ウエイセレク
タ２００〜２０３の出力または論理積回路７０１の出力
を選択して８ビットＦＦ９００〜９０３に出力する。

【００２０】この時、アービタ入力用４ウエイセレクタ
制御信号の４ビットのうちの一番左側のビットがＦＦ入
力用２ウエイセレクタ８００の制御信号に、４ビットの
うちの左側から２番目のビットがセレクタ８０１の制御
信号に、左から３番目のビットがセレクタ８０２の制御
信号に、一番右側のビットがセレクタ８０３の制御信号
となる。セレクタ８００〜８０３の選択条件としては選
択信号が“０”ならば２ウエイセレクタ２００〜２０３
の出力を、選択信号が“１”ならば論理積回路７０１の
出力を選択する。８ビットＦＦ９００〜９０３の内容が
“ａｌｌ０”でない場合は３２ビット論理和回路４０１
の出力が“１”となって、２ウエイセレクタ２００〜２
０３は８ビットＦＦ９００〜９０３の出力信号を選択す
る。

【００２１】次に、主記憶装置９の８つのバンクから送
られてきた優先レベル信号の具体例により本実施例を更
に詳細に説明する。図３（ａ）はリクエスト入力ポート
１００〜１０７が受け取った優先レベル信号と、優先レ
ベル信号の優先順位の具体例を示し、図３（ｂ）は競合
調停部６の中に未処理のリクエストが無い時に図３
（ａ）の優先レベル信号を受け取った状態をクロック１
としてクロック８までの内部の状態を示す。

【００２２】以下、図３を用いて競合調停部６の動作を
説明する。

【００２３】いま、８ビットＦＦ９００〜９０３の内容
が“ａｌｌ０”で、リクエストが無い状態なのでホール
ド信号は“０”である場合に、主記憶部９から競合調停
部６のリクエスト入力ポート１００〜１０７に図３
（ａ）で示される優先レベル信号が入力されたとする。
２ウエイセレクタ２００〜２０３は制御信号であるホー
ルド信号が“０”であるためでリクエスト入力ポート１
００〜１０７からの信号を選択し、図３（ｂ）の２００
出力〜２０３出力の欄のような信号を出力する。この
時、８ビット論理和回路３００〜３０３の出力は“１１
１１”である。

【００２４】セレクタ制御回路４００は、８ビット論理
和回路３００〜３０３の出力を受け取りアービタ入力用
４ウエイセレクタ制御信号を出力するが、この時、８ビ
ット論理和回路３００の出力が“１”なので２ウエイセ
レクタ２００の出力を選択させるようなアービタ入力用
４ウエイセレクタ制御信号“１０００”を出力する。ア
ービタ入力用４ウエイセレクタ制御信号“１０００”を
受けて、２ウエイセレクタ２００の出力“００００１０
００”を選択して８ビットアービタ６００に出力する。
この時、８ビットアービタ６００の出力は“００００１
０００”となり、インバータ７００の出力は“１１１１
０１１１”となり、論理積回路７０１の出力は“０００
０００００”となる。

【００２５】ＦＦ入力用２ウエイセレクタ８００〜８０
３の制御信号のうちセレクタ８００の制御信号のみ
“１”であるので、ＦＦ入力用２ウエイセレクタ８００
のみが論理積回路７０１の出力“００００００００”を
選択し、他のＦＦ入力用２ウエイセレクタ８０１〜８０
３は２ウエイセレクタ２０１〜２０３の出力を選択す
る。クロック１の結果、８ビットＦＦ９００〜９０３に
はそれぞれ“００００００００”，“００１００００
０”，“０００００１０１”，“１１００００１０”の
値が入る。

【００２６】クロック２ではホールド信号は“１”であ
る。２ウエイセレクタ２００〜２０３は８ビットＦＦ９
００〜９０３の出力を選択する。８ビット論理和回路３
００の出力は“０”、８ビット論理和回路３０１の出力
は“１”なのでセレクタ制御回路４００から出力される
アービタ入力用４ウエイセレクタ制御信号は“０１０
０”である。よって８ビットアービタ６００には２ウエ
イセレクタ２０１の出力“００１０００００”が入力さ
れる。８ビットアービタ６００の出力は“００１０００
００”で、論理積回路７０１の出力は“０００００００
０”である。セレクタ制御回路４００の出力信号は“０
１００”なのでＦＦ入力用２ウエイセレクタ８０１のみ
が論理積回路７０１の出力を選択する。クロック２の結
果、８ビットＦＦ９００〜９０３にはそれぞれ“０００
０００００”，“００００００００”，“０００００１
０１”，“１１００００１０”の値が入る。

【００２７】クロック３ではホールド信号は“１”であ
る。２ウエイセレクタ２００〜２０３は８ビットＦＦ９
００〜９０３の出力を選択する。論理積回路３００及び
３０１の出力は“０”、論理積回路３０２の出力は
“１”なので、セレクタ制御回路４００から出力される
アービタ入力用４ウエイセレクタ制御信号は“００１
０”である。よって８ビットアービタ６００には２ウエ
イセレクタ２０２の出力“０００００１０１”が入力さ
れる。８ビットアービタ６００の出力は“０００００１
００”で、インバータ７００の出力は“１１１１１０１
１”、論理積回路７０１の出力は“０００００００１”
となる。セレクタ制御回路４００の出力信号は“００１
０”なのでＦＦ入力用２ウエイセレクタ８０２のみが論
理積回路７０１の出力を選択する。クロック３の結果、
８ビットＦＦ９００〜９０３にはそれぞれ“０００００
０００”，“００００００００”，“０００００００
１”，“１１００００１０”の値が入る。

【００２８】クロック４ではホールド信号は“１”であ
る。２ウエイセレクタ２００〜２０３は８ビットＦＦ９
００〜９０３の出力を選択する。８ビット論理和回路３
００及び３０１の出力は“０”、８ビット論理和回路３
０２の出力は“１”なので、セレクタ制御回路４００か
ら出力されるアービタ入力用４ウエイセレクタ制御信号
は“００１０”である。よって８ビットアービタ６００
には２ウエイセレクタ２０２の出力“０００００００
１”が入力される。８ビットアービタ６００の出力は
“０００００００１”で、論理積回路７０１の出力は
“００００００００”である。セレクタ制御回路４００
の出力信号は“００１０”なのでＦＦ入力用２ウエイセ
レクタ８０２のみが論理積回路７０１の出力を選択す
る。クロック４の結果、８ビットＦＦ９００〜９０３に
はそれぞれ“００００００００”，“０００００００
０”，“００００００００”，“１１００００１０”の
値が入る。

【００２９】クロック５ではホールド信号は“１”であ
る。２ウエイセレクタ２００〜２０３は８ビットＦＦ９
００〜９０３の出力を選択する。８ビット論理和回路３
００，３０１及び３０２の出力は“０”、８ビット論理
和回路３０３の出力は“１”なので、セレクタ制御回路
４００から出力されるアービタ入力用４ウエイセレクタ
制御信号は“０００１”である。よって８ビットアービ
タ６００には２ウエイセレクタ２０３の出力“１１００
００１０”が入力される。８ビットアービタ６００の出
力は“１０００００００”で、インバータ７００の出力
は“０１１１１１１１”、論理積回路７０１の出力は
“０１００００１０”である。セレクタ制御回路４００
の出力信号は“０００１”なのでＦＦ入力用２ウエイセ
レクタ８０３のみが論理積回路７０１の出力を選択す
る。クロック５の結果、８ビットＦＦ９００〜９０３に
はそれぞれ“００００００００”，“０００００００
０”，“００００００００”，“０１００００１０”の
値が入る。

【００３０】クロック６ではホールド信号は“１”、セ
レクタ制御回路４００から出力されるアービタ入力用４
ウエイセレクタ制御信号は“０００１”である。８ビッ
トアービタ６００には２ウエイセレクタ２０３の出力
“０１００００１０”が入力される。８ビットアービタ
６００の出力は“０１００００００”、インバータ７０
０の出力は“１０１１１１１１”、論理積回路７０１の
出力は“００００００１０”である。セレクタ制御回路
４００の出力が“０００１”であるためＦＦ入力用２ウ
エイセレクタ８０３のみが論理積回路７０１の出力を選
択する。クロック６の結果、８ビットＦＦ９００〜９０
３にはそれぞれ“００００００００”，“００００００
００”，“００００００００”，“００００００１０”
の値が入る。

【００３１】クロック７ではホールド信号は“１”、セ
レクタ制御回路４００から出力されるアービタ入力用４
ウエイセレクタ制御信号は“０００１”である。ビット
アービタ６００には２ウエイセレクタ２０３の出力“０
０００００１０”が入力される。８ビットアービタ６０
０の出力は“００００００１０”、インバータ７００の
出力は“１１１１１１０１”、論理積回路７０１の出力
は“００００００００”となる。セレクタ制御回路４０
０の出力が“０００１”であるためＦＦ入力用２ウエイ
セレクタ８０３のみが論理積回路７０１の出力を選択す
る。クロック７の結果、８ビットＦＦ９００〜９０３に
はそれぞれ“００００００００”，“０００００００
０”，“００００００００”，“００００００００”の
値が入る。

【００３２】以上で最初のリクエスト群の処理がすべて
完了した。

【００３３】クロック８ではホールド信号は“０”とな
り、主記憶部９から新たなリクエスト群が送られてく
る。

【００３４】図３（ｃ）では本発明における競合調停装
置と従来の競合調停装置とのリクエストの出力順位の比
較を示してある。従来例では一番早くロードデータが欲
しいリクエスト入力ポート１０３のデータは４番目に出
力されるのに対し、本発明における構成では１番目に出
力されていることがわかる。

【００３５】

【発明の効果】以上説明したように、本発明は演算部か
らロードリクエストを発行する際に、早急にリプライが
必要なリクエストに高い優先順位を付加することによ
り、主記憶部から演算部にリクエストが帰る際に競合が
起こっても必要なリクエストが優先的に処理され、情報
処理装置全体としての処理効率を上げることができる。

【図面の簡単な説明】

【図１】本発明の競合調停装置の一実施例を示すブロッ
ク図である。

【図２】図１に示した競合調停部の詳細図である。

【図３】本実施例及び従来の方式における動作を説明す
るための図である。

【図４】従来例の構成を示すブロック図である。

【符号の説明】

１ブロックロード命令認識部２アドレス生成部３アドレスクロスバ４優先レベル生成部５優先レベルクロスバ６競合調停部７ロードデータクロスバ８演算部９主記憶部１００〜１０７リクエスト入力ポート２００〜２０４２ウエイセレクタ３００〜３０３８ビット論理和回路４００，４０２セレクタ制御回路４０１３２ビット論理和回路５００アービタ入力用４ウエイセレクタ６００〜６０１８ビットアービタ７００，７０２インバータ７０１，７０３論理積回路８００〜８０３ＦＦ入力用２ウエイセレクタ９００〜９０４８ビットＦＦ

Claims

(57)【特許請求の範囲】

【請求項１】それぞれが独立に動作可能な一つ以上の演
算部と、並列動作が可能な複数のバンクを有する主記憶
部と、前記演算部と前記主記憶部との間において並列に
複数のデータ転送を行うことが可能なベクトルデータ処
理装置における前記データ転送の競合調停装置におい
て、前記演算部から送られてきた命令を受け取ってブロック
ロード命令を認識して複数のロードリクエストを生成す
るブロックロード命令認識部と、前記生成された複数のロードリクエストに対してアドレ
スを生成するアドレス生成部と、前記複数のロードリクエストに対して優先レベルを生成
する優先レベル生成部と、前記生成されたアドレスによる前記バンクのアクセスに
持ち回わされた前記生成された優先レベルの順に、前記
ロードリクエストの競合を調停してクロスバ制御信号を
出力する競合調停部と、該クロスバ制御信号を受け取り前記バンクから読み出さ
れてくるデータを選択して前記演算装置に送るロードデ
ータクロスバとを設けたことを特徴とする競合調停装
置。
【請求項２】前記競合調停部は、前記優先レベル対応に
ロードリクエストの有無を保持するフリップフロップ
と、該フリップフロップのすべてが空にならない限り当
該フリップフロップの出力を受け入れ、空になれば前記
バンクからロードリクエストを受け入れる前記優先レベ
ル対応の２ウエイセレクタと、前記優先レベルに基づい
て前記２ウエイセレクタのうちの一つを選択するアービ
タ入力用セレクタと、該アービタ入力用セレクタの出力
について所定の論理に従って前記クロスバ制御信号を生
成するアービタと、該クロスバ制御信号により前記フリ
ップフロップの更新を行なう手段とを設けたことを特徴
とする請求項１記載の競合調停装置。