JPH06314264A - セルフ・ルーティング・クロスバー・スイッチ - Google Patents

セルフ・ルーティング・クロスバー・スイッチ

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JPH06314264A
JPH06314264A JP5105226A JP10522693A JPH06314264A JP H06314264 A JPH06314264 A JP H06314264A JP 5105226 A JP5105226 A JP 5105226A JP 10522693 A JP10522693 A JP 10522693A JP H06314264 A JPH06314264 A JP H06314264A
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port
routing
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JP5105226A
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Shiyaruma Binodo
シャルマ ビノド
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NEC Corp
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Abstract

(57)【要約】 【目的】 ポート競合およびバンク競合を解消できるセ
ルフ・ルーティング・クロスバー・スイッチを提供す
る。 【構成】 Ｎ個のプロセッサとＮ個のメモリ・モジュー
ルを接続しているセルフ・ルーティング・クロスバー・
スイッチにおいて、プロセッサは各入力ポートに、メモ
リ・モジュールは各出力ポートにそれぞれ接続され、Ｎ
個のプロセッサの各々は、ポート競合およびバンク競合
が存在しなければ、メモリ要求を同時に送信できる。本
発明によれば、ポートに向かう要求は、最初にアライナ
を通過する。各出力ポートに関連して１個のアライナが
存在する。アライナは、出力ポートに向かう要求を入力
し、アライナの出力にすべてのアクティブ要求が連続的
に現れるように要求を配列する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はセルフ・ルーティング・
クロスバー・スイッチに関する。
【０００２】
【従来の技術】セルフ・ルーティング・クロスバー・ス
イッチは、複数のプロセッサと複数のメモリ・モジュー
ルを接続するために、高速コンピュータにおいてしばし
ば使用される。プロセッサは入力ポートに、またメモリ
・モジュールは出力ポートにそれぞれ接続される。ベク
トル処理コンピュータにおいては、これらのプロセッサ
はベクトル処理ユニットであり、多数のデータ・ストリ
ーム上で同一命令を実行する。たとえば命令は、メモリ
内に存在する２つのアレイＡとアレイＢとからの１対の
オペランドをフェッチし、フェッチされた１対のオペラ
ンドを加算し、その結果を３番目のアレイＣ内のメモリ
に格納しなおす、という命令である。前記ベクトル処理
ユニット（ＶＰＵ）の処理能力を最大限に生かすため
に、命令を実行するために要求されるオペランドは、Ｖ
ＰＵの処理能力に比例する速さで利用できるようにする
必要がある。セルフ・ルーティング・クロスバー・スイ
ッチは、前記ＶＰＵとメモリ・モジュールとを相互接続
するために使用されていて、もしＶＰＵがおのおの異な
る出力ポートにアクセスするならば、すべてのＶＰＵの
メモリ・アクセスは同時に進行することができる。セル
フ・ルーティング・クロスバー・スイッチは、また汎用
処理ユニットにも相互接続して使用することができ、シ
ステムの非常に高いスループットを達成している。セル
フ・ルーティング・クロスバー・スイッチは、また多く
の加入者を同時に相互接続しなければならない電話交換
において適用されている。ＡＴＭ（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）スイッチは、遠
隔通信に広く使用されているセルフ・ルーティング・ク
ロスバー・スイッチの一例である。
【０００３】Ｎ個のプロセッサが一方のポートに、Ｎ個
のメモリ・モジュールが他方のポートに接続されている
２Ｎ個のポートから構成されるセルフ・ルーティング・
クロスバー・スイッチを考えるとしよう。もし、Ｎ個の
プロセッサがおのおの異なるＮ個のメモリ・モジュール
にアクセスすれば、すべてのアクセスは、同時に進行す
ることができる。説明を簡単にするために、バンク競合
の問題を無視する。もし、２個以上プロセッサが同時に
同じポートにアクセスを試みるならば、一般に、ポート
の競合が発生すると言われる。入力要求は、連続的に処
理されなければならない。以前の要求が処理されていな
い状態で、次の要求が前記ポートに到着するならば、到
着する要求は一時的に格納されなければならない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、有効
な方法でポートの競合をなくすことにある。これは、連
続的に到着する要求に対し、初めに要求を配列し、次
に、配列された要求をポート競合解消論理部に入力する
ことにより行われる。この配列機構とポート競合解消機
構は、後に詳細に説明する。
【０００５】本発明の他の目的は、有効な配列機構を提
供することにある。
【０００６】バンク競合の問題については、前述した
が、たとえポート競合がないときでも、出力ポートに接
続されたメモリ・モジュールに要求を送ることが不可能
な場合がときどきある。メモリ・モジュールは、多数個
のインターリーブされたメモリ・バンクから成る。一般
に、もしメモリ・モジュールがＭウェイ・インターリー
ブされていれば、同一のメモリ・バンクへの２つの要求
の時間的差がＭ時間未満のとき、バンク競合は発生す
る。
【０００７】本発明のさらに他の目的は、このようなバ
ンク競合を解決するための改善された方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明のセルフ・ルーテ
ィング・クロスバー・スイッチにおいては、プロセッサ
から入ってくるメモリ要求は、要求がルーティングされ
る出力ポートがどれであるかを判別するためにデコード
される。Ｎ×Ｎ個のセルフ・ルーティング・クロスバー
に対してはＮ個の同時要求があり得る。特定の出力ポー
トに直接向かうメモリ要求は、もし以下のいずれかの条
件が真であれば、先入れ先出し（ＦＩＦＯ）バッファに
格納される。（ｉ）ポート競合またはバンク競合が存在
する。（ii）ＦＩＦＯが空でない。もし、上記条件のい
ずれも真でなければ、要求はアライナに直接送られる。
もし、第一の条件が偽で第二の条件が真、すなわち、ポ
ートまたはバンク競合はないがＦＩＦＯが空でないなら
ば、要求配列手段はＦＩＦＯからその入力を得る。Ｎ個
の入力とＮ個の出力（Ｎ＝２m ，ｍは１より大きい整
数）を持つアライナにはｌｏｇ2 ｎ個の段がある。Ｎ×
Ｎアライナは、２（Ｎ／２×Ｎ／２）個のアライナと、
Ｎ×Ｎのルータより構成されている。もしバンクおよび
ポートの競合解消回路からのビジー信号がアクティブで
なければ、アライナの出力は前記競合解消回路に送られ
る。ビジー信号は、競合解消が進行中であることを意味
している。アライナを使用することにより、ポートおよ
びバンクの競合をかなり減少させることができる。
【０００９】
【実施例】図１は、セルフ・ルーティング・クロスバー
・スイッチにより相互接続された８個のプロセッサＰ０
〜Ｐ７と８個のメモリ・モジュールＭ０〜Ｍ７とから構
成されるコンピュータ・システムのブロック図を示す。
アクセスが異なる出力ポートに行われるものとすると、
８個の各プロセッサは、８個のメモリ・モジュールのい
ずれにも同時に通信できる。セルフ・ルーティング・ク
ロスバー・スイッチを使用しているプロセッサ−メモリ
相互接続と、低価格，低性能システムにしばしば用いら
れているバスを使用した相互接続とを比較することは、
興味深いことであろう。バス・ネットワークにおいて
は、１個のプロセッサは、一度に１つのメモリ・モジュ
ールとだけ通信することができる。もし、複数のプロセ
ッサが複数のメモリ・モジュールにアクセスしようとす
れば、たとえメモリ・モジュールが別個であっても、プ
ロセッサは順番にアクセスしなければならない。これ
は、バスは一度に１つのプロセッサにしか使用すること
はできないからである。
【００１０】図２は、（ｉ）要求側セルフ・ルーティン
グ・クロスバーと（ii）応答側クロスバーとにより相互
接続された４個のプロセッサと４個のメモリ・モジュー
ルを有するコンピュータ・システムを示している。要求
側セルフ・ルーティング・クロスバーにおいて、プロセ
ッサは入力ポートに、メモリ・モジュールは出力ポート
にそれぞれ接続されている。応答側クロスバーにおい
て、メモリ・モジュールは入力ポートに、プロセッサは
出力ポートにそれぞれ接続されている。応答側クロスバ
ーは、要求側セルフ・ルーティング・クロスバー・スイ
ッチにより制御されている。プロセッサは、書き込み命
令と読み取り命令である２つの基本的な命令をメモリ上
で実行する。書き込み命令において、データと書き込み
メモリアドレスとは、要求側セルフ・ルーティング・ク
ロスバーによりメモリに送られる。書き込み命令におい
ては、要求側セルフ・ルーティング・クロスバー・スイ
ッチのクロスバーのみが使用される。読み取り命令にお
いては、読み出しメモリアドレスは、要求側セルフ・ル
ーティング・クロスバー・スイッチによりメモリに送ら
れる。メモリは、応答側クロスバーを通じてデータを要
求したプロセッサに対して、読み出したデータの内容を
送る。
【００１１】パケットは、メモリに送られる情報と、ル
ーティングが行われる経路とを含んでいる。パケット
は、情報が有効であることを示すために要求アクティブ
・ビットも含んでいる。応答側クロスバー・ルーティン
グは、要求側セルフ・ルーティング・クロスバー・スイ
ッチにより制御され、読み取り要求のアドレスがメモリ
・モジュールに送られたとき、応答側クロスバーは、ま
た、データが適切なリクエスタに向かうように準備され
る。
【００１２】セルフ・ルーティング・クロスバー・スイ
ッチにおいて、リクエスタたとえばプロセッサは入力ポ
ートに、デスティネーションたとえばメモリ・モジュー
ルは出力ポートにそれぞれ接続されている。リクエスタ
が同時に異なった出力ポートをアクセスし、バンク競合
がないとき、すべての要求は同時に処理される。しかし
ながら、２つ以上の要求が同じ出力ポートを同時にアク
セスするとき、ポート競合が起こる。ポート競合を解消
するために、出力ポートに送られてくる要求を監視する
機構が必要になる。この機構がポート競合を発見する
と、要求は直列化され１つずつ出力ポートに送られる。
またこの機構は、ポート競合が起こり、ポート競合の解
消が進行中であることをリクエスタに連絡する。リクエ
スタは、バンク競合信号を受信すると適切な処置を行
う。たとえば、すぐに処理することのできない要求をク
ロスバーが一時的に格納するために十分なバッファを持
っていれば、リクエスタはバッファのスペースがなくな
るまで新しい要求を送り続けることができる。このよう
なバッファがなければ、リクエスタは新しい要求の転送
をすぐに止めなければならない。
【００１３】メモリの速度とプロセッサの速度の不一致
は、常に存在していた。プロセッサは、メモリが受け取
ることができる速度よりかなり速い速度でメモリへの要
求を生成することができる。リクエスタがクロック・サ
イクル毎に、要求を生成することができると仮定する。
ダイナミックＲＡＭがメモリを構成するために使用され
るならば、メモリはプロセッサの速度と比較して１／１
６遅くなる。スタティックＲＡＭが使用されるならば、
最新技術においても、プロセッサは依然として４倍の速
度を持つ。技術の進展に伴い、このギャップは徐々に縮
まっている。しかし、メモリ速度は依然としてプロセッ
サの速度と同じ方法で改善することはできない。この速
度の不一致をプロセッサに対して可能な限り無視できる
ようにするためには、明らかにある機構が必要とされ
る。メモリ遅延を回避するために多く使用される方法
は、インターリーブと呼ばれている。図３と図４は、イ
ンターリーブの概念を示している。メモリが、プロセッ
サに対し４倍遅いと仮定する。図３に示されるように、
メモリ・モジュールは、４つのメモリ・バンクから構成
されている。プロセッサがメモリに直線的にアクセスす
る、すなわち、もし最初のアドレスがＸならば次のアド
レスは（Ｘ＋１），（Ｘ＋２），・・・であると仮定す
る。
【００１４】図４は、インターリーブ機構を理解するた
めに示されている。アドレスＸは、最初のクロック・サ
イクルにおいて、最初のメモリ・バンク、すなわちバン
ク０をアクセスする。バンク０からのデータは、４サイ
クル遅延の後に５番目のクロックで得られる。２番目の
クロック・サイクルにおいて、アドレス（Ｘ＋１）はバ
ンク１をアクセスする。バンク１からのデータは、４サ
イクル遅延の後に６番目のクロックで得られる。３番目
と４番目のクロックでは、バンク２とバンク３をアクセ
スし、データはそれぞれ７番目と８番目のクロックで得
られる。５番目のクロックにおいては、バンク０が最後
にアクセスされてから４サイクルが経過し、したがっ
て、バンク０は再びアクセスされる。このように、４つ
のメモリ・バンクがサイクリックにアクセスされるなら
ば、各バンクは、４サイクルに１回だけアクセスされ
る。４サイクル遅れて、データは各サイクル毎に得られ
る。このインターリーブ機構は、メモリ・バンクが４サ
イクルに１回よりも多くなくアクセスされる限り、良好
に動作する。最悪の場合は、アクセス・パターンがｘ，
ｘ＋４，ｘ＋８，・・・のようなときである。この場
合、メモリ・バンク０は繰り返しアクセスされる。メモ
リ・バンク０は４サイクル毎に１つの要求のみを処理す
ることしかできないので、要求速度は、１／４に低下さ
せなければならない。準備ができていないバンクにアク
セスがされたとき、すなわちバンクが要求を受け取るこ
とができないとき、バンク競合が発生すると呼び、この
バンク競合を解消するために、ある機構が必要とされ
る。バンク競合の解消については、後述する。
【００１５】次に、要求または情報のパケットのフォー
マットを詳細に説明する。図５は、パケット・フォーマ
ットを示す図であり、パケットは以下の４つのフィール
ドを持っている。 要求アクティブ：要求が有効であることを示す１ビット
・フィールドである。 デスティネーション・ポート：このフィールドのサイズ
は、クロスバーの出力ポートの数に依存する。たとえ
ば、ｎ個の出力ポート（ｎ＝２m と仮定する）の場合、
ｍビットが必要である。 バンク番号：上述したように、クロスバーの出力ポート
はメモリ・モジュールに接続されており、メモリ・モジ
ュールは数バンクを出力ポートに接続することができ
る。バンク番号は、適切なバンクを選択するために使用
される。もし、ｂ個のバンク（ｂ＝２p と仮定する）が
存在すれば、ｐビットが必要である。 情報：ソースからデスティネーションへ向かう情報は、
このフィールドに現れる。このフィールドのサイズは、
技術、コストなど実用上の制約により制限される。
【００１６】図６は、４入力と４出力から構成されてい
る４×４セルフ・ルーティング・クロスバー・スイッチ
１００の機能ブロック図を示す。入力ポート１０１は、
ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３として示されてい
る。要求は、入力ポートに入力される。要求のフォーマ
ットは図５に示されている。クロスバーは、入力の要求
アクティブおよびデスティネ−ション・ポートのフィー
ルドを検査する。要求がアクティブであれば、入ってく
る情報パケットのデスティネ−ション・ポート・フィー
ルドに存在するルート情報を用いて、要求は適切な出力
ポートにルーティングされる。出力ポート１０２は、Ｏ
ＵＴ０，ＯＵＴ１，ＯＵＴ２およびＯＵＴ３として示さ
れる。
【００１７】入力ポート１０１のいずれも、出力ポート
１０２のいずれかをアクセスできる。特定の出力ポート
を一度にアクセスしようとするただ１つの要求が存在す
るならば、競合は発生せず、すべての要求は同時に処理
される。説明を簡単にするために、ここではバンク競合
の影響は無視した。バンク競合の影響については、後に
説明する。競合は、２つ以上の要求が同時に同じ出力ポ
ートにアクセスしようとするときに発生する。ポート競
合を解消するためには、以下の処置をとらなければなら
ない。 １．すぐに処理されない要求は、失なわれないようにバ
ッファに入れる。 ２．要求は直列化され、１つずつ出力ポートに送らなけ
ればならない。 ３．もし、バッファのスペースがなくなる可能性があれ
ば、すべての新しい要求の送出を中止するために、信号
がリクエスタに送られなければならない。
【００１８】次に、入ってくる要求がどのようにして出
力ポートへルーティングされ、ポート競合解消論理回路
がいかに動作するかを説明する。
【００１９】要求は入力ポート１０１に到着しラッチさ
れる。たとえば、入力ポート１０３は入ってくる要求Ｉ
Ｎ０をラッチする。ラッチされた要求はデコーダ１０４
に入力される。デコーダ１０４はラッチされた要求ＩＮ
０をデコードする。デコーダは、もし入力要求の要求ア
クティブ・ビットが設定されていれば、アクティブにさ
れる。デスティネ−ション・ポートに基づいて、要求は
デコーダ１０４の４出力の１つに送られる。たとえば、
もしデスティネ−ション・ポート・フィールドが０なら
ば、入ってくるパケットはライン１０５に送り出され、
最終的に出力ポート１０２のＯＵＴ０に送られる。同じ
ような説明は、他の入力の場合にもあてはまる。各入力
は、自身のラッチとデコーダの組を有している。
【００２０】以後、出力ポート１０２のＯＵＴ０に通じ
るただ１つのパスについて説明する。この説明は、他の
出力、すなわちＯＵＴ１，ＯＵＴ２およびＯＵＴ３に通
じるパスにも言える。
【００２１】出力ポート１０２のＯＵＴ０への要求は、
入力ポート１０１のいずれの４入力からも到着できる。
ビジー０信号１１８とバッファ１０６〜１０９の状態に
基づいて、要求はラッチ１１０に直接ラッチされるか、
または、先入れ先だし（ＦＩＦＯ）バッファ１０６〜１
０９に格納される。もしビジー０信号がアクティブでな
く、バッファ１０６〜１０９がすべて空であるならば、
要求は直接１１０にラッチされる。もしビジー０信号が
アクティブでなく、バッファがすべて空でないならば、
入ってくる要求はバッファに格納され、バッファに格納
された要求は読み出され、ラッチ１１０にラッチされ
る。もしビジー０信号がアクティブであるなら、入って
くる要求はバッファに格納され、ラッチ１１０に書き込
むことはない。バッファ１０６は、入力ポートＩＮ０か
らの要求入力を格納するためのバッファである。他の３
つのバッファは、３つの入力ポートＩＮ１，ＩＮ２およ
びＩＮ３からの要求入力をそれぞれ格納するためのバッ
ファである。
【００２２】ラッチ１１０の出力は、ライン１１１〜１
１４によってアライナ０（１１６）に接続されている。
もしライン１１１に要求があれば、この要求はＩＮ０
（１０１）から来ている。その途中で、要求はラッチ１
０３，デコーダ１０４，ライン１０５およびラッチ１１
０を通過している。ビジー０ライン１１８の状態に基づ
いて、要求はバッファ１０６に一時的に格納されたかも
しれない。同様に、他のパケットのルートも追跡でき
る。
【００２３】アライナ、たとえばアライナ１１６の機能
を、詳細に説明する。ここでは入出力関係のみ説明す
る。アライナの内部動作は後述する。図１２のブロック
２１０は、２１１で示す４入力Ｘ０，Ｘ１，Ｘ２，Ｘ３
と、２１２で示す４出力Ｙ０，Ｙ１，Ｙ２，Ｙ３とを有
するアライナである。入力２１１にｉ要求（ｉ＝１，
２，３，４）が存在すると仮定する。アライナの目的
は、出力Ｙ０を起点にして出力２１２に連続的に現れる
ようにｉ要求を配列することである。ブロック２１５〜
２３５は、アライナの動作を明確にするために若干の例
を示している。ブロック２１５において、０と１のスト
リングは、入力Ｘ０〜Ｘ３の下部に示されている。これ
は、入力に関連した要求アクティブ・ビットの状態を表
している。入力Ｘ０において、要求アクティブ・ビット
は０である。すなわち入力Ｘ０に要求は存在しない。入
力Ｘ１において、要求アクティブ・ビットは１である。
すなわち入力Ｘ１に要求は存在する。他の入力に関して
も同様に示される。アライナ２１５において、要求は入
力Ｘ１とＸ３に存在する。アライナの機能は、これらを
一緒にグループ化し、左側から配列することである。ア
ライナ２１５の出力において、パターンはＸ１，Ｘ３，
０，０となっている。アクティブ要求Ｘ１とＸ３は、左
から並べられている。出力の０は、対応する要求アクテ
ィブ・ビットがターンオフされることを示している。も
し、要求アクティブ・ビットがターンオフされていれ
ば、他の・フィールドは、図６のセルフ・ルーティング
・クロスバー・スイッチ１００の後段によって読み取ら
れない。アライナ２２０〜２３５も同様に示されてい
る。アライナ２３０において、すべての入力要求はアク
ティブであり、アライナ２３５において、アクティブ要
求は存在しない。上記説明は、アライナの機能を理解す
るのに十分である。内部の詳細は、後に説明するが、４
×４アライナのみならず２×２，８×８およびＮ×Ｎア
ライナも示されている。
【００２４】ポート競合の解消 図６に戻って、アライナ１１６の出力は、解消論理回路
１１７に入力される。ここで、（ｉ）ポート競合解消
と、（ii）バンク競合解消の２つの考慮されるべき要因
がある。初めにバンク競合が存在しないと仮定し、後に
この状態を緩和しバンク競合が存在すると仮定する。解
消論理回路１１７のポート競合解消部は、図７に１３０
で示されている。入力１３１は、Ｙ０，Ｙ１，Ｙ２，Ｙ
３であり、出力は、出力ポートＯＵＴ０（１３２）とビ
ジー０（１３３）である。さらに、クロック信号ＣＬＫ
（１３４）がある。
【００２５】ここで、ポート競合解消部１３０への入力
はアライナの出力であるので、アクティブな入力要求は
すべて配列され、すなわち入力要求はまとめてグループ
化され、出力Ｙ０から連続的に現われることは、強調さ
れるべきである。入力要求の有効な組み合わせは以下に
示す通りである。
【００２６】
【表１】
【００２７】ポート競合解消論理回路は、セレクタ１３
５〜１３８とフリップ・フロップ１３９〜１４２とから
構成されている。セレクタは、入力１３１またはフリッ
プ・フロップ前段の出力のいずれかを選択する。セレク
タ１３８では、前段はなく、下側セレクタ入力は論理０
に接続されている。第一段のフリップ・フロップ１３９
の出力１３２は、図６に１０２で示したの所望出力ＯＵ
Ｔ０である。第二段のフリップ・フロップ１４０の信号
Ｑ１に現れる要求の要求アクティブ・ビットは、図６の
ビジー０信号と同じである。このビジー信号０は、図７
に１３３として示されている。ビジー０信号１３３は、
セレクタ１３５〜１３８の選択入力ＳＥＬを制御する。
ビジー０信号１３３は、最初はインアクティブである。
各セレクタの上側入力は、それぞれの入力１３１に接続
されている。すなわち、ポート解消回路は入力１３１を
監視している。唯一つの入力１３１がアクティブである
と仮定する。前述したことから、その入力はＹ０でなけ
ればならない。Ｙ０がフリップ・フロップ１３９にラッ
チされると、入力Ｙ０は出力１３２に現れる。出力ポー
トに送られるべきただ１つの要求が存在するために、ポ
ート・ビジー信号１３３はアクティブにされない。２つ
以上の要求が同時に到着すると、信号１３３はアクティ
ブにされ、要求は直列化されなければならない。１クロ
ック・サイクル内に、１出力ポート当たり１要求を処理
することができると仮定している。
【００２８】２つ以上の要求が同時にポート競合解消部
１３０に到着するときの回路の動作を説明するために、
同時に３つの要求Ａ，ＢおよびＣが到着すると仮定す
る。表１から、３つの要求はそれぞれ入力Ｙ０，Ｙ１お
よびＹ２に到着することは明らかである。これら要求を
直列化し１つずつ出力１３２に送るためには３サイクル
かかるので、ビジー０信号１３３を２サイクル分アクテ
ィブにしなければならない。２サイクルは、要求ＢとＣ
を出力ポート１３２に送るためにかかる追加の時間であ
る。この回路の動作は、図７にと共に図８のタイミング
チャート１５０を参照することにより容易に理解でき
る。
【００２９】クロック＝０において、要求Ａ，Ｂおよび
Ｃは、ポート競合解消論理回路１３０に送られる。この
要求は、クロック＝１でフリップ・フロップ１３９によ
ってラッチされ、要求ＡはＯＵＴ０に現れる。フリップ
・フロップ１４０でラッチされた要求Ｂは、その要求ア
クティブ・ビットに論理１を持っているので、ビジー０
は論理１になる。これは、フリップ・フロップのＤ入力
が前段のフリップ・フロップのＱ出力に接続されるよう
に、セレクタ１３５〜１３８のＳＥＬ入力を変化させ
る。したがって、現在、回路はシフト・レジスタとして
動作している。クロック＝２で、要求ＢはＯＵＴ０に出
力され、要求Ｃはフリップ・フロップ１４０にラッチさ
れる。要求Ｃはその要求アクティブ・ビットに論理１を
持っているので、ビジー０信号は論理１を継続する。ク
ロック＝３で、３つの入力の最後である要求Ｃは、ＯＵ
Ｔ０に出力される。この状態において、フリップ・フロ
ップ１４０にラッチされた要求はアクティブでなく、ビ
ジー０がセレクタのＳＥＬ入力を変化させる遷移を遂行
するので、回路１３０は次のクロックから新しい入力を
受け取る準備をする。
【００３０】バンク競合の解消 前記説明で、バンク競合がなく、１クロック当たり１要
求の速度でセルフ・ルーティング・クロスバーの出力ポ
ートに送られると仮定した。この仮定は、もしクロスバ
ーの出力ポートに接続されたメモリ・モジュールが、常
に各クロック・サイクル毎に要求を受け取ることができ
るならば、有効である。しかしながら、現実には、メモ
リ・モジュールはあるアクセス・パターンに対しての
み、１クロック当たり１要求の速度で受け取ることがで
きる。前述したように、もしメモリ・モジュールが４つ
のバンクで構成され、メモリアクセスのサイクル時間が
４クロック・サイクルであるならば、メモリ・モジュー
ルは、もし要求が４つのメモリ・バンクをサイクリック
にアクセスするならば、クロック毎に要求を受け取るこ
とができる。もし、この状態が満足されなければ、バン
ク競合が存在し、要求が前記メモリ・モジュールに送ら
れる速度を低下しなければならない。
【００３１】バンク競合を解消する機能を実行するため
の論理回路は、図９に１６１で示されており、その具体
的回路は、図１０に示されている。図９の１６０は、ポ
ート競合解消論理回路とバンク競合解消論理回路とを備
えた解消論理回路のブロック図である。図７と図９の違
いを以下に示す。 （ｉ）図９においては、バンク競合解消論理回路１６１
が追加されている。 （ii）図９においては、ポート競合が存在するのみなら
ずバンク競合が検出されたときに、ビジー信号を発生す
るビジー信号発生回路１６４が追加されている。 （iii ）図９においては、フリップ・フロップ１６７〜
１６９は、バンク競合解消論理回路１６１によって発生
されたバンク競合信号１６３に接続された追加信号、す
なわちＨＯＬＤを持つ。 （iv）図９においては、セレクタ１６５は、追加信号、
すなわちバンク競合信号１６３を持つ。
【００３２】バンク競合解消論理回路の動作は、図９の
バンク競合解消論理回路１６１の内部ブロック図が描か
れている図１０を参照することにより理解できる。図１
０に示すバンク競合解消論理回路１７０は、バンク競合
解消用に４つの主ブロックを持ち、各バンクに割り当て
られている。バンク競合信号１７２は、ローカル・バン
ク競合信号、すなわちバンク競合０〜バンク競合３のい
ずれかがアクティブのときにアクティブにされる。要求
１７１は、４つの回路１７３〜１７６のそれぞれに入力
される。要求のフォーマットは、図５に示されている。
要求１７１の要求アクティブとバンク番号の信号は、回
路１７３〜１７６によって検査される。バンク競合解消
の動作は、回路１７３を参照して説明できる。他の回路
１７４〜１７６は、検査するバンク番号が相違するだけ
であり、回路１７３と同等な論理を持つ。回路１７３に
おいて、もし要求アクティブ・ビットが論理１であれ
ば、バンク番号は、要求がバンク０用であるかどうか確
認される。もし、要求がバンク０に対するものならば、
ライン１７７はアクティブにされ、ゲート１７８をイネ
ーブルする。カウンタ１７９は、４クロックのバンク・
サイクル時間に適合する２ビット・ダウン・カウンタで
ある。最初、カウンタ１７９は０であり、ＣＯＵＮＴ＝
０ラインは論理１である。ライン１７７のアクティブ化
は、二進“１１”でカウンタをロードし、イネーブルす
る。したがって、ＣＯＵＮＴ＝０ラインはインアクティ
ブになり、ゲート１７８はカウントがふたたび０になる
まで閉じられる。カウントが０でない期間中、もし要求
がバンク０にアクセスしようと到着すれば、ゲート１８
０はイネーブルされバンク０競合信号を発生する。バン
ク０競合信号のアクティブ化は、ゲート１８１とライン
１７２をアクティブにする。
【００３３】バンク競合信号のアクティブ化は、ビジー
０信号を発生する（図９の１６４）。図９のフリップ・
フロップ１６７〜１６９のＨＯＬＤピンをアクティブに
することにより、これらフリップ・フロップを固定す
る。これは、ポート競合解消論理回路が、バンク競合を
解消するためにかかるクロック・サイクル数だけ遅れる
ということを意味している。
【００３４】フリップ・フロップ１６６に関して、フリ
ップ・フロップ１６６への要求入力の要求アクティブ・
ビットは、バンク競合信号により論理０に設定されるの
で、メモリ・モジュールはバンク競合信号のアクティブ
になる期間の間、アクティブ要求を見れない。
【００３５】アライナ ４入力と４出力を持つアライナの入出力動作は、図１２
の例により説明されている。アライナの目的は、アライ
ナの出力において、要求入力が出力の左端から始まり連
続的に現れるように、要求入力を配列することである。
ここでは、このようなアライナを実現する方法を説明す
る。
【００３６】配列機構の背景にある基本的な考えは、２
×２スイッチに基づいている。２×２スイッチと、４入
力および４出力を有するルータとが、４×４アライナを
形成する。８×８アライナを実現するためには、２つの
４×４アライナが８×８ルータと共に使用される。一般
に、Ｎ×Ｎアライナ（ここでＮ＝２m ）を構成するため
には、２つの（Ｎ／２）×（Ｎ／２）アライナおよびＮ
個の入力とＮ個の出力を持つルータが必要とされる。こ
れは、図１１に示されている。
【００３７】図１３は、高次のアライナを構成するため
に使用される２×２スイッチを示す。２５０は、２つの
入力Ｘ０，Ｘ１および２つの出力Ｙ０，Ｙ１を有する２
×２スイッチである。要求アクティブ・ビットがアクテ
ィブか否かにより、入力Ｘ０とＸ１での入力要求は、４
つの組み合わせが存在する。これらは、２５５〜２７０
に示されており、０または１は入力要求に関連した要求
アクティブ・ビットの状態を示している。２５５は入力
要求がない場合であり、２６０は入力Ｘ１に、２６５は
入力Ｘ０に、２７０は入力Ｘ０とＸ１に、それぞれ要求
が存在する場合である。対応する出力は、出力Ｙ０とＹ
１に示されている。要求が存在すれば出力の左側に現れ
るということが、出力を調べることにより明らかにな
る。２６０は、特にこの点を強調している。２７５に、
このスイッチを構成する論理の真理値表を示す。Ｘ０
（０）は、入力Ｘ０の要求アクティブ・ビットである。
【００３８】図１４は、４×４アライナ２８０のブロッ
ク図と、アライナ２９０〜３１０の機能を示すいくつか
の例と、ルータを実現するための真理値表３２０とを示
す。アライナ２８０において、入力は２８１、出力は２
８２である。２つの２×２スイッチは、２８３と２８４
で示されている。２８５は、入力Ｂ０，Ｂ１，Ｂ２，Ｂ
３と、出力Ｙ０，Ｙ１，Ｙ２，Ｙ３とを有する４×４ル
ータである。２×２スイッチの出力は、ルータへの入力
として与えられる。ルータの出力は、アライナの出力で
ある。
【００３９】４×４ルータ２８５を説明するために、Ｎ
×Ｎルータの一般アルゴリズムをまず初めに説明する。
次に、一般アルゴリズムによって、４入力と４出力を持
つルータの特定のケースについて説明する。
【００４０】図１６に、Ｎ×Ｎルータを構成するための
アルゴリズムを示す。 １．Ｎ個の入力とＮ個の出力を持つルータを考える。 ２．Ｎ個の入力はＢ０，Ｂ１，．．，Ｂ（Ｎ−１）と、
Ｎ個の出力はＹ０，Ｙ１，．．，Ｙ（Ｎ−１）と示され
る。入力を２等分する。すなわち、左側はＢ０，Ｂ
１，．．，Ｂ（Ｎ／２−１）で、右側はＢ（Ｎ／２），
Ｂ（Ｎ／２＋１），．．，Ｂ（Ｎ−１）で構成されてい
る。 ３．入力要求Ｂｉ（ｉ＝０，１，２，．．，（２／Ｎ−
１））の要求アクティブ・ビットを、Ｂ０から始めて、
左から右へ走査する。したがって、最大Ｎ／２個の要求
が走査される。 ４．入力要求Ｂｉの要求アクティブ・ビットを調べる。 ケース１：入力要求Ｂｉの要求アクティブ・ビットが論
理１である。
【００４１】ｉ番目の要求Ｂｉは、ｉ番目の出力Ｙｉへ
送られる（Ｙｉ←Ｂｉ）。左側のすべての２／Ｎ個の入
力要求が走査されていれば、以下の動作が実行される。
【００４２】 Ｙ（Ｎ／２）←Ｂ（Ｎ／２） Ｙ（Ｎ／２＋１）←Ｂ（Ｎ／２＋１） ．．．．．． ．．．．．． Ｙ（Ｎ−１）←Ｂ（Ｎ−１） そして、アルゴリズムは終了する。もし、左側のすべて
の２／Ｎ入力要求が走査されていなければ、ｉを１増加
してステップ４を繰り返す。 ケース２：入力要求Ｂｉの要求アクティブ・ビットが論
理０である。
【００４３】入力要求Ｂｉの要求アクティブ・ビットが
０であれば、右側の入力Ｂ（Ｎ／２），．．，Ｂ（Ｎ−
１）はルーティングされ、出力Ｙｉ，．．，Ｙ（Ｎ／２
＋ｉ−１）に現れる。残りの出力は、それらの要求アク
ティブ・ビットをターンオフする。これは、以下に等し
い。
【００４４】 Ｙｉ＝Ｂ（Ｎ／２） Ｙ（ｉ＋１）＝Ｂ（Ｎ／２＋１） ・・ ・・ Ｙ（Ｎ／２−１）＝Ｂ（Ｎ−ｉ−１） Ｙ（Ｎ／２）＝Ｂ（Ｎ−ｉ） Ｙ（Ｎ／２−１）＝Ｂ（Ｎ−ｉ＋１） ・・ ・・ Ｙ（Ｎ／２＋ｉ−１）＝Ｂ（Ｎ−１） Ｙ（Ｎ／２＋ｉ）＝０ ・・ ・・ Ｙ（Ｎ−１）＝０ アルゴリズムは、この段階で終了する。
【００４５】上記アルゴリズムは、図１４の４×４ルー
タ２９０に適用される。入力Ｘ１とＸ３はアクティブで
ある。２×２スイッチ２９３は、Ｘ０とＸ１を受け取
り、その出力はＸ１と０である。２×２スイッチ２９４
は、Ｘ２とＸ３を受け取り、その出力はＸ２とＸ３であ
る。
【００４６】４×４ルータ２９５への入力は、Ｘ１，
０，Ｘ３および０である。第１番目と第３番目の入力
は、アクティブな要求を持ち、第２番目と第４番目の出
力に要求は存在しない。入力は２等分され、Ｘ１と０が
左半分を、Ｘ３と０が右半分を形成している。左側の入
力は走査される。第１番目の入力は、その要求アクティ
ブ・ビットがオンであるＸ１である。したがって、Ｙ０
←Ｘ１である。次の入力は走査される。その要求アクテ
ィブ・ビットは、ターンオフされている。したがって、
アルゴリズムのステップ４のケース２が適用される。右
側の入力Ｘ３と０はシフトされ、Ｘ１の隣りに現れる。
したがって、出力はＸ１，Ｘ３，０の順序になる。残り
の出力Ｙ３は、要求アクティブ・ビットをターンオフす
る。
【００４７】要約すると、アライナの入力が０，Ｘ１，
０，Ｘ３であれば、２×２スイッチを通過した後、その
順序はＸ１，０，Ｘ３，０になる。そして最後にルータ
を通過した後、出力はＸ１，Ｘ３，０，０として現れ、
出力は左から並べられる。
【００４８】３２０は、ルータの真理値表である。これ
は、実際のハードウェアを構成するため論理を提供して
いる。Ｂ０（０）とＢ１（０）は、それぞれ入力要求Ｂ
０とＢ１の要求アクティブ・ビットである。Ｙ１出力に
対するハードウェアを構成するために必要な情報が提供
されている欄３２１について考える。ブール式により、
Ｙ１は次のように表される。
【００４９】Ｙ１＝（ｎｏｔ（Ｂ０（０）ａｎｄ ｎｏ
ｔ（Ｂ１（０））ａｎｄ Ｂ３） ｏｒ（Ｂ０（０）ａｎｄ ｎｏｔ（Ｂ１（０））ａｎｄ
Ｂ２） ｏｒ（Ｂ０（０）ａｎｄ Ｂ１（０）ａｎｄ Ｂ１ 図１５に、２つの４×４アライナと８×８ルータから構
成された８×８アライナを示す。図には、ハードウェア
を構成するために必要な真理値表も示してある。一般
に、Ｎ×Ｎアライナは、２つのＮ／２×Ｎ／２アライナ
とＮ×Ｎルータを用いて実現することができる。
【００５０】以上の説明を通して、配列は左から行われ
るものと仮定した。しかしながら、以上の説明は右配列
にも適用できる。右配列の場合、解消論理回路への入力
の順序も変更され、アライナの出力は、配列が左から行
われた時とは反対の順序で解消論理回路の入力に接続さ
れるが、動作には変更はない。
【００５１】
【発明の効果】本発明によれば、ポートの競合のないセ
ルフ・ルーティング・クロスバー・スイッチを実現でき
る。また本発明によれば、ポート競合を回避するための
有効な配列手段を提供できる。さらに本発明によれば、
バンク競合を改善する有効な方法を実現できた。
【図面の簡単な説明】
【図１】セルフ・ルーティング・クロスバー・スイッチ
により複数のメモリ・モジュールに接続された複数のプ
ロセッサより成るコンピュータ・システムのブロック図
である。
【図２】要求側のセルフ・ルーティング・クロスバー・
スイッチと、応答側のクロスバー・スイッチから構成さ
れるセルフ・ルーティング・クロスバー・スイッチを示
す図である。
【図３】複数のメモリ・バンクから成るメモリ・モジュ
ールのブロック図である。
【図４】メモリ・バンクのインターリーブ機構を示す図
である。
【図５】メモリ要求のパケット・フォーマットを示す図
である。
【図６】４×４セルフ・ルーティング・クロスバー・ス
イッチの詳細なブロック図であり、セルフ・ルーティン
グ・クロスバー・スイッチはラッチ、デコーダ、先入れ
先出し（ＦＩＦＯ）バッファ、アライナ、ポート競合と
バンク競合を解消する論理回路より構成される。
【図７】ポート競合解消論理回路のブロック図である。
【図８】図７の動作を説明するためのタイミング図であ
る。
【図９】ポート競合解消とバンク競合解消のための回路
のブロック図である。
【図１０】バンク競合解消機構の詳細なブロック図であ
り、バンク０の競合解消のためのブロック図は、より大
きく詳細に示されている。
【図１１】Ｎ×Ｎアライナのブロック図である。
【図１２】４×４アライナの入力−出力の動作を説明す
るためのいくつかの例を示す図である。
【図１３】２×２アライナのブロック図と真理値表を示
す図である。
【図１４】４×４アライナのブロック図と真理値表を示
す図である。
【図１５】４×４アライナのブロック図と真理値表を示
す図である。
【図１６】Ｎ×Ｎルータの動作を説明するフロー図であ
る。
【符号の説明】
１００ セルフ・ルーティング・クロスバー・スイッチ
の機能ブロック図 １０１ 入力ポート １０２ 出力ポート １０３，１１０ ラッチ １０４ デコーダ １０５ 信号線 １０６，１０７，１０８，１０９ バッファ １１１，１１２，１１３，１１４，１１５ 信号線 １１６ アライナ １１７ 解消論理回路 １１８ ビジー０信号線 １３０ ポート競合解消論理回路 １３１ 入力 １３２ 出力ポートＯＵＴ０ １３３ ビジー０信号 １３４ クロック信号 １３５，１３６，１３７，１３８ セレクタ １３９，１４０，１４１，１４２ フリップ・フロップ １５０ ポート競合解消論理回路の動作のタイミング図 １６０ ポート競合解消回路およびバンク競合解消回路 １６１ バンク競合解消部 １６３ バンク競合信号 １６５ セレクタ １６６，１６７，１６８，１６９ フリップ・フロップ １７０ バンク競合解消回路 １７１ 要求 １７２，１７７ 信号線 １７３，１７４，１７５，１７６ バンク競合解消論理
回路 １７８，１８０，１８１ ゲート １７９ ２ビット・ダウン・カウンタ ２１０，２１５，２２０，２２５，２３０，２３５ ア
ライナ ２１１ アライナ入力 ２１２ アライナ出力 ２５０，２５５，２６０，２６５，２７０ ２×２スイ
ッチ ２７５ ２×２スイッチの真理値表 ２８０，２９０，３００，３１０ ４×４アライナ ２８１，２９１ 入力 ２８２，２９２ 出力 ２８３，２８４，２９３，２９４ ２×２スイッチ ２８５，２９５ ４×４ルータ ３２０ ルータの真理値表 ３２１ Ｙ１出力の欄

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数の入力ポートと複数の出力ポートから
    構成されるセルフ・ルーティング・クロスバー・スイッ
    チにおいて、 いずれかの前記入力ポートへの情報パケット入力を、い
    ずれかの前記出力ポートへルーティングでき、 １つのプロセッサが、前記セルフ・ルーティング・クロ
    スバー・スイッチの各入力ポートに接続され、メモリ・
    モジュールが、前記セルフ・ルーティング・クロスバー
    ・スイッチの各出力ポートに接続され、 前記メモリ・モジュールは、複数のメモリ・バンクによ
    り構成され、 Ｎが４以上の整数であるとき、前記セルフ・ルーティン
    グ・クロスバー・スイッチは、Ｎ個の前記入力ポートと
    Ｎ個の前記出力ポートとを備え、ポート競合およびバン
    ク競合がなければ、セルフ・ルーティング・クロスバー
    ・スイッチを経て、前記Ｎ個の入力ポートから前記Ｎ個
    の出力ポートへ同時にルーティングできる最大Ｎ個の前
    記情報パケットがあり、前記情報パケットをメモリ要求
    または単に要求と称したときに、要求アクティブ・ビッ
    トが論理１ならば、要求はアクティブであり、すなわち
    存在し、要求アクティブ・ビットが論理０ならば、要求
    はノンアクティブであり、すなわち存在せず、 前記アクティブ要求を配列するＮ個の配列手段を備え、
    各配列手段は前記各入力ポートに関連し、 前記各配列手段は、Ｎ個の前記入力ポートとＮ個の前記
    出力ポートを備える前記セルフ・ルーティング・クロス
    バー・スイッチに対し、Ｎ個の入力とＮ個の出力を有
    し、 前記配列手段への全ての前記要求入力は、同じ前記出力
    ポートへのものであり、 前記配列手段へのアクティブ要求の数は、０からＮまで
    変化することができ、 前記配列手段の前記各入力は、アクティブ要求とノンア
    クティブ要求を有することができ、 前記アクティブ要求および前記ノンアクティブ要求は、
    前記配列手段の入力にランダムな順序で現れることがで
    き、ただ１つの制限は、すべての前記アクティブ要求が
    前記配列手段の関連する同じ出力ポートをアクセスする
    ことであり、 前記配列手段の出力で、すべての前記アクティブ要求は
    連続して（配列されて）おり、もし、アクティブなｉ個
    の前記要求（ｉ＝１，２，．．，Ｎ）が存在し、前記配
    列手段の入力にランダムな順序で現れるならば、前記配
    列手段を通過した後、前記配列手段の前記出力で、これ
    らのｉ個の前記アクティブ要求は、前記配列手段の最初
    のｉ出力（０，１，．．，ｉ−１）に存在し、残りの
    （Ｎ−ｉ）個の前記出力は、インアクティブな要求を有
    し、すなわち、要求はこれらの（Ｎ−ｉ）個の前記出力
    ポートに存在しない、ことを特徴とするセルフ・ルーテ
    ィング・クロスバー・スイッチ。
  2. 【請求項２】請求項１記載の配列手段において、 Ｎ個の入力とＮ個の出力を有する前記配列手段を、各々
    がＮ／２個の入力とＮ／２個の出力とルーティング手段
    を有する２つの第一および第二の配列手段から構成する
    手段を備え、 前記ルーティング手段は、Ｎ個の入力とＮ個の出力から
    構成され、 前記第一の配列手段のＮ／２個の入力が、Ｎ個の入力と
    Ｎ個の出力を有する前記配列手段の第一のＮ／２個の入
    力（０，１，．．，Ｎ／２−１）であり、 前記第二の配列手段のＮ／２個の入力が、Ｎ個の入力と
    Ｎ個の出力を有する前記配列手段の第二のＮ／２個の入
    力（Ｎ／２，Ｎ／２＋１，．．，Ｎ−１）であり、 前記ルーティング手段のＮ個の出力が、Ｎ個の入力とＮ
    個の出力を有する前記配列手段の出力でもある、ことを
    特徴とする配列手段。
  3. 【請求項３】請求項１または２記載の配列手段におい
    て、 Ｎ個の入力とＮ個の出力を有する前記配列手段を、連続
    的なより小さな配列手段とルーティング手段とから構成
    する手段をさらに備え、 配列手段が、前記２つのより小さな配列手段と１つのル
    ーティング手段に最初に分けられ、これを繰り返すこと
    で、分けられた配列手段は各ステップ毎に１／２縮小さ
    れて、より小さな配列手段とルーティング手段にさらに
    分けられ、 最小単位の配列手段は、各々が２個の入力と２個の出力
    を有する２つのスイッチと、４個の入力と４個の出力を
    有するルーティング手段とから構成される、ことを特徴
    とする配列手段。
  4. 【請求項４】請求項２記載のルーティング手段におい
    て、 前記ルーティング手段の前記Ｎ個の入力のうちの第一の
    Ｎ／２個の入力（０，１，．．，Ｎ／２−１）が、Ｎ／
    ２個の入力とＮ／２個の出力を有する２つの前記配列手
    段のうちの第一の配列手段のＮ／２個の出力に接続さ
    れ、 前記ルーティング手段の前記Ｎ個の入力のうちの第二の
    Ｎ／２個の入力（Ｎ／２，Ｎ／２＋１，．．，Ｎ−１）
    が、Ｎ／２個の入力とＮ／２個の出力を有する２つの前
    記配列手段のうちの第二の配列手段のＮ／２個の出力に
    接続され、前記ルーティング手段の第一のＮ／２個
    （０，１，．．，Ｎ／２−１）の要求アクティブ・ビッ
    トを使用し、前記ルーティング手段の前記入力から前記
    ルーティング手段の出力へ、要求をルーティングするた
    めのルーティング決定を行う手段を備え、 前記ルーティング手段の前記入力は、 （１）入力要求の要求アクティブ・ビットが、（ｉ）
    （０，１，．．，Ｎ／２−１）の順序にあるＮ／２個の
    要求が走査された、（ii）論理０の要求アクティブ・ビ
    ット、すなわちノンアクティブ要求がある、のいずれか
    の状態が、いずれが最初に発生するにかかわらず生じる
    まで、入力０で示される第一の入力から走査され、 （２）走査された要求ｉ（ｉ＝０，１，．．，Ｎ／２−
    １）の要求アクティブ・ビットが論理１であるならば、
    要求ｉは出力ｉにルーティングされ、 （３）すべての前記Ｎ／２個の要求が走査されたなら
    ば、（Ｎ／２）から（Ｎ−１）までの残りのＮ／２個の
    入力要求は、（Ｎ／２）から（Ｎ−１）までの対応する
    Ｎ／２個の出力にルーティングされて、ルーティングが
    終了し、 （４）走査された要求ｉ（ｉ＝０，１，．．，ｎ／２−
    １）の要求アクティブ・ビットが論理０であるならば、
    入力（Ｎ／２，Ｎ／２＋１，．．，Ｎ−１）は、出力
    （ｉ，ｉ＋１，．．，Ｎ／２＋１−１）にルーティング
    され、残りの出力（Ｎ／２＋ｉ，Ｎ／２＋ｉ＋
    １，．．，Ｎ−１）は、要求アクティブ・ビットをター
    ンオフし、という３つのステップを用いることを特徴と
    するルーティング手段。
  5. 【請求項５】ポート競合解消手段を備える請求項１記載
    のセルフ・ルーティング・クロスバー・スイッチにおい
    て、 前記セルフ・ルーティング・クロスバー・スイッチの前
    記出力ポートにそれぞれ１つが対応する、Ｎ個の前記ポ
    ート競合解消手段が存在し、 Ｎ個の入力とＮ個の出力を有する前記セルフ・ルーティ
    ング・クロスバー・スイッチのための前記ポート競合解
    消手段が、Ｎ個の段を持ち、 前記ポート競合解消手段のｉ番目（ｉ＝０，１，．．，
    Ｎ−１）の前記段の入力が、前記配列手段のｉ番目の出
    力であり、 前記ポート競合解消手段の第１番目の前記段の出力が、
    前記ポート競合解消手段が関連する前記セルフ・ルーテ
    ィング・クロスバー・スイッチの前記ポートの出力であ
    り、 さらに、ポート競合状態を検出する手段を備え、 前記ポート競合解消手段の第２番目の前記段の要求アク
    ティブ・ビットが、ポート競合状態を検出するために使
    用され、 さらに、前記検出されたポート競合状態を解消する手段
    を備え、この手段が、 前記ポート競合状態の検出が、（ａ）配列手段出力か
    ら、（ｂ）ポート競合解消手段の前段の出力に、前記ポ
    ート競合解消手段の段への入力を変化させ、 前記ポート競合解消手段は、最後のアクティブ要求が前
    記セルフ・ルーティング・クロスバー・スイッチの前記
    出力ポートにシフトされるまで、シフト・レジスタとし
    て機能し、 前記ポート競合解消手段は、最後のアクティブ要求が前
    記セルフ・ルーティング・クロスバー・スイッチの前記
    出力ポートにシフトされた後に、前記配列手段の出力を
    監視する段に切り替わる、ことを特徴とするセルフ・ル
    ーティング・クロスバー・スイッチ。
  6. 【請求項６】バンク競合解消論理回路手段を備える請求
    項１記載のセルフ・ルーティング・クロスバー・スイッ
    チにおいて、 前記セルフ・ルーティング・クロスバー・スイッチの前
    記出力ポートにそれぞれ１つが対応する、Ｎ個の前記バ
    ンク競合解消手段が存在し、 １つの前記ポートに対応する前記バンク競合解消手段
    は、前記出力ポートに接続されたバンクの数と同じ数の
    バンク競合解消サブ回路を有し、 前記セルフ・ルーティング・クロスバー・スイッチの各
    前記ポートに対応する前記バンク競合解消手段は、Ｎ段
    を有し、 前記バンク競合解消手段のｉ番目（ｉ＝０，１，．．，
    Ｎ−１）の前記ステージの入力が、前記配列手段のｉ番
    目の出力であり、 前記バンク競合解消手段の第１番目の前記段の出力が、
    前記バンク競合解消手段に関連する前記セルフ・ルーテ
    ィング・クロスバー・スイッチの前記ポートの出力であ
    り、 さらに、ポート競合状態を検出する手段を備え、 バンクへの要求の到着は、前記バンクに関連するバンク
    競合解消サブ回路のダウン・カウンタをターンオンし
    て、次のバンクが再度アクセスされる前に要求された最
    小数のクロックを数え、 前記バンクへの要求が、前記ダウン・カウンタがゼロに
    戻る前に到着すれば、バンク競合信号が、前記ダウン・
    カウンタが現在の値から０へカウント・ダウンするのに
    要する時間の間に発生され、 さらに、前記検出されたバンク競合状態を解消する手段
    を備え、この手段が、 前記バンク競合信号の発生は、バンク競合解消回路の第
    １番目の前記段の要求アクティブ・ビットを論理０に
    し、その結果、前記ポートしたがって前記バンクは、前
    記バンク競合信号がアクティブである期間、アクティブ
    要求がないことを知り、 前記バンク競合解消手段のＮ−１個の段の残りは、前記
    バンク競合信号を前記Ｎ−１個の段のＨＯＬＤ入力へ供
    給することによって、前記バンク競合信号がアクティブ
    にされる時間の間、内容を保持する、ことを特徴とする
    セルフ・ルーティング・クロスバー・スイッチ。
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