JP3260456B2

JP3260456B2 - コンピュータシステムおよびそれに適した集積回路並びに要求選択回路

Info

Publication number: JP3260456B2
Application number: JP34590092A
Authority: JP
Inventors: 忠幸榊原; 輝雄田中; 克佳北井; 忠章磯部; 茂子橋本; 泰弘稲上; 由子玉置
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 2002-02-25
Anticipated expiration: 2017-02-25
Also published as: JPH06195313A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッシング
エレメントが１つの記憶装置を共有するコンピュータシ
ステムに関し、特に記憶装置に対して発行するアクセス
命令が複数のアクセスリクエストからなる場合に主記憶
のアクセス性能が低下することを防止する競合調停方式
を採用したコンピュータシステムに関する。

【０００２】

【従来の技術】複数のリクエストの内、１つあるいは数
個を選んで出力するプライオリティ回路における調停方
式にはいくつかある。始めから優先順位を固定してリク
エストを選択する方式、リクエストの中から最も古いも
のを選択する方式、複数のリクエストの中からランダム
に選択する方式、選択されなかったリクエストの優先順
位を上げる方式（特開昭６３−６６６６２に開示されて
いる）などがある。

【０００３】複数のリクエスタが複数の記憶装置に対し
てリクエストを発行する場合に生じる競合を、上記に示
すような調停方式を用いて解決する装置が、特開昭６３
−６６６６２に開示されている。図１７を用いてこれを
説明する。

【０００４】図１７において、１５１，１５２，１５
３，１５４は主記憶にたいしてリクエストを発行するリ
クエスタ（ＲＥＱ）、１６８は主記憶装置、１５９はリ
クエスタからのリクエスト間の競合を調停して主記憶装
置１６８にリクエストを送出する記憶制御装置、１７３
は主記憶装置１６８から読み出したデータを、各リクエ
スタＲＥＱ０，ＲＥＱ１，ＲＥＱ２，ＲＥＱ３毎に、リ
クエストを発行した順番に並べ直すフェッチデータバッ
ファである。

【０００５】リクエスタ１５１，１５２，１５３，１５
４は、それぞれ一つのベクトルプロセッサ（図示せず）
に含まれるもので、リクエストを生成して送出するリク
エスト送出部１５５，１５６，１５７，１５８を持つ。

【０００６】記憶制御部１５９は、リクエストを保持す
るリクエストキュー（ＱＵＥ）１６０（ＱＵＥ０），１
６１（ＱＵＥ１），１６２（ＱＵＥ２），１６３（ＱＵ
Ｅ３）と、リクエストが競合を起こした場合にどのリク
エストを先に処理するかの優先順位を決定するプライオ
リティ回路（ＰＲ）１６４（ＰＲ０），１６５（ＰＲ
１），１６６（ＰＲ２），１６７（ＰＲ３）からなる。

【０００７】主記憶装置１６８は４つのバンクグループ
（ＢＧ）１６９（ＢＧ０），１７０（ＢＧ１），１７１
（ＢＧ２），１７２（ＢＧ３）からなる。バンクグルー
プＢＧ０乃至ＢＧ３はそれぞれ複数のメモリバンクＢＫ
０乃至ＢＫ３，ＢＫ４乃至ＢＫ７，ＢＫ８乃至ＢＫ１
１，ＢＫ１２乃至ＢＫ１５からなる。１つのリクエスト
がメモリバンクをアクセスするのに数クロックを要し
（この時間をメモリアクセスタイムと呼ぶ）、アクセス
中のメモリバンクには他のリクエストはアクセスできな
い。

【０００８】フェッチデータバッファ１７３に関しては
特開昭６０−１３６８４９に開示されているので、ここ
ではその詳細な構成については省略する。

【０００９】次に図２１においてプライオリティ回路１
６４の詳細を説明する。

【００１０】図において、２０８，２０９，２１０，２
１１は対応するリクエスタの優先順位ビットレジスタを
保持するレジスタ、２０４，２０５，２０６，２０７は
リクエストレジスタ、２００，２０１，２０２，２０３
はセットリセット論理、２１３はプライオリティ論理、
２１２はＯＲ回路、２１４はデコーダ、２１５はリクエ
ストレジスタである。プライオリティ回路１６４では、
リクエスタ１５１〜１５４からのリクエストをリクエス
トレジスタ２０４，２０５，２０６，２０７で一旦ラッ
チし、優先順位ビットレジスタ２０８，２０９，２１
０，２１１に従ってプライオリティ論理２１３でリクエ
ストを選択し、リクエストレジタ２１５に保持する。同
時にリクエストレジスタ２０４，２０５，２０６，２０
７からセットリセット回路２００，２０１，２０２，２
０３にリクエストがあることをしらせる。プライオリテ
ィ論理２１３では選択したリクエストの発行元のリクエ
スタが属するベクトルプロセッサの番号を発行し、２１
４でデコードしてベクトルプロセッサ番号に対応するセ
ットリセット回路２００，２０１，２０２，２０３に送
る。一方優先順位ビットレジスタ２０８，２０９，２１
０，２１１の値をＯＲ回路２１２でＯＲしてセットリセ
ット回路２００，２０１，２０２，２０３に送る。

【００１１】次にセットリセット回路２００，２０１，
２０２，２０３による対応する優先順位ビットレジスタ
３０８〜２１１のセット／リセット方法を説明する。

【００１２】各優先順位ビットレジスタをセットするの
は、対するリクエストレジスタ２０４，２０５，２０６
又は２０７にリクエスタが存在し、かつデコーダ２１４
からの信号が「０」、すなわちプライオリティ論理２１
３でそのリクエストが選択されず、かつＯＲ回路２１２
の値が「０」、すなわちどの優先順位ビットレジスタも
セットされていないときである。

【００１３】各優先順位ビットレジスタをリセットする
のは、デコーダ２１４からの信号が「１」、すなわちプ
ライオリティ論理２１３で対応するリクエストレジスタ
内のリクエストが選択された場合である。

【００１４】次にリクエストが処理される流れを説明す
る。

【００１５】まず、図１７において、リクエスタＲＥＱ
０，ＲＥＱ１，ＲＥＱ２，ＲＥＱ３は、送出先のバンク
グループ番号、バンク番号、バンク内アドレスを持つリ
クエストを発行する。発行されたリクエストは、各リク
エスタに対応する、記憶制御装置内のリクエストキュー
ＱＵＥ０，ＱＵＥ１，ＱＵＥ２，ＱＵＥ３で一時保持さ
れる。

【００１６】リクエストキューＱＵＥ０，ＱＵＥ１，Ｑ
ＵＥ２，ＱＵＥ３では、リクエストが持つ送出先のバン
クグループ番号を判別し、そのバンクグループ番号に対
応するプライオリティ回路ＰＲ０，ＰＲ１，ＰＲ２，Ｐ
Ｒ３の競合調停にリクエストを参加させる。

【００１７】各プライオリティ回路ＰＲ０，ＰＲ１，Ｐ
Ｒ２，ＰＲ３は、競合調停に参加しているリクエスト
で、その優先順位ビットが「１」であるリクエストを選
択してその中から１つリクエストを選択する。もし優先
順位ビットが「１」であるリクエストがない場合には、
競合調停に参加している全てのリクエストの中から１つ
リクエストを選択し、選択されなかったリクエストの優
先順位ビットを全て「１」にする。優先順位ビットはそ
れぞれのプライオリティ回路が独立して管理しているた
め、各プライオリティ回路毎に優先順位が異なることに
なる。

【００１８】プライオリティ回路たとえばＰＲ０で選択
されたリクエストは、リクエストに付加された送出先メ
モリバンク番号にしたがって、バンクグループＢＧ０内
のメモリバンクＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３のいず
れかに送出される。ＰＲ１，ＰＲ２，ＰＲ３についても
同様の動作をする。

【００１９】メモリバンクをアクセスする場合、ベクト
ルプロセッサで実行している命令がロード命令であれば
メモリバンクからメモリアクセスタイム（ここでは４ク
ロックとする）の後にデータを読み出し、フェッチデー
タバッファにおいて各リクエスタ対応に、発行した順番
にデータを並べ換えてからリクエスタに送り返す。実行
している命令がストア命令であれば、メモリバンクにデ
ータを書き込んで処理を終了する。

【００２０】このように、従来技術では各プライオリテ
ィ回路独立に優先順位を決定して競合調停を行うことに
より、各プライオリティ回路において特定のリクエスト
が長い時間待たされることを防いでいる。

【００２１】

【発明が解決しようとする課題】図１７において各リク
エスタがそれぞれ異なる命令のリクエストを処理する場
合に、次の問題がある。

【００２２】今、ＲＥＱ０，ＲＥＱ１からそれぞれ命令
Ａ，Ｂが同時に発行され、命令Ａ，Ｂがそれぞれ一組の
リクエスト例えば｛ａ₀，ａ₁，ａ₂，ａ₃｝、｛ｂ₀，
ｂ₁，ｂ₂，ｂ₃｝からなり、また命令Ａ，Ｂ共にメモリ
バンクＢＫ０，ＢＫ４，ＢＫ８，ＢＫ１２を順にアクセ
スすると仮定する。

【００２３】この時のタイムチャートを図１８に示す。

【００２４】各リクエスタＲＥＱ０，ＲＥＱ１からは、
それぞれ命令Ａ，Ｂのリクエストが順番に発行される。
各リクエストはリクエスタＲＥＱ０，ＲＥＱ１から発行
された次のクロックでリクエストキューに保持され、同
時にプライオリティ回路ＰＲ０，ＰＲ１，ＰＲ２，ＰＲ
３の競合調停に参加する。

【００２５】この場合、プライオリティ回路ＰＲ０，Ｐ
Ｒ１，ＰＲ２，ＰＲ３では、リクエストａ₀とｂ₀、ａ₁
とｂ₁、ａ₂とｂ₂、ａ₃とｂ₃が競合を起こす。今、ＰＲ
０，ＰＲ２，ＰＲ３ではＲＥＱ０の優先順位ビットが
「１」でＲＥＱ１，ＲＥＱ２，ＲＥＱ３の優先順位ビッ
トが「０」であり、ＰＲ１ではＲＥＱ１の優先順位ビッ
トが「１」でＲＥＱ０，ＲＥＱ２，ＲＥＱ３の優先順位
ビットが「０」であるとすると、ＰＲ０，ＰＲ１，ＰＲ
２，ＰＲ３ではそれぞれリクエストａ₀，ｂ₁，ａ₂，ａ₃
が選択される。

【００２６】選択されたリクエストａ₀，ｂ₁，ａ₂，ａ₃
は、次のクロックでそれぞれバンクグループＢＧ０，Ｂ
Ｇ１，ＢＧ２，ＢＧ３内のＢＫ０，ＢＫ４，ＢＫ８，Ｂ
Ｋ１２に送出される。各リクエストによってアクセスさ
れたメモリバンクは、メモリアクセスタイムである４ク
ロックの後に、データを読み出し、フェッチデータバッ
ファに送出する。

【００２７】各リクエストによってアクセスされたメモ
リバンクは、メモリアクセスタイムである４クロックの
間はアクセスできない。このため前回の競合調停で選択
されなかったリクエストｂ₀，ａ₁，ｂ₂，ｂ₃はアクセス
終了後に競合調停に参加する。

【００２８】フェッチデータバッファでは、リクエスト
が発行された順番に、読み出した一組のデータを並べ替
えてから要求元のリクエスタに送り返すため、一組のデ
ータの内、一つでも読み出すのが遅れると、その他のデ
ータは全てリクエスタに送れなくなる。例えば命令Ａに
関してはリクエストａ₁が、命令Ｂに関してはリクエス
トｂ₀，ｂ₂，ｂ₃がそれぞれ４クロック遅れて実行され
るため、リクエスタＲＥＱ０ではＲＥ１への一組のデー
タの返送も４クロック遅れる。このため、命令Ａ，Ｂの
終了が共に４クロック遅れてしまう。

【００２９】もし、命令Ａのリクエストａ₁がリクエス
トｂ₁よりも優先順位が高ければ、命令Ａは処理の遅れ
が起こらず、命令の終了も遅れることがない。

【００３０】このように、各リクエストから一組のリク
エストを複数のプライオリティ回路に出力する回路で
は、優先順位を各プライオリティ回路で独立で、かつリ
クエストが選択される度に変更すると、異なる一組のリ
クエスト間で競合が生じた場合、いずれの組のリクエス
トの処理も遅れることがある。

【００３１】また計算機センタ等で運用するマルチプロ
セッサシステムにおいて、特定のプロセッサの優先順位
を上げて処理を実行することがある。この時、他のプロ
セッサからの主記憶アクセス命令との競合によって性能
が低下することを防ぐために、特定のプロセッサの主記
憶に対するアクセスの優先度を上げることが望まれる。

【００３２】従って、本発明の目的は、異なるプロセッ
サのリクエスト間の競合によって生じる処理の遅れを、
最小限に抑える競合調停装置を提供することである。

【００３３】本発明の他の目的は、複数のプロセッサを
持つ計算機システムにおいて、特定のプロセッサが主記
憶にアクセスする時に、そのプロセッサのリクエストの
優先順位を高くすることができる競合調停装置を提供す
ることである。

【００３４】

【課題を解決するための手段】上記第１の問題点を解決
する第１の手段は、各リクエスタに、優先順位切り替え
信号を発行する回路を設ける。

【００３５】上記第２の問題点を解決するために、記憶
制御装置にその外部から、例えばサービスプロセッサか
ら優先順位を固定プロセッサを指定する手段を設け、記
憶制御装置内にその指定されたプロセッサの優先順位の
更新を禁止する回路を設けた。

【００３６】

【作用】各ベクトルプロセッサ内の優先順位切り替え信
号制御回路から発行される優先順位切り替え信号を、記
憶制御装置内のプライオリティ回路の優先順位を制御す
る優先順位制御回路に発行して、記憶制御装置内の全て
のプライオリティ回路における優先順位を同時に切り替
えることにより、全プライオリティ回路における優先順
の乱れを生じなくなり、異なるプロセッサから発行され
る命令間での主記憶アクセス競合を最低限に抑えること
ができ、アクセス性能の低下を防ぐことができる。これ
により、上記第１の問題点を解決できる。

【００３７】また、指定されたベクトルプロセッサから
の優先順位の切り替えを抑止する回路を設けることによ
り、指定したそのプロセッサの主記憶競合における優先
順位を最も高くすることができる。これにより、上記第
２の問題点を解決できる。

【００３８】

【実施例】

（実施例１）図１は、本発明の一実施例によるベクトル
プロセッサの主要構成を示したものである。本実施例は
４つのベクトルプロセッサが１つの主記憶装置を共有し
たマルチプロセッサシステムである。

【００３９】このマルチプロセッサシステムは４つのベ
クトルプロセッサ（ＶＰ）１（ＶＰ０），２（ＶＰ
１），３（ＶＰ２），４（ＶＰ３）と、記憶制御装置
（ＳＣＵ）９と、主記憶装置（ＭＳ）１４と、フェッチ
データバッファ２３からなっている。

【００４０】本実施例では、マルチプロセッサシステム
におけるプロセッサ間の主記憶アクセス競合による処理
の遅れを削減するために、システム全体のプライオリテ
ィ回路における優先順位を、命令等のまとまった単位で
一斉に切り替えることが特徴である。

【００４１】図１において、各回路１〜４，９はそれぞ
れ一つの集積回路上に構成されることが望ましい。

【００４２】主記憶装置１４はさらにバンクグループ
（ＢＧ）１５（ＢＧ０），１６（ＢＧ１），１７（ＢＧ
２），１８（ＢＧ３）から構成される。

【００４３】本実施例のベクトルプロセッサは、主記憶
装置１４から配列データを読み出すベクトルロード命令
や、主記憶装置１４に対して配列データを書き込むベク
トルストア命令を発行することができる。

【００４４】ベクトルプロセッサＶＰ０乃至ＶＰ３から
発行されたベクトルロード／ストア命令は、各配列要素
のアクセスリクエストに分解され、パス５，６，７，８
を介して記憶制御装置９に発行される。記憶制御装置９
では、ベクトルプロセッサＶＰ０乃至ＶＰ３から発行さ
れたリクエストをパス１０，１１，１２，１３を通して
主記憶装置１４に送る。このとき各ベクトルプロセッサ
ＶＰ０乃至ＶＰ３からのリクエストの内の２つ以上が、
ＢＧ０乃至ＢＧ３の内の１つに送られる場合、競合が発
生する。記憶制御装置９ではこのような競合を調停して
リクエストを主記憶装置１４に送る。

【００４５】主記憶装置１４ではリクエストを受け取る
と、ストア命令では一定時間の後にデータの書き込みが
終了し、ロード命令では一定時間の後にデータを読み出
す。読み出したデータは、パス１９，２０，２１，２２
を通してフェッチデータバッファ２３に保持される。

【００４６】フェッチデータバッファ２３では、各ベク
トルプロセッサ毎に、リクエストを発行した順番にデー
タを並べなおし、各ベクトルプロセッサに送り返す。フ
ェッチデータバッファの詳しい構成と働きは特開昭６０
−１３６８４９に開示してあるのでここでは省略する。

【００４７】ベクトルプロセッサＶＰ０乃至ＶＰ３と記
憶制御装置（ＳＣＵ）９と、主記憶装置（ＭＳ）１４の
詳しい構成を図２に示す。

【００４８】図２においてベクトルプロセッサＶＰ０乃
至ＶＰ３はそれぞれ、記憶制御装置９に対して優先順位
切り替え信号を発行する優先順位切り替え信号制御回路
２８，３０，３２，３４と、記憶制御装置９に対してリ
クエストを発行するリクエスト発行回路２９，３１，３
３，３５からなる。リクエスト発行回路２９，３１，３
３，３５は優先順位切り替え信号制御回路２８，３０，
３２，３４とそれぞれパス３６，３７，３８，３９と結
合されている。優先順位切り替え信号制御回路２８，３
０，３２，３４とリクエスト発行回路２９，３１，３
３，３５については後で詳しく述べる。

【００４９】記憶制御装置９は、ベクトルプロセッサＶ
Ｐ０乃至ＶＰ３内のリクエスト発行回路２９，３１，３
３，３５から発行されるリクエストをそれぞれ受け取る
リクエストキュー（ＱＵＥ）４８（ＱＵＥ０），４９
（ＱＵＥ１），５０（ＱＵＥ２），５１（ＱＵＥ３）
と、主記憶装置１４内のバンクグループＢＧ０乃至ＢＧ
３にそれぞれ対応するプライオリティ回路（ＰＲ）５６
（ＰＲ０），５７（ＰＲ１），５８（ＰＲ２），５９
（ＰＲ３）と、ベクトルプロセッサＶＰ０乃至ＶＰ３内
の優先順位切り替え信号を受け取って、プライオリティ
回路ＰＲ０乃至ＰＲ３の優先順位を制御する優先順位制
御回路（ＰＣ）６０からなる。プライオリティ回路ＰＲ
０乃至ＰＲ３については後で詳しく述べる。リクエスト
キューＱＵＥ０乃至ＱＵＥ３は、パス５２，５３，５
４，５５でプライオリティ回路ＰＲ０乃至ＰＲ３と結合
されている。優先順位制御回路６０はパス６１でプライ
オリティ回路ＰＲ０乃至ＰＲ３と結合さている。

【００５０】ベクトルプロセッサＶＰ０乃至ＶＰ３内の
リクエスト発行回路２９，３１，３３，３５はパス４
０，４１，４２，４３で記憶制御装置内９のリクエスト
キューＱＵＥ０乃至ＱＵＥ３と結合されている。

【００５１】主記憶装置１４の構成は図１７に示した従
来例と同じである。

【００５２】ベクトルプロセッサＶＰ０乃至ＶＰ３内の
優先順位切り替え信号制御回路２８、３０，３２，３４
はパス４４，４５，４６，４７で記憶制御装置内９の優
先順位制御回路６０と結合されている。

【００５３】プライオリティ回路ＰＲ０乃至ＰＲ３は、
パス１０、１１、１２、１３で図１における主記憶装置
１４内のバンクグループＢＧ０乃至ＢＧ３とそれぞれ１
対１に結合されている。

【００５４】次に図３においてメモリバンクへのアドレ
ス付けを説明する。

【００５５】図において、ＢＧ＃はバンクグループ番号
を、ＢＫ＃はメモリバンク番号を、ＡＤＲはアドレスを
表す。図３は、異なるバンクグループに順次アドレスを
割り付け、さらにバンクグループ内で異なるメモリバン
クに順次アドレスを割り付ける方法によるアドレス付け
である。

【００５６】このようなアドレス付けを行った場合、ア
ドレス等間隔でアクセスするとき（このアドレス間隔を
ストライドと呼ぶ）、ストライド２では８個のメモリバ
ンクに、ストライド４では４個のメモリバンクに、スト
ライド８では２個のメモリバンクに、ストライド１６で
は１個のメモリバンクにアクセスが集中する。このた
め、このようなストライドではメモリバンク競合が発生
しやすくなる。メモリアクセスタイムを４クロックとす
ると、ストライド４，８，１６では常に特定のメモリバ
ンクにアクセスする状態、すなわちメモリバンクを占有
した状態になる恐れがある。

【００５７】また、リストベクトル命令のようにストラ
イドが不定である命令は、特定のメモリバンクにアクセ
スが集中する可能性があり、やはり、メモリバンク競合
が発生しやすくなり、特定のメモリバンクを占有する恐
れがある。

【００５８】このため、ストライドが「４」の倍数の命
令や、リストベクトル命令などは優先順位をこまめに切
り替えてメモリバンクの占有を防ぐ必要がある。

【００５９】次に図４においてリクエスト発行回路２９
から発行されるリクエストの詳細を示す。

【００６０】図において、１２４はリクエスト発行回路
で生成されるリクエストを、１２５はパス４０を通して
記憶制御装置に発行するリクエストである。リクエスト
１２４において、’ＲＱ’はリクエストが有効であるこ
とを示すビット、’ＥＮＤ’は１つの命令の最終要素の
リクエストであることを示すビット、’ＬＩＳＴ’はリ
ストベクトルであることを示すビット、’４’はアクセ
スストライドが「４」の倍数であることを表すビッ
ト、’Ｌ／Ｓ’はロード／ストア命令を区別するビッ
ト、’ＢＧ’，’ＢＫ’，’ＡＤＲ’はそれぞれ送出先
バンクグループ番号、メモリバンク番号、メモリバンク
内アドレスを表し、’ＳＴＯＲＥＤＡＴＡ’はストア
データを表している。

【００６１】優先順位切り替え信号制御回路２８に対し
ては、パス７０，７１，７２，７３を通して’Ｒ
Ｑ’，’ＥＮＤ’，’ＬＩＳＴ’，’４’をパス３６に
まとめて発行する。

【００６２】記憶制御装置９に対しては’ＲＱ’，’Ｌ
／Ｓ’，’ＢＧ’，’ＢＫ’，’ＡＤＲ’，’ＳＴＯＲ
ＥＤＡＴＡ’をパス４０を通して発行する。

【００６３】次に図５において優先順位切り替え信号制
御回路２８の詳しいブロック図を示す。

【００６４】図５において、６２は、発行されたリクエ
ストを数えるカウンタ、６３はカウンタ、６４は比較
器、６５，６７はＡＮＤ回路、６６，６８はＯＲ回路、
６９はディレイバッファ、７０は対応するリクエスタ、
例えば２９（図２）がリクエストを発行したことしらせ
るパス、７１は命令の終了を知らせるパス、７２はリス
トベクトル命令であることを知らせるパス、７３はアク
セスストライドがバンクグループ数「４」の倍数である
ことを知らせるパス、７５をカウンタ６３の値をその入
力に接続するパス、７６は２つの優先順位切り替え信号
の間に最低限必要なリクエスト発行数である優先順位切
り替え要素数を与えるためのパス、７７はカウンタ６２
の値を比較器に送るパス、７８はパス７６と７７の比較
結果をＡＮＤ回路６５に送るパス、７９はパス７１と７
８のＡＮＤした結果をＯＲ回路６８に送るパス、８０は
カウンタ６３のキャリー信号をＡＮＤ回路６７送るパ
ス、８１はパス７３と７４をＯＲした結果をＡＮＤ回路
６７に送るパス、８２はパス８０と８１をＡＮＤした結
果をＯＲ回路６８に送るパスである。このＯＲ回路の出
力８３は優先順位切り替信号としてディレイバッファ６
９に送られ、かつカウンタ６２のリセット入力として使
用されるパス、８４はディレイバッファ６９による遅延
時間を定めるディレイクロック数を与えるためのパスで
ある。

【００６５】優先順位切り替え信号制御回路２８では、
リクエスト発行回路２９からリクエストを発行したこと
を示す信号、１つの命令の最終要素であることを示す信
号、実行中の命令が処理するベクトルデータがリストベ
クトルであるか否かを示す信号、実行中の命令が処理す
るベクトルデータのアクセスストライドが「４」の倍数
であるか否かを示す信号をパス３６を通して受け取る。
この内、リクエストが発行されたことを示す信号はパス
７０を介してカウンタ６２に与えられる。

【００６６】カウンタ６２には初期値として「０」が格
納されており、パス７０から与えられるリクエストが発
行されたことを示す信号をカウントする。比較器６４で
はパス７７を通してカウンタ６２の値を受け取り、パス
７６を通して与えられる予じめ定めた優先順位切り替え
要素数と比較する。この優先順位切替要素数はシステム
構成や実行するプログラムの特性によって望ましい値
（メモリ競合による性能劣化が少ない値）を定めるのが
望ましい。比較の結果、これらが等しければパス７８を
通してＡＮＤ回路６５とカウンタ６２のディセーブル入
力に「１」を送り、パス７１によって与えられる命令終
了信号とのＡＮＤをとりパス７９によりＯＲ回路６８に
送る。すなわちカウンタ６２が示す発行済み要素数がパ
ス７６で与えられる優先順位切り替え要素数と等しくな
ければ命令の終了であっても優先順位切り替え信号を発
行しない。また、等しくなればパス８３によってカウン
タ６２はリセットされる。これは、ベクトル長が短いと
きに頻繁に優先順位が切り替わらないようにすることに
よって、そのベクトルプロセッサの優先順位が過剰に下
がることを防ぐためである。カウンタ６２のビット数は
ベクトルプロセッサのベクトルレジスタ（ＶＲ）の長さ
（つまり、ＶＲに保持できるベクトル要素数）によって
決める。たとえばこれが６４ならばカウンタ６２は５ビ
ットである。

【００６７】ただし、カウンタ６２が示す最大数は、Ｖ
Ｒの長さよりも大きくして、かつ優先順位切り替え要素
数の値をＶＲの長さより大きくして、数命令に１回優先
順位を切り替えるようにすることも可能である。

【００６８】要素数カウンタ６３は例えば２ビットのカ
ウンタであり、初期値として「０」が格納されている。
このカウンタもリクエスト発行信号の数をカウントす
る。カウンタ６３の値が「３」を越えるとキャリー信号
をパス８０を通してＡＮＤ回路６７に送り、カウンタの
値は「０」にもどる。このカウンタ６３のビット長は２
に限定されず、適当な数にしてよい。カウンタ６３はメ
モリバンクを占有する（同一メモリバンクに連続してア
クセスする）可能性の有る命令の、優先順位を下げる信
号を発行するタイミングを決定する。本実施例では４要
素毎に優先順位を下げる信号を発行する。

【００６９】ＯＲ回路６６にはパス７３，７２に与えら
れる、リストベクトルであることを示す信号と、ストラ
イドが「４」の倍数であることを示す信号のＯＲを検出
する。

【００７０】ＡＮＤ回路６７はパス８０と８１の値のＡ
ＮＤをとることにより、リストベクトル命令やストライ
ドが「４」の倍数の場合には、リクエストを「４」個発
行する毎に、そのベクトルプロセッサの優先順位を下げ
るための優先順位切り替え信号を生成し、これをオアゲ
ート６８に与える。この信号は、１つの命令が特定のメ
モリバンクを長時間占有することを防ぐために使用され
る。

【００７１】ＯＲ回路６８ではパス７９とパス８２のＯ
Ｒをとり、優先順位切り替え信号を新たに生成し、パス
８３によりディレイバッファ６９に送出する。ディレイ
バッファ６９では優先順位切り替え信号を、パス８４に
よって与えられたディレイクロック数だけ保持し、その
後パス４４を通して記憶制御装置９内の優先順位制御回
路６０に発行する。また、パス８３はカウンタ６２のリ
セット入力にも接続されており、パス８３の値が「１」
であればカウンタ６２をリセットする。ディレイバッフ
ァによる遅延時間は、この実施例では最終リクエストを
発行し、かつ、命令の実行が終了してからプライオリテ
ィがとられるまでの最短時間より長い時間に、もしく
は、より望ましくはその最短時間ｔαにする。この結
果、最終リクエストの発行と命令の実行の終了とに同期
して、その後の命令の処理の優先度が後述するように変
更されることになる。しかし、もしもプライオリティ回
路における競合により処理が遅れた場合、最終リクエス
トの処理を待たずに優先順位を変更することになる。最
終リクエストの処理の完了を待たないで優先順位切り替
え信号を発生するのは、回路の簡単化のためである。必
要ならば、最終リクエストの処理の完了後に優先順位切
り替え信号を出力するようにすることも可能である。

【００７２】次に図６において優先順位制御回路６０
（図２）の詳しいブロック図を示す。

【００７３】図６において、８９はデコーダ、９４は優
先順位切り替え信号を保持するレジスタ、９９はＯＲ回
路、１００，１０１，１０２，１０４はＮＯＲ回路、１
０３はＡＮＤ回路、４４，４５，４６，４７は各ベクト
ルプロセッサＶＰ０乃至ＶＰ３からの優先順位切り替え
信号を受け取るパス、９０，９１，９２，９３はデコー
ダ８９から送出されるリセット信号を、優先順位切り替
え信号レジスタ９４のリセット入力に入力するパス、９
５，９６，９７，９８は優先順位切り替え信号レジスタ
９４からの優先順位切り替え信号を、論理回路９９，１
００，１０１，１０２，１０３，１０４に送出するパ
ス、１０５は全ベクトルプロセッサの優先順位切り替え
信号をＯＲ回路９９でＯＲして生成した優先順位切り替
えトリガを、各プライオリティ回路ＰＲ０乃至ＰＲ３に
送出するパス、１０６，１０７は信号線１０５の優先順
位切り替え信号を発行しているベクトルプロセッサの番
号をコード化した信号を各プライオリティ回路ＰＲ０乃
至ＰＲ３に送出するパスである。パス１０５，１０６，
１０７をまとめてパス６１とし、各プライオリティ回路
ＰＲ０乃至ＰＲ３に優先順位切り替え信号を送出する。

【００７４】優先順位切り替え信号レジスタ９４はビッ
トＣ０，Ｃ１，Ｃ２，Ｃ３からなっており、それぞれベ
クトルプロセッサＶＰ０乃至ＶＰ３からの優先順位切り
替え信号を保持する。もしＣ０乃至Ｃ３のうちどれか一
つでも「１」であれば、ＯＲ回路９９により、パス１０
５に「１」が送出される。

【００７５】ＮＯＲ回路１００，１０１，１０２，１０
４及びＡＮＤ回路１０３は、優先順位切り替え信号を発
行したベクトルプロセッサの番号をコード化し、パス１
０６，１０７に出力する。もし、Ｃ０乃至Ｃ３の複数が
同時に「１」である場合にはＣ０，Ｃ１，Ｃ２，Ｃ３の
順に固定的に優先順位を決定し、最も優先順位の高いベ
クトルプロセッサの番号をコード化する。Ｃ０，Ｃ１，
Ｃ２，Ｃ３の各々が選ばれた場合、パス１０６，１０７
にはそれぞれ｛０，０｝，｛０、１｝，｛１、０｝，
｛１、１｝が出力される。

【００７６】デコーダ８９は、優先順位切り替え信号を
パス６１を通してプライオリティ回路に送出した後、優
先順位切り替え信号を発行したベクトルプロセッサの優
先順位切り替え信号レジスタ９４をリセットする。すな
わち、パス１０５が「１」のとき、デコーダ８９ではパ
ス１０６，１０７の値をデコードし、優先順位切り替え
信号レジスタ９４のリセット入力に入力することによっ
て優先順位切り替え信号レジスタ９４をリセットする。
これにより、優先順位切り替え信号レジスタ９４のＣ０
乃至Ｃ３の内、プライオリティ回路ＰＲ０乃至ＰＲ３に
送出されたものだけリセットすることができる。

【００７７】次に図７においてプライオリティ回路５６
の詳しいブロック図を示す。

【００７８】図において、１０８はデコーダ、１１３は
優先順位を表す優先順位ビットレジスタ、１１５，１１
６，１１７，１１８は各ベクトルプロセッサＶＰ０乃至
ＶＰ３から発行されるアクセスリクエストを保持するリ
クエストレジスタ、１２３はプライオリティ論理であ
る。１０５，１０６，１０７は優先順位制御回路６０か
ら送られて来る信号６１を分解したパスであり、１０５
は優先順位切り替えトリガー、１０６，１０７はベクト
ルプロセッサの番号をコード化したもので、図６に示し
たものと同じ信号である。

【００７９】デコーダ１０８では、パス１０６，１０７
の値をデコードし、ベクトルプロセッサＶＰ０乃至ＶＰ
３に対応する信号線１０９，１１０，１１１，１１２の
いずれかを「１」にする。

【００８０】レジスタ１１３内の優先順位ビットは、そ
れぞれ２つのプロセッサ間の優先順位を１ビットで表す
複数ビットからなる。優先順位ビットを表す「Ｈ」の次
の２つの数字は、それぞれベクトルプロセッサの番号を
表している。例えば、ビットＨ０１，Ｈ０２，Ｈ０３は
それぞれＶＰ０とＶＰ１，ＶＰ２，ＶＰ３との間の優先
順位を、ビットＨ１２，Ｈ１３はそれぞれＶＰ１とＶＰ
２，ＶＰ３との間の優先順位を、ビットＨ２３はＶＰ２
とＶＰ３との間の優先順位を表している。優先順位ビッ
トが「１」の場合は、右側の番号のベクトルプロセッサ
の優先順位が高く、優先順位ビットが「０」の場合は、
左側の番号のベクトルプロセッサの優先順位が高い。例
えば、Ｈ０３が「１」である場合、右側の番号であるＶ
Ｐ３の優先順位がＶＰ０より高いことを示している。

【００８１】優先順位ビット１１３において、’Ｅ’は
イネーブル、’Ｓ’はセット、’Ｒ’はリセット入力で
ある。このため、優先順位切り替えトリガ１０５が
「１」の場合にのみ、優先順位ビットのセット／リセッ
トが行われる。セット／リセットは、’Ｓ’、’Ｒ’そ
れぞれの入力が「１」の場合に行われる。

【００８２】このように、本実施例では、各プライオリ
ティ回路５６、又は５９内に、各ベクトルプロセッサの
相対的な優先順位を保持するレジスタ１１３が設けら
れ、これらは、共通の優先順位変更回路６０（図２）に
より接続されている。したがって、これらの優先順位レ
ジスタ１１３は全て同じ値を有する。したがって一つの
これらのレジスタ１１３を複数のプライオリティ回路に
共通に設けてもよい。しかし、この場合には次の問題が
ある。バンクグループの装置サイズが大きくなるため、
バンクグループ同士が離れて配置する必要がある。この
ため優先順位を記憶するレジスタ１１３を装置全体で１
つとすると、この共通の優先順位記憶レジスタといくつ
かのバンクグループとの物理的距離が大となりリクエス
トがプライオリティ回路に到着してから、優先順位の値
を基に選択するリクエストを決定するまでのディレイが
大きくなり性能が低下する。そこで本実施例ではバンク
グループ毎に優先順位レジスタを設け、このディレイを
なした。

【００８３】次に、図２においてリクエストが処理され
る流れを説明する。

【００８４】まず、ベクトルプロセッサＶＰ０からベク
トルロード／ストア命令が発行されると、リクエスト発
行回路２９からアクセスリクエストが発行される。リク
エストは、リクエストが有効であることを示すビット
と、リクエストの送り先であるバンクグループ番号、メ
モリバンク番号、及びメモリバンク内アドレスと、ベク
トルロード／ストア命令を区別するフラグと、ベクトル
ストア命令の場合にはストアデータからなっている。

【００８５】発行されたリクエストはパス４０を通して
リクエストキューＱＵＥ０に送出され、一時保持され
る。ＱＵＥ０に空きが無い状態であれば、リクエスト発
行回路２９はリクエストを発行しない。

【００８６】リクエストキューＱＵＥ０でリクエストが
保持されると、そのリクエストは全プライオリティ回路
ＰＲ０，乃至ＰＲ３に対して発行される。各プライオリ
ティ回路ＰＲ０乃至ＰＲ３ではリクエストの送り先のバ
ンクグループ番号と、プライオリティ回路の対応してい
るバンクグループの番号を比較し、同じであればそのリ
クエストを受け取り競合調停に参加させる。

【００８７】今ＰＲ０にＱＵＥ０とＱＵＥ１からのリク
エストが競合調停に参加しているとすると、プライオリ
ティ回路ＰＲ０では優先順位ビットレジスタ１１３のＨ
０１の値に従って選択するリクエストを決定する。例え
ば優先順位ビットＨ０１が「０」であればＱＵＥ０から
のリクエストを選択し、Ｈ０１が「１」であればＱＵＥ
１からのリクエストを選択する。選択されたリクエスト
はＢＧ０に送出される。

【００８８】ＢＧ０では、リクエストが持つ送出先メモ
リバンク番号に従ってＢＫ０乃至ＢＫ３の内のいずれか
のメモリバンクに送出される。メモリバンクではメモリ
アクセスタイムの後にアクセスが終了する。ここではメ
モリアクセスタイムを４サイクルとする。

【００８９】ベクトルロード命令の場合はパス２４を通
して読み出したデータがフェッチデータバッファ２３
（図１）に送られる。ベクトルストア命令の場合は、ア
クセスが終了した時点で命令が終了する。

【００９０】フェッチデータバッファ２３では、各ベク
トルプロセッサ毎に読み出したデータをリクエストの発
行順に並べ替える。並べ替えたデータは、発行された順
にベクトルプロセッサＶＰ０乃至ＶＰ３に送られる。読
み出したデータが全てベクトルプロセッサに送られた時
点でベクトルロード命令が終了する。

【００９１】次に本実施例におけるプライオリティ回路
内の優先順位の切り替え方法について、ＶＰ０の優先順
位を切り替える場合を例にとって説明する。

【００９２】まず、ベクトルプロセッサＶＰ０からリク
エストが発行されると、リクエスト発行回路２９からパ
ス３６を通して、リクエストが有効であることを示す信
号、１つの命令の最終要素であることを示す信号、リス
トベクトルであることを示す信号、アクセスストライド
が「４」の倍数であることを示す信号を優先順位切り替
え信号制御回路２８に送出する。

【００９３】優先順位切り替え信号制御回路２８では、
パス３６でまとめて送られてきた値をパス７０，７１，
７２，７３に分解する。まずリクエストが有効であるこ
とを示すパス７０の値をカウンタ６２，６３に加算す
る。カウンタ６３で加算した結果とパス７６によってあ
らかじめ与えられた優先順位切り替え要素数（本実施例
では４とする）とを比較器６４で比較し、パス７８を介
してＡＮＤ回路６５に送る。ＡＮＤ回路６５では１つの
命令の最終リクエストであることを示すパス７１とパス
７８のＡＮＤをとる。これにより、以前に優先順位切り
替え信号を発行してからパス７６で表される要素数を発
行するまでは、優先順位切り替え信号の発行を抑止する
ことができる。

【００９４】一方カウンタ６３は２ビットカウンタであ
り、値が「３」を越えた場合にはキャリー信号をパス８
０に送出する。ＯＲ回路６６では、リストベクトル命令
であるかアクセスストライドが「４」の倍数である場合
を検出し、ＡＮＤ回路６７でパス８０とＡＮＤをとる。
これにより、メモリバンクを長時間占有する可能性のあ
る、リストベクトル命令やアクセスストライドが「４」
の倍数である命令は、カウンタ６３の最大カウント数を
越える数である「４」要素に１回は優先順位切り替え信
号を発行して、メモリバンクの占有を防ぐことができ
る。

【００９５】ＯＲ回路６８ではパス７９とパス８２の値
をＯＲし、優先順位切り替え信号を生成してディレイバ
ッファ６９に送る。ディレイバッファ６９では、パス８
４を通してあらかじめ与えられたディレイクロック数だ
け優先順位切り替え信号を保持した後、パス４４を通し
て記憶制御装置９内の優先順位制御回路６０に優先順位
切り替え信号を送る。優先順位の切り替えは、最終リク
エストがプライオリティ回路５６乃至５９で選択されて
から行うのが理想的である。また、プライオリティ回路
５６乃至５９で競合が発生した場合には、最終リクエス
トがリクエスト発行回路２９から発行されてからプライ
オリティ回路５６乃至５９で選択されるまでの時間に幅
が生じる。したがってディレイクロック数は、リクエス
ト発行回路２９から最終リクエストが発行されてからプ
ライオリティ回路５６乃至５９で選択されるまでの最短
のクロック数以上で優先順位が切り替えられる値にする
必要がある。本実施例では、最終リクエストが発行され
てから選択されるまでの最短時間は「２」クロックであ
り、また最終リクエストが発行されてから優先順位を切
り替えるまでのディレイバッファ６９のディレイ時間を
除いたクロック数が「１」であるため、ディレイクロッ
ク数を「１」とした。これにより、最終リクエストがリ
クエスト発行回路２９から発行されてからプライオリテ
ィ回路５６乃至５９で選択されるまでの最短時間で優先
順位を切り替えることができる。

【００９６】優先順位制御回路６０では、パス４４を通
して受け取ったベクトルプロセッサＶＰ０からの優先順
位切り替え信号を、優先順位切り替え信号レジスタ９４
のＣ０で保持する。

【００９７】優先順位切り替え信号レジスタ９４のＣ０
で保持された優先順位切り替え信号は「１」になるた
め、ＯＲ回路９９によって優先順位切り替えトリガを生
成し、パス１０５に送出する。

【００９８】もし他のベクトルプロセッサからの優先順
位切り替え信号であるＣ１乃至Ｃ３のいずれかが「１」
の場合、論理回路１００，１０１，１０２，１０３，１
０４により、Ｃ０のベクトルプロセッサ番号「０」をコ
ード化し、パス１０６，１０７に｛０、０｝を送出す
る。

【００９９】パス１０５，１０６，１０７はパス６１に
まとめられ各プライオリティ回路ＰＲ０乃至ＰＲ３に送
出される。

【０１００】またデコーダ８９ではパス１０５が「１」
の場合、パス１０６，１０７のコード化された信号
｛０、０｝をデコードし、優先順位切り替え信号レジス
タ９４のリセット入力に入力する。これにより、パス１
０６，１０７で各プライオリティ回路に優先順位切り替
え信号が送出された優先順位切り替えレジスタ９４のＣ
０がリセットされる。

【０１０１】各プライオリティ回路ＰＲ０乃至ＰＲ３で
は、優先順位制御回路６０からパス６１を通してコード
化した優先順位切り替え信号を受け取る。

【０１０２】プライオリティ回路５６では、コード化し
た優先順位切り替え信号の発行元ベクトルプロセッサの
番号をパス１０６，１０７を通してデコーダ１０８で受
け取る。今の例では、パス１０６，１０７で受け取る値
は共に「０」であるから、パス１０９からは「１」が、
パス１１０，１１１，１１２からは「０」が送出され
る。

【０１０３】パス１０５で受け取る優先順位切り替えト
リガが「１」であり、パス１０９から優先順位レジスタ
１１３のＨ０１，Ｈ０２，Ｈ０３のセット入力に「１」
が入力されるため、Ｈ０１，Ｈ０２，Ｈ０３は全て
「１」にセットされる。すなわち、ベクトルプロセッサ
ＶＰ０の優先順位がＶＰ１，ＶＰ２，ＶＰ３のどれに対
しても低くなり、優先順位の切り替えが終了する。

【０１０４】優先順位の切り替えは全てのプライオリテ
ィ回路において同時に行われるため、全プライオリティ
回路の優先順位の状態は常に等しくなる。

【０１０５】次に、ＶＰ０，ＶＰ１から発行されたベク
トルロード命令のリクエストが、記憶制御装置において
競合を起こす場合に、優先順位を全プライオリティ回路
で等しくした場合の効果ついて説明する。

【０１０６】ＶＰ０，ＶＰ１からそれぞれ、リクエスト
｛ａ₀，ａ₁，ａ₂，ａ₃｝からなる命令Ａと、リクエスト
｛ｂ₀，ｂ₁，ｂ₂，ｂ₃｝からなる命令Ｂが同時に発行さ
れ、かつ命令Ａ，Ｂのリクエストが共に、ＢＫ０，ＢＫ
４，ＢＫ８．ＢＫ１２に順にアクセスする場合のタイム
チャートを図８に示す。ただし、プライオリティ回路内
の優先順位はＶＰ０の方が高いとする。

【０１０７】この場合、各プライオリティ回路で選択さ
れるのは命令Ａのリクエストであるため、リクエストａ
₀，ａ₁，ａ₂，ａ₃がそれぞれメモリバンクＢＫ０，ＢＫ
４，ＢＫ８，ＢＫ１２に先にアクセスする。リクエスト
ｂ₀，ｂ₁，ｂ₂，ｂ₃はメモリアクセスタイムである４サ
イクルの後、それぞれメモリバンクＢＫ０，ＢＫ４，Ｂ
Ｋ８，ＢＫ１２にアクセスする。読み出したデータがフ
ェッチデータバッファに送られる順番は、命令Ａの４要
素が先であり、図１８に示したような処理の遅れは生じ
ない。

【０１０８】次に全プライオリティ回路の優先順位を一
斉に切り替えることの効果を、優先順位を固定した場合
と比較して説明する。

【０１０９】図１９に全プライオリティ回路の優先順位
を等しく、かつ、固定した場合に、ＶＰ０から命令Ａ₀
｛ａ₀₀，ａ₀₁，ａ₀₂，ａ₀₃｝，Ａ₁｛ａ₁₀，ａ₁₁，
ａ₁₂，ａ₁₃｝，Ａ₂｛ａ₂₀，ａ₂₁，ａ₂₂，ａ₂₃｝を、Ｖ
Ｐ１から命令Ｂ₀｛ｂ₀₀，ｂ₀₁，ｂ₀₂，ｂ₀₃｝，Ｂ₁｛ｂ
₁₀，ｂ₁₁，ｂ₁₂，ｂ₁₃｝，Ｂ₂｛ｂ₂₀，ｂ₂₁，ｂ₂₂，ｂ
₂₃｝を発行した時のタイムチャートを示す。

【０１１０】命令Ａ₀，Ａ₁，Ａ₂，Ｂ₀は共に、メモリバ
ンクＢＫ０，ＢＫ４，ＢＫ８，ＢＫ１２を順にアクセス
し、また命令Ｂ₁はメモリバンクＢＫ１，ＢＫ５，ＢＫ
９，ＢＫ１３に、命令Ｂ₂はメモリバンクＢＫ２，ＢＫ
６，ＢＫ１０，ＢＫ１４に順にアクセスすると仮定す
る。また、各プライオリティ回路における優先順位はＶ
Ｐ０の方がＶＰ１より高いと仮定する。

【０１１１】始め、命令Ａ₀と命令Ｂ₀がメモリバンクで
競合を起こすが、ＶＰ０の方が優先順位が高いためリク
エストａ₀₀，ａ₀₁，ａ₀₂，ａ₀₃が先にＢＫ０，ＢＫ４，
ＢＫ８，ＢＫ１２にアクセスする。メモリアクセスタイ
ムである４サイクル経った後、今度はＶＰ０の命令Ａ₁
とＶＰ１の命令Ｂ₀が競合を起こす。この場合もＶＰ０
の優先順位が高いため、リクエストａ₁₀，ａ₁₁，ａ₁₂，
ａ₁₃が先にＢＫ０，ＢＫ４，ＢＫ８，ＢＫ１２にアクセ
スする。さらに４サイクル経った後も同様に命令Ａ₂が
先に処理される。命令Ｂ₀は再び４サイクル経った後、
ＢＫ０，ＢＫ４，ＢＫ８，ＢＫ１２にアクセスする。命
令Ｂ₁のリクエストｂ₁₀，ｂ₁₁，ｂ₁₂，ｂ₁₃は、Ｂ₀命令
の各リクエストｂ₀₀，ｂ₀₁，ｂ₀₂，ｂ₀₃がプライオリテ
ィ回路の競合調停を終えてから競合調停に参加し、ＢＫ
１，ＢＫ５，ＢＫ９，ＢＫ１３にアクセスする。同様に
命令Ｂ₂のリクエストｂ₂₀，ｂ₂₁，ｂ₂₂，ｂ₂₃は、Ｂ₁命
令の各リクエストｂ₁₀，ｂ₁₁，ｂ₁₂，ｂ₁₃がプライオリ
ティ回路の競合調停を終えてから競合調停に参加し、Ｂ
Ｋ２，ＢＫ６，ＢＫ１０，ＢＫ１４にアクセスする。

【０１１２】主記憶における処理効率を上げるには、メ
モリバンクの稼働率を上げる必要がある。しかし、上記
のように優先順位を固定すると、２つのベクトルプロセ
ッサ間で競合が生じた場合、常に優先順位の高いベクト
ルプロセッサＶＰ０のリクエストの処理は優先されるた
め、優先順位の低いベクトルプロセッサＶＰ０で実行さ
れる命令Ａ₀と競合を起こした命令Ｂ₀以降の命令Ｂ₁，
Ｂ₂が競合を起こさない場合でも処理が遅れる。このた
め、メモリバンクの稼働率が低下し、性能低下の原因に
なる場合がある。

【０１１３】図１９で説明した命令列と同じ命令列で、
優先順位を命令単位で切り替えた場合のタイムチャート
を図９に示す。

【０１１４】優先順位を固定した場合である図１９と異
なるのは次の仮定をしている点である。ＶＰ０の命令Ａ
₀のリクエストが全てＶＰ０から発行されてから２クロ
ック後にＶＰ０の優先順位が最も低くなり、ＶＰ１の命
令Ｂ₀の優先順位が上がる。また、ＶＰ１の命令Ｂ₀のリ
クエストが全てＶＰ１から発行されてから２クロック後
にＶＰ１の優先順位が最も低くなり、ＶＰ０の命令Ａ₁
の優先順位が上がる。以後同様に優先順位が切り替わっ
ていく。このため、図９では命令Ａ₂のリクエストより
も後に処理されていた命令Ｂ₀のリクエストが図９では
命令Ａ₂より先に処理される。このため、ＶＰ０からの
命令Ａ₀，Ａ₁，Ａ₂と競合を起こさない命令Ｂ₁，Ｂ₂の
処理がＡ₁，Ａ₂の終了をまたないでできるため、メモリ
バンクの稼働率が上がり、主記憶における処理性能が向
上する。

【０１１５】（実施例２）次に実施例２の概略について
説明する。実施例２では、実施例１と異なり、優先順位
切り替え信号をベクトルプロセッサから直接出力せず、
リクエストにマージして記憶制御装置に出力する。記憶
制御装置では受け取ったリクエストの優先順位切り替え
信号が「１」である場合、全プライオリティ回路に対し
て優先順位切り替え信号が「１」であるダミーリクエス
トを発行し、プライオリティ回路内の優先順位を切り替
える。

【０１１６】図１０に実施例２によるベクトルプロセッ
サと記憶制御装置の構成を示す。実施例１と同じ部分で
ある主記憶装置、フェッチデータバッファは省略してあ
る。図において実施例１と同じ番号は同じものを指す。
また、実施例１において用いた装置を部分的に変更した
ものには番号に「Ａ」を付けてある。

【０１１７】図８において、ベクトルプロセッサ１Ａ，
２Ａ，３Ａ，４Ａはリクエストマージ回路１３０，１３
１，１３２，１３３を持ち、優先順位切り替え信号制御
部２８，３０，３２，３４からのパス４４，４５，４
６，４７がベクトルプロセッサを出ず、リクエストマー
ジ回路１３０，１３１，１３２，１３３に入力されてい
ることが実施例１と異なる点である。

【０１１８】記憶制御装置９Ａでは、各ベクトルプロセ
ッサ１Ａ，２Ａ，３Ａ，４Ａからの優先順位切り替え信
号を受け取るパスと、実施例１における優先順位制御回
路６０が無いことと、プライオリティ回路５６Ａ，５７
Ａ，５８Ａ，５９Ａが変更されている点が実施例１と異
なる。図において装置１Ａ，２Ａ，３Ａ，４Ａ，９Ａは
それぞれ一つの集積回路上に構成されることが望まし
い。

【０１１９】次に図１１において、リクエストマージ回
路１３０の構成を詳しく説明する。

【０１２０】図において、１３８はリクエスト発行回路
２９から送られてきたリクエストを保持するリクエスト
レジスタ、１３９は優先順位切り替え信号制御回路から
送られてきた優先順位切り替え信号を、優先順位切り替
えビットとしてリクエストレジスタ１３８のリクエスト
とマージするためのリクエストレジスタ、１４０はリク
エストレジスタ１３８と１３９を結合するパスである。

【０１２１】次に図１２において、プライオリティ回路
５６Ａの構成を詳しく説明する。

【０１２２】図において、図７のプライオリティ回路５
６と異なる点は、プライオリティ論理１２３Ａがリクエ
ストを選択したことを示す信号、及び選択したリクエス
トの発行元のベクトルプロセッサの番号を、パス１２６
を通してデコーダ１０８と優先順位ビット１１３に送る
ことである。これにより、選択したリクエストの発行元
であるベクトルプロセッサの優先順位を下げることがで
きる。優先順位ビットの変更方法は実施例１と同様であ
る。

【０１２３】図１０におけるリクエストの処理の流れ
で、実施例１と異なる部分について説明する。

【０１２４】ＶＰ０において、リクエスト発行回路２９
から発行されたリクエストはリクエストマージ回路１３
０で保持され、優先順位切り替え信号制御回路２８から
の優先順位切り替え信号とマージされる。

【０１２５】優先順位切り替え信号とマージされたリク
エストはパス４０を通してリクエストキュー例えばＱＵ
Ｅ０に一旦保持された後、プライオリティ回路５６Ａ，
５７Ａ，５８Ａ，５９Ａに送出される。各プライオリテ
ィ回路たとえば５６Ａでは、優先順位切り替えビットが
「０」の場合には、自分の持つバンクグループ番号とリ
クエストの持つ送出先バンクグループ番号を比較し、等
しければリクエストを受け取る。優先順位切り替えビッ
トが「１」の場合は、全プライオリティ回路内の、その
リクエストキュー、例えばＱＵＥ０に対応するリクエス
トレジスタ例えば１１３に空きがあればバンクグループ
番号を比較せず全てリクエストを受け取り、リクエスト
受け取り信号（図示せず）をリクエスタに発行する。リ
クエスタでは全プライオリティ回路のリクエストレジス
タ１１３からのリクエスト受け取り信号を受け取った時
点で、リクエストが受け取られたとみなし、次のリクエ
スト発行の処理を行う。

【０１２６】リクエストを受け取ったプライオリティ回
路５６Ａでは、競合調停で選択されたリクエストの優先
順位切り替えビットが「０」の場合には、実施例１と同
様にリクエストを処理する。選択されたリクエストの優
先順位切り替えビットが「１」の場合には、リクエスト
優先順位切り替え信号「１」とリクエストの発行元のベ
クトルプロセッサ番号をパス１２６に送出するが、パス
１０にはリクエストを送出する。また、優先順位切り替
えビットが「１」の場合にはバンクグループ番号を比較
し、等しい場合にはパス１０にリクエストを送出し、等
しくない場合にはパス１０にリクエストを送出しない。

【０１２７】次に優先順位を切り替える処理の流れで、
実施例１と異なる点を説明する。

【０１２８】リクエストマージ回路１３０において優先
順位切り替えビット「１」をマージされたリクエスト
は、全プライオリティ回路においてリクエストが受け取
られる。

【０１２９】プライオリティ回路、例えばＰＲ０では選
択したリクエストの優先順位切り替えビットが「１」の
場合、優先順位切り替え信号「１」と、選択されたリク
エストの発行元のベクトルプロセッサ番号を、パス１２
６を通してデコーダ１０８及び優先順位レジスタ１１３
に送る。

【０１３０】その後の優先順位の切り替えは実施例１と
同様に行う。

【０１３１】本実施例において、図１９及び図９で使用
した命令列を用いた場合のタイムチャートを図１３に示
す。実施例１と異なるのは、各バンクグループにおいて
最終リクエストを受け取ってから優先順位を切り替える
ため、命令の切り替りに対応して優先順位を切り替える
ことが出来るためよりきめ細かい制御ができる。

【０１３２】（実施例３）次に実施例３の概略について
説明する。実施例３は、実施例１においてそれぞれ１つ
しかなかった主記憶装置と記憶制御装置が２つずつにな
った場合に、システム全体のプライオリティ回路の優先
順位を一斉に切り替える実施例に関する装置である。

【０１３３】図１４に実施例３で対象とするコンピュー
タシステムを、また図１４におけるベクトルプロセッサ
と記憶制御装置の詳しい構成を図１５に示す。実施例１
と同じ番号は同じものを指す。また実施例１において用
いた装置を部分的に変更したものには番号に「Ｂ」を付
けてある。

【０１３４】図１４において、記憶制御装置１４１（Ｓ
ＣＵ１）は記憶制御装置９Ｂ（ＳＣＵ０）と同じ構成で
ある。また主記憶装置１４６（ＭＳ１）は主記憶装置１
４（ＭＳ０）と同じ構成である。フェッチデータバッフ
ァ２３ＢはＭＳ０，ＭＳ１の両方から読み出したデータ
を並べ替える点が実施例１、２と異なる。

【０１３５】図１５において、ベクトルプロセッサ１
Ｂ，２Ｂ，３Ｂ，４Ｂは、リクエスト発行回路２９Ｂ，
３１Ｂ，３３Ｂ，３５Ｂから発行されるリクエストに、
送出先の主記憶装置の番号が付加されている点が実施例
１と異なる。

【０１３６】また、記憶制御装置９Ｂにおいて、リクエ
ストキュー４８Ｂ，４９Ｂ，５０Ｂ，５１Ｂがリクエス
トに付加されている送出先の主記憶装置の番号を識別
し、記憶制御装置９Ｂが持つ番号と等しければリクエス
トキューに保持することが実施例１と異なる。

【０１３７】リクエストの処理の流れが実施例１と異な
る点を以下に説明する。ベクトルプロセッサ１Ｂ，２
Ｂ，３Ｂ，４Ｂからリクエストがパス４０，４１，４
２，４３を通して記憶制御装置９Ｂ，１４１に同時に発
行され、記憶制御装置９Ｂ，１４１内のリクエストキュ
ー４８Ｂ，４９Ｂ，５０Ｂ，５１Ｂ等によって、リクエ
ストに付加された送出先の記憶制御装置の番号を識別し
て、リクエストを保持するかどうかを決定する点が実施
例１と異なる。記憶制御装置９ＢではＭＳ０に対するリ
クエストを、記憶制御装置１４１ではＭＳ１に対するリ
クエストを選択して保持する。

【０１３８】また、優先順位を切り替える処理の流れが
実施例１と異なる点を以下に説明する。ベクトルプロセ
ッサ１Ｂ，２Ｂ，３Ｂ，４Ｂ内の優先順位切り替え信号
制御装置から発行される優先順位切り替え信号は、パス
４４，４５，４６，４７を通して、記憶制御装置９Ｂと
記憶制御装置１４１に同時に送られることが実施例１と
異なる。これにより、システム全体のプライオリティ回
路の優先順位を、同時に切り替えることが可能である。

【０１３９】本実施例は実施例１と同等の性能が得られ
る。

【０１４０】（実施例４）次に実施例４の概略について
説明する。実施例４では、実施例３の構成において実施
例２と同じように優先順位切り替え信号をリクエストに
マージして記憶制御装置に出力する。

【０１４１】図１６に実施例４によるベクトルプロセッ
サと記憶制御装置の構成を示す。図において実施例２、
３と同じ番号は同じものを指す。また、実施例２、３に
おいて用いた装置を部分的に変更したものには番号に
「Ｃ」を付けてある。

【０１４２】ベクトルプロセッサ１Ｃ，２Ｃ，３Ｃ，４
Ｃは、リクエスト発行回路を実施例３で用いた２９Ｂ，
３１Ｂ，３３Ｂ，３５Ｂを使用する点が実施例２、３と
異なる。

【０１４３】記憶制御装置９Ｃは、リクエストキュー４
８Ｃ，４９Ｃ，５０Ｃ，５１Ｃが異なる点が実施例２と
異なる。記憶制御装置１４１Ｃは記憶制御装置９Ｃと同
じ構成である。

【０１４４】リクエストキュー４８Ｃ，４９Ｃ，５０
Ｃ，５１Ｃは、各ベクトルプロセッサ１Ｃ，２Ｃ，３
Ｃ，４Ｃから送られてくるリクエストの、優先順位切り
替えビットが「１」である場合、必ずリクエストを保持
する点が実施例２と異なる。

【０１４５】リクエストキュー４８Ｃ，４９Ｃ，５０
Ｃ，５１Ｃが実施例３と異なる点は、優先順位切り替え
ビットが「１」である場合は、必ずリクエストを保持す
るところである。これにより、ベクトルプロセッサから
発行される優先順位切り替えビットが「１」であるリク
エストを、全ての記憶制御装置９Ｃ，１３２Ｃに対して
発行できる。

【０１４６】本実施例は実施例２と同等の性能が得られ
る。

【０１４７】（実施例５）本実施例では、特定のプロセ
ッサの優先順位を他のプロセッサよりも上げたい場合
に、そのプロセッサの優先順位を最も高く固定すること
によって主記憶アクセス競合による処理の遅れを小さく
することが特徴である。

【０１４８】次に実施例５の概略について説明する。実
施例５は、サービスプロセッサから特定のベクトルプロ
セッサの優先順位を上げる信号をが発行された場合に、
全プライオリティ回路における、そのベクトルプロセッ
サの優先順位を最も高くすることに関する装置である。

【０１４９】実施例５は、実施例１、３に適用可能であ
る。本実施例は実施例１、３の優先順位制御回路５６の
一部を変更することにより実現可能である。図２０に本
実施例における優先順位制御回路を示す。

【０１５０】図において図６と同じ番号は同じものを指
す。図６と異なる点は、サービスプロセッサ（図示せ
ず）から優先順位固定信号とベクトルプロセッサの番号
をコード化した信号を受け取るパス１７８，１７９，１
８０と、デコーダ１７７と、ＡＮＤ回路１７３，１７
４，１７５，１７６を持つことである。

【０１５１】図２０に示した本実施例の優先順位制御回
路の動作について説明する。

【０１５２】まず、サービスプロセッサからは優先順位
固定信号とベクトルプロセッサ番号を常に出力する。サ
ービスプロセッサからの優先順位固定信号をパス１７８
を通して受け取り、パス１７９，１８０のベクトルプロ
セッサ番号をデコーダ１７７でデコードする。デコード
した結果をＡＮＤ回路１７３，１７４，１７５，１７６
に入力することにより、ベクトルプロセッサからの優先
順位切り替え信号８５，８６，８７，８８の内、サービ
スプロセッサで指定したベクトルプロセッサからの信号
だけを「１」にならないようにできる。これにより、サ
ービスプロセッサで指定したベクトルプロセッサの優先
順位を下げないようにすることができるため、結果とし
てそのベクトルプロセッサの優先順位を最も高くするこ
とができる。

【０１５３】なお、実施例２では、優先順位切り替え信
号を、一連の要求の最後の要求とともに、リクエストキ
ューに入れたが、この信号を、一つの要求として、この
最後の信号の後にリクエストキュー例えばＱＵＥ０に入
れるようにしてもよい。この場合各リクエストキューお
よび各プライオリティ回路の構造は、実施例１のごとく
に構成すればよい。

【０１５４】

【発明の効果】本願の発明によれば、プロセッサ間の主
記憶アクセス競合による処理の遅れを大幅に改善できる
マルチプロセッサシステムが得られる。

【０１５５】さらに本願の他の発明によれば、サービス
プロセッサなどから特定のプロセッサの主記憶アクセス
における優先順位を上げるできるマルチプロセッサシス
テムが得られる。

【図面の簡単な説明】

【図１】本発明の実施例１、２によるコンピュータシス
テムの要部構成図。

【図２】図１における本発明の第１の実施例によるベク
トルプロセッサ、記憶制御装置、主記憶装置のブロック
図。

【図３】図２における本発明の第１の実施例によるメモ
リバンクへのアドレス割り付けの図。

【図４】図２における本発明の第１の実施例によるリク
エスト発行回路のブロック図。

【図５】図２のベクトルプロセッサに用いる優先順位切
り替え信号制御回路のブロック図。

【図６】図２の記憶制御装置に用いる優先順位制御回路
のブロック図。

【図７】図２の記憶制御装置に用いる優先順位切り替え
回路のブロック図。

【図８】図２の実施例において２つのベクトルプロセッ
サからそれぞれ１つのベクトルロード命令を発行した場
合のタイムチャート。

【図９】図２の実施例において２つのベクトルプロセッ
サからそれぞれ３つのベクトルロード命令を発行した場
合のタイムチャート。

【図１０】本発明の第２の実施例によるベクトルプロセ
ッサと記憶制御装置のブロック図。

【図１１】図１０のベクトルプロセッサに用いるリクエ
ストマージ回路のブロック図。

【図１２】図１０の記憶制御装置に用いるプライオリテ
ィ回路のブロック図。

【図１３】図１０の実施例において２つのベクトルプロ
セッサからそれぞれ３つのベクトルロード命令を発行し
た場合のタイムチャート。

【図１４】本発明の実施例３、４によるコンピュータシ
ステムの要部構成図。

【図１５】図１４における本発明の第３の実施例による
ベクトルプロセッサと記憶制御装置のブロック図。

【図１６】図１４における本発明の第４の実施例による
ベクトルプロセッサと記憶制御装置のブロック図。

【図１７】従来のベクトルプロセッサの構成図。

【図１８】図１７の従来のベクトルプロセッサにおいて
２つのベクトルプロセッサからそれぞれ１つのベクトル
ロード命令を発行した場合のタイムチャート。

【図１９】図１７の従来のベクトルプロセッサにおいて
２つのベクトルプロセッサからそれぞれ３つのベクトル
ロード命令を発行した場合のタイムチャート。

【図２０】本発明の実施例５による優先順位制御回路の
ブロック図。

【図２１】図１７の従来技術によるプライオリティ回路
のブロック図。

フロントページの続き (72)発明者磯部忠章神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者橋本茂子神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者稲上泰弘東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者玉置由子東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開平４−24843（ＪＰ，Ａ) 特開平１−263762（ＪＰ，Ａ) 特開平４−96841（ＪＰ，Ａ) 特開平２−83778（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 - 15/177 G06F 17/10

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサと、互いに並列にアクセス可能な複数の部分記憶装置に分割
された記憶装置と、該複数のプロセッサから並列に出力される、該記憶装置
に対するメモリアクセス要求を、並列に該複数の部分記
憶装置へ転送する記憶制御回路とを有し、該複数のプロセッサは、それぞれ複数のリクエスタの一
つを含み、各リクエスタは、それが属するプロセッサで
実行中の、該記憶装置内の複数の記憶位置に対するアク
セスを要求する命令（メモリアクセス命令）に応答し
て、該複数の記憶位置へのアクセスを要求する複数のア
クセス要求を順次発行し、各リクエスタは、そのリクエスタが属するプロセッサが
実行中のメモリアクセス命令による前記複数のアクセス
要求の順次発行のまとまった単位ごとに、対応するリク
エスタの優先順位を他のプロセッサに属するリクエスタ
よりも低くすることを要求する優先順位切り替え信号を
出力する第１の信号生成回路を有し、該記憶制御装置は、それぞれ該複数の部分記憶装置の一つに対応して設けら
れ、それぞれ該複数のプロセッサから供給された、対応
する部分記憶装置に転送されるべき複数のアクセス要求
が競合する場合に、該競合する複数のアクセス要求の一
つを選択する複数の選択回路と、該複数の選択回路に供給するための、該複数のリクエス
タの優先順位に関する、該複数の選択回路に共通に定め
た優先順位情報を保持する保持手段と、該複数のリクエスタのいずれか一つに含まれる該第１の
信号生成回路から出力された優先順位切り替え信号に応
答して、そのリクエスタに関する優先順位を他のプロセ
ッサに属するリクエスタよりも低くするように、該保持
手段に保持された優先順位情報を切り替える切り替え回
路とを含むコンピュータシステム。
【請求項２】各リクエスタに含まれた該信号生成回路
は、そのリクエスタが属するプロセッサで実行中のメモ
リアクセス命令が要求する、複数の記憶位置に対する複
数のアクセス要求の内の最終の要求を該リクエスタが送
出したのと同期して、優先順位切り替え信号を出力する
第１の手段を有する請求項１記載のコンピュータシステ
ム。
【請求項３】該第１の手段は、該最終のアクセス要求を
該リクエスタが送出したときに、該出力した複数のアク
セス要求の数が所定値以上であるという条件下で該優先
順位切り替え信号を出力する請求項２記載のコンピュー
タシステム。
【請求項４】各リクエスタに含まれた該信号生成回路
は、そのリクエスタが属するプロセッサで実行中のメモ
リアクセス命令が要求する、複数の記憶位置に対する複
数のアクセス要求の最終の要求を該リクエスタが出力す
る前に、該複数のアクセス要求を所定数該リクエスタが
送出するごとに、優先順位切り替え信号を出力する第２
の手段を有する請求項１記載のコンピュータシステム。
【請求項５】該第２の手段は、該メモリアクセス命令
が、それが要求する複数の記憶位置のアドレスを、リス
トベクトルデータで間接的に指定する命令であるとき
に、該複数のアクセス要求を該所定数該リクエスタが送
出するごとに、優先順位切り替え信号を出力する手段を
有する請求項４記載のコンピュータシステム。
【請求項６】該第２の手段は、該メモリアクセス命令が
要求する複数の記憶位置のアドレスが、同一のアドレス
間隔づつ隔たり、かつ、そのアドレス間隔が予め定めた
特定の値のときに、該複数のアクセス要求を該所定数該
リクエスタが送出するごとに、優先順位切り替え信号を
出力する請求項５記載のコンピュータシステム。
【請求項７】各リクエスタは、そこに含まれる該信号生
成回路により生成された優先順位切り替え信号を転送す
るための、そのリクエスタから複数の要求を該複数の選
択回路に転送するための第１の経路と異なる、第２の経
路を介して、該切り替え回路に接続されている請求項２
記載のコンピュータシステム。
【請求項８】各リクエスタと該切り替え回路を接続する
該第２の経路上には、そのリクエスタに含まれる該信号
生成回路により生成された優先順位切り替え信号を所定
時間遅延する遅延回路をさらに有する請求項７記載のコ
ンピュータシステム。
【請求項９】該保持手段は、それぞれ該複数の選択回路
の一つに対応して設けられ、それぞれ対応する選択回路
の近傍に設けられた、該優先順位情報を保持する複数の
保持手段からなり、該切り替え回路は、該複数の保持手
段のそれぞれに保持された優先順位情報を一斉に切り替
えする手段を有する請求項１記載のコンピュータシステ
ム。
【請求項１０】前記記憶制御装置には、特定のプロセッ
サのメモリアクセスを固定的に優先することが指定され
たとき、該指定されたプロセッサに属するリクエスタか
らの優先順位切り替え信号が前記切り替え回路を駆動す
ることを禁止する切り替え禁止手段を更に有することを
特徴とする請求項１記載のコンピュータシステム。
【請求項１１】それぞれ複数の要求を発生する複数のリ
クエスタであって、該複数の要求を、それぞれ一定の複
数の要求からなる複数のグループに分けて出力するもの
と、それぞれ特定の種類のリクエストを処理する複数の処理
回路に対応して設けられ、それぞれ該複数のリクエスタ
から出力された複数のリクエストの内、それぞれに対応
する処理回路で処理すべき一つの要求を選択し、それぞ
れに対応する処理回路に供給する複数の選択回路と、該複数の選択回路に与えるための、該複数の選択回路に
共通の優先順位情報として、該複数のリクエスタの優先
順位に関する優先順位情報を保持する保持手段と、該複数のリクエスタのいずれか一つから該一定数に等し
い数の要求が出力されるごとに、そのリクエスタの他の
リクエスタと比較した相対優先順位を低くするように、
該保持手段に保持された優先順位情報を切り替えする回
路とを有するコンピュータシステム。