JP3419334B2 - データ処理装置および方法 - Google Patents
データ処理装置および方法Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、画像データ等のデ
ータを処理するデータ処理装置および方法に関する。
ータを処理するデータ処理装置および方法に関する。
【０００２】
【従来の技術】従来により、データ処理装置として、特
開平９−２２３１０３号公報に記載されているものが知
られている。この特開平９−２２３１０３号公報に記載
されている１つのデータ処理装置は、ＣＰＵのメモリへ
のアクセス中にはＤＭＡコントローラがバス待ち状態と
なり、ＤＭＡ転送中にはＣＰＵがバス待ち状態となるも
のである。
開平９−２２３１０３号公報に記載されているものが知
られている。この特開平９−２２３１０３号公報に記載
されている１つのデータ処理装置は、ＣＰＵのメモリへ
のアクセス中にはＤＭＡコントローラがバス待ち状態と
なり、ＤＭＡ転送中にはＣＰＵがバス待ち状態となるも
のである。
【０００３】特開平９−２２３１０３号公報に記載され
ている他のデータ処理装置は、複数のシステムバスを用
いてバス使用権を調停するバス調停回路を有し、システ
ムバスを使用したい時にバスリクエスト信号を出力し、
それに対する応答信号としてバスグラント信号によりバ
ス使用権を調停している。
ている他のデータ処理装置は、複数のシステムバスを用
いてバス使用権を調停するバス調停回路を有し、システ
ムバスを使用したい時にバスリクエスト信号を出力し、
それに対する応答信号としてバスグラント信号によりバ
ス使用権を調停している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
データ処理装置においては、第１のＣＰＵがメモリを使
用中に第２のＣＰＵがメモリにアクセスしようとしても
第１のメモリには第１のＣＰＵがアクセスしているため
第２のＣＰＵ２はバス待ちをしなければならないという
問題がある。
データ処理装置においては、第１のＣＰＵがメモリを使
用中に第２のＣＰＵがメモリにアクセスしようとしても
第１のメモリには第１のＣＰＵがアクセスしているため
第２のＣＰＵ２はバス待ちをしなければならないという
問題がある。
【０００５】また、従来のデータ処理装置においては、
各ＣＰＵが独立して動作するためにメモリのデータを管
理できないから、ＣＰＵごとにメモリのデータをアクセ
スした場合に第１のＣＰＵの知らない所で第２のＣＰＵ
がデータを書き換えてしまうという問題がある。
各ＣＰＵが独立して動作するためにメモリのデータを管
理できないから、ＣＰＵごとにメモリのデータをアクセ
スした場合に第１のＣＰＵの知らない所で第２のＣＰＵ
がデータを書き換えてしまうという問題がある。
【０００６】本発明の目的は、不要なバス待ちを無くし
てデータ処理の速度を向上させることができるデータ処
理装置および方法を提供することにある。
てデータ処理の速度を向上させることができるデータ処
理装置および方法を提供することにある。
【０００７】また、本発明の他の目的は、複数のＣＰＵ
がメモリ内のデータの処理状態を確認しながらデータの
処理を行うことができるデータ処理装置および方法を提
供することにある。
がメモリ内のデータの処理状態を確認しながらデータの
処理を行うことができるデータ処理装置および方法を提
供することにある。
【０００８】
【課題を解決するための手段】係る目的を達成するため
に請求項１記載の発明は、複数のメモリと、メモリの何
れかにアクセスしてデータ処理を行なう複数のＣＰＵ
と、複数のＣＰＵのそれぞれに接続されたシステムバス
と、複数のＣＰＵと接続し、メモリをシステムバスに選
択的に接続するための複数の選択信号を発生する制御回
路と、複数のメモリと同数設けられ、選択信号により対
応するメモリをシステムバスに選択的に接続するメモリ
バスセレクタと、を有するデータ処理装置であって、メ
モリバスセレクタは、対応するメモリと接続したシステ
ムバスに関する情報と、対応するメモリ内のデータ処理
状態に関する情報とを管理し、ＣＰＵは、メモリバスセ
レクタとの通信によりメモリのデータ処理状態を認識し
てデータ処理を実行することを特徴とする。
に請求項１記載の発明は、複数のメモリと、メモリの何
れかにアクセスしてデータ処理を行なう複数のＣＰＵ
と、複数のＣＰＵのそれぞれに接続されたシステムバス
と、複数のＣＰＵと接続し、メモリをシステムバスに選
択的に接続するための複数の選択信号を発生する制御回
路と、複数のメモリと同数設けられ、選択信号により対
応するメモリをシステムバスに選択的に接続するメモリ
バスセレクタと、を有するデータ処理装置であって、メ
モリバスセレクタは、対応するメモリと接続したシステ
ムバスに関する情報と、対応するメモリ内のデータ処理
状態に関する情報とを管理し、ＣＰＵは、メモリバスセ
レクタとの通信によりメモリのデータ処理状態を認識し
てデータ処理を実行することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、ＣＰＵと制御回路とは、パラレル入出力装
置、シリアルインターフェース、デュアルポートＲＡＭ
の何 れかによって接続が取られていることを特徴とす
る。
明において、ＣＰＵと制御回路とは、パラレル入出力装
置、シリアルインターフェース、デュアルポートＲＡＭ
の何 れかによって接続が取られていることを特徴とす
る。
【００１０】請求項３記載の発明は、複数のメモリと、
メモリの何れかにアクセスしてデータ処理を行なう複数
のＣＰＵと、複数のＣＰＵのそれぞれに接続されたシス
テムバスと、複数のＣＰＵと接続し、メモリをシステム
バスに選択的に接続するための複数の選択信号を発生す
る制御回路と、複数のメモリと同数設けられ、選択信号
により対応するメモリをシステムバスに選択的に接続す
るメモリバスセレクタと、を有するデータ処理装置のデ
ータ処理方法であって、メモリバスセレクタにおいて、
対応するメモリと接続したシステムバスに関する情報
と、対応するメモリ内のデータ処理状態に関する情報と
を管理するステップと、ＣＰＵにおいて、メモリバスセ
レクタとの通信によりメモリのデータ処理状態を認識す
るステップと、制御回路において、メモリをシステムバ
スに選択的に接続するための複数の選択信号を発生して
メモリバスセレクタに与えるステップと、メモリバスセ
レクタにおいて、選択信号に応答してメモリをシステム
バスに選択的に接続するステップと、を有することを特
徴とする。
メモリの何れかにアクセスしてデータ処理を行なう複数
のＣＰＵと、複数のＣＰＵのそれぞれに接続されたシス
テムバスと、複数のＣＰＵと接続し、メモリをシステム
バスに選択的に接続するための複数の選択信号を発生す
る制御回路と、複数のメモリと同数設けられ、選択信号
により対応するメモリをシステムバスに選択的に接続す
るメモリバスセレクタと、を有するデータ処理装置のデ
ータ処理方法であって、メモリバスセレクタにおいて、
対応するメモリと接続したシステムバスに関する情報
と、対応するメモリ内のデータ処理状態に関する情報と
を管理するステップと、ＣＰＵにおいて、メモリバスセ
レクタとの通信によりメモリのデータ処理状態を認識す
るステップと、制御回路において、メモリをシステムバ
スに選択的に接続するための複数の選択信号を発生して
メモリバスセレクタに与えるステップと、メモリバスセ
レクタにおいて、選択信号に応答してメモリをシステム
バスに選択的に接続するステップと、を有することを特
徴とする。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としてのデータ処理装置は、３つのＣ
ＰＵ１、２、３と６つのメモリバスセレクタ４、５、
６、７、８、９と６つのメモリ１０、１１、１２、１
３、１４、１５と制御回路１６と３つのシステムバス１
７Ａ、１７Ｂ、１７Ｃとを有している。ＣＰＵ１、２、
３は、それぞれシステムバス１７Ａ、１７Ｂ、１７Ｃに
接続されている。メモリバスセレクタ４、５、６、７、
８、９は、システムバス１７Ａ、１７Ｂ、１７Ｃの１つ
に選択的に接続される。メモリ１０、１１、１２、１
３、１４、１５は、メモリバスセレクタ４、５、６、
７、８、９にそれぞれメモリバス２０Ａ、２０Ｂ、２０
Ｃ、２０Ｄ、２０Ｅ、２０Ｆにより接続されている。制
御回路１６は、メモリバスセレクタ４、５、６、７、
８、９に通信バス１８により接続されている。また、制
御回路１６は、ＣＰＵ１、２、３に通信バス１９により
接続されている。
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としてのデータ処理装置は、３つのＣ
ＰＵ１、２、３と６つのメモリバスセレクタ４、５、
６、７、８、９と６つのメモリ１０、１１、１２、１
３、１４、１５と制御回路１６と３つのシステムバス１
７Ａ、１７Ｂ、１７Ｃとを有している。ＣＰＵ１、２、
３は、それぞれシステムバス１７Ａ、１７Ｂ、１７Ｃに
接続されている。メモリバスセレクタ４、５、６、７、
８、９は、システムバス１７Ａ、１７Ｂ、１７Ｃの１つ
に選択的に接続される。メモリ１０、１１、１２、１
３、１４、１５は、メモリバスセレクタ４、５、６、
７、８、９にそれぞれメモリバス２０Ａ、２０Ｂ、２０
Ｃ、２０Ｄ、２０Ｅ、２０Ｆにより接続されている。制
御回路１６は、メモリバスセレクタ４、５、６、７、
８、９に通信バス１８により接続されている。また、制
御回路１６は、ＣＰＵ１、２、３に通信バス１９により
接続されている。
【００１２】図２に示すように、制御回路１６は、ＣＰ
Ｕ２１とパラレル入出力装置２２、２３、２４とを有し
ている。ＣＰＵ２１は、パラレル入出力装置２２、２
３、２４にシステムバス２５により接続されている。パ
ラレル入出力装置２２、２３、２４は、ＣＰＵ１、２、
３に通信バス１９により接続されている。ＣＰＵ１、
２、３と制御回路１６内のＣＰＵ２１とは、パラレル入
出力装置２２、２３、２４を用いて、パラレルのデータ
の送受信を行う。制御回路１６は、メモリ１０、１１、
１２、１３、１４、１５をシステムバス１７Ａ、１７
Ｂ、１７Ｃに選択的に接続するための複数の選択信号を
発生してメモリバスセレクタ４、５、６、７、８、９に
与える。これらのメモリバスセレクタ４、５、６、７、
８、９は、選択信号に応答してメモリ１０、１１、１
２、１３、１４、１５をシステムバス１７Ａ、１７Ｂ、
１７Ｃに選択的に接続する。ＣＰＵ１、２、３は、並行
してメモリ１０、１１、１２、１３、１４、１５のいず
れかにアクセスしてデータを読み出してデータの処理を
し、かつ、処理したデータをメモリ１０、１１、１２、
１３、１４、１５のいずれかにアクセスして書き込む。
Ｕ２１とパラレル入出力装置２２、２３、２４とを有し
ている。ＣＰＵ２１は、パラレル入出力装置２２、２
３、２４にシステムバス２５により接続されている。パ
ラレル入出力装置２２、２３、２４は、ＣＰＵ１、２、
３に通信バス１９により接続されている。ＣＰＵ１、
２、３と制御回路１６内のＣＰＵ２１とは、パラレル入
出力装置２２、２３、２４を用いて、パラレルのデータ
の送受信を行う。制御回路１６は、メモリ１０、１１、
１２、１３、１４、１５をシステムバス１７Ａ、１７
Ｂ、１７Ｃに選択的に接続するための複数の選択信号を
発生してメモリバスセレクタ４、５、６、７、８、９に
与える。これらのメモリバスセレクタ４、５、６、７、
８、９は、選択信号に応答してメモリ１０、１１、１
２、１３、１４、１５をシステムバス１７Ａ、１７Ｂ、
１７Ｃに選択的に接続する。ＣＰＵ１、２、３は、並行
してメモリ１０、１１、１２、１３、１４、１５のいず
れかにアクセスしてデータを読み出してデータの処理を
し、かつ、処理したデータをメモリ１０、１１、１２、
１３、１４、１５のいずれかにアクセスして書き込む。
【００１３】ＣＰＵ１、２、３と制御回路１６内のＣＰ
Ｕ２１とは、ＣＰＵ間の通信バス１９を用いてデータの
送受信を行い、データ処理フローに従って複数の選択信
号を発生してメモリバスセレクタ４、５、６、７、８、
９に与える。また、メモリバスセレクタ４、５、６、
７、８、９内のＣＰＵは、システムバス１７Ａ、１７
Ｂ、１７Ｃがメモリ１０、１１、１２、１３、１４、１
５のどれに接続されているのかの情報の管理と、メモリ
１０、１１、１２、１３、１４、１５内のデータ処理状
態の情報を管理している。このため、ＣＰＵ１、２、３
は、相互の通信によりメモリ１０、１１、１２、１３、
１４、１５内のデータ処理状態を確認して、次のデータ
処理を行う。なお、制御回路１６は、ＣＰＵ２１のみで
構成してもよく、また、他の回路で構成してもよい。
Ｕ２１とは、ＣＰＵ間の通信バス１９を用いてデータの
送受信を行い、データ処理フローに従って複数の選択信
号を発生してメモリバスセレクタ４、５、６、７、８、
９に与える。また、メモリバスセレクタ４、５、６、
７、８、９内のＣＰＵは、システムバス１７Ａ、１７
Ｂ、１７Ｃがメモリ１０、１１、１２、１３、１４、１
５のどれに接続されているのかの情報の管理と、メモリ
１０、１１、１２、１３、１４、１５内のデータ処理状
態の情報を管理している。このため、ＣＰＵ１、２、３
は、相互の通信によりメモリ１０、１１、１２、１３、
１４、１５内のデータ処理状態を確認して、次のデータ
処理を行う。なお、制御回路１６は、ＣＰＵ２１のみで
構成してもよく、また、他の回路で構成してもよい。
【００１４】次に、本発明の第２の実施形態を図３、図
４、図５および図６に基づいて詳細に説明する。図３に
示すように、本発明の第２の実施形態としてのデータ処
理装置は、２つのＣＰＵ３１、３２とパラレル入出装置
３３と４つのメモリバスセレクタ３５、３６、３７、３
８と６つのメモリ３９、４０、４０、４１、４２、４
３、４４と２つのシステムバス３４Ａ、３４Ｂとを有し
ている。ＣＰＵ３２とパラレル入出装置３３とは、制御
回路３０を構成している。なお、制御回路３０は、ＣＰ
Ｕ３２のみで構成してもよい。
４、図５および図６に基づいて詳細に説明する。図３に
示すように、本発明の第２の実施形態としてのデータ処
理装置は、２つのＣＰＵ３１、３２とパラレル入出装置
３３と４つのメモリバスセレクタ３５、３６、３７、３
８と６つのメモリ３９、４０、４０、４１、４２、４
３、４４と２つのシステムバス３４Ａ、３４Ｂとを有し
ている。ＣＰＵ３２とパラレル入出装置３３とは、制御
回路３０を構成している。なお、制御回路３０は、ＣＰ
Ｕ３２のみで構成してもよい。
【００１５】ＣＰＵ３１、３２は、パラレル入出装置３
３により接続されている。また、ＣＰＵ３１、３２は、
それぞれシステムバス３４Ａ、３４Ｂに接続されてい
る。ＣＰＵ３１およびメモリ３９は、システムバス３４
Ａに常時接続されており、ＣＰＵ３１はメモリ３９に常
時アクセス可能である。ＣＰＵ３２およびメモリ４４
は、システムバス３４Ｂに常時接続されており、ＣＰＵ
３２はメモリ４４に常時アクセス可能である。メモリバ
スセレクタ３５、３６、３７、３８は、システムバス３
４Ａ、３４Ｂの１つに選択的に接続される。メモリ４
０、４１、４２、４３は、メモリバスセレクタ３５、３
６、３７、３８にそれぞれメモリバスにより接続されて
いる。ＣＰＵ３２は、メモリバスセレクタ３５、３６、
３７、３８に通信バス４５により接続されている。
３により接続されている。また、ＣＰＵ３１、３２は、
それぞれシステムバス３４Ａ、３４Ｂに接続されてい
る。ＣＰＵ３１およびメモリ３９は、システムバス３４
Ａに常時接続されており、ＣＰＵ３１はメモリ３９に常
時アクセス可能である。ＣＰＵ３２およびメモリ４４
は、システムバス３４Ｂに常時接続されており、ＣＰＵ
３２はメモリ４４に常時アクセス可能である。メモリバ
スセレクタ３５、３６、３７、３８は、システムバス３
４Ａ、３４Ｂの１つに選択的に接続される。メモリ４
０、４１、４２、４３は、メモリバスセレクタ３５、３
６、３７、３８にそれぞれメモリバスにより接続されて
いる。ＣＰＵ３２は、メモリバスセレクタ３５、３６、
３７、３８に通信バス４５により接続されている。
【００１６】ＣＰＵ３２は、メモリ４０、４１、４２、
４３をシステムバス３４Ａ、３４Ｂに選択的に接続する
ための複数の選択信号を発生してメモリバスセレクタ３
５、３６、３７、３８に与える。これらのメモリバスセ
レクタ３５、３６、３７、３８は、選択信号に応答して
メモリ４０、４１、４２、４３をシステムバス３４Ａ、
３４Ｂに選択的に接続する。ＣＰＵ３１は、メモリ３９
に常時アクセス可能であり、メモリ４０、４１、４２、
４３に選択的にアクセス可能である。ＣＰＵ３２は、メ
モリ４４に常時アクセス可能であり、メモリ４０、４
１、４２、４３に選択的にアクセス可能である。ＣＰＵ
３１、３２は、並行してメモリのいずれかにアクセスし
てデータを読み出してデータの処理をし、かつ、処理し
たデータをメモリのいずれかにアクセスして書き込む。
４３をシステムバス３４Ａ、３４Ｂに選択的に接続する
ための複数の選択信号を発生してメモリバスセレクタ３
５、３６、３７、３８に与える。これらのメモリバスセ
レクタ３５、３６、３７、３８は、選択信号に応答して
メモリ４０、４１、４２、４３をシステムバス３４Ａ、
３４Ｂに選択的に接続する。ＣＰＵ３１は、メモリ３９
に常時アクセス可能であり、メモリ４０、４１、４２、
４３に選択的にアクセス可能である。ＣＰＵ３２は、メ
モリ４４に常時アクセス可能であり、メモリ４０、４
１、４２、４３に選択的にアクセス可能である。ＣＰＵ
３１、３２は、並行してメモリのいずれかにアクセスし
てデータを読み出してデータの処理をし、かつ、処理し
たデータをメモリのいずれかにアクセスして書き込む。
【００１７】ＣＰＵ３１は、画像入力装置４６と画像出
力装置４７にシステムバス３４Ａを介して接続されてい
る。ＣＰＵ３１は、画像入力装置４６から入力されたデ
ータをメモリ３９に蓄積する。また、ＣＰＵ３１は、メ
モリ３９に蓄積されたデータを画像出力装置４７へ出力
する。ＣＰＵ３１が画像入力装置４６から入力された画
像データをメモリ３９に蓄積した後にＣＰＵ３２がメモ
リ３９の画像データの画像処理を行う。ＣＰＵ３１を用
いても画像処理は行えるが、システムバス３４Ａの負荷
を軽減し処理を高速化するため、画像処理をＣＰＵ３２
で行う。まず、ＣＰＵ３１は、ＣＰＵ３２に対しパラレ
ル入出装置３３を介して、メモリ４０がシステムバス３
４Ａに接続されていることを確認するためコマンドを発
行し、ＣＰＵ３２からＣＰＵ３１に対しステータス応答
により通信バス４５の選択信号の選択論理を確認する。
力装置４７にシステムバス３４Ａを介して接続されてい
る。ＣＰＵ３１は、画像入力装置４６から入力されたデ
ータをメモリ３９に蓄積する。また、ＣＰＵ３１は、メ
モリ３９に蓄積されたデータを画像出力装置４７へ出力
する。ＣＰＵ３１が画像入力装置４６から入力された画
像データをメモリ３９に蓄積した後にＣＰＵ３２がメモ
リ３９の画像データの画像処理を行う。ＣＰＵ３１を用
いても画像処理は行えるが、システムバス３４Ａの負荷
を軽減し処理を高速化するため、画像処理をＣＰＵ３２
で行う。まず、ＣＰＵ３１は、ＣＰＵ３２に対しパラレ
ル入出装置３３を介して、メモリ４０がシステムバス３
４Ａに接続されていることを確認するためコマンドを発
行し、ＣＰＵ３２からＣＰＵ３１に対しステータス応答
により通信バス４５の選択信号の選択論理を確認する。
【００１８】メモリ３９に蓄積された画像データをシス
テムバス３４Ａを介してメモリ４０にＣＰＵ３１の制御
によりデータ転送を行う。その後、ＣＰＵ３１は、ＣＰ
Ｕ３２に対しパラレル入出装置３３を介して、データを
転送終了したことを通知する。ＣＰＵ３２は、メモリ４
０、４１をシステムバス３４Ｂに接続するように選択信
号を出力してメモリバスセレクタ３５、３６に与える。
ＣＰＵ３２は、メモリ４０の画像データをシステムバス
３４Ｂを介して受け取って画像処理を行い、画像処理後
のデータをメモリ４１に蓄積する。ＣＰＵ３２が画像処
理を行うのと同時に画像処理すべきデータをＣＰＵ３１
はメモリ３９からメモリ４２へデータ転送を行う。ＣＰ
Ｕ３２からＣＰＵ３１に対しパラレル入出装置３３を介
して画像処理終了ステータス信号を出力すると同時にＣ
ＰＵ３２はメモリ４０、４１をシステムバス３４Ａに接
続されるようにメモリバスセレクタ３５、３６に選択信
号を与える。ＣＰＵ３１は、ステータス信号を受け取っ
た後に、メモリ４１に蓄積された画像処理後のデータを
メモリ３９に転送を行う。また、ＣＰＵ３１は、次の画
像処理すべきデータをメモリ４０にメモリ３９から転送
する。この時に、先に述べたメモリ４２へのデータ転送
が完了し、ＣＰＵ３１からＣＰＵ３２に対しパラレル入
出装置３３を介して画像転送終了コマンドを発行してい
れば、メモリ４２、４３はシステムバス３４Ｂに接続さ
れ、ＣＰＵ３２はメモリ４２のデータを読み出して画像
処理を行いメモリ４３に画像処理後のデータを蓄積す
る。このようにして、画像処理部分をＣＰＵ３２が画像
データの入力出力制御をＣＰＵ３１が制御を行って画像
データ処理を行う。なお、ＣＰＵ３２は、画像処理を行
う際にメモリ４４を画像処理演算用メモリとして使用す
る。
テムバス３４Ａを介してメモリ４０にＣＰＵ３１の制御
によりデータ転送を行う。その後、ＣＰＵ３１は、ＣＰ
Ｕ３２に対しパラレル入出装置３３を介して、データを
転送終了したことを通知する。ＣＰＵ３２は、メモリ４
０、４１をシステムバス３４Ｂに接続するように選択信
号を出力してメモリバスセレクタ３５、３６に与える。
ＣＰＵ３２は、メモリ４０の画像データをシステムバス
３４Ｂを介して受け取って画像処理を行い、画像処理後
のデータをメモリ４１に蓄積する。ＣＰＵ３２が画像処
理を行うのと同時に画像処理すべきデータをＣＰＵ３１
はメモリ３９からメモリ４２へデータ転送を行う。ＣＰ
Ｕ３２からＣＰＵ３１に対しパラレル入出装置３３を介
して画像処理終了ステータス信号を出力すると同時にＣ
ＰＵ３２はメモリ４０、４１をシステムバス３４Ａに接
続されるようにメモリバスセレクタ３５、３６に選択信
号を与える。ＣＰＵ３１は、ステータス信号を受け取っ
た後に、メモリ４１に蓄積された画像処理後のデータを
メモリ３９に転送を行う。また、ＣＰＵ３１は、次の画
像処理すべきデータをメモリ４０にメモリ３９から転送
する。この時に、先に述べたメモリ４２へのデータ転送
が完了し、ＣＰＵ３１からＣＰＵ３２に対しパラレル入
出装置３３を介して画像転送終了コマンドを発行してい
れば、メモリ４２、４３はシステムバス３４Ｂに接続さ
れ、ＣＰＵ３２はメモリ４２のデータを読み出して画像
処理を行いメモリ４３に画像処理後のデータを蓄積す
る。このようにして、画像処理部分をＣＰＵ３２が画像
データの入力出力制御をＣＰＵ３１が制御を行って画像
データ処理を行う。なお、ＣＰＵ３２は、画像処理を行
う際にメモリ４４を画像処理演算用メモリとして使用す
る。
【００１９】次に、図３のデータ処理装置のデータ転送
およびメモリバスセレクタ３５〜３８の切り替えシーケ
ンスが図４に示されている。上述したように、画像処理
するデータをＣＰＵ３２に接続されるシステムバス４２
Ｂ側に切り替えて画像処理を行う。このシーケンス通り
にＣＰＵ３１とＣＰＵ３２を制御することにより、ＣＰ
Ｕ３１、３２がバス待ちをすることなく並行してメモリ
にアクセスしてデータを読み出して処理し、処理後のデ
ータをメモリに書き込むことができる。
およびメモリバスセレクタ３５〜３８の切り替えシーケ
ンスが図４に示されている。上述したように、画像処理
するデータをＣＰＵ３２に接続されるシステムバス４２
Ｂ側に切り替えて画像処理を行う。このシーケンス通り
にＣＰＵ３１とＣＰＵ３２を制御することにより、ＣＰ
Ｕ３１、３２がバス待ちをすることなく並行してメモリ
にアクセスしてデータを読み出して処理し、処理後のデ
ータをメモリに書き込むことができる。
【００２０】次に、図３のデータ処理装置の画像データ
の流れを図５に基づいて説明する。画像処理を行う際に
は、ＣＰＵ３１からＣＰＵ３２に対し画像処理要求コマ
ンド５１を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し
て応答ステータス５２を返す。ＣＰＵ３１は、メモリ３
９の画像データをメモリ４０に転送する。メモリ３９の
画像データのメモリ４０への転送が完了すると、ＣＰＵ
３１はＣＰＵ３２に対しメモリ４０への書き込み完了通
知５４を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し応
答ステータス５５を返すと同時にメモリ４０、４１をシ
ステムバス３４Ｂに接続する。ＣＰＵ３２は、メモリ４
０のデータを読み出してデータ対し画像処理演算を行
い、画像処理後のデータをメモリ４１に書き込む。ＣＰ
Ｕ３２が画像処理を行っている間に、ＣＰＵ３１はメモ
リ４２に次の画像処理を行うデータをメモリ３９から転
送する。ＣＰＵ３２が画像データの処理を終了すると、
画像処理完了通知５８をＣＰＵ３１に通知するのと同時
にメモリ４０、４１をシステムバス３４Ａに接続する。
ＣＰＵ３１は、画像処理後のデータをメモリ４１からメ
モリ３９に転送する。ＣＰＵ３２がメモリ４２へのデー
タ転送を完了すると、ＣＰＵ３２３に対しメモリ４２へ
の書き込み完了通知６０を発行する。ＣＰＵ３２は、書
き込み完了通知６０に対する応答ステータス６１を返す
と同時にメモリ４２、４３をシステムバス３４Ｂに接続
し、メモリ４２のデータの画像処理を行い、メモリ４３
に画像処理後のデータを書き込む。
の流れを図５に基づいて説明する。画像処理を行う際に
は、ＣＰＵ３１からＣＰＵ３２に対し画像処理要求コマ
ンド５１を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し
て応答ステータス５２を返す。ＣＰＵ３１は、メモリ３
９の画像データをメモリ４０に転送する。メモリ３９の
画像データのメモリ４０への転送が完了すると、ＣＰＵ
３１はＣＰＵ３２に対しメモリ４０への書き込み完了通
知５４を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し応
答ステータス５５を返すと同時にメモリ４０、４１をシ
ステムバス３４Ｂに接続する。ＣＰＵ３２は、メモリ４
０のデータを読み出してデータ対し画像処理演算を行
い、画像処理後のデータをメモリ４１に書き込む。ＣＰ
Ｕ３２が画像処理を行っている間に、ＣＰＵ３１はメモ
リ４２に次の画像処理を行うデータをメモリ３９から転
送する。ＣＰＵ３２が画像データの処理を終了すると、
画像処理完了通知５８をＣＰＵ３１に通知するのと同時
にメモリ４０、４１をシステムバス３４Ａに接続する。
ＣＰＵ３１は、画像処理後のデータをメモリ４１からメ
モリ３９に転送する。ＣＰＵ３２がメモリ４２へのデー
タ転送を完了すると、ＣＰＵ３２３に対しメモリ４２へ
の書き込み完了通知６０を発行する。ＣＰＵ３２は、書
き込み完了通知６０に対する応答ステータス６１を返す
と同時にメモリ４２、４３をシステムバス３４Ｂに接続
し、メモリ４２のデータの画像処理を行い、メモリ４３
に画像処理後のデータを書き込む。
【００２１】次に、メモリバスセレクタ３５を図６に基
づいて説明する。メモリバスセレクタ３５は、選択信号
７６を受けるアドレスセレクタ７７とデータセレクタ７
８とＲＤ信号セレクタ７９とＷＲ信号セレクタ８０とＣ
Ｓ（チップセレクト）信号セレクタ８１とを有してい
る。アドレスセレクタ７７は、システムバス３４Ａのア
ドレスバス７１Ａとシステムバス３４Ｂのアドレスバス
７１Ｂに選択的に接続される。また、アドレスセレクタ
７７は、アドレスバス７１Ｍに接続されている。データ
セレクタ７８は、システムバス３４Ａのデータバス７２
Ａおよびシステムバス３４Ｂのデータバス７２Ｂに選択
的に接続される。また、データセレクタ７８は、データ
バス７２Ｍに接続されている。ＲＤ信号セレクタ７９
は、システムバス３４ＡのＲＤ信号バス７３Ａとシステ
ムバス３４ＢのＲＤ信号バス７３Ｂに選択的に接続され
る。また、ＲＤ信号セレクタ７９はＲＤ信号バス７３Ｍ
に接続されている。ＷＲ信号セレクタ８０は、システム
バス３４ＡのＷＲ信号バス７４Ａおよびシステムバス３
４ＢのＷＲ信号バス７４Ｂに選択的に接続される。ま
た、ＷＲ信号セレクタ８０は、ＷＲ信号バス７４Ｍに接
続されている。ＣＳ信号セレクタ８１は、システムバス
３４ＡのＣＳ信号７５Ａおよびシステムバス３４ＢのＣ
Ｓ信号バス７５Ｂに選択的に接続される。また、ＣＳ信
号セレクタ８１は、ＣＳ信号バス７５Ｍに接続されてい
る。アドレスバス７１Ｍとデータバス７２ＭとＲＤ信号
バス７３ＭとＷＲ信号バス７４ＭおよびＣＳ信号バス７
５Ｍは、メモリに接続されている。
づいて説明する。メモリバスセレクタ３５は、選択信号
７６を受けるアドレスセレクタ７７とデータセレクタ７
８とＲＤ信号セレクタ７９とＷＲ信号セレクタ８０とＣ
Ｓ（チップセレクト）信号セレクタ８１とを有してい
る。アドレスセレクタ７７は、システムバス３４Ａのア
ドレスバス７１Ａとシステムバス３４Ｂのアドレスバス
７１Ｂに選択的に接続される。また、アドレスセレクタ
７７は、アドレスバス７１Ｍに接続されている。データ
セレクタ７８は、システムバス３４Ａのデータバス７２
Ａおよびシステムバス３４Ｂのデータバス７２Ｂに選択
的に接続される。また、データセレクタ７８は、データ
バス７２Ｍに接続されている。ＲＤ信号セレクタ７９
は、システムバス３４ＡのＲＤ信号バス７３Ａとシステ
ムバス３４ＢのＲＤ信号バス７３Ｂに選択的に接続され
る。また、ＲＤ信号セレクタ７９はＲＤ信号バス７３Ｍ
に接続されている。ＷＲ信号セレクタ８０は、システム
バス３４ＡのＷＲ信号バス７４Ａおよびシステムバス３
４ＢのＷＲ信号バス７４Ｂに選択的に接続される。ま
た、ＷＲ信号セレクタ８０は、ＷＲ信号バス７４Ｍに接
続されている。ＣＳ信号セレクタ８１は、システムバス
３４ＡのＣＳ信号７５Ａおよびシステムバス３４ＢのＣ
Ｓ信号バス７５Ｂに選択的に接続される。また、ＣＳ信
号セレクタ８１は、ＣＳ信号バス７５Ｍに接続されてい
る。アドレスバス７１Ｍとデータバス７２ＭとＲＤ信号
バス７３ＭとＷＲ信号バス７４ＭおよびＣＳ信号バス７
５Ｍは、メモリに接続されている。
【００２２】アドレスセレクタ７７は、選択信号７６に
応答してシステムバス３４Ａのアドレスおよびシステム
バス３４Ｂのアドレスの１つを選択する。データセレク
タ７８は、選択信号７６に応答してシステムバス３４Ａ
のデータおよびシステムバス３４Ｂのデータの１つを選
択する。ＲＤ信号セレクタ７９は、選択信号７６に応答
してシステムバス３４ＡのＲＤ信号およびシステムバス
３４ＢのＲＤ信号の１つをを選択する。ＷＲ信号セレク
タ８０は、選択信号７６に応答してシステムバス３４Ａ
のＷＲ信号およびシステムバス３４ＢのＷＲ信号の１つ
を選択する。ＣＳ信号セレクタ８１は、選択信号７６に
応答してシステムバス３４ＡのＣＳ信号およびシステム
バス３４ＢのＣＳ信号の１つを選択する。
応答してシステムバス３４Ａのアドレスおよびシステム
バス３４Ｂのアドレスの１つを選択する。データセレク
タ７８は、選択信号７６に応答してシステムバス３４Ａ
のデータおよびシステムバス３４Ｂのデータの１つを選
択する。ＲＤ信号セレクタ７９は、選択信号７６に応答
してシステムバス３４ＡのＲＤ信号およびシステムバス
３４ＢのＲＤ信号の１つをを選択する。ＷＲ信号セレク
タ８０は、選択信号７６に応答してシステムバス３４Ａ
のＷＲ信号およびシステムバス３４ＢのＷＲ信号の１つ
を選択する。ＣＳ信号セレクタ８１は、選択信号７６に
応答してシステムバス３４ＡのＣＳ信号およびシステム
バス３４ＢのＣＳ信号の１つを選択する。
【００２３】メモリへ出力するアドレスバス７１Ｍは、
アドレスセレクタ７７により選択されたアドレスを出力
する。データバス７２Ｍは、データセレクタ７８により
選択されたデータを出力する。ＲＤ信号バス７３Ｍは、
ＲＤ信号セレクタ７９により選択されたＲＤ信号を出力
する。ＷＲ信号７４Ｍは、ＷＲ信号セレクタ８０により
選択されたＷＲ信号を出力する。ＣＳ信号７５Ｍは、Ｃ
Ｓ信号セレクタ８１により選択されたＣＳ信号を出力す
る。他のメモリバスセレクタ３６〜３８も、メモリバス
セレクタ３５と同じである。
アドレスセレクタ７７により選択されたアドレスを出力
する。データバス７２Ｍは、データセレクタ７８により
選択されたデータを出力する。ＲＤ信号バス７３Ｍは、
ＲＤ信号セレクタ７９により選択されたＲＤ信号を出力
する。ＷＲ信号７４Ｍは、ＷＲ信号セレクタ８０により
選択されたＷＲ信号を出力する。ＣＳ信号７５Ｍは、Ｃ
Ｓ信号セレクタ８１により選択されたＣＳ信号を出力す
る。他のメモリバスセレクタ３６〜３８も、メモリバス
セレクタ３５と同じである。
【００２４】上記実施形態においては、複数のＣＰＵと
メモリ制御回路のＣＰＵとの間でＣＰＵ間の通信を行
い、データ処理フローに従ってメモリバスセレクタの切
り替えを行う。また、上記実施形態においては、メモリ
バスセレクタ内のＣＰＵには、システムバスがどのメモ
リに接続されているのかの情報の管理と、メモリ内のデ
ータ処理状態の情報を管理しているため、ＣＰＵ間の通
信によりメモリ内のデータ処理状態を確認して、次のデ
ータ処理を行う。
メモリ制御回路のＣＰＵとの間でＣＰＵ間の通信を行
い、データ処理フローに従ってメモリバスセレクタの切
り替えを行う。また、上記実施形態においては、メモリ
バスセレクタ内のＣＰＵには、システムバスがどのメモ
リに接続されているのかの情報の管理と、メモリ内のデ
ータ処理状態の情報を管理しているため、ＣＰＵ間の通
信によりメモリ内のデータ処理状態を確認して、次のデ
ータ処理を行う。
【００２５】なお、本発明の上記実施形態において、制
御回路を複数のＣＰＵの中に機能として入れ込んでもよ
い。また、本発明の上記実施形態において、ＣＰＵ間の
通信にパラレル入出力装置を用いているが、ＣＰＵ間の
通信にシリアルインタフェースおよびデュアルポートＲ
ＡＭを用いてもよい。
御回路を複数のＣＰＵの中に機能として入れ込んでもよ
い。また、本発明の上記実施形態において、ＣＰＵ間の
通信にパラレル入出力装置を用いているが、ＣＰＵ間の
通信にシリアルインタフェースおよびデュアルポートＲ
ＡＭを用いてもよい。
【００２６】
【発明の効果】本発明は、複数のＣＰＵが並行して複数
のメモリにアクセスしてデータの処理をすることができ
るから、不要なバス待ちを無くしてデータの処理の速度
を向上させることができる。
のメモリにアクセスしてデータの処理をすることができ
るから、不要なバス待ちを無くしてデータの処理の速度
を向上させることができる。
【００２７】また、本発明は、複数のＣＰＵがメモリ内
のデータの処理状態を確認しながらデータの処理を行う
ことができる。
のデータの処理状態を確認しながらデータの処理を行う
ことができる。
【図１】本発明の第１の実施形態としてのデータ処理装
置を示すブロック図である。
置を示すブロック図である。
【図２】図１のデータ処理装置の制御回路を示すブロッ
ク図である。
ク図である。
【図３】本発明の第２の実施形態としてのデータ処理装
置を示すブロック図である。
置を示すブロック図である。
【図４】図３のデータ処理装置のメモリバスセレクタの
動作および画像データの流れの例を説明するための図で
ある。
動作および画像データの流れの例を説明するための図で
ある。
【図５】図３のデータ処理装置の動作およびデータの流
れの例を説明するためのシーケンス図である。
れの例を説明するためのシーケンス図である。
【図６】図３のデータ処理装置のメモリバスセレクタを
示すブロック図である。
示すブロック図である。
１、２、３、２１、３１、３２ ＣＰＵ
４、５、６、７、８、９、３５、３６、３７、３８ メ
モリバスセレクタ １０、１１、１２、１３、１４、１５、３９、４０、４
１、４２、４３、４４メモリ １６、３０ 制御回路 １７Ａ、１７Ｂ、１７Ｃ、２５、３４Ａ、３４Ｂ シス
テムバス １８、４５ 通信バス １９、２６ 通信バス ２２、２３、２４、３３ パラレル入出力装置 ４６ 画像入力装置 ４７ 画像出力装置
モリバスセレクタ １０、１１、１２、１３、１４、１５、３９、４０、４
１、４２、４３、４４メモリ １６、３０ 制御回路 １７Ａ、１７Ｂ、１７Ｃ、２５、３４Ａ、３４Ｂ シス
テムバス １８、４５ 通信バス １９、２６ 通信バス ２２、２３、２４、３３ パラレル入出力装置 ４６ 画像入力装置 ４７ 画像出力装置
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−71760（ＪＰ，Ａ)
特開 平10−133941（ＪＰ，Ａ)
特開 平５−233521（ＪＰ，Ａ)
特開 昭54−21137（ＪＰ，Ａ)
特開 平１−266651（ＪＰ，Ａ)
特開 平10−187599（ＪＰ，Ａ)
実開 昭62−169851（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
G06F 13/16 - 13/18,13/28
G06F 15/16 - 15/177
Claims (3)
- 【請求項１】 複数のメモリと、 前記メモリの何れかにアクセスしてデータ処理を行なう
複数のＣＰＵと、 前記複数のＣＰＵのそれぞれに接続されたシステムバス
と、 前記複数のＣＰＵと接続し、前記メモリを前記システム
バスに選択的に接続するための複数の選択信号を発生す
る制御回路と、 前記複数のメモリと同数設けられ、前記選択信号により
対応するメモリを前記システムバスに選択的に接続する
メモリバスセレクタと、を有するデータ処理装置であっ
て、 前記メモリバスセレクタは、前記対応するメモリと接続
したシステムバスに関する情報と、前記対応するメモリ
内のデータ処理状態に関する情報とを管理し、 前記ＣＰＵは、前記メモリバスセレクタとの通信により
メモリのデータ処理状態を認識してデータ処理を実行す
ることを特徴とするデータ処理装置。 - 【請求項２】 前記ＣＰＵと前記制御回路とは、 パラレル入出力装置、シリアルインターフェース、デュ
アルポートＲＡＭの何れかによって接続が取られている
ことを特徴とする請求項１記載のデータ処理装置。 - 【請求項３】 複数のメモリと、 前記メモリの何れかにアクセスしてデータ処理を行なう
複数のＣＰＵと、 前記複数のＣＰＵのそれぞれに接続されたシステムバス
と、 前記複数のＣＰＵと接続し、前記メモリを前記システム
バスに選択的に接続するための複数の選択信号を発生す
る制御回路と、 前記複数のメモリと同数設けられ、前記選択信号により
対応するメモリを前記システムバスに選択的に接続する
メモリバスセレクタと、を有するデータ処理装置のデー
タ処理方法であって、 前記メモリバスセレクタにおいて、前記対応するメモリ
と接続したシステムバスに関する情報と、前記対応する
メモリ内のデータ処理状態に関する情報とを管 理するス
テップと、 前記ＣＰＵにおいて、前記メモリバスセレクタとの通信
によりメモリのデータ処理状態を認識するステップと、 前記制御回路において、前記メモリを前記システムバス
に選択的に接続するための複数の選択信号を発生して前
記メモリバスセレクタに与えるステップと、 前記メモリバスセレクタにおいて、前記選択信号に応答
して前記メモリを前記システムバスに選択的に接続する
ステップと、を有することを特徴とするデータ処理方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US09/481,865 US6523077B1 (en) | 1999-01-14 | 2000-01-12 | Data processing apparatus and data processing method accessing a plurality of memories in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00755799A JP3419334B2 (ja) | 1999-01-14 | 1999-01-14 | データ処理装置および方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP3419334B2 true JP3419334B2 (ja) | 2003-06-23 |
Family
ID=11669116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00755799A Expired - Fee Related JP3419334B2 (ja) | 1999-01-14 | 1999-01-14 | データ処理装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3419334B2 (ja) |
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| TW200415476A (en) * | 2002-09-30 | 2004-08-16 | Matsushita Electric Ind Co Ltd | Resource management device |
| JP2005107873A (ja) * | 2003-09-30 | 2005-04-21 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US20070192565A1 (en) * | 2004-04-01 | 2007-08-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and mobile phone using the same |
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| US20100312934A1 (en) * | 2009-06-05 | 2010-12-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Method for Multi-Protocol Bus Communications |
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|---|---|---|---|---|
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| JPS6371760A (ja) | 1986-09-12 | 1988-04-01 | Fuji Xerox Co Ltd | メモリシステム |
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| JPH03176754A (ja) | 1989-12-06 | 1991-07-31 | Toshiba Corp | マルチプロセッサシステム |
| JP3260456B2 (ja) | 1992-12-25 | 2002-02-25 | 株式会社日立製作所 | コンピュータシステムおよびそれに適した集積回路並びに要求選択回路 |
| JPH05233521A (ja) | 1992-02-24 | 1993-09-10 | Matsushita Electric Ind Co Ltd | プロセッサー結合装置 |
| CA2153445C (en) * | 1994-09-08 | 2002-05-21 | Ashok Raj Saxena | Video optimized media streamer user interface |
| US5586264A (en) * | 1994-09-08 | 1996-12-17 | Ibm Corporation | Video optimized media streamer with cache management |
| US5687393A (en) | 1995-06-07 | 1997-11-11 | International Business Machines Corporation | System for controlling responses to requests over a data bus between a plurality of master controllers and a slave storage controller by inserting control characters |
| JPH09223103A (ja) | 1996-02-15 | 1997-08-26 | Ricoh Co Ltd | 情報処理システム |
| US5911149A (en) | 1996-11-01 | 1999-06-08 | Nec Electronics Inc. | Apparatus and method for implementing a programmable shared memory with dual bus architecture |
| US5943287A (en) * | 1998-03-31 | 1999-08-24 | Emc Corporation | Fault tolerant memory system |
| US6389494B1 (en) * | 1998-12-30 | 2002-05-14 | Emc Corporation | System for interfacing a data storage system to a host utilizing a plurality of busses for carrying end-user data and a separate bus for carrying interface state data |
-
1999
- 1999-01-14 JP JP00755799A patent/JP3419334B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-12 US US09/481,865 patent/US6523077B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6523077B1 (en) | 2003-02-18 |
| JP2000207348A (ja) | 2000-07-28 |
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