JP2988443B2 - データ転送方式 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 28
- 230000015654 memory Effects 0.000 claims description 99
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- 230000005540 biological transmission Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Description
【０００１】
【発明の属する技術分野】本発明は、２つのＣＰＵ間で
データの転送を行うデータ転送方式に関する。
データの転送を行うデータ転送方式に関する。
【０００２】
【従来の技術】従来、この種のデータ転送方式は、たと
えば、特公昭６１−５１８２号公報に示されるように、
プロセッサ（ＣＰＵ）間に、２つの先入れ先出しメモリ
（ＦＩＦＯメモリ）を設けて、それぞれのプロセッサの
速度に従い、書き込み、読み込みを行っていた。
えば、特公昭６１−５１８２号公報に示されるように、
プロセッサ（ＣＰＵ）間に、２つの先入れ先出しメモリ
（ＦＩＦＯメモリ）を設けて、それぞれのプロセッサの
速度に従い、書き込み、読み込みを行っていた。
【０００３】図６は、従来のプロセッサ間のデータ転送
方式の１例を示すブロック図である。
方式の１例を示すブロック図である。
【０００４】この従来のデータ転送方式は、ＣＰＵ１１
１からＣＰＵ２１１へのデータの転送を行うための、ゲ
ート回路１４１、１４３、２５３、２５１と、ＦＩＦＯ
メモリ１４２、２５２と、情報送信識別回路１４４と、
情報受信識別回路２５４と、転送情報数識別回路１４５
と、転送情報書き込み回路１４６と、ＣＰＵ２１１から
ＣＰＵ１１１へのデータの転送を行うための、ゲート回
路２４１、２４３、１５３、１５１と、ＦＩＦＯメモリ
２４２、１５２と、情報送信識別回路２４４と、情報受
信識別回路１５４と、転送情報数識別回路２４５と、転
送情報書き込み回路２４６とから構成されている。
１からＣＰＵ２１１へのデータの転送を行うための、ゲ
ート回路１４１、１４３、２５３、２５１と、ＦＩＦＯ
メモリ１４２、２５２と、情報送信識別回路１４４と、
情報受信識別回路２５４と、転送情報数識別回路１４５
と、転送情報書き込み回路１４６と、ＣＰＵ２１１から
ＣＰＵ１１１へのデータの転送を行うための、ゲート回
路２４１、２４３、１５３、１５１と、ＦＩＦＯメモリ
２４２、１５２と、情報送信識別回路２４４と、情報受
信識別回路１５４と、転送情報数識別回路２４５と、転
送情報書き込み回路２４６とから構成されている。
【０００５】プロセッサ１１１からプロセッサ２１１へ
データを転送する場合、プロセッサ１１１は、情報転送
の指令を情報送信識別回路１４４に送出する。この情報
送信識別回路１４４では、情報転送の起動を検出し、ゲ
ート回路１４１のゲートを開きプロセッサ１１１からデ
ータバス１２２を通して送られてくる転送情報をゲート
回路１４１を介してＦＩＦＯメモリ１４２に送り、ＦＩ
ＦＯメモリ１４２に転送情報を記憶する。この時、転送
情報数識別回路１４５にて転送情報数を識別し、この転
送情報数を転送情報数書き込み回路１４６の動作により
ＦＩＦＯメモリ１４２に書込む。
データを転送する場合、プロセッサ１１１は、情報転送
の指令を情報送信識別回路１４４に送出する。この情報
送信識別回路１４４では、情報転送の起動を検出し、ゲ
ート回路１４１のゲートを開きプロセッサ１１１からデ
ータバス１２２を通して送られてくる転送情報をゲート
回路１４１を介してＦＩＦＯメモリ１４２に送り、ＦＩ
ＦＯメモリ１４２に転送情報を記憶する。この時、転送
情報数識別回路１４５にて転送情報数を識別し、この転
送情報数を転送情報数書き込み回路１４６の動作により
ＦＩＦＯメモリ１４２に書込む。
【０００６】情報送信識別回路１４４は、ＦＩＦＯメモ
リ１４２に転送情報をすべて記憶完了すると、ゲート回
路１４３のゲートを開き、プロセッサ２１１へ向けてプ
ロセッサ間情報転送バス３１を通して転送情報を送出す
る。ゲート回路２５３は、プロセッサ間情報転送バス３
１を介して転送情報が送られてきたことを検出すると、
ゲートを開き、ＦＩＦＯメモリ１４２に記憶されていた
転送情報をゲート回路１４３〜プロセッサ間情報転送バ
ス３１〜ゲート回路２５３を介してＦＩＦＯメモリ２５
２に記憶する。また、ゲート回路２５３は、情報受信識
別回路２５４に転送情報を受信したことを知らせる。プ
ロセッサ２１１は、アドレスバス２２１を介して転送情
報の受信があっただどうかを定期的に走査している。こ
の受信側プロセッサ２１１が、転送情報の受信を検出す
ると、情報受信識別回路２５４を起動し、ゲート回路２
５１のゲートを開き、ＦＩＦＯメモリ２５２に記憶され
ている転送情報をゲート回路２５１〜データバス２２２
を介して記憶する。以上の動作により、プロセッサ１１
１からプロセッサ２１１への情報転送が完了する。逆に
プロセッサ２１１から、プロセッサ１１１にデータを転
送する場合は、逆の順序によりなされる。
リ１４２に転送情報をすべて記憶完了すると、ゲート回
路１４３のゲートを開き、プロセッサ２１１へ向けてプ
ロセッサ間情報転送バス３１を通して転送情報を送出す
る。ゲート回路２５３は、プロセッサ間情報転送バス３
１を介して転送情報が送られてきたことを検出すると、
ゲートを開き、ＦＩＦＯメモリ１４２に記憶されていた
転送情報をゲート回路１４３〜プロセッサ間情報転送バ
ス３１〜ゲート回路２５３を介してＦＩＦＯメモリ２５
２に記憶する。また、ゲート回路２５３は、情報受信識
別回路２５４に転送情報を受信したことを知らせる。プ
ロセッサ２１１は、アドレスバス２２１を介して転送情
報の受信があっただどうかを定期的に走査している。こ
の受信側プロセッサ２１１が、転送情報の受信を検出す
ると、情報受信識別回路２５４を起動し、ゲート回路２
５１のゲートを開き、ＦＩＦＯメモリ２５２に記憶され
ている転送情報をゲート回路２５１〜データバス２２２
を介して記憶する。以上の動作により、プロセッサ１１
１からプロセッサ２１１への情報転送が完了する。逆に
プロセッサ２１１から、プロセッサ１１１にデータを転
送する場合は、逆の順序によりなされる。
【０００７】この従来のデータ転送方式では、各プロセ
ッサ・インターフェース毎に、プロセッサ間データ転送
バスと、送信に２個、受信に２個、合計４個のＦＩＦＯ
メモリを必要とするため、回路が大規模化してしまう。
ッサ・インターフェース毎に、プロセッサ間データ転送
バスと、送信に２個、受信に２個、合計４個のＦＩＦＯ
メモリを必要とするため、回路が大規模化してしまう。
【０００８】また、プロセッサ間には、ＦＩＦＯメモリ
を介したデータの転送手段しかないため、送ったデータ
が相手に伝わったかどうかは、相手が、再度ＦＩＦＯメ
モリを介して、そのデータを送ってくるまで分からない
ため、プロセッサ間で、データが相手に送れたかどうか
を知ることに時間がかかる。
を介したデータの転送手段しかないため、送ったデータ
が相手に伝わったかどうかは、相手が、再度ＦＩＦＯメ
モリを介して、そのデータを送ってくるまで分からない
ため、プロセッサ間で、データが相手に送れたかどうか
を知ることに時間がかかる。
【０００９】このため、このような従来のデータ転送方
式を自動式交換機のように、中央処理装置と端末および
共通線を収用するライン／トランク回路との間でデータ
の転送を行う場合に、ＣＰＵはライン／トランク回路に
データが正常に送信できたことを確認してから次の処理
に移る場合、その正常に送信できたとの返信が来るま
で、処理待ちとなってしまい、自動式交換機全体の処理
能力が低下してしまうということになる。
式を自動式交換機のように、中央処理装置と端末および
共通線を収用するライン／トランク回路との間でデータ
の転送を行う場合に、ＣＰＵはライン／トランク回路に
データが正常に送信できたことを確認してから次の処理
に移る場合、その正常に送信できたとの返信が来るま
で、処理待ちとなってしまい、自動式交換機全体の処理
能力が低下してしまうということになる。
【００１０】さらに、プロセッサ１１１とプロセッサ２
１１が、各送信用のＦＩＦＯメモリにデータを書くタイ
ミングは、非同期であるため、プロセッサ１１１が、特
定のデータの要求を行っているタイミングに、プロセッ
サ２１１が、ＦＩＦＯメモリ１５２に別なデータを書い
ている場合がある。
１１が、各送信用のＦＩＦＯメモリにデータを書くタイ
ミングは、非同期であるため、プロセッサ１１１が、特
定のデータの要求を行っているタイミングに、プロセッ
サ２１１が、ＦＩＦＯメモリ１５２に別なデータを書い
ている場合がある。
【００１１】そのため、プロセッサ１１１が、プロセッ
サ２１１の特定のデータが欲しい場合、その特定のデー
タを送信するように、ＦＩＦＯメモリ１４２を介し要求
した後、ＦＩＦＯメモリ１５２を介して、受信したデー
タが、所望のデータでない場合がある。
サ２１１の特定のデータが欲しい場合、その特定のデー
タを送信するように、ＦＩＦＯメモリ１４２を介し要求
した後、ＦＩＦＯメモリ１５２を介して、受信したデー
タが、所望のデータでない場合がある。
【００１２】
【発明が解決しようとする課題】上記従来のデータ転送
方式では、下記のような問題点があった。 （１）回路が大規模化する。 （２）プロセッサ間で、データが相手に送れたかどうか
を知ることに時間がかかる。 （３）一方のプロセッサが、他方のプロセッサの特定の
データが欲しい場合、その特定のデータを送信するよう
に、ＦＩＦＯメモリを介し要求した後、ＦＩＦＯメモリ
を介して受信したデータが、所望のデータでない場合が
ある。
方式では、下記のような問題点があった。 （１）回路が大規模化する。 （２）プロセッサ間で、データが相手に送れたかどうか
を知ることに時間がかかる。 （３）一方のプロセッサが、他方のプロセッサの特定の
データが欲しい場合、その特定のデータを送信するよう
に、ＦＩＦＯメモリを介し要求した後、ＦＩＦＯメモリ
を介して受信したデータが、所望のデータでない場合が
ある。
【００１３】本発明の目的は、２つのＣＰＵ間のデータ
転送において、回路構成を小規模としたままで、データ
が正しく転送できたかを短い時間で確認することができ
特定のデータのみの転送を要求することができるデータ
転送方式提供することにある。
転送において、回路構成を小規模としたままで、データ
が正しく転送できたかを短い時間で確認することができ
特定のデータのみの転送を要求することができるデータ
転送方式提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ送受信方式は、第１のＣＰＵと第２
のＣＰＵとが、データバスとアドレスバスを用いてイン
ターフェース回路を介してデータの転送を行うデータ転
送方式において、前記第１のＣＰＵから送られたデータ
を書き込むための第１のＦＩＦＯメモリと、前記第１の
ＦＩＦＯメモリが、書き込み可能か、書き込み不可かを
示す第１のレジスタと、前記第１のＣＰＵが前記第１の
ＦＩＦＯメモリに転送したデータが正常かどうかを確認
する第１のチェック回路と前記第１のＣＰＵから前記第
２のＣＰＵに対する前記第１のＦＩＦＯメモリの読み込
み要求を伝達する第１の要求回路と、前記第２のＣＰＵ
から送られたデータを書き込むための第２のＦＩＦＯメ
モリと、前記第２のＦＩＦＯメモリが、書き込み可能
か、書き込み不可かを示す第２のレジスタと、前記第２
のＣＰＵから前記第１のＣＰＵに対する前記第２のＦＩ
ＦＯメモリの読み込み要求を伝達する第２の要求回路
と、前記第１のＣＰＵが、前記第２のＦＩＦＯメモリを
介して受け取ったデータが、正常であったか、異常であ
ったかを前記第２のＣＰＵに通知する第１の通知回路
と、前記第２のＣＰＵの制御により、前記第１のＦＩＦ
Ｏメモリの入力を前記第１のＣＰＵとのデータバスから
前記第２のＣＰＵとのデータバスに切り換え、前記第１
のＦＩＦＯメモリの出力を前記第２のＣＰＵとのデータ
バスから前記第１のＣＰＵとのデータバスに切り換える
手段と、前記第２のＣＰＵからの前記第１のＣＰＵに対
する、前記第１のＦＩＦＯメモリの読み込み要求を伝達
する第３の要求回路と、前記第１のＣＰＵが、前記第１
のＦＩＦＯメモリを介して受け取ったデータが、正常で
あったか、異常であったかを前記第２のＣＰＵに通知す
る第２の通知回路とを有することを特徴とする。
め、本発明のデータ送受信方式は、第１のＣＰＵと第２
のＣＰＵとが、データバスとアドレスバスを用いてイン
ターフェース回路を介してデータの転送を行うデータ転
送方式において、前記第１のＣＰＵから送られたデータ
を書き込むための第１のＦＩＦＯメモリと、前記第１の
ＦＩＦＯメモリが、書き込み可能か、書き込み不可かを
示す第１のレジスタと、前記第１のＣＰＵが前記第１の
ＦＩＦＯメモリに転送したデータが正常かどうかを確認
する第１のチェック回路と前記第１のＣＰＵから前記第
２のＣＰＵに対する前記第１のＦＩＦＯメモリの読み込
み要求を伝達する第１の要求回路と、前記第２のＣＰＵ
から送られたデータを書き込むための第２のＦＩＦＯメ
モリと、前記第２のＦＩＦＯメモリが、書き込み可能
か、書き込み不可かを示す第２のレジスタと、前記第２
のＣＰＵから前記第１のＣＰＵに対する前記第２のＦＩ
ＦＯメモリの読み込み要求を伝達する第２の要求回路
と、前記第１のＣＰＵが、前記第２のＦＩＦＯメモリを
介して受け取ったデータが、正常であったか、異常であ
ったかを前記第２のＣＰＵに通知する第１の通知回路
と、前記第２のＣＰＵの制御により、前記第１のＦＩＦ
Ｏメモリの入力を前記第１のＣＰＵとのデータバスから
前記第２のＣＰＵとのデータバスに切り換え、前記第１
のＦＩＦＯメモリの出力を前記第２のＣＰＵとのデータ
バスから前記第１のＣＰＵとのデータバスに切り換える
手段と、前記第２のＣＰＵからの前記第１のＣＰＵに対
する、前記第１のＦＩＦＯメモリの読み込み要求を伝達
する第３の要求回路と、前記第１のＣＰＵが、前記第１
のＦＩＦＯメモリを介して受け取ったデータが、正常で
あったか、異常であったかを前記第２のＣＰＵに通知す
る第２の通知回路とを有することを特徴とする。
【００１５】本発明は、第１および第２のＣＰＵ間のデ
ータ転送を、２つのＦＩＦＩＯメモリと、それぞれのＦ
ＩＦＯメモリが空か、データありかを示す第１および第
２のレジスタと、それぞれのＦＩＦＯメモリの読み込み
の要求を伝達する第１および第２の通知回路とにより実
現していいる。したがって、従来のデータ転送方式より
回路規模を小さくすることができる。
ータ転送を、２つのＦＩＦＩＯメモリと、それぞれのＦ
ＩＦＯメモリが空か、データありかを示す第１および第
２のレジスタと、それぞれのＦＩＦＯメモリの読み込み
の要求を伝達する第１および第２の通知回路とにより実
現していいる。したがって、従来のデータ転送方式より
回路規模を小さくすることができる。
【００１６】また、本発明は、第１のＣＰＵが第１のＦ
ＩＦＯメモリに転送したデータが正常かどうかをチェッ
クするチェック回路を設けたことにより、第１のＣＰＵ
はチェック回路によりチェック結果が正常であれば第２
のＣＰＵからの応答を待たずに次の処理に移ることがで
き第１のＣＰＵの処理能力を向上することができる。
ＩＦＯメモリに転送したデータが正常かどうかをチェッ
クするチェック回路を設けたことにより、第１のＣＰＵ
はチェック回路によりチェック結果が正常であれば第２
のＣＰＵからの応答を待たずに次の処理に移ることがで
き第１のＣＰＵの処理能力を向上することができる。
【００１７】さらに、第１のＦＩＦＯメモリの入力と出
力を入れ替える手段を設けることにより、第１のＦＩＦ
Ｏメモリを第２のＣＰＵから第１のＣＰＵへのデータ転
送に使用することができるようにしたので、第２のＣＰ
Ｕは第１のＣＰＵからの特定のデータ転送要求に対し直
ぐに対応することができる。
力を入れ替える手段を設けることにより、第１のＦＩＦ
Ｏメモリを第２のＣＰＵから第１のＣＰＵへのデータ転
送に使用することができるようにしたので、第２のＣＰ
Ｕは第１のＣＰＵからの特定のデータ転送要求に対し直
ぐに対応することができる。
【００１８】また、本発明のデータ転送方式は、前記イ
ンタフェース回路が、前記第１のＣＰＵとの間のデータ
バスおよび前記第２のＣＰＵとの間のデータバスのデー
タをチェックする第２のチェック回路と、前記第１のＣ
ＰＵからアドレスバスを介して指定されたアドレスが前
記第２のチェック回路のアドレスである場合、前記第２
のチェック回路にチェック結果をデータバスに出力する
よう指示を行う制御回路とを有する。
ンタフェース回路が、前記第１のＣＰＵとの間のデータ
バスおよび前記第２のＣＰＵとの間のデータバスのデー
タをチェックする第２のチェック回路と、前記第１のＣ
ＰＵからアドレスバスを介して指定されたアドレスが前
記第２のチェック回路のアドレスである場合、前記第２
のチェック回路にチェック結果をデータバスに出力する
よう指示を行う制御回路とを有する。
【００１９】本発明は、第２のチェック回路により前記
第１のＣＰＵとの間のデータバスおよび前記第２のＣＰ
Ｕとの間のデータバスのデータをチェックするようにし
たので、データのエラーが発生した場合、そのエラーが
どちらのデータバスにおいて発生したのか区別すること
ができるようにしたものである。
第１のＣＰＵとの間のデータバスおよび前記第２のＣＰ
Ｕとの間のデータバスのデータをチェックするようにし
たので、データのエラーが発生した場合、そのエラーが
どちらのデータバスにおいて発生したのか区別すること
ができるようにしたものである。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態のデータ転送方式を説明するためのブロック
図である。
の実施形態のデータ転送方式を説明するためのブロック
図である。
【００２２】本実施形態では、自動式交換機において中
央処理装置とライン／トランク回路との間のデータ転送
方式を用いて説明する。
央処理装置とライン／トランク回路との間のデータ転送
方式を用いて説明する。
【００２３】自動式交換機のＣＰＵ１は、インターフェ
ース回路２を介し、複数のライン／トランク回路３、４
を制御する。図１では、ライン／トランク回路が、複数
あることを２つのライン／トランク回路３、４により表
している。
ース回路２を介し、複数のライン／トランク回路３、４
を制御する。図１では、ライン／トランク回路が、複数
あることを２つのライン／トランク回路３、４により表
している。
【００２４】ＣＰＵ１とインターフェース回路２は、ア
ドレスバス５、データバス６により接続されている。
ドレスバス５、データバス６により接続されている。
【００２５】また、インターフェース回路２と複数のラ
イン／トランク回路３、４間のデータの転送はアドレス
バス７、データバス８により行われる。
イン／トランク回路３、４間のデータの転送はアドレス
バス７、データバス８により行われる。
【００２６】ライン／トランク回路３は、ＣＰＵ１３
と、要求回路１０、１８、１９と、通知回路１１、１２
と、レジスタ１６、１７と、制御回路９、２４と、ＦＩ
ＦＯメモリ１４、１５と、出力回路２２、２３と、選択
回路２１と、チェック回路２０とから構成されている。
と、要求回路１０、１８、１９と、通知回路１１、１２
と、レジスタ１６、１７と、制御回路９、２４と、ＦＩ
ＦＯメモリ１４、１５と、出力回路２２、２３と、選択
回路２１と、チェック回路２０とから構成されている。
【００２７】ライン／トランク回路３のアドレスバス２
５、データバス２６は、ライン／トランク回路３の制御
回路２４により、内部回路を制御する。
５、データバス２６は、ライン／トランク回路３の制御
回路２４により、内部回路を制御する。
【００２８】ＦＩＦＯメモリ１４は、ＣＰＵ１からＣＰ
Ｕ１３へデータを転送する際に用いられる。
Ｕ１３へデータを転送する際に用いられる。
【００２９】ＦＩＦＯメモリ１５は、ＣＰＵ１３からＣ
ＰＵ１へデータを転送する際に用いられる。
ＰＵ１へデータを転送する際に用いられる。
【００３０】レジスタ１６は、ＦＩＦＯメモリ１４が使
用されているかどうかを示す。
用されているかどうかを示す。
【００３１】レジスタ１７は、ＦＩＦＯメモリ１５が使
用されているかどうかを示す。
用されているかどうかを示す。
【００３２】チェック回路２０は、ＣＰＵ１からＦＩＦ
Ｏメモリ１４に転送されたデータが正常に届いたかどう
かを、例えばパリチィ・チェックを用いてチェックす
る。
Ｏメモリ１４に転送されたデータが正常に届いたかどう
かを、例えばパリチィ・チェックを用いてチェックす
る。
【００３３】要求回路１０は、割り込み回路からなり、
ＣＰＵ１からＣＰＵ１３に対する、ＦＩＦＯメモリ１４
の読み込みの要求を伝達する。
ＣＰＵ１からＣＰＵ１３に対する、ＦＩＦＯメモリ１４
の読み込みの要求を伝達する。
【００３４】要求回路１８は、レジスタ回路からなり、
ＣＰＵ１３からＣＰＵ１に対する、ＦＩＦＯメモリ１５
の読み込みの要求を伝達する。
ＣＰＵ１３からＣＰＵ１に対する、ＦＩＦＯメモリ１５
の読み込みの要求を伝達する。
【００３５】ＣＰＵ１は、定期的に、ライン／トランク
回路３の要求回路１８をスキャンして、ＣＰＵ１３が、
ＦＩＦＯメモリ１５の読み込みを要求しているか識別す
る。また、ＣＰＵ１は、制御回路９を介し、アドレスバ
ス７、データバス８により、ライン／トランク回路３の
内部回路を制御する。
回路３の要求回路１８をスキャンして、ＣＰＵ１３が、
ＦＩＦＯメモリ１５の読み込みを要求しているか識別す
る。また、ＣＰＵ１は、制御回路９を介し、アドレスバ
ス７、データバス８により、ライン／トランク回路３の
内部回路を制御する。
【００３６】通知回路１１は、ＣＰＵ１が、ＦＩＦＯメ
モリ１５のデータを読み込んだ後、読み込んだデータが
正常であったか、異常であったかをＣＰＵ１３に伝え
る。
モリ１５のデータを読み込んだ後、読み込んだデータが
正常であったか、異常であったかをＣＰＵ１３に伝え
る。
【００３７】ＣＰＵ１３は、第１のＦＩＦＯメモリ１４
を介して受け取ったデータを解析した後、ＣＰＵ１が、
特定のデータを要求していることが判明した後、選択回
路２１、出力回路２２、２３を制御して、ＣＰＵ１３と
のデータバス２６をＦＩＦＯメモリ１４の入力に接続
し、データバス８を出力に接続する。
を介して受け取ったデータを解析した後、ＣＰＵ１が、
特定のデータを要求していることが判明した後、選択回
路２１、出力回路２２、２３を制御して、ＣＰＵ１３と
のデータバス２６をＦＩＦＯメモリ１４の入力に接続
し、データバス８を出力に接続する。
【００３８】要求回路１９は、レジスタ回路からなり、
ＣＰＵ１３が、ＣＰＵ１に、ＦＩＦＯメモリ１４の読み
込みを要求する。
ＣＰＵ１３が、ＣＰＵ１に、ＦＩＦＯメモリ１４の読み
込みを要求する。
【００３９】通知回路１２は、ＣＰＵ１が、ＦＩＦＯメ
モリ１４のデータを読み込んだ後、読んだデータが正常
であったか異常であったかをＣＰＵ１３に伝える。
モリ１４のデータを読み込んだ後、読んだデータが正常
であったか異常であったかをＣＰＵ１３に伝える。
【００４０】選択回路２１は、制御回路２４からの指示
により、データバス８またはデータバス２６を選択して
出力する。
により、データバス８またはデータバス２６を選択して
出力する。
【００４１】出力回路２２、２３は、制御回路２４から
の指示により、入力信号をそのまま出力するかまたは入
力を通さず出力をハイインピーダンスとする。
の指示により、入力信号をそのまま出力するかまたは入
力を通さず出力をハイインピーダンスとする。
【００４２】また、通知回路１１、通知回路１２は、そ
れぞれ、割り込み回路とレジスタ回路とから構成され、
ＣＰＵ１が、正常または、異常を設定すると、割り込み
回路により、ＣＰＵ１３に割り込みを発生させ、ＣＰＵ
１３が、（例えば、正常が１を、異常が０を表す）レジ
スタ回路の値を読むことにより通知を行う。
れぞれ、割り込み回路とレジスタ回路とから構成され、
ＣＰＵ１が、正常または、異常を設定すると、割り込み
回路により、ＣＰＵ１３に割り込みを発生させ、ＣＰＵ
１３が、（例えば、正常が１を、異常が０を表す）レジ
スタ回路の値を読むことにより通知を行う。
【００４３】ライン／トランク回路４は、ライン／トラ
ンク回路３と同様な構成なため説明は省略する。
ンク回路３と同様な構成なため説明は省略する。
【００４４】次に、本実施形態のデータ転送方式の動作
について図２〜４のフローチャートを参照して説明す
る。
について図２〜４のフローチャートを参照して説明す
る。
【００４５】先ず、ＣＰＵｌが、ＣＰＵｌ３にデータを
送る場合について図２を用いて説明する。
送る場合について図２を用いて説明する。
【００４６】最初にＣＰＵ１は、レジスタ１６を確認す
ることによりＦＩＦＯメモリ１４が利用可能であること
（データが空であること）を確認する（ステップ４
０）。そして、ＣＰＵ１は、チェック回路２０をリセッ
トする（ステップ４１）。その後、ＣＰＵ１は、ＦＩＦ
Ｏメモリ１４に転送するデータを書込み（ステップ４
２）、全てのデータが書き終わった後（ステップ４
３）、データがＦＩＦＯメモリ１４に正常に転送できた
かどうかをチェック回路２０によりチェックする（ステ
ップ４４）。転送したデータが正常な場合、ＣＰＵ１
は、要求回路１０を設定することによりＣＰＵ１３にＦ
ＩＦＯメモリ１４の読み込みを要求するとともにレジス
タ１６にデータ有りを設定し、次の処理に移る（ステッ
プ４６）。転送したデータが正常でないならば、ステッ
プ４１の処理から繰り返す。
ることによりＦＩＦＯメモリ１４が利用可能であること
（データが空であること）を確認する（ステップ４
０）。そして、ＣＰＵ１は、チェック回路２０をリセッ
トする（ステップ４１）。その後、ＣＰＵ１は、ＦＩＦ
Ｏメモリ１４に転送するデータを書込み（ステップ４
２）、全てのデータが書き終わった後（ステップ４
３）、データがＦＩＦＯメモリ１４に正常に転送できた
かどうかをチェック回路２０によりチェックする（ステ
ップ４４）。転送したデータが正常な場合、ＣＰＵ１
は、要求回路１０を設定することによりＣＰＵ１３にＦ
ＩＦＯメモリ１４の読み込みを要求するとともにレジス
タ１６にデータ有りを設定し、次の処理に移る（ステッ
プ４６）。転送したデータが正常でないならば、ステッ
プ４１の処理から繰り返す。
【００４７】そして、ＣＰＵ１３では、要求回路１０を
認識することによりＦＩＦＯメモリ１４の読み込み要求
を認識すると（ステップ４７）、ＦＩＦＯメモリ１４の
データを読み込む（ステップ４８）。そして、読み込み
が終了すると（ステップ４９）、特定データの送信要求
が無ければ（ステップ５０）、レジスタ１６をデータ空
に設定する（ステップ５１）。
認識することによりＦＩＦＯメモリ１４の読み込み要求
を認識すると（ステップ４７）、ＦＩＦＯメモリ１４の
データを読み込む（ステップ４８）。そして、読み込み
が終了すると（ステップ４９）、特定データの送信要求
が無ければ（ステップ５０）、レジスタ１６をデータ空
に設定する（ステップ５１）。
【００４８】次に、ＣＰＵ１３が、ＣＰＵ１にデータを
送る場合について図３のフローチャートを用いて説明す
る。
送る場合について図３のフローチャートを用いて説明す
る。
【００４９】最初に、ＣＰＵ１３は、ＦＩＦＯメモリ１
５が利用可能であること（データが空であること）を示
すレジスタ１７を確認た後（ステップ５２）、ＦＩＦＯ
メモリ１５にデータを書き込む（ステップ５３）。そし
て、ＣＰＵ１３は、要求回路１８を設定することにより
ＣＰＵ１にＦＩＦＯメモリ１５の読み込みを要求する
（ステップ５５）。そして、ＣＰＵ１は、要求回路１８
を認識することによりＦＩＦＯメモリ１５への読み込み
要求を認識すると（ステップ５６）、ＦＩＦＯメモリ１
５のデータの読み込みを行い（ステップ５７）、データ
の読み込みが終了すると（ステップ５８）、読み込んだ
データが正常かどうかをチェックする（ステップ５
９）。そして、ＣＰＵ１は、読み込んだデータが正常な
場合は正常なことを通知回路１１により通知し（ステッ
プ６０）、読み込んだデータが異常な場合は異常なこと
を通知回路１１により通知する（ステップ６１）。
５が利用可能であること（データが空であること）を示
すレジスタ１７を確認た後（ステップ５２）、ＦＩＦＯ
メモリ１５にデータを書き込む（ステップ５３）。そし
て、ＣＰＵ１３は、要求回路１８を設定することにより
ＣＰＵ１にＦＩＦＯメモリ１５の読み込みを要求する
（ステップ５５）。そして、ＣＰＵ１は、要求回路１８
を認識することによりＦＩＦＯメモリ１５への読み込み
要求を認識すると（ステップ５６）、ＦＩＦＯメモリ１
５のデータの読み込みを行い（ステップ５７）、データ
の読み込みが終了すると（ステップ５８）、読み込んだ
データが正常かどうかをチェックする（ステップ５
９）。そして、ＣＰＵ１は、読み込んだデータが正常な
場合は正常なことを通知回路１１により通知し（ステッ
プ６０）、読み込んだデータが異常な場合は異常なこと
を通知回路１１により通知する（ステップ６１）。
【００５０】ＣＰＵ１３は、通知回路１１を認識するこ
とによりデータが正常だったのか異常だったのかを認識
した後、要求回路１８をリセットする（ステップ６
２）。そして、ＣＰＵ１３は、データが正常だった場
合、ＦＩＦＯメモリ１５が利用可能であることを意味す
るレジスタ１７をデータ空に設定し（ステップ６４）、
データが正常でない場合（ステップ６３）、ステップ５
３の処理から繰り返す。
とによりデータが正常だったのか異常だったのかを認識
した後、要求回路１８をリセットする（ステップ６
２）。そして、ＣＰＵ１３は、データが正常だった場
合、ＦＩＦＯメモリ１５が利用可能であることを意味す
るレジスタ１７をデータ空に設定し（ステップ６４）、
データが正常でない場合（ステップ６３）、ステップ５
３の処理から繰り返す。
【００５１】最後に、図２のステップ５０において、Ｃ
ＰＵ１がＣＰＵ１３に、ＦＩＦＯメモリ１４を用い、特
定のデータの送信を要求した場合の動作について説明す
る。
ＰＵ１がＣＰＵ１３に、ＦＩＦＯメモリ１４を用い、特
定のデータの送信を要求した場合の動作について説明す
る。
【００５２】この場合において、ＣＰＵ１３が、ＦＩＦ
Ｏメモリ１５に、別のデータを書き込んでいるものとす
ると、ＣＰＵ１は、要求したデータと別のデータを受け
取ることになり、処理上不一致が生ずる。そのため、Ｃ
ＰＵ１３は、ＦＩＦＯメモリ１４を介し、受け取ったデ
ータを解析し、特定のデータの送信を要求されていた場
合、ＦＩＦＯメモリ１４の入力と出力の方向を変更した
後、所望の特定のデータを書き込み、ＣＰＵ１に、ＦＩ
ＦＯメモリ１４の読み込みを要求する。
Ｏメモリ１５に、別のデータを書き込んでいるものとす
ると、ＣＰＵ１は、要求したデータと別のデータを受け
取ることになり、処理上不一致が生ずる。そのため、Ｃ
ＰＵ１３は、ＦＩＦＯメモリ１４を介し、受け取ったデ
ータを解析し、特定のデータの送信を要求されていた場
合、ＦＩＦＯメモリ１４の入力と出力の方向を変更した
後、所望の特定のデータを書き込み、ＣＰＵ１に、ＦＩ
ＦＯメモリ１４の読み込みを要求する。
【００５３】この動作を図４のフローチャートを用いて
説明する。
説明する。
【００５４】先ず、ＣＰＵ１３は、選択回路２１、出力
回路２２、２３を制御して、ＦＩＦＯメモリ１４の入力
と出力の方向の変更を行う（ステップ６５）。そして、
ＣＰＵ１３は、ＦＩＦＯメモリ１４にデータを書き込み
（ステップ６６）、データが終了すると（ステップ６
７）、要求回路１９を設定することによりＣＰＵ１にＦ
ＩＦＯメモリ１４の読み込みを要求する（ステップ６
８）。
回路２２、２３を制御して、ＦＩＦＯメモリ１４の入力
と出力の方向の変更を行う（ステップ６５）。そして、
ＣＰＵ１３は、ＦＩＦＯメモリ１４にデータを書き込み
（ステップ６６）、データが終了すると（ステップ６
７）、要求回路１９を設定することによりＣＰＵ１にＦ
ＩＦＯメモリ１４の読み込みを要求する（ステップ６
８）。
【００５５】ＣＰＵ１は、要求回路１９を認識すること
によりＦＩＦＯメモリ１４への読み込み要求を認識する
と（ステップ６９）、ＦＩＦＯメモリ１４のデータの読
み込みを行い（ステップ７０）、データ読み込み後（ス
テップ７１）、データが正常かどうかをチェックする
（ステップ７２）。そして、ＣＰＵ１は、読み込んだデ
ータが正常な場合は正常なことを通知回路１２により通
知し（ステップ７３）、読み込んだデータが異常な場合
は異常なことを通知回路１２により通知する（ステップ
７４）。
によりＦＩＦＯメモリ１４への読み込み要求を認識する
と（ステップ６９）、ＦＩＦＯメモリ１４のデータの読
み込みを行い（ステップ７０）、データ読み込み後（ス
テップ７１）、データが正常かどうかをチェックする
（ステップ７２）。そして、ＣＰＵ１は、読み込んだデ
ータが正常な場合は正常なことを通知回路１２により通
知し（ステップ７３）、読み込んだデータが異常な場合
は異常なことを通知回路１２により通知する（ステップ
７４）。
【００５６】ＣＰＵ１３は、通知回路１２を認識するこ
とによりデータが正常だったのか異常だったのかを認識
した後、要求回路１９をリセットする（ステップ７
５）。そして、ＣＰＵ１３は、データが正常だった場
合、選択回路２１、出力回路２２、２３を制御してＦＩ
ＦＯメモリ１４の入力と出力の方向を元に戻し（ステッ
プ７７）、ＦＩＦＯメモリ１４が利用可能であることを
意味するレジスタ１６をデータ空に設定し（ステップ７
８）、データが正常でない場合（ステップ７６）、ステ
ップ６６の処理から繰り返す。
とによりデータが正常だったのか異常だったのかを認識
した後、要求回路１９をリセットする（ステップ７
５）。そして、ＣＰＵ１３は、データが正常だった場
合、選択回路２１、出力回路２２、２３を制御してＦＩ
ＦＯメモリ１４の入力と出力の方向を元に戻し（ステッ
プ７７）、ＦＩＦＯメモリ１４が利用可能であることを
意味するレジスタ１６をデータ空に設定し（ステップ７
８）、データが正常でない場合（ステップ７６）、ステ
ップ６６の処理から繰り返す。
【００５７】本実施形態のデータ転送方式では、ライン
／トランク回路３、４側にのみ、ＦＩＦＯメモリ１４、
１５を持ち、このＦＩＦＯメモリ１４、１５が空か、デ
ータありかを示すレジスタ１６、１７と、このＦＩＦＯ
メモリ１４、１５の読み込み要求を行う要求回路１０、
１８によりデータの転送を実現しているため、回路規模
を簡略化することができる。
／トランク回路３、４側にのみ、ＦＩＦＯメモリ１４、
１５を持ち、このＦＩＦＯメモリ１４、１５が空か、デ
ータありかを示すレジスタ１６、１７と、このＦＩＦＯ
メモリ１４、１５の読み込み要求を行う要求回路１０、
１８によりデータの転送を実現しているため、回路規模
を簡略化することができる。
【００５８】また、本実施形態では、ライン／トランク
回路３、４に、自動式交換機のＣＰＵ１が、データを正
常に送信できたかチェックするチェック回路２０を設け
たことにより、自動式交換機のＣＰＵ１は、チェック結
果が正常であるならば、ライン／トランク回路３、４の
応答を待たずに、次の処理に移れることが可能となるた
め、自動式交換機の処理能力が向上できたことである。
回路３、４に、自動式交換機のＣＰＵ１が、データを正
常に送信できたかチェックするチェック回路２０を設け
たことにより、自動式交換機のＣＰＵ１は、チェック結
果が正常であるならば、ライン／トランク回路３、４の
応答を待たずに、次の処理に移れることが可能となるた
め、自動式交換機の処理能力が向上できたことである。
【００５９】さらに、本実施形態は、自動式交換機のＣ
ＰＵ１がライン／トランク回路３、４へ送信するＦＩＦ
Ｏメモリ１４の入出力を入れ替える手段として、出力回
路２２、２３、選択回路２１を有しているため、このＦ
ＩＦＯメモリ１４を用い、ライン／トランク回路３、４
のデータを自動式交換機のＣＰＵ１に送信することによ
り、自動式交換機のＣＰＵ１がライン／トランク回路
３、４に対し特定のデータの転送を要求した場合でも即
時送信を可能とする。
ＰＵ１がライン／トランク回路３、４へ送信するＦＩＦ
Ｏメモリ１４の入出力を入れ替える手段として、出力回
路２２、２３、選択回路２１を有しているため、このＦ
ＩＦＯメモリ１４を用い、ライン／トランク回路３、４
のデータを自動式交換機のＣＰＵ１に送信することによ
り、自動式交換機のＣＰＵ１がライン／トランク回路
３、４に対し特定のデータの転送を要求した場合でも即
時送信を可能とする。
【００６０】（第２の実施形態）次に、本発明の第２の
実施形態のデータ転送方式について図５を参照して説明
する。図１中と同番号は同じ構成要素を示す。
実施形態のデータ転送方式について図５を参照して説明
する。図１中と同番号は同じ構成要素を示す。
【００６１】本実施形態のデータ転送方式は、図１の第
１の実施形態のデータ転送方式に対して、インターフェ
ース回路２を、制御回路２７とチェック回路２８を有す
るインターフェース回路８２に置き換えたものである。
１の実施形態のデータ転送方式に対して、インターフェ
ース回路２を、制御回路２７とチェック回路２８を有す
るインターフェース回路８２に置き換えたものである。
【００６２】チェック回路２８は、データバス６および
データバス８のデータをチェックする。
データバス８のデータをチェックする。
【００６３】制御回路２７は、アドレスバス５とアドレ
ス７との間に設けられ、アドレスバス５を介して指定さ
れたアドレスがチェック回路２８のアドレスである場
合、チェック回路２８にチェック結果を出力するよう指
示を行う。
ス７との間に設けられ、アドレスバス５を介して指定さ
れたアドレスがチェック回路２８のアドレスである場
合、チェック回路２８にチェック結果を出力するよう指
示を行う。
【００６４】本実施形態のデータ転送方式では、データ
のエラーが、データバス６上で発生したか、データバス
８上で発生したか区別することが可能となる。
のエラーが、データバス６上で発生したか、データバス
８上で発生したか区別することが可能となる。
【００６５】上記第１および第２の実施形態のデータ転
送方式では、自動式交換機の中央処理装置とライン／ト
ランク回路との間のデータ転送方式を用いて説明した
が、本発明はこれに限られるものではなく他のシステム
においても適用することができるものである。
送方式では、自動式交換機の中央処理装置とライン／ト
ランク回路との間のデータ転送方式を用いて説明した
が、本発明はこれに限られるものではなく他のシステム
においても適用することができるものである。
【００６６】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）回路規模を小さくすることができる。 （２）自動式交換機の処理能力を向上することができ
る。 （３）自動式交換機のＣＰＵが、ライン／トランク回路
に対し、特定のデータの即時送信を可能とする。 （４）請求項2記載の発明では、データのエラーが発生
した場合、そのエラーが、第１のＣＰＵとインターフェ
ース回路とのデータバス上で発生したか、第２のＣＰＵ
とインターフェース回路とのデータバス上で発生したか
を区別することができる。
ような効果を有する。 （１）回路規模を小さくすることができる。 （２）自動式交換機の処理能力を向上することができ
る。 （３）自動式交換機のＣＰＵが、ライン／トランク回路
に対し、特定のデータの即時送信を可能とする。 （４）請求項2記載の発明では、データのエラーが発生
した場合、そのエラーが、第１のＣＰＵとインターフェ
ース回路とのデータバス上で発生したか、第２のＣＰＵ
とインターフェース回路とのデータバス上で発生したか
を区別することができる。
【図１】本発明の第１の実施形態のデータ転送方式の構
成を示したブロック図である。
成を示したブロック図である。
【図２】図１のデータ転送方式において、ＣＰＵ１がＣ
ＰＵ１３にデータを転送する場合の動作を説明するため
のフローチャートである。
ＰＵ１３にデータを転送する場合の動作を説明するため
のフローチャートである。
【図３】図１のデータ転送方式において、ＣＰＵ１３が
ＣＰＵ１にデータを転送する場合の動作を説明するため
のフローチャートである。
ＣＰＵ１にデータを転送する場合の動作を説明するため
のフローチャートである。
【図４】図１のデータ転送方式において、ＣＰＵ１がＣ
ＰＵ１３に特定のデータの転送を要求した場合の動作を
説明するためのフローチャートである。
ＰＵ１３に特定のデータの転送を要求した場合の動作を
説明するためのフローチャートである。
【図５】本発明の第２の実施形態のデータ転送方式の構
成を示したブロック図である。
成を示したブロック図である。
【図６】従来のデータ転送方式の構成を示したブロック
図である。
図である。
１ ＣＰＵ ２ インターフェース回路 ３、４ ライン／トランク回路 ５ アドレスバス ６ データバス ７ アドレスバス ８ データバス ９ 制御回路 １０ 要求回路 １１、１２ 通知回路 １３ ＣＰＵ １４、１５ ＦＩＦＯメモリ １６、１７ レジスタ １８、１９ 要求回路 ２０ チェック回路 ２１ 選択回路 ２２、２３ 出力回路 ２４ 制御回路 ２５ アドレスバス ２６ データバス ２７ 制御回路 ２８ チェック回路 ３１、３２ プロセッサ間情報転送バス ４０〜７８ ステップ ８２ インターフェース回路 １１１、２１１ プロセッサ １２１、２２１ アドレスバス １２２、２２２ データバス １４１、１４３、２５１、２５３ ゲート回路 １５１、１５３、２４１、２４３ ゲート回路 １４２、２５２、１５２、２４２ ＦＩＦＯメモリ １５４、２５４ 情報受信識別回路 １４４、２４４ 情報送信識別回路 １４５、２４５ 転送情報数識別回路 １４６、２４６ 転送情報書き込み回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｑ 3/42 １０４ Ｈ０４Ｌ 13/00 ３０９Ｃ (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 3/545 H04L 13/00 - 13/18 H04L 29/00 - 29/10 H04Q 1/30 - 1/50 H04Q 3/42 101 - 107
Claims (2)
- 【請求項１】 第１のＣＰＵと第２のＣＰＵとが、デー
タバスとアドレスバスを用いてインターフェース回路を
介してデータの転送を行うデータ転送方式において、 前記第１のＣＰＵから送られたデータを書き込むための
第１のＦＩＦＯメモリと、 前記第１のＦＩＦＯメモリが、書き込み可能か、書き込
み不可かを示す第１のレジスタと、 前記第１のＣＰＵが前記第１のＦＩＦＯメモリに転送し
たデータが正常かどうかを確認する第１のチェック回路
と前記第１のＣＰＵから前記第２のＣＰＵに対する前記
第１のＦＩＦＯメモリの読み込み要求を伝達する第１の
要求回路と、 前記第２のＣＰＵから送られたデータを書き込むための
第２のＦＩＦＯメモリと、 前記第２のＦＩＦＯメモリが、書き込み可能か、書き込
み不可かを示す第２のレジスタと、 前記第２のＣＰＵから前記第１のＣＰＵに対する前記第
２のＦＩＦＯメモリの読み込み要求を伝達する第２の要
求回路と、 前記第１のＣＰＵが、前記第２のＦＩＦＯメモリを介し
て受け取ったデータが、正常であったか、異常であった
かを前記第２のＣＰＵに通知する第１の通知回路と、 前記第２のＣＰＵの制御により、前記第１のＦＩＦＯメ
モリの入力を前記第１のＣＰＵとのデータバスから前記
第２のＣＰＵとのデータバスに切り換え、前記第１のＦ
ＩＦＯメモリの出力を前記第２のＣＰＵとのデータバス
から前記第１のＣＰＵとのデータバスに切り換える手段
と、 前記第２のＣＰＵからの前記第１のＣＰＵに対する、前
記第１のＦＩＦＯメモリの読み込み要求を伝達する第３
の要求回路と、 前記第１のＣＰＵが、前記第１のＦＩＦＯメモリを介し
て受け取ったデータが、正常であったか、異常であった
かを前記第２のＣＰＵに通知する第２の通知回路とを有
することを特徴とするデータ転送方式。 - 【請求項２】 前記インタフェース回路が、前記第１の
ＣＰＵとの間のデータバスおよび前記第２のＣＰＵとの
間のデータバスのデータをチェックする第２のチェック
回路と、 前記第１のＣＰＵからアドレスバスを介して指定された
アドレスが前記第２のチェック回路のアドレスである場
合、前記第２のチェック回路にチェック結果をデータバ
スに出力するよう指示を行う制御回路とを有する請求項
１記載のデータ転送方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172069A JP2988443B2 (ja) | 1997-06-27 | 1997-06-27 | データ転送方式 |
| US09/105,195 US5943509A (en) | 1997-06-27 | 1998-06-26 | Small size inter-processor data transfer system |
| AU73928/98A AU734501B2 (en) | 1997-06-27 | 1998-06-29 | Small size inter-processor data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172069A JP2988443B2 (ja) | 1997-06-27 | 1997-06-27 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1118122A JPH1118122A (ja) | 1999-01-22 |
| JP2988443B2 true JP2988443B2 (ja) | 1999-12-13 |
Family
ID=15934969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172069A Expired - Lifetime JP2988443B2 (ja) | 1997-06-27 | 1997-06-27 | データ転送方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943509A (ja) |
| JP (1) | JP2988443B2 (ja) |
| AU (1) | AU734501B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310298B1 (ko) * | 1999-07-09 | 2001-11-03 | 오길록 | 데이터 전송 제어 회로 |
| US7165128B2 (en) * | 2001-05-23 | 2007-01-16 | Sony Corporation | Multifunctional I/O organizer unit for multiprocessor multimedia chips |
| US20040193763A1 (en) | 2003-03-28 | 2004-09-30 | Fujitsu Limited | Inter-bus communication interface device and data security device |
| JP4536361B2 (ja) * | 2003-11-28 | 2010-09-01 | 株式会社日立製作所 | データ転送装置、記憶デバイス制御装置、記憶デバイス制御装置の制御方法 |
| US20050228628A1 (en) * | 2004-04-08 | 2005-10-13 | Matthew Bellantoni | System-level simulation of interconnected devices |
| US9477631B2 (en) * | 2014-06-26 | 2016-10-25 | Intel Corporation | Optimized credit return mechanism for packet sends |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894797A (en) * | 1986-11-17 | 1990-01-16 | Amp Incorporated | FIFO data storage system using PLA controlled multiplexer for concurrent reading and writing of registers by different controllers |
| US4935894A (en) * | 1987-08-31 | 1990-06-19 | Motorola, Inc. | Multi-processor, multi-bus system with bus interface comprising FIFO register stocks for receiving and transmitting data and control information |
| US5768626A (en) * | 1994-06-24 | 1998-06-16 | Intel Corporation | Method and apparatus for servicing a plurality of FIFO's in a capture gate array |
-
1997
- 1997-06-27 JP JP9172069A patent/JP2988443B2/ja not_active Expired - Lifetime
-
1998
- 1998-06-26 US US09/105,195 patent/US5943509A/en not_active Expired - Lifetime
- 1998-06-29 AU AU73928/98A patent/AU734501B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1118122A (ja) | 1999-01-22 |
| AU734501B2 (en) | 2001-06-14 |
| AU7392898A (en) | 1999-01-07 |
| US5943509A (en) | 1999-08-24 |
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| KR100245818B1 (ko) | 트랜잭션 및 수신지 id를 가진 공유 버스 시스템 | |
| US4381542A (en) | System for interrupt arbitration | |
| US4961140A (en) | Apparatus and method for extending a parallel synchronous data and message bus | |
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