JP2962767B2 - Ｄｍａ装置のメモリアクセス方式 - Google Patents
Ｄｍａ装置のメモリアクセス方式Info
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- JP2962767B2 JP2962767B2 JP2098404A JP9840490A JP2962767B2 JP 2962767 B2 JP2962767 B2 JP 2962767B2 JP 2098404 A JP2098404 A JP 2098404A JP 9840490 A JP9840490 A JP 9840490A JP 2962767 B2 JP2962767 B2 JP 2962767B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおいて、共通
バス上のある特定な中央処理装置（CPU）の制御の下
で、該CPUの個別メモリ（IM）または共通メモリ（CM）
に対するDMA（ダイレクト・メモリ・アクセス）転送動
作を実行するDMA装置におけるメモリアクセス方式に関
する。
バス上のある特定な中央処理装置（CPU）の制御の下
で、該CPUの個別メモリ（IM）または共通メモリ（CM）
に対するDMA（ダイレクト・メモリ・アクセス）転送動
作を実行するDMA装置におけるメモリアクセス方式に関
する。
第３図はマルチプロセッサシステムの構成例で、各々
が個別メモリ（IM）２を有するｎ台の中央処理装置（CP
U）１、各CPU1で共用する共通メモリ（CM）３、およびD
MA装置４が共通バス５に接続されていることを示してい
る。CPU1とIM2とは各々個別バス６で接続されている。
また、第３図には示されていないが、DMA装置４にはフ
ァイル記憶装置、通信回線等が接続される。DMA装置４
は、特定なCPUの制御の下で、該CPUのIMまたはCMに自律
的にアクセスし、該IMまたはCMとファイル記憶装置等の
入出力装置（IO）との間のデータ転送制御を実行するも
のである。
が個別メモリ（IM）２を有するｎ台の中央処理装置（CP
U）１、各CPU1で共用する共通メモリ（CM）３、およびD
MA装置４が共通バス５に接続されていることを示してい
る。CPU1とIM2とは各々個別バス６で接続されている。
また、第３図には示されていないが、DMA装置４にはフ
ァイル記憶装置、通信回線等が接続される。DMA装置４
は、特定なCPUの制御の下で、該CPUのIMまたはCMに自律
的にアクセスし、該IMまたはCMとファイル記憶装置等の
入出力装置（IO）との間のデータ転送制御を実行するも
のである。
第４図にDMA装置の一般的構成例を示す。CPUから本DM
A装置への起動制御用コマンドは、共通バスインタフェ
ース制御部42を経由してDMA制御部43に受信される。こ
れが割込み等で主制御部（MPU）40へ通知され、そこで
解釈される。そして、例えばファイル記憶装置８からの
データリードの場合には、MPU40によりIOバスインタフ
ェース制御部44及びDMA制御部43が起動され、IOバスイ
ンタフェース制御部44によってIOバス７配下のファイル
記憶装置８からデータバッファ45へのデータ転送が行わ
れるとともに、DMA制御部43によってデータバッファ45
から共通バスインタフェース制御部42、共通バス45を介
してIMまたはCMへのデータ転送が行われる。ファイル記
憶装置８へのデータ書込みの場合についても、同様にMP
U40によりDMA制御部43とIOバスインタフェース制御部44
が起動され、DMA制御部43によってIMまたはCMからデー
タバッファ45への転送が、さらにIOバスインタフェース
制御部44によってデータバッファ45からファイル記憶装
置８への転送がそれぞれ行われる。
A装置への起動制御用コマンドは、共通バスインタフェ
ース制御部42を経由してDMA制御部43に受信される。こ
れが割込み等で主制御部（MPU）40へ通知され、そこで
解釈される。そして、例えばファイル記憶装置８からの
データリードの場合には、MPU40によりIOバスインタフ
ェース制御部44及びDMA制御部43が起動され、IOバスイ
ンタフェース制御部44によってIOバス７配下のファイル
記憶装置８からデータバッファ45へのデータ転送が行わ
れるとともに、DMA制御部43によってデータバッファ45
から共通バスインタフェース制御部42、共通バス45を介
してIMまたはCMへのデータ転送が行われる。ファイル記
憶装置８へのデータ書込みの場合についても、同様にMP
U40によりDMA制御部43とIOバスインタフェース制御部44
が起動され、DMA制御部43によってIMまたはCMからデー
タバッファ45への転送が、さらにIOバスインタフェース
制御部44によってデータバッファ45からファイル記憶装
置８への転送がそれぞれ行われる。
なお、IOバス７が時分割多重動作可動な場合、DMA制
御部43は複数ポートを有し、配下に複数のデータバッフ
ァを収容して並列動作させる構成がしばしば採られる。
第４図は、この場合を示している。ROM/RAM部41は、MPU
40が実行／参照・更新するプログラム／データを保持す
るものである。
御部43は複数ポートを有し、配下に複数のデータバッフ
ァを収容して並列動作させる構成がしばしば採られる。
第４図は、この場合を示している。ROM/RAM部41は、MPU
40が実行／参照・更新するプログラム／データを保持す
るものである。
このようなDMA装置を制御するCPUは複数あるうちの特
定な１台であり、DMA装置は該特定なCPUの制御下で該CP
UのIMあるいはCMをアクセスする。ただし、この特定な
１台のCPUは、常に固定されるものではなく、DMA装置を
制御するCPUが切替えられる場合もあり、また、DMA装置
が複数台ある場合には、各DMA装置毎の制御を、それぞ
れ別なCPUが行う場合もある。
定な１台であり、DMA装置は該特定なCPUの制御下で該CP
UのIMあるいはCMをアクセスする。ただし、この特定な
１台のCPUは、常に固定されるものではなく、DMA装置を
制御するCPUが切替えられる場合もあり、また、DMA装置
が複数台ある場合には、各DMA装置毎の制御を、それぞ
れ別なCPUが行う場合もある。
ところで、IM空間は複数のCPU間で重複しており、DMA
装置からあるCPUのIMへアクセスするためには、メモリ
アドレス以外にCPUを切り分けるためのID情報（CPU−I
D）を付加する必要がある。即ち、DMA装置は「ID情報」
＋「メモリアドレス」の組み合わせでIMにアクセスす
る。なお、CMにアクセスする場合には、「CM−ID」＋
「メモリアドレス」でも「メモリアドレス」のみでもよ
く、設計条件によりいずれも有り得る。なぜなら、CM側
ではアドレスが重複することがないため、アドレス情報
のみから自分宛であることが判別できるからである。
装置からあるCPUのIMへアクセスするためには、メモリ
アドレス以外にCPUを切り分けるためのID情報（CPU−I
D）を付加する必要がある。即ち、DMA装置は「ID情報」
＋「メモリアドレス」の組み合わせでIMにアクセスす
る。なお、CMにアクセスする場合には、「CM−ID」＋
「メモリアドレス」でも「メモリアドレス」のみでもよ
く、設計条件によりいずれも有り得る。なぜなら、CM側
ではアドレスが重複することがないため、アドレス情報
のみから自分宛であることが判別できるからである。
従来、第３図のようなマルチプロセッサ系において、
DMA装置がIMまたはCMへアクセスする際、必要なID情報
及びメモリアドレス情報は、第４図におけるDMA制御部
側で用意され、そこから共通バスインタフェース制御部
を経由して共通バスへ転送されていた。これを第５図及
び第６図を用いて具体的に説明する。
DMA装置がIMまたはCMへアクセスする際、必要なID情報
及びメモリアドレス情報は、第４図におけるDMA制御部
側で用意され、そこから共通バスインタフェース制御部
を経由して共通バスへ転送されていた。これを第５図及
び第６図を用いて具体的に説明する。
第５図は、第４図における共通バスインタフェース制
御部とDMA制御部の一部の従来の構成例である。共通バ
スインタフェース制御部やDMA制御部を、それぞれ１チ
ップでLSI化する場合、特に共通バスインタフェース制
御部では、共通バスインタフェースやDMA制御部とのア
ドレス／データ線を持つため、LSIの端子数が増加し、
端子数ネックが発生する。この端子数の増加を防ぐた
め、一般に共通バスインタフェース制御部はDMA制御部
との間にID情報入力端子を専用に持たず、このため、従
来はID情報およびメモリアドレス情報を共通バスインタ
フェース制御部とDMA制御部間で多重転送する方式がと
られていたのである。
御部とDMA制御部の一部の従来の構成例である。共通バ
スインタフェース制御部やDMA制御部を、それぞれ１チ
ップでLSI化する場合、特に共通バスインタフェース制
御部では、共通バスインタフェースやDMA制御部とのア
ドレス／データ線を持つため、LSIの端子数が増加し、
端子数ネックが発生する。この端子数の増加を防ぐた
め、一般に共通バスインタフェース制御部はDMA制御部
との間にID情報入力端子を専用に持たず、このため、従
来はID情報およびメモリアドレス情報を共通バスインタ
フェース制御部とDMA制御部間で多重転送する方式がと
られていたのである。
第５図において、501は収容する２つのポートに対応
するDMAアドレスの一方を所定の時分割制御論理で選択
するためのセレクタ（SEL）、502は同じく各ポートに対
応する２つのDMA書込みデータを選択するためのセレク
タ、503,504及び505は、それぞれCPU−ID情報、CM−ID
情報、及びIM−CM間境界アドレスを保持するレジスタ
で、これらの情報は初期設定により予め設定されてい
る。506はDMAアドレスとIM−CM間境界アドレスの大小関
係を比較する比較器（CMP）、507はCMP506の出力に応じ
て、CPU−IDかCM−IDの一方を選択するセレクタ、508及
び509は、それぞれレジスタアクセス/DMA制御線510の制
御により、レジスタアドレスとDMAアドレスの一方、及
びID情報とDMAデータの一方を出力するセレクタであ
る。511はアドレス線、512はデータ線である。513及び5
14は、それぞれアドレス線511及びデータ線512から入力
されるアドレス及びデータを共通バス側か共通バスイン
タフェース制御部内のいずれかに振り分けるデマルチプ
レクサ（DMPX）、515はレジスタアドレスデコーダ、516
はDMA制御部からのID情報を保持するレジスタ（IDR）で
ある。517は他レジスタであり、例えば共通バスインタ
フェース制御部が共通バス上で検出したエラー情報を保
持したりするものであり、DMA転送が異常終了した時な
どにDMA転送部から参照される。
するDMAアドレスの一方を所定の時分割制御論理で選択
するためのセレクタ（SEL）、502は同じく各ポートに対
応する２つのDMA書込みデータを選択するためのセレク
タ、503,504及び505は、それぞれCPU−ID情報、CM−ID
情報、及びIM−CM間境界アドレスを保持するレジスタ
で、これらの情報は初期設定により予め設定されてい
る。506はDMAアドレスとIM−CM間境界アドレスの大小関
係を比較する比較器（CMP）、507はCMP506の出力に応じ
て、CPU−IDかCM−IDの一方を選択するセレクタ、508及
び509は、それぞれレジスタアクセス/DMA制御線510の制
御により、レジスタアドレスとDMAアドレスの一方、及
びID情報とDMAデータの一方を出力するセレクタであ
る。511はアドレス線、512はデータ線である。513及び5
14は、それぞれアドレス線511及びデータ線512から入力
されるアドレス及びデータを共通バス側か共通バスイン
タフェース制御部内のいずれかに振り分けるデマルチプ
レクサ（DMPX）、515はレジスタアドレスデコーダ、516
はDMA制御部からのID情報を保持するレジスタ（IDR）で
ある。517は他レジスタであり、例えば共通バスインタ
フェース制御部が共通バス上で検出したエラー情報を保
持したりするものであり、DMA転送が異常終了した時な
どにDMA転送部から参照される。
DMA動作を行う際、まず、レジスタアクセス/DMA制御
線510がレジスタアクセス側を指示し、セレクタ501から
のDMAアドレスがIM宛かCM宛かがCMP506にて判別され、
その結果に応じてレジスタ503あるいは504のCPU−IDかC
M−IDのいずれか一方がセレクタ507,509、データ線51
2、デマルチプレクサ514を介して、IDR516上に設定され
る。続いて、レジスタアクセス/DMA制御線510がDMA側に
切り替わり、セレクタ501からのDMAアドレス及びレジス
タ502からのDMAデータが、セレクタ508及び509、デマル
チプレクサ513及び514で選択され、IDR516の出力である
ID情報とともに共通バスに送出される。
線510がレジスタアクセス側を指示し、セレクタ501から
のDMAアドレスがIM宛かCM宛かがCMP506にて判別され、
その結果に応じてレジスタ503あるいは504のCPU−IDかC
M−IDのいずれか一方がセレクタ507,509、データ線51
2、デマルチプレクサ514を介して、IDR516上に設定され
る。続いて、レジスタアクセス/DMA制御線510がDMA側に
切り替わり、セレクタ501からのDMAアドレス及びレジス
タ502からのDMAデータが、セレクタ508及び509、デマル
チプレクサ513及び514で選択され、IDR516の出力である
ID情報とともに共通バスに送出される。
第６図は上述の動作シーケンス図で、ID情報のIDR
への書込み動作、実際のDMA動作の順序で、共通バス
にDMAアドレス、データ、ID情報が送出されることを示
している。上述の動作はDMA装置によるIMあるいはCMへ
のデータ書込みの場合であるが、データ読出しの場合も
同様である。
への書込み動作、実際のDMA動作の順序で、共通バス
にDMAアドレス、データ、ID情報が送出されることを示
している。上述の動作はDMA装置によるIMあるいはCMへ
のデータ書込みの場合であるが、データ読出しの場合も
同様である。
上記従来のDMA装置のメモリアクセス方式においては
次のような欠点がある。
次のような欠点がある。
（１）共通バスインタフェース制御部は、端子数増加防
止の観点から、DMA制御部との間にID情報入力端子を専
用に持たない場合（即ち、汎用のデータ転送線を介して
受信する場合）、ID情報とメモリアドレス（DMAアドレ
ス）とを２回に分けて、共通バスインタフェース制御部
に送り込むことになり、DMA転送の性能が低下する。
止の観点から、DMA制御部との間にID情報入力端子を専
用に持たない場合（即ち、汎用のデータ転送線を介して
受信する場合）、ID情報とメモリアドレス（DMAアドレ
ス）とを２回に分けて、共通バスインタフェース制御部
に送り込むことになり、DMA転送の性能が低下する。
（２）DMA制御部が下位（IO側）に複数ポートを有し、
そこに接続された複数のバッファとメモリ（IM/CM）と
の間の転送を時分割多重に実行する機能を有している場
合、ID情報とメモリアドレス情報とを対にして制御しな
いと論理矛盾が発生するため、対制御が必要となり、そ
のための金物量がオーバヘッドとなる。
そこに接続された複数のバッファとメモリ（IM/CM）と
の間の転送を時分割多重に実行する機能を有している場
合、ID情報とメモリアドレス情報とを対にして制御しな
いと論理矛盾が発生するため、対制御が必要となり、そ
のための金物量がオーバヘッドとなる。
本発明の目的は、従来の上記欠点を解決するDMA装置
のメモリアクセス方式を提供することにある。
のメモリアクセス方式を提供することにある。
上記目的を達成するために、本発明は、DMA装置を制
御するCPUが特定な１台に限定され、該DMA装置がアクセ
スするメモリが該CPUのIMかCMである点に着目し、CPU−
IDやCM−IDのID情報と、CM−IM間境界アドレスとを予め
共通バスインタフェース制御部内に保持させておき、DM
A転送時、DMA制御部からはメモリアドレスのみを与え、
共通バスインタフェース制御部において、該メモリアド
レスとCM−ID間境界アドレスを比較してCPU−IDあるい
はCM−IDのID情報を選択し、該選択したID情報をメモリ
アドレスに付加して共通バスへ送出するようにしたこと
を特徴とする。
御するCPUが特定な１台に限定され、該DMA装置がアクセ
スするメモリが該CPUのIMかCMである点に着目し、CPU−
IDやCM−IDのID情報と、CM−IM間境界アドレスとを予め
共通バスインタフェース制御部内に保持させておき、DM
A転送時、DMA制御部からはメモリアドレスのみを与え、
共通バスインタフェース制御部において、該メモリアド
レスとCM−ID間境界アドレスを比較してCPU−IDあるい
はCM−IDのID情報を選択し、該選択したID情報をメモリ
アドレスに付加して共通バスへ送出するようにしたこと
を特徴とする。
なお、共通バスインタフェース制御部に前記CM−ID情
報を保持することをやめ、共通バスインタフェース制御
部はIMアクセス時にのみCPU−ID情報をメモリアドレス
に付加して前記共通バスへ送出するようにしてもよい。
報を保持することをやめ、共通バスインタフェース制御
部はIMアクセス時にのみCPU−ID情報をメモリアドレス
に付加して前記共通バスへ送出するようにしてもよい。
本発明では、ID情報は共通バスインタフェース制御部
内で生成されるため、それをDMA制御部から送出する必
要がない。DMA制御部からはメモリアドレスのみを送出
すればよい。従って、DMA制御部は共通バスインタフェ
ース制御部に対して、ID情報とメモリアドレスとを２回
に分けて送り込む必要がなく、時分割多重動作の場合に
も論理矛盾発生の恐れがなく、ID情報とメモリアドレス
とを対にして制御する必要もない。
内で生成されるため、それをDMA制御部から送出する必
要がない。DMA制御部からはメモリアドレスのみを送出
すればよい。従って、DMA制御部は共通バスインタフェ
ース制御部に対して、ID情報とメモリアドレスとを２回
に分けて送り込む必要がなく、時分割多重動作の場合に
も論理矛盾発生の恐れがなく、ID情報とメモリアドレス
とを対にして制御する必要もない。
以下、本発明の一実施例について第１図及び第２図に
より説明する。
より説明する。
第１図は本発明におけるDMA装置の共通バスインタフ
ェース制御部とDMA制御部の一実施例の構成図である。D
MA装置全体の構成は第４図と同様であり、また、本発明
が適用されるマルチプロセッサシステムの構成例は第３
図に示した通りである。
ェース制御部とDMA制御部の一実施例の構成図である。D
MA装置全体の構成は第４図と同様であり、また、本発明
が適用されるマルチプロセッサシステムの構成例は第３
図に示した通りである。
第１図において、101は収容する２つのポートに対応
するDMAアドレスの一方を所定の時分割制御論理で選択
するためのセレクタ、102は同じく各ポートに対応する
２つのDMA書込みデータを選択するためのセレクタ（SE
L）で、第５図のセレクタ501,502に対応する。110はレ
ジスタアクセス/DMA制御線、111はアドレス線、112はデ
ータ線である。113及び114は線111上のアドレス及び線1
12上のデータをレジスタアクセス/DMA制御線110の信号
によって、共通バスインタフェース制御部の内部レジス
タか共通バスへの振り分けを行うデマルチプレクサ（DM
PX）である。115,116及び117は、それぞれCPU−ID情
報、CM−ID情報、及びIM−CM間境界アドレスを保持する
レジスタで、118はDMAアドレスとIM−CM間境界アドレス
の大小関係を比較する比較器（CMP）、119はCMP118の出
力に応じて、CPU−IDかCM−IDの一方を選択するセレク
タ（SEL）であり、これらは第５図ではDMA制御部側に用
意されていたものである。
するDMAアドレスの一方を所定の時分割制御論理で選択
するためのセレクタ、102は同じく各ポートに対応する
２つのDMA書込みデータを選択するためのセレクタ（SE
L）で、第５図のセレクタ501,502に対応する。110はレ
ジスタアクセス/DMA制御線、111はアドレス線、112はデ
ータ線である。113及び114は線111上のアドレス及び線1
12上のデータをレジスタアクセス/DMA制御線110の信号
によって、共通バスインタフェース制御部の内部レジス
タか共通バスへの振り分けを行うデマルチプレクサ（DM
PX）である。115,116及び117は、それぞれCPU−ID情
報、CM−ID情報、及びIM−CM間境界アドレスを保持する
レジスタで、118はDMAアドレスとIM−CM間境界アドレス
の大小関係を比較する比較器（CMP）、119はCMP118の出
力に応じて、CPU−IDかCM−IDの一方を選択するセレク
タ（SEL）であり、これらは第５図ではDMA制御部側に用
意されていたものである。
第２図に、第１図の場合の動作シーケンス図を示す。
即ち、DMAを行う際、従来のようにID情報を共通バスイ
ンタフェース制御部42に設定する必要がなく、DMA制御
部43は、110の制御線にてDMAを指定し、いきなりあるポ
ートのDMAアドレス及びDMAデータをアドレス線111、デ
ータ線112を介して、共通バスインタフェース制御部42
へ与える。共通バスインタフェース制御部42では、デマ
ルチプレクサ113の出力であるDMAアドレス、デマルチプ
レクサの出力であるDMAデータを共通バスへ送出する。
このとき同時に、前記DMAアドレスとレジスタ117のIM−
CM間境界アドレスの大小関係を比較器118で比較し、該
比較結果に応じて、あらかじめレジスタ115,116に保持
してあるCPU−IDあるいはCM−IDをセレクタ119で選択
し、ID情報を共通バスへ送出する。これはメモリへのデ
ータ書込みの場合であるが、データ読出しの場合も同様
である。
即ち、DMAを行う際、従来のようにID情報を共通バスイ
ンタフェース制御部42に設定する必要がなく、DMA制御
部43は、110の制御線にてDMAを指定し、いきなりあるポ
ートのDMAアドレス及びDMAデータをアドレス線111、デ
ータ線112を介して、共通バスインタフェース制御部42
へ与える。共通バスインタフェース制御部42では、デマ
ルチプレクサ113の出力であるDMAアドレス、デマルチプ
レクサの出力であるDMAデータを共通バスへ送出する。
このとき同時に、前記DMAアドレスとレジスタ117のIM−
CM間境界アドレスの大小関係を比較器118で比較し、該
比較結果に応じて、あらかじめレジスタ115,116に保持
してあるCPU−IDあるいはCM−IDをセレクタ119で選択
し、ID情報を共通バスへ送出する。これはメモリへのデ
ータ書込みの場合であるが、データ読出しの場合も同様
である。
以上のように、第１図の構成では、１ステップでID情
報、DMAアドレス／データを共通バスへ送出できる。さ
らに、金物量が従来に比べて削減されている点は、第１
図と第５図を比較すれば明らかである。
報、DMAアドレス／データを共通バスへ送出できる。さ
らに、金物量が従来に比べて削減されている点は、第１
図と第５図を比較すれば明らかである。
なお、以上の実施例では、共通バス上に１つのCMが接
続され、それを識別するために１つのCM−IDを用いる場
合を示した。しかし、システムによっては、共通バス上
に複数台CMが続され、それらに対し、一次元的なアドレ
スがふられる場合があるが、同様に実現できる。即ち、
このようなシステムの場合には、共通バスインタフェー
ス制御部内に、IM−CM間境界アドレスだけでなくCM内境
界アドレスを予め保持し、それに対応してCM−ID情報も
複数保持し、DMA制御部から入力するメモリアドレスと
境界アドレスとの比較を行い、所定のCM−ID情報を切り
分け、共通バスへ出力するようにすればよい。
続され、それを識別するために１つのCM−IDを用いる場
合を示した。しかし、システムによっては、共通バス上
に複数台CMが続され、それらに対し、一次元的なアドレ
スがふられる場合があるが、同様に実現できる。即ち、
このようなシステムの場合には、共通バスインタフェー
ス制御部内に、IM−CM間境界アドレスだけでなくCM内境
界アドレスを予め保持し、それに対応してCM−ID情報も
複数保持し、DMA制御部から入力するメモリアドレスと
境界アドレスとの比較を行い、所定のCM−ID情報を切り
分け、共通バスへ出力するようにすればよい。
また、CMアドレスの場合には、ID情報がなくともCM側
において自分宛かが判別できるため、DMA装置からID情
報を付加しなくてもよい。この場合でも、本発明の効果
は変わらない。
において自分宛かが判別できるため、DMA装置からID情
報を付加しなくてもよい。この場合でも、本発明の効果
は変わらない。
以上説明したように、本発明によれば、ID情報は共通
バスンインタフェース制御部内で生成されるため、DMA
制御部はメモリアドレスのみを送出すればよく、ID情報
とメモリアドレスとを２回に分けて送り込む必要がな
く、DMA転送の性能が向上する。さらに、ID情報は共通
バスインタフェース制御部内で生成され、それをDMA制
御部から送出する必要がないため、DMA制御部が下位（I
O側）に複数ポートを有し、そこに接続された複数のバ
ッファとメモリ（IM/CM）との間の転送を時分割多重に
実行する機能を有している場合も、ID情報とメモリアド
レスとを対にして制御する必要はなく、論理矛盾の発生
の恐れもない。
バスンインタフェース制御部内で生成されるため、DMA
制御部はメモリアドレスのみを送出すればよく、ID情報
とメモリアドレスとを２回に分けて送り込む必要がな
く、DMA転送の性能が向上する。さらに、ID情報は共通
バスインタフェース制御部内で生成され、それをDMA制
御部から送出する必要がないため、DMA制御部が下位（I
O側）に複数ポートを有し、そこに接続された複数のバ
ッファとメモリ（IM/CM）との間の転送を時分割多重に
実行する機能を有している場合も、ID情報とメモリアド
レスとを対にして制御する必要はなく、論理矛盾の発生
の恐れもない。
第１図は本発明によるDMA装置の共通バスインタフェー
ス制御部とDMA制御部の一実施例を示す構成図、第２図
は第１図のDMA動作を説明するためのシーケンス図、第
３図は本発明が適用されるマルチプロセッサシステムの
構成例を示す図、第４図はDMA装置の全体構成図、第５
図は従来方式の共通バスインタフェース制御部とDMA制
御部の構成例を示す図、第６図は第５図のDMA動作を説
明するためのシーケンス図である。 １……中央処理装置（CPU）、２……CPU個別メモリ（I
M）、３……CPU間共通メモリ（CM）、４……DMA装置、
５……共通バス、42……共通バスインタフェース制御
部、43……DMA制御部、115……CPU−IP保持レジスタ、1
16……CM−ID保持レジスタ、117……IM−CM間境界アド
レス保持レジスタ。
ス制御部とDMA制御部の一実施例を示す構成図、第２図
は第１図のDMA動作を説明するためのシーケンス図、第
３図は本発明が適用されるマルチプロセッサシステムの
構成例を示す図、第４図はDMA装置の全体構成図、第５
図は従来方式の共通バスインタフェース制御部とDMA制
御部の構成例を示す図、第６図は第５図のDMA動作を説
明するためのシーケンス図である。 １……中央処理装置（CPU）、２……CPU個別メモリ（I
M）、３……CPU間共通メモリ（CM）、４……DMA装置、
５……共通バス、42……共通バスインタフェース制御
部、43……DMA制御部、115……CPU−IP保持レジスタ、1
16……CM−ID保持レジスタ、117……IM−CM間境界アド
レス保持レジスタ。
フロントページの続き (72)発明者 柴田 雄司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石川 康博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−173655（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/177,13/28
Claims (2)
- 【請求項１】複数の中央処理装置（CPU）と各CPUの共通
メモリ（CM）とDMA（ダイレクト・メモリ・アクセス）
装置とが共通バスに接続され、各CPUは個別メモリ（I
M）を有するマルチプロセッサシステムにおいて、 前記DMA装置は、特定のCPUの制御下で当該CPUのIMまた
はCMに自律的にアクセスするため、前記共通バスとイン
タフェースをとる共通バスインタフェース制御部と、該
共通バスインタフェース制御部に接続されて前記IMまた
はCMに対するアドレス送出制御を行うDMA制御部とを含
み、 前記共通バスインタフェース制御部は、CPUを識別するC
PU−ID情報、CMを識別するCM−ID情報、IM−CM間境界ア
ドレスを保持する手段と、前記DMA制御部から与えられ
るメモリアドレスと前記IM−CM間境界アドレスを比較し
て、前記CPU−ID情報あるいはCM−ID情報を選択し、該
選択したID情報を前記メモリアドレスとともに前記共通
バスへ送出する手段とを有する、 ことを特徴とするDMA装置のメモリアクセス方式。 - 【請求項２】前記共通バスインタフェース制御部に前記
CM−ID情報を保持することをやめ、前記共通バスインタ
フェース制御部はIMアクセス時にのみCPU−ID情報をメ
モリアドレスに付加して前記共通バスへ送出することを
特徴とする請求項（１）記載のDMA装置のメモリアクセ
ス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098404A JP2962767B2 (ja) | 1990-04-13 | 1990-04-13 | Ｄｍａ装置のメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098404A JP2962767B2 (ja) | 1990-04-13 | 1990-04-13 | Ｄｍａ装置のメモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296159A JPH03296159A (ja) | 1991-12-26 |
| JP2962767B2 true JP2962767B2 (ja) | 1999-10-12 |
Family
ID=14218899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098404A Expired - Fee Related JP2962767B2 (ja) | 1990-04-13 | 1990-04-13 | Ｄｍａ装置のメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962767B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191948A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 並列計算機の状態値取得方式 |
| JP4587756B2 (ja) * | 2004-09-21 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
1990
- 1990-04-13 JP JP2098404A patent/JP2962767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03296159A (ja) | 1991-12-26 |
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