JP4587756B2 - 半導体集積回路装置 - Google Patents
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- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
Description
101 CPUコア
102 内蔵バス
103 ルータ
104 メモリI/F
105 DMAC
106 3DGC
107 メモリ
108 メモリバス
110 MMU
111 TLB
112 PTE.ASID
113 TLB111のValid列
114 TLB111のASID列
115 TLB111のVPN列
116 TLB111のPPN列
117 TLB111の第0エントリ
118 TLB111の第1エントリ
120 CPUコア101のIDレジスタ
121 DMAC105のIDレジスタ
122 3DGC106のIDレジスタ
130 バスクロック
131 制御信号
132 アドレス信号
133 データ信号
134 ID信号
140 DMAC105の制御レジスタ
141 DMAC105の転送元アドレスレジスタ
142 DMAC105の転送先アドレスレジスタ
143 DMAC105の転送バイト数レジスタ
150 3DGC106の制御レジスタ
151 3DGC106のフレームアドレスレジスタ
160 アドレス監視手段
161 アドレスレジスタ
162 IDレジスタ
163 アドレスデコーダ
164 IDデコーダ
165 検出回路
166 エラー判別回路
170 アクセス権テーブル
Claims (3)
- 制御信号が転送される制御信号線、アドレス信号が転送されるアドレス信号線、データが転送されるデータ線を含むバスと、
前記バスに接続され前記アドレス信号および前記データを出力するものであり、自身のID情報を保持するCPUコアIDレジスタを有し、プログラムに従って演算処理を行うCPUコアと、
前記バスに接続され前記アドレス信号および前記データを出力するものであり、前記CPUコアのプログラムにより設定されるID情報が保持されるDMACIDレジスタを有し、外部メモリとのデータ転送を制御するダイレクトメモリアクセスコントローラと、
アクセス主体となる前記CPUコアと前記ダイレクトメモリアクセスコントロールのID情報と前記アクセス主体のアドレス信号の情報とに対応してアクセス権情報が格納されたテーブルを含み、入力されるアクセス主体を示すID情報とアドレス信号の情報とに基づいて、前記テーブルを参照して前記アクセス主体のアクセス権の有無を判断するアドレス監視部と、
を1つの半導体基板に備える、半導体集積回路装置。 - 前記バスは、前記ID情報が転送されるID信号線を含み、
前記CPUコアIDレジスタと前記DMACIDレジスタは、それぞれ前記ID信号線にID情報を出力する、請求項1に記載の半導体集積回路装置。 - 前記バスに接続され、前記外部メモリに信号を出力する外部インタフェースを備え、
前記アドレス監視部の前記アクセス主体のアクセス権の有無の判断結果を前記バスの制御信号線に出力する、請求項2に記載の半導体集積回路装置。
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