JP4965974B2 - 半導体集積回路装置 - Google Patents
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Description
図1は、本発明の実施の形態1による半導体集積回路装置のブロック図、図2は、図1の半導体集積回路装置で用いられるオペランドキャッシュの構成例を示す説明図、図3は、図1の半導体集積回路装置で用いられる複製アドレスアレイ(複製タグ)の構成例を示す説明図、図4は、図1の半導体集積回路装置による通常のスヌープ処理の一例を示す説明図、図5は、図1の半導体集積回路装置によるスヌープ処理において、メモリ割り付けキャッシュアクセス結果と複製アドレスアレイ(複製タグ)の同期を行う際の一例を示す説明図、図6は、図1の半導体集積回路装置に用いられるオペランドキャッシュ/アドレスアレイの構成を示す説明図である。
図7は、本発明の実施の形態2によるコヒーレンシ有効/無効選択情報が追加されたアドレス変換テーブルの構成例を示す説明図である。
図9は、本発明の実施の形態3による制御レジスタにおけるコヒーレンシプロトコル混在ビットの説明図である。
図10は、本発明の実施の形態4によるプロセスマイグレーションを考慮したキャッシュ操作命令の処理例を示す説明図である。
図11は、本発明の実施の形態5によるメモリ割り付けアクセスを検知する複製アドレスアレイ(複製タグ)の構成例を示す説明図である。
2 CPUコア
2a CPU
2b 命令キャッシュ
2c データキャッシュ
2d キャッシュコントローラ
2e バスインタフェースコントローラ
3 スヌープコントローラ
40〜4n ハードウェアIP
5 DMAコントローラ
6 チップ外部高速転送インタフェース
7 外部メモリインタフェース
8 周辺モジュールバスコントローラ
9 タイマ
10 割り込みコントローラ
11 クロックパルス生成器
12 汎用I/Oポート
B1 スヌープバス
B2 オンチップシステムバス
B3 周辺モジュールバス
CCR 制御レジスタ
AD アドレスデコーダ
Claims (10)
- キャッシュコヒーレンシ制御を行う半導体集積回路装置であって、
複数のCPUコアと、
スヌープコントローラと、を有し、
前記複数のCPUコアは夫々中央処理装置と、キャッシュメモリと、キャッシュコントローラと、バスインタフェースコントローラと、を有し、
前記スヌープコントローラは前記複数のCPUコア夫々のキャッシュメモリの情報を夫々複製した複数の複製タグを有し、
前記キャッシュコントローラは、前記中央処理装置から、命令あるいはデータアクセス要求を受け取り、所望のデータをアクセスするために前記キャッシュメモリの制御あるいは前記バスインタフェースコントローラへのアクセス要求を行うものであり、
前記バスインタフェースコントローラは前記アクセス要求を受け取り、所望のデータをアクセス制御するものであり、
前記スヌープコントローラは、前記キャッシュコントローラから通知される情報を受け取り、キャッシュコヒーレンシの制御を行うものであり、
前記キャッシュコントローラは、前記中央処理装置が、メモリ割り付けキャッシュアクセスによって前記キャッシュメモリの登録内容を更新した際に、前記キャッシュメモリの登録内容が更新されたことを検知する手段を有し、前記スヌープコントローラに前記キャッシュメモリの登録内容が更新されたことを通知する手段を有し、
前記スヌープコントローラは、前記キャッシュメモリの登録内容が更新されたことが通知されると、前記キャッシュメモリの更新された登録内容に従って前記複製タグを更新し、
前記複数のCPUコアは夫々、前記キャッシュメモリの登録情報を更新するときに対応する前記複製タグを参照し、コヒーレンシ制御を行うことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記スヌープコントローラは、
キャッシュクリアを行うキャッシュ操作命令の実行時に前記複製タグをクリアすることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
前記複数のCPUコアのうち、少なくとも1個以上のCPUコアはデータを共有しないアドレス領域を有し、
前記キャッシュコントローラは、
仮想アドレスを物理アドレスに変換するアドレス変換テーブルを備え、
前記アドレス変換テーブルは、
コヒーレンシが有効か無効かを示す選択情報を有し、前記データを共有しないアドレス領域に対してコヒーレンシを無効とするものであり、
前記キャッシュコントローラは、
前記アドレス変換テーブルの選択情報を参照し、コヒーレンシ有効となっている際に前記キャッシュメモリの登録内容が更新されたことを前記スヌープコントローラに通知し、コヒーレンシ制御を行うことを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
前記複数のCPUコアのうち少なくとも1個以上のCPUコアはデータを共有しないアドレス領域を有し、
前記キャッシュコントローラは、
コヒーレンシが有効か無効かを示す選択情報を格納するレジスタを有し、前記データを共有しないアドレス領域に対してコヒーレンシを無効とするものであり、
アドレスデコード時に前記レジスタの選択情報を参照し、コヒーレンシ有効となっている際に前記キャッシュメモリの登録内容が更新されたことを前記スヌープコントローラに通知し、コヒーレンシ制御を行うことを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか1項に記載の半導体集積回路装置において、
前記キャッシュコントローラは、
ライトスルーとコピーバックとを混在して使用するか否かを設定する設定レジスタを備えることを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記キャッシュコントローラは、
ライトスルー設定時にキャッシュライトミスを起こした際に前記設定レジスタがライトスルーとコピーバックとを混在に設定されている場合、前記中央処理装置にダーティデータが存在することを考慮したスヌープ処理とライト処理を行うコマンドを発行し、
ライトスルー設定時にキャッシュライトミスを起こした際に前記設定レジスタが非混在に設定されている場合、前記中央処理装置がダーティデータを所持していないことを考慮したスヌープ処理とライト処理を行うコマンドを発行することを特徴とする半導体集積回路装置。 - 請求項5または6記載の半導体集積回路装置において、
前記キャッシュコントローラは、
ライトスルー設定時にキャッシュリードミスを起こした際に前記設定レジスタがライトスルーとコピーバックとを混在に設定されている場合、前記中央処理装置にダーティデータが存在することを考慮したコマンドを発行し、
ライトスルー設定時にキャッシュリードミスを起こした際に前記設定レジスタが非混在に設定されている場合、前記中央処理装置にダーティデータが存在しないことを考慮したコマンドを発行し、要求が受け付けられたと同時にフィル要求を出力することを発行することを特徴とする半導体集積回路装置。 - 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、
前記キャッシュコントローラは、
前記中央処理装置から任意のアドレスのデータを有するキャッシュメモリの情報を操作するためのキャッシュ操作命令を実行する要求を受け取ると、前記任意のアドレスのデータを有するキャッシュメモリを有する前記CPUコア内の中央処理装置に前記任意のアドレスのデータを有するキャッシュメモリの情報を操作するためのキャッシュ操作を行うことを前記スヌープコントローラに要求するスヌープバス要求を発生させることを特徴とする半導体集積回路装置。 - 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、
前記キャッシュコントローラは、
前記中央処理装置から任意のアドレス範囲のデータを有するキャッシュメモリの情報をメモリに反映させるためのキャッシュ操作命令を実行する要求を受け取ると、前記任意のアドレス範囲のデータを有するキャッシュメモリを有する前記CPUコア内の中央処理装置に前記任意のアドレス範囲のデータを有するキャッシュメモリの情報をメモリに反映させるためのキャッシュ操作を行うことを前記スヌープコントローラに要求することを特徴とする半導体集積回路装置。 - 請求項1〜9のいずれか1項に記載の半導体集積回路装置において、
前記スヌープコントローラは、
任意の1つの前記中央処理装置から、すべての前記複製タグを参照するアドレスマップ、および自己の前記中央処理装置に対応する前記複製タグを参照するアドレスマップを有し、
前記キャッシュコントローラは、
前記アドレスマップを参照可能であり、
前記スヌープコントローラは、
アクセス要求が発生した際にアドレスデコードによってすべての前記複製タグを参照するアドレスマップであるか、または自己の前記中央処理装置に対応する前記複製タグであるかを判断することを特徴とする半導体集積回路装置。
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