JP4695367B2 - 情報処理装置,制御装置及び情報処理装置の制御方法 - Google Patents
情報処理装置,制御装置及び情報処理装置の制御方法 Download PDFInfo
- Publication number
- JP4695367B2 JP4695367B2 JP2004252814A JP2004252814A JP4695367B2 JP 4695367 B2 JP4695367 B2 JP 4695367B2 JP 2004252814 A JP2004252814 A JP 2004252814A JP 2004252814 A JP2004252814 A JP 2004252814A JP 4695367 B2 JP4695367 B2 JP 4695367B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- access request
- unit
- target data
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
なお、各CPU10〜13は、複数階層(ここでは2階層)のキャッシュメモリを実装しており、CPU10は1次キャッシュメモリ10a及び2次キャッシュメモリ10bをそなえ、CPU11は1次キャッシュメモリ11a及び2次キャッシュメモリ11bをそなえ、CPU12は1次キャッシュメモリ12a及び2次キャッシュメモリ12bをそなえ、CPU13は1次キャッシュメモリ13a及び2次キャッシュメモリ13bをそなえている。
さらに、システムボードAには、システムボードAに装備された記憶部(ここでは、1次キャッシュメモリ10a,11a、2次キャッシュメモリ10b,11b、及びメインメモリ30,31)に対する通信制御を行なうシステムコントローラ40−1がそなえられている。
このように、システムコントローラ40−1,40−2は、情報処理装置100にそなえられた複数の記憶部に対する通信制御を分担しており、システムコントローラ40−1とシステムコントローラ40−2とは通信制御を行なう対象の記憶部が異なるだけで、その構成は同様となっている。なお、これらシステムコントローラ40−1とシステムコントローラ40−2とは互いに通信可能に接続されている。
メモリアクセス要求受信部41−1は、CPU10,11もしくはI/O装置20,21のいずれかから発行されたメモリアクセス要求を受信するものである。
ブロードキャスト送受信部43−1は、メモリアクセス要求が発生された場合に、当該メモリアクセス要求の対象データを、情報処理装置100にそなえられたすべての記憶部から検索すべく、当該メモリアクセス要求の対象データを検索させる検索指示(検索要求)を他のシステムコントローラ40−2との間で送受信するものである。つまり、ブロードキャスト送受信部43−1は、メモリアクセス要求受信部41−1がメモリアクセス要求を受け取った場合には、他のシステムコントローラ40−2に対してかかる検索指示を放送出力(ブロードキャスト)する一方、他のシステムコントローラ40−2から検索指示がブロードキャストされた場合には、かかる検索指示を受信する。
なお、システムコントローラ40−2にそなえられたメモリアクセス要求受信部41−2、検索部42−2、ブロードキャスト送受信部43−2、グローバルスヌープ制御部44−2、及びメモリアクセス制御部45−2は、通信制御の対象が1次キャッシュメモリ12a,13a、2次キャッシュメモリ12b,13b、及びメインメモリ32,33である点を除いては、システムコントローラ40−1のメモリアクセス要求受信部41−1、検索部42−1、ブロードキャスト送受信部43−1、グローバルスヌープ制御部44−1、及びメモリアクセス制御部45−1のそれぞれと同様のものである。
次いで、検索部42−1,42−2による検索が完了すると、グローバルスヌープ制御部44−1,44−2は、互いに同期してかかる検索の結果を通信し合う(t5参照)とともに、かかる検索の結果に応じて、フェッチ要求に対する最終的な動作を判定して確定する(t6参照)。
そこで、メモリアクセス要求に対する処理にかかる時間を短縮するために、従来から、情報処理装置100において、検索部42−1による検索の結果のみからメモリアクセス要求に対する動作を確定しうる場合には、複数のグローバルスヌープ制御部44−1,44−2間での検索結果の通信を行なうことなく、当該メモリアクセス要求に対する動作を確定して実行するように構成している。
つまり、この図8に示すように、システムコントローラ40−1のメモリアクセス要求受信部41−1がメモリアクセス要求を受信した場合に(t1,t2参照)、ブロードキャスト送受信部43−1により検索指示の送受信を行なった後(t3参照)、検索部42−1により当該メモリアクセス要求の対象データを検索(スヌープ)した(t4参照)結果、検索部42−1が担当する記憶部から対象データを検索し、且つ当該メモリアクセス要求の種類及び対象データの登録状態等が所定の条件を満たす場合には、グローバルスヌープ制御部44−1が、他のグローバルスヌープ制御部44−2との間で検索結果を通信し合うことなく、当該メモリアクセス要求に対する動作を確定して実行させる(t7〜t11参照)ようになっている。
(2)メモリアクセス要求としてのフェッチ要求が、複数の記憶部(ここでは1次キャッシュメモリ10a〜13a,2次キャッシュメモリ10b〜13b,及びメインメモリ30〜33)のうち一の記憶部にのみ対象データが保持されるようにする排他型のフェッチ命令であり、さらに検索部42−1により担当する記憶部から対象データが検索され、且つ検索された対象データが、他の記憶部には保持されず一の記憶部にしか保持されない排他型のデータであった場合。
このように、従来の大規模な情報処理装置100では、上記(1)〜(3)の場合にのみ、グローバルスヌープ制御部44−1,44−2間の検索結果の通信処理を省くことができる。
また、複数階層のキャッシュメモリにおいて、データを共有して保持する場合に、各キャッシュメモリで共有されるデータの一貫性(一致)を保つための技術も提案されている(下記特許文献3,4参照)。
また、本発明の制御装置は、互いに接続されるとともに、データを記憶する記憶装置とデータを保持するキャッシュメモリとを備えた演算処理装置に接続された複数の制御装置を有する情報処理装置において、前記複数の制御装置はそれぞれ、前記複数の演算処理装置からのメモリアクセス要求を受信するメモリアクセス要求受信部と、前記メモリアクセス要求受信部が受信したメモリアクセス要求の対象データを、前記複数の制御装置に接続された全ての記憶装置及び全ての演算処理装置が有するキャッシュメモリから検索させる検索指示を、前記複数の制御装置間で送受信するブロードキャスト送受信部と、前記ブロードキャスト送受信部が送受信した検索指示に応じて、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索した前記メモリアクセス要求の対象データの検索結果を、前記複数の制御装置間で送受信するグローバルスヌープ制御部と、自制御装置が有するメモリアクセス要求受信部が前記メモリアクセス要求を受信した場合に、前記ブロードキャスト送受信部による前記検索指示の送受信又は前記グローバルスヌープ制御部による前記検索結果の送受信と並行して、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部と、前記メモリアクセス要求の対象データが、前記ローカルスヌープ制御部が自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索され且つ所定の条件を満たす場合に、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリに対する前記メモリアクセス要求を実行させるメモリアクセス制御部とを有することを特徴としている。
なお、前記所定の条件は、前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのいずれかから前記メモリアクセス要求の対象データを取得するフェッチ要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データが検索された場合であることが好ましい。
また、前記所定の条件は、前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのうち一の記憶装置又はキャッシュメモリから前記メモリアクセス要求の対象データを取得するとともに、前記一の記憶装置又はキャッシュメモリにのみ前記メモリアクセス要求の対象データが保持されるように他の記憶装置及びキャッシュメモリに保持された前記メモリアクセス要求の対象データを削除するフェッチ要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリのみから前記メモリアクセス要求の対象データが検索された場合であることが好ましい。
さらに、前記所定の条件は、前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのうち一の記憶装置又はキャッシュメモリに前記メモリアクセス要求の対象データを登録するストア要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリのみから前記メモリアクセス要求の対象データが検索された場合であることが好ましい。
またさらに、前記複数の制御装置はそれぞれさらに、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリとは排他的にデータを保持する共有キャッシュメモリを有し、前記所定の条件が、前記ローカルスヌープ制御部により検索された前記対象データを前記共有キャッシュメモリが保持していることであってもよい。
さらにまた、前記複数の制御装置はそれぞれさらに入出力装置に接続され、前記複数の制御装置が有するメモリアクセス要求受信部はさらに、前記複数の入出力装置からのメモリアクセス要求を受信してもよい。
〔1〕本発明の第1実施形態について
まず、本発明の第1実施形態としての情報処理装置及びローカルスヌープ制御方法について説明する。図1は本発明の第1実施形態としての情報処理装置1の構成を示すブロック図である。なお、図1において既述の符号と同一の符号は、同一の部分もしくは略同一の部分を示す。
なお、CPU10〜13はそれぞれ複数階層(ここでは2階層)のキャッシュメモリをそなえて構成されており、CPU10は1次キャッシュメモリ10a及び2次キャッシュメモリ10bをそなえ、CPU11は1次キャッシュメモリ11a及び2次キャッシュメモリ11bをそなえ、CPU12は1次キャッシュメモリ12a及び2次キャッシュメモリ12bをそなえ、CPU13は1次キャッシュメモリ13a及び2次キャッシュメモリ13bをそなえて構成されている。
つまり、システムコントローラ50−1は、CPU10,11、I/O装置20,21、及びメインメモリ30,31に対する通信制御を担当し、システムコントローラ50−2は、CPU12,13、I/O装置22,23、及びメインメモリ32,33に対する通信制御を担当する。
メモリアクセス要求受信部51−1は、自身(つまり、システムコントローラ50−1)が担当するCPU10,11及びI/O装置20,21のいずれかからメモリアクセス要求が発行された場合に、発行されたメモリアクセス要求を受信するものである。
また、グローバルスヌープ制御部54−1は、他のすべてのグローバルスヌープ制御部50−2と同期して、検索部52−1による検索を実行させるとともに、他のすべてのグローバルスヌープ制御部50−2と同期して、かかる検索結果を通信し合うように構成されている。
(a)メモリアクセス要求が、情報処理装置1にそなえられた複数の記憶部のいずれかから対象データを単にフェッチするだけの共有型のフェッチ要求であり、且つ検索部52−1により担当する記憶部から対象データが検索された場合。
なお、前記(b),(c)の場合のように、メモリアクセス要求が排他型のフェッチ要求もしくはストア要求であった場合には、対象データのコヒーレンシーを保証するために対象データをすべての記憶部から検索して対象データの削除もしくは更新を行なう必要があるが、前記(b),(c)に示す場合には、排他型のフェッチ要求もしくはストア要求の対象データが他の記憶部に対して排他的に保持されているため、他の記憶部における対象データの検索を省くことができるのである。
なお、前記(a)〜(c)の場合以外の場合には、グローバルスヌープ制御部54−1は、他のシステムコントローラ50−2との間で検索結果を通信し合うことにより、情報処理装置1にそなえられたすべての記憶部に対する検索結果、メモリアクセス要求の種類及び検索された対象データの登録状態(つまり、排他型で登録されているか否か)に基づいて、当該メモリアクセス要求に対する動作を確定する。
第1キャンセル部57−1は、ローカルスヌープ制御部55−1に制御されてブロードキャスト送受信部53−1による検索指示の送受信をキャンセルするものであり、ローカルスヌープ制御部55−1が検索部52−1にメモリアクセス要求の対象データを検索させ、担当する記憶部から対象データが検索された場合であって、且つ所定の条件を満たす場合に、ブロードキャスト送受信部53−1による検索指示の送受信をキャンセルする。
なお、第1キャンセル部57−1は、他のシステムコントローラ50−2のブロードキャスト送受信部53−2に対してもキャンセルを実行する。
なお、第2キャンセル部58−1は、他のシステムコントローラ50−2のグローバルスヌープ制御部54−2による処理もキャンセルするようになっている。
図2に示すように、本情報処理装置1では、例えば、CPU10からメモリアクセス要求が発生すると、このメモリアクセス要求をシステムコントローラ50−1のメモリアクセス要求受信部51−1が受信する(ステップS10)。
まず、ローカルスヌープ制御部55−1による処理(ステップS11〜S17)について説明すると、ローカルスヌープ制御部55−1は、検索部52−1により担当する記憶部から対象データを検索させ(ステップS11)、検索部52−1による検索(ローカルスヌープ)の結果に基づいて、メモリアクセス要求に対する動作が確定するか否かを判断する(ステップS12)。
一方、ローカルスヌープ制御部55−1は、検索部52−1による検索の結果に基づいてメモリアクセス要求に対する動作を確定できると判断した場合[つまり、前記(a)〜(c)の場合]には(ステップS12のYesルート)、メモリアクセス制御部56−1によってメモリアクセス要求に対する処理を実行させる(ステップS14;メモリアクセス要求実行ステップ)とともに、ブロードキャスト送受信部53−1による検索指示の送受信処理(ここではブロードキャスト処理)をキャンセルすべく、第1キャンセル部57−1によりブロードキャスト送受信部53−1に対してキャンセルを実行させる(ステップS15;第1キャンセルステップ)。なお、このとき、第1キャンセル部57−1は他のシステムコントローラ50−2のブロードキャスト送受信部53−2に対してもキャンセルを実行するが、ブロードキャスト送受信部53−2に対するキャンセルは、第1キャンセル部57−1が直接行なってもよいし、第1キャンセル部57−2が行なうようにしてよい。
ブロードキャスト送受信部53−1は、メモリアクセス要求受信部51−1がメモリアクセス要求を受け取ると(ステップS10)、まず、第1キャンセル部57−1から発行された検索指示の送受信に対するキャンセル(上記ステップS15参照)を受信しているか否かを判断する(ステップS18)。
一方、ブロードキャスト送受信部53−1が第1キャンセル部57−1からのキャンセルを受信していなければ(ステップS18のYesルート)、ブロードキャスト送受信部53−1は、他のブロードキャスト送受信部53−2との間でメモリアクセス要求の対象データを担当する記憶部から検索させるための検索指示を送受信(ここではブロードキャスト)する(ステップS20)。
ここで、グローバルスヌープ制御部54−1が第2キャンセル部58−1からのキャンセルを受信していれば(ステップS21のNoルート)、グローバルスヌープ制御部54−1は処理を中止して(ステップS22)終了する。
ここで、ローカルスヌープ制御部55−1によりメモリアクセス要求に対する動作が確定し[前記(a)〜(c)の場合;ステップS12のYesルート参照]、第1キャンセル部57−1によるキャンセルが成功した場合(ステップS15及びステップS16のYesルート参照)、及び、第2キャンセル部58−1によるキャンセルが行なわれた場合(ステップS17参照)について、さらに詳細に説明する。
ローカルスヌープ制御部55−1がフェッチ要求に対する処理を確定すると、当該フェッチ要求を実行すべく、メモリアクセス制御部56−1が、CPU11の1次キャッシュメモリ11aに対して、フェッチ要求の対象データに対する読み出し(リード)要求を発行し(T4参照)、1次キャッシュメモリ11aからシステムコントローラ50−1へフェッチ要求の対象データが読み出された後(T5,T6参照)、メモリアクセス制御部56−1が1次キャッシュメモリ11aから読み出した対象データをフェッチデータ応答としてCPU10に対して送信することにより、かかるフェッチ要求の実行が完了する(T7,T8参照)。
この図4に示すように、CPU10から発行されたフェッチ要求に対してローカルスヌープ制御部55−1が動作を確定して実行する(T1〜T8参照)。そして、ローカルスヌープ制御部55−1は、第1キャンセル部56−1によりブロードキャスト送受信部53−1に対してキャンセルを実行させる(T9参照)が、ブロードキャスト送受信部53−1により検索指示の送受信が既に実行されていて第1キャンセル部56−1によるキャンセルが成功しないときには(図2のステップS16のNoルート及びステップS18のYesルート参照)、ローカルスヌープ制御部55−1は、ブロードキャスト送受信部53−1による検索指示の送受信(ブロードキャスト)処理が完了したら、第2キャンセル部58−1によりグローバルスヌープ制御部54−1による処理をキャンセルさせる(T10参照;図2のステップS17参照)。
以上、本発明の第1実施形態としてのローカルスヌープ制御方法(情報処理装置1の動作)について、図2〜図4を参照しながらCPU10からメモリアクセス要求が発行された場合を例に挙げて、システムコントローラ50−1における動作を中心に説明したが、システムコントローラ50−2が担当するCPU12,13もしくはI/O装置22,23からメモリアクセス要求が発行された場合のシステムコントローラ50−2における動作も、図2〜図4を参照しながら上述したシステムコントローラ50−1の動作と同様である。
次に、本発明の第2実施形態としての情報処理装置及びローカルスヌープ制御方法について説明する。
図5は本発明の第2実施形態としての情報処理装置1′の構成を示すブロック図である。なお、図5において既述の符号と同一の符号は、同一の部分もしくはほぼ同一の部分を示しているため、ここではその詳細な説明を省略する。
共有キャッシュメモリ59−1は、情報処理装置1′にそなえられた他の記憶部(ここでは、1次キャッシュメモリ10a〜13a、2次キャッシュメモリ10b〜13b、メインメモリ30〜33、及び後述する共有キャッシュメモリ59−2)に対して、排他的にデータを保持するものである。つまり、共有キャッシュメモリ59−1に保持されるデータは、他の記憶部には保持されないようになっている。
これと同様に、共有キャッシュメモリ59−2は、情報処理装置1′にそなえられた他の記憶部(ここでは、1次キャッシュメモリ10a〜13a、2次キャッシュメモリ10b〜13b、メインメモリ30〜33、及び共有キャッシュメモリ59−1)に対して、排他的にデータを保持するものである。
また、本情報処理装置1′において、検索部52−1は、1次キャッシュメモリ10a,11a、2次キャッシュメモリ10b,11b、メインメモリ30,31、及び共有キャッシュメモリメモリ59−1を検索対象としており、検索部52−2は、1次キャッシュメモリ12a,13a、2次キャッシュメモリ12b,13b、メインメモリ32,33、及び共有キャッシュメモリメモリ59−2を検索対象としている。
なお、本発明の第2実施形態としてのローカルスヌープ制御方法は、上述したように、ローカルスヌープ制御部55−1,55−2が、それぞれ検索部52−1,52−2によって共有キャッシュメモリ59−1,59−2からメモリアクセス要求の対象データが検索された場合にも当該メモリアクセス要求に対する動作を確定して、メモリアクセス制御部56−1,56−2に当該メモリアクセス要求を実行させる点を除いては、上記図2〜図4を参照しながら上述した第1実施形態のローカルスヌープ制御方法と同様である。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、第2キャンセル部58−1,58−2によりグローバルスヌープ制御部54−1,54−2による処理をキャンセルする場合には、グローバルスヌープ制御部54−1,54−2による検索部52−1,52−2の検索(スヌープ)処理からキャンセルするようにしたが、本発明はこれに限定されるものではなく、検索部52−1,52−2の検索終了後、つまり、検索結果を見てから第2キャンセル部58−1,58−2によって、グローバルスヌープ制御部54−1,54−2による検索結果の通信処理をキャンセルするように構成してもよい。
また、上述した実施形態では、情報処理装置1,1′がシステムコントローラを2つそなえた例をあげて説明したが、本発明はこれに限定されるものではなく、情報処理装置1,1′が2以上のシステムコントローラをそなえて構成されていてもよい。この場合には、システムコントローラが複数の筐体に跨って接続されるように構成してもよいし、システムコントローラ間の通信制御のためのLSIをさらにそなえて構成してもよい。
上述したメモリアクセス要求受信部51−1,51−2、検索部52−1,52−2、ブロードキャスト送受信部53−1,53−2、グローバルスヌープ制御部54−1,54−2、ローカルスヌープ制御部55−1,55−2、メモリアクセス制御部56−1,56−2、第1キャンセル部57−1,57−2、及び第2キャンセル部58−1,58−2としての機能は、コンピュータ(CPU,情報処理装置,各種端末を含む)が所定のアプリケーションプログラム(ローカルスヌープ制御プログラム)を実行することによって実現される。
(付記1)
複数の記憶部と、
互いに通信可能に接続され前記複数の記憶部に対する通信制御を分担する複数のシステムコントローラとをそなえ、
前記複数のシステムコントローラのそれぞれが、
メモリアクセス要求が発生した場合に、当該メモリアクセス要求の対象データを前記複数の記憶部すべてから検索すべく、当該メモリアクセス要求の対象データを検索させる検索指示を、前記複数のシステムコントローラ間で送受信するブロードキャスト送受信部と、
該ブロードキャスト送受信部により送受信された前記検索指示に応じて、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索し、前記検索の結果を前記複数のシステムコントローラ間で通信し合うグローバルスヌープ制御部と、
前記メモリアクセス要求を当該システムコントローラが受け取った場合に、前記ブロードキャスト送受信部による前記検索指示の送受信もしくは前記グローバルスヌープ制御部による処理に並行して、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部と、
該ローカルスヌープ制御部よって当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データが検索され、且つ所定の条件を満たす場合に、前記メモリアクセス要求を実行させるメモリアクセス制御部とをそなえて構成されたことを特徴とする、情報処理装置。
前記複数のシステムコントローラのそれぞれが、
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる際に、前記ブロードキャスト送受信部が前記検索指示の送受信を未実行の場合には、前記ブロードキャスト送受信部による前記検索指示の送受信をキャンセルする第1キャンセル部をそなえて構成されていることを特徴とする、付記1記載の情報処理装置。
前記複数のシステムコントローラのそれぞれが、
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる際に、前記ブロードキャスト送受信部が前記検索指示の送受信を実行している場合には、前記グローバルスヌープ制御部による処理をキャンセルする第2キャンセル部をそなえて構成されていることを特徴とする、付記1又は付記2記載の情報処理装置。
前記グローバルスヌープ制御部が、前記検索指示に基づく前記メモリアクセス要求の対象データの検索を、前記複数のシステムコントローラにおいて同期して実行させることを特徴とする、付記1〜3のいずれか1項に記載の情報処理装置。
(付記5)
前記グローバルスヌープ制御部が、前記検索指示に基づく前記メモリアクセス要求の対象データの検索結果を、前記複数のシステムコントローラにおいて同期して通信し合うとともに、前記複数のシステムコントローラにおける前記検索の結果に基づいて前記メモリアクセス要求に対する動作を確定することを特徴とする、付記1〜4のいずれか1項に記載の情報処理装置。
前記所定の条件が、前記メモリアクセス要求が共有型のフェッチ命令であることを特徴とする、付記1〜5のいずれか1項に記載の情報処理装置。
(付記7)
前記所定の条件が、前記メモリアクセス要求が排他型のフェッチ命令であり、且つ前記ローカルスヌープ制御部により検索された前記対象データが排他型であることを特徴とする、付記1〜6のいずれか1項に記載の情報処理装置。
前記所定の条件が、前記メモリアクセス要求がストア命令であり、且つ前記ローカルスヌープ制御部により検索された前記対象データが排他型であることを特徴とする、付記1〜7のいずれか1項に記載の情報処理装置。
(付記9)
前記複数のシステムコントローラが、他の記憶部とは排他的にデータを保持する共有記憶部を前記複数の記憶部の一つとしてそなえ、
前記所定の条件が、前記ローカルスヌープ制御部により検索された前記対象データを保持していた記憶部が前記共有記憶部であることを特徴とする、付記1〜8のいずれか1項に記載の情報処理装置。
1以上の演算器をそなえ、
前記複数の記憶部に、前記演算器にそなえられた1以上の記憶部が含まれていることを特徴とする、付記1〜9のいずれか1項に記載の情報処理装置。
(付記11)
1以上の入出力装置をそなえ、
前記複数の記憶部に、前記入出力装置にそなえられた1以上の記憶部が含まれていることを特徴とする、付記1〜10のいずれか1項に記載の情報処理装置。
複数の記憶部をそなえた情報処理装置において、前記複数の記憶部に対する通信制御を分担するシステムコントローラであって、
メモリアクセス要求が発生した場合に、当該メモリアクセス要求の対象データを前記複数の記憶部すべてから検索すべく、当該メモリアクセス要求の対象データを検索させる検索指示を、他のシステムコントローラとの間で送受信するブロードキャスト送受信部と、
該ブロードキャスト送受信部により送受信された前記検索指示に応じて、担当する記憶部から前記メモリアクセス要求の対象データを検索し、前記検索の結果を他のシステムコントローラとの間で通信し合うグローバルスヌープ制御部と、
前記メモリアクセス要求を受け取った場合に、前記ブロードキャスト送受信部による前記検索指示の送受信もしくは前記グローバルスヌープ制御部による処理に並行して、担当する記憶部から前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部と、
担当する記憶部から前記メモリアクセス要求の対象データが前記ローカルスヌープ制御部よって検索され、且つ所定の条件を満たす場合に、前記メモリアクセス要求を実行させるメモリアクセス制御部とをそなえて構成されたことを特徴とする、システムコントローラ。
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる際に、前記ブロードキャスト送受信部が前記検索指示の送受信を未実行の場合には、前記ブロードキャスト送受信部による前記検索指示の送受信をキャンセルする第1キャンセル部をそなえて構成されていることを特徴とする、付記12記載のシステムコントローラ。
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる際に、前記ブロードキャスト送受信部が前記検索指示の送受信を実行している場合には、前記グローバルスヌープ制御部による処理をキャンセルする第2キャンセル部をそなえて構成されていることを特徴とする、付記12又は付記13記載のシステムコントローラ。
前記所定の条件が、前記メモリアクセス要求が共有型のフェッチ命令であることを特徴とする、付記12〜14のいずれか1項に記載のシステムコントローラ。
(付記16)
前記所定の条件が、前記メモリアクセス要求が排他型のフェッチ命令であり、且つ前記ローカルスヌープ制御部により検索された前記対象データが排他型であることを特徴とする、付記12〜15のいずれか1項に記載のシステムコントローラ。
前記所定の条件が、前記メモリアクセス要求がストア命令であり、且つ前記ローカルスヌープ制御部により検索された前記対象データが排他型であることを特徴とする、付記12〜16のいずれか1項に記載のシステムコントローラ。
(付記18)
他の記憶部とは排他的にデータを保持する共有記憶部を前記複数の記憶部の一つとしてそなえ、
前記所定の条件が、前記ローカルスヌープ制御部により検索された前記対象データを保持していた記憶部が前記共有記憶部であることを特徴とする、付記12〜17のいずれか1項に記載のシステムコントローラ。
複数の記憶部と、互いに通信可能に接続され前記複数の記憶部に対する通信制御を分担する複数のシステムコントローラとをそなえ、前記複数のシステムコントローラのそれぞれが、メモリアクセス要求が発生された場合に、当該メモリアクセス要求の対象データを前記複数の記憶部すべてから検索すべく、当該メモリアクセス要求の対象データを検索させる検索指示を、前記複数のシステムコントローラ間で送受信し、送受信された前記検索指示に応じて、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索して、前記検索の結果を前記複数のシステムコントローラ間で通信し合うグローバルスヌープ処理を行なうように構成された情報処理装置における、ローカルスヌープ制御方法であって、
前記メモリアクセス要求を当該システムコントローラが受け取った場合に、前記検索指示の送受信もしくは前記グローバルスヌープ処理に並行して、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索するローカルスヌープステップと、
該ローカルスヌープステップにおいて当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データが検索され、且つ所定の条件を満たす場合に、前記メモリアクセス要求を実行するメモリアクセス要求実行ステップとを含んでいることを特徴とする、ローカルスヌープ制御方法。
前記メモリアクセス要求実行ステップを実行する際に、前記検索指示の送受信を未実行の場合には、前記検索指示の送受信をキャンセルする第1キャンセルステップを含んでいることを特徴とする、付記19記載のローカルスヌープ制御方法。
(付記21)
前記メモリアクセス要求実行ステップを実行する際に、前記検索指示の送受信を実行している場合には、前記グローバルスヌープ処理をキャンセルする第2キャンセルステップを含んでいることを特徴とする、付記19記載のローカルスヌープ制御方法。
前記所定の条件が、前記メモリアクセス要求が共有型のフェッチ命令であることを特徴とする、付記19〜21のいずれか1項に記載のローカルスヌープ制御方法。
(付記23)
前記所定の条件が、前記メモリアクセス要求が排他型のフェッチ命令であり、且つ前記ローカルスヌープステップにおいて検索された前記対象データが排他型であることを特徴とする、付記19〜22のいずれか1項に記載のローカルスヌープ制御方法。
前記所定の条件が、前記メモリアクセス要求がストア命令であり、且つ前記ローカルスヌープステップにおいて検索された前記対象データが排他型であることを特徴とする、付記19〜23のいずれか1項に記載のローカルスヌープ制御方法。
(付記25)
前記複数のシステムコントローラが、他の記憶部とは排他的にデータを保持する共有記憶部を前記複数の記憶部の一つとしてそなえて構成された情報処理装置における、ローカルスヌープ制御方法であって、
前記所定の条件が、前記ローカルスヌープ制御ステップにおいて検索された前記対象データを保持していた記憶部が前記共有記憶部であることを特徴とする、付記19〜24のいずれか1項に記載のローカルスヌープ制御方法。
複数の記憶部をそなえた情報処理装置において前記複数の記憶部に対する通信制御を分担するシステムコントローラとしての機能をコンピュータに実現させるためのローカルスヌープ制御プログラムであって、
メモリアクセス要求が発生した場合に、当該メモリアクセス要求の対象データを前記複数の記憶部すべてから検索すべく、当該メモリアクセス要求の対象データを検索させる検索指示を、他のシステムコントローラとの間で送受信するブロードキャスト送受信部、
該ブロードキャスト送受信部により送受信された前記検索指示に応じて、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索し、前記検索の結果を他のシステムコントローラとの間で通信し合うグローバルスヌープ制御部、
前記メモリアクセス要求を当該システムコントローラが受け取った場合に、前記ブロードキャスト送受信部による前記検索指示の送受信もしくは前記グローバルスヌープ制御部による処理に並行して、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部、及び、
該ローカルスヌープ制御部よって当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データが検索され、且つ所定の条件を満たす場合に、前記メモリアクセス要求を実行させるメモリアクセス制御部として、前記コンピュータを機能させることを特徴とする、ローカルスヌープ制御プログラム。
複数の記憶部をそなえた情報処理装置において前記複数の記憶部に対する通信制御を分担するシステムコントローラとしての機能をコンピュータに実現させるためのローカルスヌープ制御プログラムを記録したコンピュータ読取可能な記録媒体であって、
前記ローカルスヌープ制御プログラムが、
メモリアクセス要求が発生した場合に、当該メモリアクセス要求の対象データを前記複数の記憶部すべてから検索すべく、当該メモリアクセス要求の対象データを検索させる検索指示を、他のシステムコントローラとの間で送受信するブロードキャスト送受信部、
該ブロードキャスト送受信部により送受信された前記検索指示に応じて、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索し、前記検索の結果を他のシステムコントローラとの間で通信し合うグローバルスヌープ制御部、
前記メモリアクセス要求を当該システムコントローラが受け取った場合に、前記ブロードキャスト送受信部による前記検索指示の送受信もしくは前記グローバルスヌープ制御部による処理に並行して、当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部、及び、
該ローカルスヌープ制御部よって当該システムコントローラが担当する記憶部から前記メモリアクセス要求の対象データが検索され、且つ所定の条件を満たす場合に、前記メモリアクセス要求を実行させるメモリアクセス制御部として、前記コンピュータを機能させることを特徴とする、ローカルスヌープ制御プログラムを記録したコンピュータ読取可能な記録媒体。
10〜13 CPU(演算器)
10a〜13a 1次キャッシュメモリ
10b〜13b 2次キャッシュメモリ
20〜23 I/O装置(入出力装置)
30〜33 メインメモリ
40−1,40−2,50−1,50−2 システムコントローラ
41−1,41−2,51−1,51−2 メモリアクセス要求受信部
42−1,42−2,52−1,52−2 検索部
43−1,43−2,53−1,53−2 ブロードキャスト送受信部
44−1,44−2,54−1,54−2 グローバルスヌープ制御部
45−1,45−2,56−1,56−2 メモリアクセス制御部
55−1,55−2 ローカルスヌープ制御部
57−1,57−2 第1キャンセル部
58−1,58−2 第2キャンセル部
59−1,59−2 共有キャッシュメモリ(共有記憶部)
Claims (17)
- 互いに接続されるとともに、データを記憶する記憶装置とデータを保持するキャッシュメモリとを備えた演算処理装置に接続された複数の制御装置を有する情報処理装置において、
前記複数の制御装置はそれぞれ、
前記複数の演算処理装置からのメモリアクセス要求を受信するメモリアクセス要求受信部と、
前記メモリアクセス要求受信部が受信したメモリアクセス要求の対象データを、前記複数の制御装置に接続された全ての記憶装置及び全ての演算処理装置が有するキャッシュメモリから検索させる検索指示を、前記複数の制御装置間で送受信するブロードキャスト送受信部と、
前記ブロードキャスト送受信部が送受信した検索指示に応じて、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索した前記メモリアクセス要求の対象データの検索結果を、前記複数の制御装置間で送受信するグローバルスヌープ制御部と、
自制御装置が有するメモリアクセス要求受信部が前記メモリアクセス要求を受信した場合に、前記ブロードキャスト送受信部による前記検索指示の送受信又は前記グローバルスヌープ制御部による前記検索結果の送受信と並行して、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部と、
前記メモリアクセス要求の対象データが、前記ローカルスヌープ制御部が自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索され且つ所定の条件を満たす場合に、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリに対する前記メモリアクセス要求を実行させるメモリアクセス制御部とを有することを特徴とする情報処理装置。 - 前記情報処理装置において、
前記複数の制御装置はそれぞれさらに、
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる場合、前記ブロードキャスト送受信部が前記検索指示の送受信を未実行のとき、前記ブロードキャスト送受信部による前記検索指示の送受信の実行をキャンセルする第1キャンセル部を有することを特徴とする請求項1記載の情報処理装置。 - 前記情報処理装置において、
前記複数の制御装置はそれぞれさらに、
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる場合、前記ブロードキャスト送受信部が前記検索指示の送受信を実行している場合には、前記グローバルスヌープ制御部による前記検索結果の送受信をキャンセルする第2キャンセル部を有することを特徴とする請求項1又は2記載の情報処理装置。 - 前記情報処理装置において、
前記所定の条件は、
前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのいずれかから前記メモリアクセス要求の対象データを取得するフェッチ要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データが検索された場合であることを特徴とする請求項1〜3のいずれか1項に記載の情報処理装置。 - 前記情報処理装置において、
前記所定の条件は、
前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのうち一の記憶装置又はキャッシュメモリから前記メモリアクセス要求の対象データを取得するとともに、前記一の記憶装置又はキャッシュメモリにのみ前記メモリアクセス要求の対象データが保持されるように他の記憶装置及びキャッシュメモリに保持された前記メモリアクセス要求の対象データを削除するフェッチ要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリのみから前記メモリアクセス要求の対象データが検索された場合であることを特徴とする請求項1〜4のいずれか1項に記載の情報処理装置。 - 前記情報処理装置において、
前記所定の条件は、
前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのうち一の記憶装置又はキャッシュメモリに前記メモリアクセス要求の対象データを登録するストア要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリのみから前記メモリアクセス要求の対象データが検索された場合であることを特徴とする請求項1〜5のいずれか1項に記載の情報処理装置。 - 前記情報処理装置において、
前記複数の制御装置はそれぞれさらに、
自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリとは排他的にデータを保持する共有キャッシュメモリを有し、
前記所定の条件が、
前記ローカルスヌープ制御部により検索された前記対象データを前記共有キャッシュメモリが保持していることであることを特徴とする請求項1〜6のいずれか1項に記載の情報処理装置。 - 前記情報処理装置において、
前記複数の制御装置はそれぞれさらに入出力装置に接続され、
前記複数の制御装置が有するメモリアクセス要求受信部はさらに、
前記複数の入出力装置からのメモリアクセス要求を受信することを特徴とする請求項1〜7のいずれか1項に記載の情報処理装置。 - 互いに接続されるとともに、データを記憶する記憶装置とデータを保持するキャッシュメモリとを備えた演算処理装置に接続された複数の制御装置を有する情報処理装置において、
前記複数の制御装置はそれぞれ、
前記複数の演算処理装置からのメモリアクセス要求を受信するメモリアクセス要求受信部と、
前記メモリアクセス要求受信部が受信したメモリアクセス要求の対象データを、前記複数の制御装置に接続された全ての記憶装置及び全ての演算処理装置が有するキャッシュメモリから検索させる検索指示を、前記複数の制御装置間で送受信するブロードキャスト送受信部と、
前記ブロードキャスト送受信部が送受信した検索指示に応じて、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索した前記メモリアクセス要求の対象データの検索結果を、前記複数の制御装置間で送受信するグローバルスヌープ制御部と、
自制御装置が有するメモリアクセス要求受信部が前記メモリアクセス要求を受信した場合に、前記ブロードキャスト送受信部による前記検索指示の送受信又は前記グローバルスヌープ制御部による前記検索結果の送受信と並行して、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データを検索するローカルスヌープ制御部と、
前記メモリアクセス要求の対象データが、前記ローカルスヌープ制御部が自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索され且つ所定の条件を満たす場合に、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリに対する前記メモリアクセス要求を実行させるメモリアクセス制御部とを有することを特徴とする制御装置。 - 前記複数の制御装置はそれぞれさらに、
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる場合、前記ブロードキャスト送受信部が前記検索指示の送受信を未実行のとき、前記ブロードキャスト送受信部による前記検索指示の送受信の実行をキャンセルする第1キャンセル部を有することを特徴とする請求項9記載の制御装置。 - 前記複数の制御装置はそれぞれさらに、
前記メモリアクセス制御部が前記メモリアクセス要求を実行させる場合、前記ブロードキャスト送受信部が前記検索指示の送受信を実行している場合には、前記グローバルスヌープ制御部による前記検索結果の送受信をキャンセルする第2キャンセル部を有することを特徴とする請求項9又は10記載の制御装置。 - 前記制御装置において、
前記所定の条件は、
前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのいずれかから前記メモリアクセス要求の対象データを取得するフェッチ要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データが検索された場合であることを特徴とする請求項9〜11のいずれか1項に記載の制御装置。 - 前記制御装置において、
前記所定の条件は、
前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのうち一の記憶装置又はキャッシュメモリから前記メモリアクセス要求の対象データを取得するとともに、前記一の記憶装置又はキャッシュメモリにのみ前記メモリアクセス要求の対象データが保持されるように他の記憶装置及びキャッシュメモリに保持された前記メモリアクセス要求の対象データを削除するフェッチ要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリのみから前記メモリアクセス要求の対象データが検索された場合であることを特徴とする請求項9〜12のいずれか1項に記載の制御装置。 - 前記制御装置において、
前記所定の条件は、
前記メモリアクセス要求が、前記演算処理装置が有する複数の記憶装置及び複数の演算処理装置が有するキャッシュメモリのうち一の記憶装置又はキャッシュメモリに前記メモリアクセス要求の対象データを登録するストア要求であり、且つ自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリのみから前記メモリアクセス要求の対象データが検索された場合であることを特徴とする請求項9〜13のいずれか1項に記載の制御装置。 - 前記制御装置において、
前記複数の制御装置はそれぞれさらに、
自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリとは排他的にデータを保持する共有キャッシュメモリを有し、
前記所定の条件が、
前記ローカルスヌープ制御部により検索された前記対象データを前記共有キャッシュメモリが保持していることであることを特徴とする請求項9〜14のいずれか1項に記載の制御装置。 - 前記制御装置において、
前記複数の制御装置はそれぞれさらに入出力装置に接続され、
前記複数の制御装置が有するメモリアクセス要求受信部はさらに、
前記複数の入出力装置からのメモリアクセス要求を受信することを特徴とする請求項9〜15のいずれか1項に記載の制御装置。 - 互いに接続されるとともに、データを記憶する記憶装置とデータを保持するキャッシュメモリとを備えた演算処理装置に接続された複数の制御装置を有する情報処理装置の制御方法において、
前記複数の制御装置がそれぞれ有するメモリアクセス要求受信部が、前記複数の演算処理装置からのメモリアクセス要求を受信するステップと、
前記複数の制御装置がそれぞれ有するブロードキャスト送受信部が、前記メモリアクセス要求受信部が受信したメモリアクセス要求の対象データを、前記複数の制御装置に接続された全ての記憶装置及び全ての演算処理装置が有するキャッシュメモリから検索させる検索指示を、前記複数の制御装置間で送受信するステップと、
前記複数の制御装置がそれぞれ有するグローバルスヌープ制御部が、前記ブロードキャスト送受信部が送受信した検索指示に応じて、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索した前記メモリアクセス要求の対象データの検索結果を、前記複数の制御装置間で送受信するステップと、
前記複数の制御装置がそれぞれ有するローカルスヌープ制御部が、自制御装置が有するメモリアクセス要求受信部が前記メモリアクセス要求を受信した場合に、前記ブロードキャスト送受信部による前記検索指示の送受信又は前記グローバルスヌープ制御部による前記検索結果の送受信と並行して、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから前記メモリアクセス要求の対象データを検索するステップと、
前記複数の制御装置がそれぞれ有するメモリアクセス制御部が、前記メモリアクセス要求の対象データが、前記ローカルスヌープ制御部が自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリから検索され且つ所定の条件を満たす場合に、自制御装置に接続された記憶装置及び演算処理装置が有するキャッシュメモリに対する前記メモリアクセス要求を実行させるステップとを有することを特徴とする情報処理装置の制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004252814A JP4695367B2 (ja) | 2004-08-31 | 2004-08-31 | 情報処理装置,制御装置及び情報処理装置の制御方法 |
US11/022,986 US7673104B2 (en) | 2004-08-31 | 2004-12-28 | Information processing apparatus, system controller, local snoop control method, and local snoop control program recorded computer-readable recording medium |
EP05250188A EP1630678B1 (en) | 2004-08-31 | 2005-01-14 | Information processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004252814A JP4695367B2 (ja) | 2004-08-31 | 2004-08-31 | 情報処理装置,制御装置及び情報処理装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006072509A JP2006072509A (ja) | 2006-03-16 |
JP4695367B2 true JP4695367B2 (ja) | 2011-06-08 |
Family
ID=34940363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004252814A Expired - Fee Related JP4695367B2 (ja) | 2004-08-31 | 2004-08-31 | 情報処理装置,制御装置及び情報処理装置の制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7673104B2 (ja) |
EP (1) | EP1630678B1 (ja) |
JP (1) | JP4695367B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060179197A1 (en) * | 2005-02-10 | 2006-08-10 | International Business Machines Corporation | Data processing system, method and interconnect fabric having a partial response rebroadcast |
JP4848771B2 (ja) * | 2006-01-04 | 2011-12-28 | 株式会社日立製作所 | キャッシュ一貫性制御方法およびチップセットおよびマルチプロセッサシステム |
JP4373485B2 (ja) | 2006-02-28 | 2009-11-25 | 富士通株式会社 | 情報処理装置及び該制御方法 |
WO2007099614A1 (ja) | 2006-02-28 | 2007-09-07 | Fujitsu Limited | システムコントローラおよびキャッシュ制御方法 |
JP4449931B2 (ja) * | 2006-03-30 | 2010-04-14 | ブラザー工業株式会社 | 管理装置、および管理システム |
US20070266126A1 (en) * | 2006-04-13 | 2007-11-15 | Clark Leo J | Data processing system and method of data processing supporting ticket-based operation tracking |
JP4829038B2 (ja) * | 2006-08-17 | 2011-11-30 | 富士通株式会社 | マルチプロセッサシステム |
JP4965974B2 (ja) * | 2006-11-14 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2009223759A (ja) | 2008-03-18 | 2009-10-01 | Fujitsu Ltd | 情報処理装置,メモリ制御方法およびメモリ制御装置 |
JP5321203B2 (ja) | 2009-03-31 | 2013-10-23 | 富士通株式会社 | システム制御装置、情報処理システムおよびアクセス処理方法 |
JP6402598B2 (ja) * | 2014-11-12 | 2018-10-10 | 富士通株式会社 | 情報処理装置、通信方法、通信プログラム、及び、情報処理システム |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000132531A (ja) * | 1998-10-23 | 2000-05-12 | Pfu Ltd | マルチプロセッサ |
JP2000348000A (ja) * | 1999-06-03 | 2000-12-15 | Hitachi Ltd | 主記憶共有型マルチプロセッサシステム |
JP2001167077A (ja) * | 1999-12-09 | 2001-06-22 | Nec Kofu Ltd | ネットワークシステムにおけるデータアクセス方法、ネットワークシステムおよび記録媒体 |
JP2001184321A (ja) * | 1999-12-24 | 2001-07-06 | Hitachi Ltd | 主記憶共有型並列計算機及びそれに用いるノード制御装置 |
US6519665B1 (en) * | 1999-11-09 | 2003-02-11 | International Business Machines Corporation | Multi-node data processing system and communication protocol in which a stomp signal is propagated to cancel a prior request |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04353947A (ja) * | 1991-02-13 | 1992-12-08 | Hewlett Packard Co <Hp> | メモリページ特性タグ付けシステム |
JPH06100985B2 (ja) | 1991-06-26 | 1994-12-12 | 工業技術院長 | 階層キャッシュ・メモリ装置 |
JPH06187239A (ja) | 1992-12-18 | 1994-07-08 | Nippon Telegr & Teleph Corp <Ntt> | 多階層キャッシュメモリにおけるデータ一致制御方式 |
JPH06250926A (ja) | 1993-02-25 | 1994-09-09 | Mitsubishi Electric Corp | 複数階層のキャッシュメモリを備えたデータ処理システム |
JP2819982B2 (ja) * | 1993-03-18 | 1998-11-05 | 株式会社日立製作所 | 範囲指定可能なキャッシュ一致保証機能を有するマルチプロセッサシステム |
JPH0816474A (ja) * | 1994-06-29 | 1996-01-19 | Hitachi Ltd | マルチプロセッサシステム |
JP3872118B2 (ja) * | 1995-03-20 | 2007-01-24 | 富士通株式会社 | キャッシュコヒーレンス装置 |
JP3067976B2 (ja) * | 1995-07-05 | 2000-07-24 | 日本電気株式会社 | マルチレベルバス結合型マルチプロセッサシステム |
US6011791A (en) * | 1995-11-15 | 2000-01-04 | Hitachi, Ltd. | Multi-processor system and its network |
US5862357A (en) * | 1996-07-02 | 1999-01-19 | Sun Microsystems, Inc. | Hierarchical SMP computer system |
JP2918531B1 (ja) | 1998-03-13 | 1999-07-12 | 三菱電機株式会社 | キャッシュメモリ制御装置 |
JP2000330965A (ja) * | 1999-03-17 | 2000-11-30 | Hitachi Ltd | マルチプロセッサシステム及びそのメモリアクセストランザクションの転送方法 |
JP4522817B2 (ja) * | 2004-10-25 | 2010-08-11 | 富士通株式会社 | システム制御装置、情報処理装置及び情報処理装置の制御方法。 |
-
2004
- 2004-08-31 JP JP2004252814A patent/JP4695367B2/ja not_active Expired - Fee Related
- 2004-12-28 US US11/022,986 patent/US7673104B2/en not_active Expired - Fee Related
-
2005
- 2005-01-14 EP EP05250188A patent/EP1630678B1/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000132531A (ja) * | 1998-10-23 | 2000-05-12 | Pfu Ltd | マルチプロセッサ |
JP2000348000A (ja) * | 1999-06-03 | 2000-12-15 | Hitachi Ltd | 主記憶共有型マルチプロセッサシステム |
US6519665B1 (en) * | 1999-11-09 | 2003-02-11 | International Business Machines Corporation | Multi-node data processing system and communication protocol in which a stomp signal is propagated to cancel a prior request |
JP2001167077A (ja) * | 1999-12-09 | 2001-06-22 | Nec Kofu Ltd | ネットワークシステムにおけるデータアクセス方法、ネットワークシステムおよび記録媒体 |
JP2001184321A (ja) * | 1999-12-24 | 2001-07-06 | Hitachi Ltd | 主記憶共有型並列計算機及びそれに用いるノード制御装置 |
Also Published As
Publication number | Publication date |
---|---|
EP1630678B1 (en) | 2012-04-11 |
EP1630678A3 (en) | 2009-03-25 |
JP2006072509A (ja) | 2006-03-16 |
US20060047918A1 (en) | 2006-03-02 |
US7673104B2 (en) | 2010-03-02 |
EP1630678A2 (en) | 2006-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1630678B1 (en) | Information processing apparatus | |
CN101322103B (zh) | 无约束事务存储器系统及其方法 | |
US8473681B2 (en) | Atomic-operation coalescing technique in multi-chip systems | |
CN102483704B (zh) | 具有高效的高速缓存支持的事务内存系统 | |
US9081687B2 (en) | Method and apparatus for MONITOR and MWAIT in a distributed cache architecture | |
US9280349B2 (en) | Decode time instruction optimization for load reserve and store conditional sequences | |
JPH03502382A (ja) | 高性能マルチプロセツサ用に二重分散デレクトリをもつハードウエア内蔵のキヤツシユ一貫性維持プロトコル | |
CN106030515B (zh) | 用于多处理器和多核平台的二进制翻译 | |
EP1703405B1 (en) | Information processing device and data control method in information processing device | |
US20080047005A1 (en) | Access monitoring method and device for shared memory | |
CN101546293B (zh) | 缓存控制装置、信息处理装置和缓存控制方法 | |
KR101284969B1 (ko) | 정보 처리 장치, 메모리 제어 방법 및 메모리 제어 장치 | |
US8996773B2 (en) | Computer apparatus and method for distributing interrupt tasks thereof | |
CN110955719A (zh) | 一种数据存取处理设备、系统和方法 | |
US8327081B2 (en) | Information processing device and method for controlling the same | |
US10775870B2 (en) | System and method for maintaining cache coherency | |
CN105683922B (zh) | 实现监视对地址的写入的指令的可扩展机制 | |
US20030131205A1 (en) | Atomic transfer of a block of data | |
US7594080B2 (en) | Temporary storage of memory line while waiting for cache eviction | |
US20070156960A1 (en) | Ordered combination of uncacheable writes | |
US8051251B2 (en) | Method and apparatus for setting status of cache memory | |
US20110083030A1 (en) | Cache memory control device, cache memory device, processor, and controlling method for storage device | |
US8719512B2 (en) | System controller, information processing system, and access processing method | |
CN114430821A (zh) | 用于在处理器中执行的指令流中的分支集合活动检测的动态集合活动分支训练 | |
US20240160377A1 (en) | Information processing apparatus, data control method, and recording medium |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100316 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100517 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110225 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |