JP4829038B2 - マルチプロセッサシステム - Google Patents
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Description
マスタアドレスキュー20は、CPU10からの命令をチップセットのLRAパケットに変換して保持し、それをグローバルアドレスクロスバー200に投入する。
セレクタ21は、セレクタ制御回路22の選択指示に従って、グローバルアドレスクロスバー200に投入されるLRAパケットか、グローバルアドレスクロスバー200からブロードキャストされるGSAパケットのいずれか一方を選択して、出力する。
セレクタ制御回路22は、グローバルアドレスクロスバー200からGSAパケットがブロードキャストされてくる場合と、GSAパケットを強制的に選択するという動作モードに設定されている場合には、セレクタ21に対して、GSAパケットを選択することを指示し、それ以外の場合には、セレクタ21に対して、LRAパケットを選択することを指示する。
メモリアクセス制御回路23は、自システムボード100に搭載されるメモリ11のアクセスを制御するものであり、セレクタ21がLRAパケットを選択し、それが自システムボード100に搭載されるメモリ11に対してのリードアクセスの場合には、そのLRAパケットに対応したGSAパケットが到着するまで、そのLRAパケットの持つアドレス情報及びID情報を保持するとともに、その保持情報が有効であることを示すバリッド情報を保持する。ここで、ID情報については、GSAパケットの到着時にLRAパケットを解放するために保持することになる。
検査回路24は、アドレスマップ検査やDTAG検査や資源枯渇検査やアドレスビジー検査を行うことで、自システムボード100に搭載されるメモリ11にデータがあるのかということや、自システムボード100に搭載されるCPU10のキャッシュにデータがあるのかということや、アクセス処理に必要となる資源が枯渇していたり、他のパケットがアドレスを使用中のためにリード命令のリトライを指示する必要があるのかということなどを検査する。
LCST生成回路25は、検査回路24の検査結果に基づいて、リトライが必要であるということやデータがどこにあるのかといったことなどについて記述するLCST信号を生成して、それをグローバルアドレスクロスバー200に投入する。
スレーブリクエスト制御回路26は、自システムボード100に搭載されるメモリ11へのリクエストを制御するものである。
マスタリードデータキュー27は、データ転送回路43から転送されてくるデータ(データパケットの形態となっている)をキューイングする。データ転送回路43から転送されてくるデータには、スレーブメモリリードデータキュー41から読み出されたデータと、外部リードデータキュー42から読み出されたデータとがあるので、これらのデータをキューイングするのである。
バスビジー監視回路28は、データ転送回路43とマスタリードデータキュー27との間を接続するバスを監視対象として、一定期間に、そのバスに転送されたデータパケットの数を数えて規定の閾値と比較することで、そのバスがビジー状態となったのか否かを判断して、バスビジー状態の発生を検出すると、セレクタ21が一定期間強制的にGSAパケットを選択するという動作モードに設定して、その動作モードに設定したことをセレクタ制御回路22に通知する。
リトライ数監視回路29は、通常の場合には、各LRAパケットのリトライ数を監視して、規定以上のリトライを繰り返すLRAパケットを検出すると、他のLRAパケットの投入を抑止して、リトライを成功させるようにする。
命令デコーダ30は、システムコントロール装置400の命令をデコードすることで、各システムボード100のボード番号や所属パーティションを設定するとともに、各種の動作モードの設定を行う。
11 メモリ
12 ノースブリッジ
13 メモリコントローラ
20 マスタアドレスキュー
21 セレクタ
22 セレクタ制御回路
23 メモリアクセス制御回路
24 検査回路
25 LCST生成回路
26 スレーブリクエスト制御回路
27 マスタリードデータキュー
28 バスビジー監視回路
29 リトライ数監視回路
30 命令デコーダ
40 スレーブメモリリードアドレスキュー
41 スレーブメモリリードデータキュー
42 外部リードデータキュー
43 データ転送回路
100 システムボード
200 グローバルアドレスクロスバー
210 グローバルアドレスプライオリティ制御回路
220 GCST生成回路
300 グローバルデータクロスバー
400 システムコントロール装置
500 端末
Claims (2)
- CPUとメモリとを実装する複数のシステムボードがグローバルアドレスクロスバーを介して接続されるとともに,前記複数のシステムボードがシステムコントロール装置に接続されることで構成されて,該グローバルアドレスクロスバーにアドレスを投入することで全てのCPUに対して対称的に処理を割り付けるという構成を採るマルチプロセッサシステムにおいて,
自システムボードのCPUからのメモリのリード命令のアドレスに対応するデータが自システムボードに搭載されたメモリに存在することを検査する,前記システムボードに備えられた検査手段と,
自システムボードのメモリからローカルリクエストアドレスパケットに基づき投機実行されたリードデータを前記検査手段の検出結果の信号によりメモリ側に設けられるデータキューにキューイングせずにCPU側に設けられるデータキューにキューイングすることを設定する,前記システムボードに備えられた設定手段と,
前記グローバルアドレスクロスバーは,前記複数のシステムボードの少なくとも1つのシステムボードにより発生し,前記グローバルアドレスクロスバーに投入された少なくとも1つの前記ローカルリクエストアドレスパケットを受けて,前記グローバルアドレスクロスバーに備えられたグローバルアドレスプライオリティ制御回路により調停を行うことにより,前記少なくとも1つのローカルリクエストアドレスパケットからグローバルセレクトアドレスパケットを選択し,すべての前記システムボードにブロードキャストし,さらにブロードキャストされたグローバルセレクトアドレスパケットに応答したそれぞれのシステムボードからのローカルキャスト信号に対して,前記グローバルアドレスクロスバーに備えられたグローバルキャスト生成回路を使って,グローバルキャスト信号を生成し,すべてのシステムボードにブロードキャストし,
前記グローバルアドレスクロスバーが選択したグローバルアドレスに対応するデータを保持するメモリの存在するシステムボードの情報を含むグローバルキャスト信号及び前記グローバルセレクトアドレスパケットがライトパケットである場合における,前記リード命令のアドレスと前記グローバルアドレスとの一致または不一致の検出結果に基づいて,前記CPU側に設けられるデータキューに対して,データの破棄又はCPUへのデータの送信を指示する,前記システムボードに備えられた指示手段とを備えることを,
特徴とするマルチプロセッサシステム。 - CPUとメモリとを実装する複数のシステムボードがグローバルアドレスクロスバーを介して接続されるとともに,前記複数のシステムボードがシステムコントロール装置に接続されることで構成されて,該グローバルアドレスクロスバーにアドレスを投入することで全てのCPUに対して対称的に処理を割り付けるという構成を採るマルチプロセッサシステムにおいて,
前記グローバルアドレスクロスバーに投入するCPUから発行されたリード命令が自システムボード上のメモリへのリード命令であるのか否かを判断する,前記システムボードに備えられた判断手段と,
前記判断手段が自システムボード上のメモリへのリード命令であることを判断する場合に,前記自システムボードのCPUからのメモリへのリード命令の発生を契機として,前記グローバルアドレスクロスバーは,前記複数のシステムボードの少なくとも1つのシステムボードにより発生し,前記グローバルアドレスクロスバーに投入された少なくとも1つのローカルリクエストアドレスパケットを受けて,前記グローバルアドレスクロスバーに備えられたグローバルアドレスプライオリティ制御回路により調停を行うことにより,前記少なくとも1つのローカルリクエストアドレスパケットからグローバルセレクトアドレスパケットを選択し,すべての前記システムボードにブロードキャストし,さらにブロードキャストされたグローバルセレクトアドレスパケットに応答したそれぞれの前記システムボードからのローカルキャスト信号に対して,前記グローバルアドレスクロスバーに備えられたグローバルキャスト生成回路を使って,グローバルキャスト信号を生成し,すべての前記システムボードにブロードキャストし,
前記グローバルアドレスクロスバーが選択した自システムボードのCPUからのリード命令に係るグローバルアドレスに基づくグローバルアクセスの前に,該リード命令を投機実行する,前記システムボードに備えられた実行手段と,
メモリからリードしたデータをメモリ側に設けられるデータキューにキューイングせずにCPU側に設けられるデータキューにキューイングすることを設定する,前記システムボードに備えられた設定手段と,
前記グローバルアドレスクロスバーが選択したグローバルアドレスに対応するデータを保持するメモリの存在するシステムボードの情報を含むグローバルキャスト信号及び前記グローバルセレクトアドレスパケットがライトパケットである場合における,前記リード命令のアドレスと前記グローバルアドレスとの一致または不一致の検出結果に基づいて,前記CPU側に設けられるデータキューに対して,データの破棄又はCPUへのデータの送信を指示する,前記システムボードに備えられた指示手段とを備えることを,
特徴とするマルチプロセッサシステム。
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