JP2020204877A - 半導体装置及びその動作方法 - Google Patents
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Abstract
Description
(構成)
図1は、実施の形態1に係る半導体装置1の構成例を示すブロック図である。図1に示されるように、半導体装置1は、第1のプロセッサ10と、第2のプロセッサ11と、比較器12と、選択部(第1の選択部)13と、第1のバス20と、第2のバス21と、非共有リソース(第1の非共有リソース)30と、非共有リソース(第2の非共有リソース)32と、選択部(第2の選択部)31と、選択部(第3の選択部)33と、制御部40と、を備える。
図3は、半導体装置1がロックステップモードで動作する場合のバスアクセス経路の一例を示す図である。図3において太線の矢印で示されるように、ロックステップモードでは、選択部13は、第1のバス20を選択して、第1のバス20に含まれるインタフェース信号群15を、インタフェース信号群18として、第2のプロセッサ11に伝達する。また、選択部13は、第2のプロセッサ11が出力するインタフェース信号群16が第1のバス20および第2のバスに送信されないよう、送信を抑止する。選択部31は第1のバス20を選択するため、第1のプロセッサ10は、第1のバスを経由して、非共有リソース30にアクセスする。同様に、選択部33は第1のバス20を選択するため、第1のプロセッサ10は、第1のバスを経由して、非共有リソース32にアクセスする。
実施の形態1によれば、半導体装置1は、第1のバス20と、第2のバス21と、非共有リソース30および32と、選択部13、31、および33と、を有する。このため、非ロックステップモードにおいて、第1のプロセッサ10が非共有リソース30を専用する場合には、選択部31の選択により非共有リソース30へのバスアクセスは、第1のバス20を経由するよう設定することができる。また、非ロックステップモードにおいて、第2のプロセッサ11が非共有リソース32を専用する場合には、選択部33の選択により非共有リソース32へのバスアクセスは、第2のバス21を経由するよう設定することができる。その結果、第1のプロセッサ10および第2のプロセッサ11が、それぞれ専用する非共有リソース30および32をアクセスする場合、バスアクセスの競合が起きることを抑止することができる。このように、非ロックステップモードにおいて各プロセッサが専用する各非共有リソースへのアクセス経路が完全に分離されるため、アクセス競合による半導体装置1の性能低下が生じない。また、バスアクセスの競合を抑止することができるため、QoS(Quality of Service)の担保が必要なセキュリティ等のアプリケーションに好適である。
(構成)
次に実施の形態2について説明する。図6は、実施の形態2に係る半導体装置の構成例を示すブロック図である。実施の形態2に係る半導体装置1Aは、実施の形態1に係る半導体装置1と比較して、共有リソース50およびアービタ51を更に備える点で異なる。これ以外の構成および動作については、実施の形態1で説明した半導体装置1と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。
実施の形態2に係る半導体装置1Aの動作について説明する。半導体装置1Aがロックステップモードで動作する場合、第1のプロセッサ10は、第1のバス20を経由して非共有リソース30と、非共有リソース32と、共有リソース50とにアクセスする。半導体装置1Aがロックステップモードで動作する場合、第2のプロセッサ11は、第2のバス21を経由して、非共有リソース30、非共有リソース32、または共有リソース50のいずれにもアクセスせず、第1のバスを経由してインタフェース信号群15を受信するのみである。
実施の形態2によれば、半導体装置1Aは、共有リソース50と、アービタ51とを備える。このため、非ロックステップモードで動作する場合、第1のプロセッサ10および第2のプロセッサ11は、それぞれ第1のバス20および第2のバス21を経由して共有リソース50にアクセスすることができる。共有リソース50へのアクセスについて、第1のプロセッサ10からのアクセスと、第2のプロセッサ11からのアクセスとは、競合し得る。しかし、アービタ51によって、競合したアクセスは調停される。
(構成)
図7は、実施の形態2の変形例に係る半導体装置の構成例を示すブロック図である。本変形例に係る半導体装置1Bは、実施の形態2に係る半導体装置1Aと比較して、共有リソース50Bがリードインタフェース(以下、「リードI/F」と呼ぶことがある)52とライトインタフェース(以下、「ライトI/F」と呼ぶことがある)53とを備える点、およびアービタ51に代えて選択部54、55を備える点で異なる。共有リソース50Bは、例えば、メモリや、タイマ、I/Oインタフェース回路、アナログデジタル変換回路、またはデジタルアナログ変換回路、等の周辺機能を有する回路である。共有リソース50Bは、選択部54および選択部55を介して第1のバス20および第2のバス21に接続され、第1のプロセッサ10および第2のプロセッサ11からアクセスが可能とされる。
本変形例に係る半導体装置1Bの動作について説明する。半導体装置1Bがロックステップモードで動作する場合、第1のプロセッサ10は、第1のバス20を経由して非共有リソース30、非共有リソース32、および、共有リソース50Bへアクセスする。半導体装置1Bがロックステップモードで動作する場合、第2のプロセッサ11は、第2のバス21を経由して非共有リソース30、非共有リソース32、または共有リソース50Bのいずれに対してもアクセスせず、第1のバスを経由してインタフェース信号群15を受信するのみである。一方、半導体装置1Bが非ロックステップモードで動作する場合、例えばSEL_P1=0、SEL_P2=1、SEL_P3R=0およびSEL_P3W=1の設定の下では、第1のプロセッサは、第1のバス20を経由して非共有リソース30および共有リソース50BのリードI/F52にアクセスする。また、半導体装置1Bが非ロックステップモードで動作する場合、例えばSEL_P1=0、SEL_P2=1、SEL_P3R=0およびSEL_P3W=1の設定の下では、第2のプロセッサ11は、第2のバス21を経由して非共有リソース32および共有リソース50BのライトI/F53にアクセスする。このように、SEL_P3R=0およびSEL_P3W=1の設定の下では、選択部54および選択部55は、第1のバス20および第2のバス21のうち、互いに異なるバスを選択する。
本変形例に係る半導体装置1Bにおいて、共有リソース50BはリードI/F52とライトI/F53とを備える。また、半導体装置1Bは、リードI/F52にアクセスするために利用するバスを選択する選択部54と、ライトI/F53にアクセスするために利用するバスを選択する選択部55とを更に備える。リードI/F54にアクセスするために利用するバスは、選択部54での選択により、第1のバス20または第2のバス21のいずれか一方とされる。同様に、ライトI/F55にアクセスするために利用するバスは、選択部55での選択により、第1のバス20または第2のバス21のいずれか一方とされる。そして、選択部54と選択部55は、第1のバス20および第2のバス21のうち、互いに異なるバスを選択するよう設定され得る。したがって、共有リソース50Bへのライトアクセスとリードアクセスとが競合し、半導体装置1Bの処理性能が低下することを抑止することができる。
(構成)
図8は、実施の形態3に係る半導体装置の構成例を示すブロック図である。実施の形態3に係る半導体装置1Cは、実施の形態1に係る半導体装置1と比較して、DMAC(Direct Memory Access Controller)60および61を更に備える点で異なる。これ以外の構成および動作については、実施の形態1で説明した半導体装置1と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。
ロックステップモードにおいては、第1のプロセッサ10による設定に基づき、DMAC60が第1のバス20を経由して非共有リソース30および32にアクセスする。非ロックステップモードにおいては、DMAC60は、第1のプロセッサ10が第1のバス20経由で設定したDMA(Direct Memory Access)転送設定に基づき、第1のバス20を経由して非共有リソース30または非共有リソース32にアクセスする。また、DMAC61は、第2のプロセッサ11が第2のバス21経由で設定したDMA転送設定に基づき、第2のバス21を経由して非共有リソース30または非共有リソース32にアクセスする。DMAC60およびDMAC61がアクセスできる非共有リソースは、レジスタ42および43の値によって決められる。例えば、バス選択信号の値がSEL_P1=0およびSEL_P2=1の場合、非ロックステップモードにおいて、DMAC60は、第1のバス20を経由して非共有リソース30をアクセスする。また、DMAC61は、第2のバス21を経由して非共有リソース32をアクセスする。
実施の形態3によれば、半導体装置1Cは、DMAC60と、DMAC61とを備える。このため、プロセッサに加え、バスマスタ機能をもつDMACが処理するDMA転送についても、DMAC60およびDMAC61のアクセス経路を第1のバスと第2のバスとに分離することができる。したがって、非ロックステップモードにおいて、第1のプロセッサ10からDMAC60へのDMA転送の設定指示およびDMAC60による第1のバス20上のDMA転送は、第2のプロセッサ11からDMAC61へのDMA転送の設定指示および第2のバス21上のDMA転送とアクセス競合しない。したがって、半導体装置がプロセッサに加え、他のバスマスタを備える場合でも、バス上のアクセス競合により性能劣化が生じることを抑止することができる。
(構成)
図9は、実施の形態4に係る半導体装置の構成例を示すブロック図である。実施の形態4に係る半導体装置1Dは、実施の形態1に係る半導体装置1と比較して、非共有リソース32が非共有リソース32Dに置き換えられている点で異なる。これ以外の構成および動作については、実施の形態1で説明した半導体装置1と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。
実施の形態4によれば、半導体装置1Dは、第1のバス20と、第2のバス21と、選択部13と、選択部31および33と、非共有リソースである暗号コプロセッサ32Dと、を備える。そのため、半導体装置1Dは、例えば、第1のプロセッサ10が接続される第1のバス20と、第2のプロセッサ11と暗号コプロセッサ32Dとが接続される第2のバス21とを分離した構造とすることができる。セキュリティ分野のアプリケーションプログラムにおいては、他のアプリケーションプログラムとの分離や、QoSの担保が必要とされることが多い。本実施の形態に係る半導体装置1Dでは、非ロックステップモードにおいて、非共有リソースである暗号コプロセッサ32Dへのアクセス経路を第1のプロセッサが利用するアクセス経路から分離することができるため、セキュリティ分野のアプリケーションを実現するのに好適である。
10 第1のプロセッサ
11 第2のプロセッサ
12 比較器
13 選択部
14 インタフェース信号群(第4のインタフェース信号群)
15 インタフェース信号群(第1のインタフェース信号群)
16 インタフェース信号群(第3のインタフェース信号群)
17 インタフェース信号群(第2のインタフェース信号群)
18 インタフェース信号群(第5のインタフェース信号群)
20 第1のバス
21 第2のバス
30 非共有リソース
31 選択部
32 非共有リソース
32D 暗号コプロセッサ
33 選択部
40、40A、40B 制御部
41、42、43 フリップフロップ
44、45 マルチプレクサ
50、50B 共有リソース
51 アービタ
52 リードI/F
53 ライトI/F
54、55 選択部
60 DMAC
61 DMAC
SEL_C 非ロックステップモード有効信号
SEL_P1、SEL_P2、SEL_P3R、SEL_P3W バス選択信号
SEL_P3 優先度選択信号
Claims (18)
- 第1のプロセッサと、
第1のモードにおいて、前記第1のプロセッサの動作を監視する第2のプロセッサと、
第2のモードにおいて、前記第1のプロセッサまたは前記第2のプロセッサのいずれかが専用する第1の非共有リソースおよび第2の非共有リソースと、
前記第1のプロセッサと、前記第2のプロセッサと、前記第1の非共有リソースと、前記第2の非共有リソースと、が接続される第1のバスと、
前記第2のプロセッサと、前記第1の非共有リソースと、前記第2の非共有リソースと、が接続される第2のバスと、
第1の選択部と、
第2の選択部と、
第3の選択部と、
を具備し、
前記第1の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記第1の選択部は、前記第1の選択部で選択されたバスと前記第2のプロセッサの間で、インタフェース信号群を伝達し、
前記第2の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記第1の非共有リソースは、前記第2の選択部で選択されたバスを経由して、前記第1のプロセッサまたは前記第2のプロセッサからアクセスされ、
前記第3の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記
第2の非共有リソースは、前記第3の選択部で選択されたバスを経由して、前記第1のプロセッサまたは前記第2のプロセッサからアクセスされ、
前記第1のプロセッサと前記第2のプロセッサとが同一の命令ストリームを実行する前記第1のモードでは、前記第1の選択部は、前記第1のバスを選択し、前記第1のバスから前記第2のプロセッサに、前記インタフェース信号群に含まれる第1のインタフェース信号群を伝達し、
前記第1のプロセッサと前記第2のプロセッサが異なる命令ストリームを実行する前記第2のモードでは、前記第2の選択部は前記第1のバスを選択し、前記第3の選択部は前記第2のバスを選択し、前記第1の選択部は前記第2のバスを選択して、前記第2のバスから前記第2のプロセッサに、前記インタフェース信号群に含まれる第2のインタフェース信号群を伝達する、
半導体装置。 - 前記第2のモードにおいて、前記第1のプロセッサは前記第1のバスを経由して前記第1の非共有リソースにアクセスし、前記第2のプロセッサは前記第2のバスを経由して前記第2の非共有リソースにアクセスする、
請求項1に記載の半導体装置。 - 前記第2のプロセッサは、前記第1の選択部に対して、前記インタフェース信号群に含まれる第3のインタフェース信号群を出力し、
前記第1のプロセッサは、前記第1のバスに対して、前記インタフェース信号群に含まれない第4のインタフェース信号群を出力し、
前記第3のインタフェース信号群と前記第4のインタフェース信号群とが異なる場合にエラー信号を活性化する比較器を更に具備する、
請求項1または請求項2に記載の半導体装置。 - 前記第1の選択部は、前記第1のモードでは、前記第3のインタフェース信号群が前記第1のバスに送信されることを防止し、前記第2のモードでは、前記第3のインタフェース信号群を前記第2のバスに伝達する、
請求項3に記載の半導体装置。 - 前記第2のモードにおいて、前記第1の選択部は、前記第2のプロセッサから前記第1の非共有リソースへのアクセスを不正アクセスとして検出し、前記第2の選択部は、前記第1のプロセッサから前記第2の非共有リソースへのアクセスを不正アクセスとして検出する、
請求項1から請求項4までのいずれか1項に記載の半導体装置。 - 前記第2のモードにおいて、前記第2の選択部および前記第3の選択部による、前記第1のバスまたは前記第2のバスの選択は、それぞれ、可変である、
請求項1から請求項5までのいずれか1項に記載の半導体装置。 - 前記第1のプロセッサおよび前記第2のプロセッサが共通して利用する共有リソースを更に具備し、
前記第2のモードにおいて、前記第1のプロセッサは、前記第1のバスを経由して前記共有リソースをアクセスし、前記第2のプロセッサは、前記第2のバスを経由して前記共有リソースをアクセスする、
請求項1から請求項6までのいずれか1項に記載の半導体装置。 - 前記第1のプロセッサおよび前記第2のプロセッサが共通して利用する共有リソースと、第4の選択部と、第5の選択部と、を更に具備し、
前記共有リソースは、リードインタフェースとライトインタフェースとを具備し、
前記第4の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記共有リソースは、前記第4の選択部で選択されたバスを経由して、前記第1のプロセッサまたは前記第2のプロセッサからアクセスされ、
前記第5の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記共有リソースは、前記第5の選択部で選択されたバスを経由して、前記第1のプロセッサまたは前記第2のプロセッサからアクセスされる、
請求項1から請求項6までのいずれか1項に記載の半導体装置。 - 前記第2のモードにおいて、前記第4の選択部と前記第5の選択部は、前記第1のバスおよび前記第2のバスのうち、互いに異なるバスを選択する、
請求項8に記載の半導体装置。 - 前記第2のモードにおいて、前記第1のプロセッサが、前記第1のバスを経由して、前記共有リソースにリードアクセスする場合には、前記第2のプロセッサは、前記第2のバスを経由して、前記共有リソースにライトアクセスし、
前記第2のモードにおいて、前記第1のプロセッサが、前記第1のバスを経由して、前記共有リソースにライトアクセスする場合には、前記第2のプロセッサは、前記第2のバスを経由して、前記共有リソースにリードアクセスする、
請求項9に記載の半導体装置。 - 第1のバスマスタと、第2のバスマスタと、を更に具備し、
前記第1のバスマスタは、前記第1のバスに接続され、
前記第2のバスマスタは、前記第2のバスに接続される、
請求項1から請求項10までのいずれか1項に記載の半導体装置。 - 前記第2の非共有リソースは、暗号に関する処理を行う暗号コプロセッサである、
請求項1から請求項11までのいずれか1項に記載の半導体装置。 - 第1および第2のプロセッサと、第1および第2の非共有リソースと、第1および第2のバスと、第1ないし第3の選択部と、を備え、前記第1のプロセッサは前記第1のバスと接続される半導体装置の動作方法であって、
第1もしくは第2の動作モードのいずれかを設定するステップと、
前記第1の動作モードにおいて、前記第1のプロセッサおよび第2のプロセッサが同一の命令ストリームを実行するステップと、
前記第2の動作モードにおいて、前記第1のプロセッサおよび前記第2のプロセッサが異なる命令ストリームを実行するステップと、
を有し、
前記同一の命令ストリームを実行するステップは、
前記第1の選択部により前記第1のバスを選択して、前記第2のプロセッサと前記第1のバスを接続するステップと、
前記第2の選択部により前記第1のバスを選択して、前記第1の非共有リソースと前記第1のバスを接続するステップと、
前記第3の選択部により前記第1のバスを選択して、前記第2の非共有リソースと前記第1のバスを接続するステップと、
前記第1のプロセッサにより、前記第1のバスおよび前記第2の選択部を介して、前記第1の非共有リソースまたは前記第2の非共有リソースをアクセスするステップと、
前記第2の選択部を介して、前記第1のバスから前記第2のプロセッサにインタフェース信号群を伝達するステップと、
前記第1のプロセッサと前記第2のプロセッサの出力を比較するステップと、を含み、
前記異なる命令ストリームを実行するステップは、
前記第1の選択部により前記第2のバスを選択して、前記第2のプロセッサと前記第2のバスを接続するステップと、
前記第2の選択部により前記第1のバスを選択して、前記第1の非共有リソースと前記第1のバスを接続するステップと、
前記第3の選択部により前記第2のバスを選択して、前記第2の非共有リソースと前記第2のバスを接続するステップと、
前記第1のプロセッサにより、前記第1のバスおよび前記第2の選択部を介して、前記第1の非共有リソースをアクセスするステップと、
前記第2のプロセッサにより、前記第1の選択部と、前記第2のバスと、前記第3の選択部を介して、前記第2の非共有リソースをアクセスするステップと、を含む、
半導体装置の動作方法。 - 前記異なる命令ストリームを実行するステップは、前記第1のプロセッサによる前記第2の非共有リソースへのアクセスと、前記第2のプロセッサによる前記第1の非共有リソースへのアクセスと、を不正アクセスと判定するステップを更に含む、
請求項13に記載の半導体装置の動作方法。 - 前記半導体装置は、共有リソースを更に具備し、
前記異なる命令ストリームを実行するステップは、
前記第1のプロセッサにより、前記第1のバスを経由して、前記共有リソースをアクセスするステップと、
前記第2のプロセッサにより、前記第1の選択部および前記第2のバスを介して、前記共有リソースをアクセスするステップと、
を更に含む、
請求項13または請求項14に記載の半導体装置の動作方法。 - 前記半導体装置は、第1のバスマスタおよび第2のバスマスタを更に具備し、
前記異なる命令ストリームを実行するステップは、
前記第1のバスマスタを前記第1のバスに接続するステップと、
前記第2のバスマスタを前記第2のバスに接続するステップと、を更に含む、
請求項13から請求項15までのいずれか1項に記載の半導体装置の動作方法。 - 前記異なる命令ストリームを実行するステップは、前記第2の非共有リソースにより、暗号に関する処理を実行するステップを更に含む、
請求項13から請求項16までのいずれか1項に記載の半導体装置の動作方法。 - 第1のプロセッサと、
第1のモードにおいて前記第1のプロセッサの動作を監視する第2のプロセッサと、
前記第1のプロセッサおよび前記第2のプロセッサが共通して利用する共有リソースと、
第2のモードにおいて、前記第2のプロセッサが専用する非共有リソースと、
前記第1のプロセッサと、前記第2のプロセッサと、前記共有リソースと、前記非共有リソースと、が接続される第1のバスと、
前記第2のプロセッサと、前記共有リソースと、前記非共有リソースと、が接続される第2のバスと、
第1の選択部と、
第2の選択部と、を具備し、
前記第1の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記第1の選択部は、前記第1の選択部で選択されたバスと前記第2のプロセッサの間で、インタフェース信号群を伝達し、
前記第2の選択部は、前記第1のバスまたは前記第2のバスのいずれかを選択し、前記非共有リソースは、前記第2の選択部で選択されたバスを経由して、前記第1のプロセッサまたは前記第2のプロセッサからアクセスされ、
前記第1のプロセッサと前記第2のプロセッサとが同一の命令ストリームを実行する前記第1のモードでは、前記第1の選択部は前記第1のバスを選択し、前記第1のバスから前記第2のプロセッサに前記インタフェース信号群に含まれる第1のインタフェース信号群を伝達し、
前記第1のプロセッサと前記第2のプロセッサが異なる命令ストリームを実行する前記第2のモードでは、前記第2の選択部は前記第2のバスを選択し、前記第1の選択部は前記第2のバスを選択して、前記第2のバスから前記第2のプロセッサに、前記インタフェース信号群に含まれる第2のインタフェース信号群を伝達する、
半導体装置。
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