JPH06301632A - Ｄｍａ制御装置および制御方法 - Google Patents
Ｄｍａ制御装置および制御方法Info
- Publication number
- JPH06301632A JPH06301632A JP9097393A JP9097393A JPH06301632A JP H06301632 A JPH06301632 A JP H06301632A JP 9097393 A JP9097393 A JP 9097393A JP 9097393 A JP9097393 A JP 9097393A JP H06301632 A JPH06301632 A JP H06301632A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- dma
- processing unit
- instruction
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ある中央処理装置からの入出力命令を受け付
けた後でも、他の中央処理装置の入出力命令を受け付け
ることができるようにして、中央処理装置の処理能力の
低下を防止する。 【構成】 複数の中央処理装置で入出力装置を共用する
マルチシステムにおいて、ＤＭＡ制御装置内にバイトア
ドレスレジスタを中央処理装置の数だけ備えて、ある中
央処理装置から入出力命令を受け付けた後でも、バスを
獲得するまでの間は他の中央処理装置からの入出力命令
を受け付けることができるようにする。
けた後でも、他の中央処理装置の入出力命令を受け付け
ることができるようにして、中央処理装置の処理能力の
低下を防止する。 【構成】 複数の中央処理装置で入出力装置を共用する
マルチシステムにおいて、ＤＭＡ制御装置内にバイトア
ドレスレジスタを中央処理装置の数だけ備えて、ある中
央処理装置から入出力命令を受け付けた後でも、バスを
獲得するまでの間は他の中央処理装置からの入出力命令
を受け付けることができるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、複数の中央処理装置お
よび主記憶装置に接続されたＤＭＡ（DirectMemory Ac
cess)制御装置およびその制御方法に関し、特にある中
央処理装置からの命令を受け付けた後に、他の中央処理
装置からの命令も受け付けることができるＤＭＡ制御装
置および制御方法に関する。
よび主記憶装置に接続されたＤＭＡ（DirectMemory Ac
cess)制御装置およびその制御方法に関し、特にある中
央処理装置からの命令を受け付けた後に、他の中央処理
装置からの命令も受け付けることができるＤＭＡ制御装
置および制御方法に関する。
【０００２】
【従来の技術】ＤＭＡ転送方式は、ＤＭＡ制御装置が中
央処理装置に代って制御することにより、ハ−ド・ディ
スク装置や高速ＣＲＴ端末等の入出力装置と大量のデ−
タをやりとりするための制御方式であって、中央処理装
置の制御下のソフトウェアによる転送方式よりも高速で
大量のデ−タを転送することが可能である。従来、複数
の中央処理装置と共通の主記憶装置が設けられた情報処
理システムでは、ＤＭＡ制御装置に対して１つの中央処
理装置から転送命令が送られると、ＤＭＡ制御装置はそ
の転送処理が終了するまでは他の中央処理装置から命令
が送られないように、他の全ての中央処理装置に対して
禁止信号を送出している。例えば、特開平２−１７６８
２１号公報に記載されたディスク制御装置では、複数の
中央処理装置の中の１つからディスク制御装置にアクセ
ス要求があると、他の中央処理装置に対してアクセス要
求禁止信号を送出することにより、最初の中央処理装置
にだけディスク装置を占有させた後、その中央処理装置
からのデ−タ書き込み、読み込み指示を受け取り、中央
処理装置との間でデ−タの授受を行う。他の中央処理装
置に対してアクセス禁止信号を送出することにより、他
からのアクセスを禁止し、１つの中央処理装置からの命
令のみを受け付けて制御装置を動作させ、それが終了す
ると、他の中央処理装置の命令を受け付けるようにして
いる。
央処理装置に代って制御することにより、ハ−ド・ディ
スク装置や高速ＣＲＴ端末等の入出力装置と大量のデ−
タをやりとりするための制御方式であって、中央処理装
置の制御下のソフトウェアによる転送方式よりも高速で
大量のデ−タを転送することが可能である。従来、複数
の中央処理装置と共通の主記憶装置が設けられた情報処
理システムでは、ＤＭＡ制御装置に対して１つの中央処
理装置から転送命令が送られると、ＤＭＡ制御装置はそ
の転送処理が終了するまでは他の中央処理装置から命令
が送られないように、他の全ての中央処理装置に対して
禁止信号を送出している。例えば、特開平２−１７６８
２１号公報に記載されたディスク制御装置では、複数の
中央処理装置の中の１つからディスク制御装置にアクセ
ス要求があると、他の中央処理装置に対してアクセス要
求禁止信号を送出することにより、最初の中央処理装置
にだけディスク装置を占有させた後、その中央処理装置
からのデ−タ書き込み、読み込み指示を受け取り、中央
処理装置との間でデ−タの授受を行う。他の中央処理装
置に対してアクセス禁止信号を送出することにより、他
からのアクセスを禁止し、１つの中央処理装置からの命
令のみを受け付けて制御装置を動作させ、それが終了す
ると、他の中央処理装置の命令を受け付けるようにして
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の制御方法では、１つの中央処理装置からの
命令のみを受け付けるので、中央処理装置の数が多いほ
ど、他の中央処理装置の命令は長時間受け付けられず、
他の中央処理装置の処理能力は低下するという問題があ
った。本発明の目的は、このような従来の課題を解決
し、複数の中央処理装置に接続されたＤＭＡ制御装置に
おいて、ある中央処理装置からの命令を受け付けた後で
も、他の中央処理装置からの命令も受け付けることがで
き、それにより他の中央処理装置の処理能力の低下を防
止できるＤＭＡ制御装置および制御方法を提供すること
にある。
ような従来の制御方法では、１つの中央処理装置からの
命令のみを受け付けるので、中央処理装置の数が多いほ
ど、他の中央処理装置の命令は長時間受け付けられず、
他の中央処理装置の処理能力は低下するという問題があ
った。本発明の目的は、このような従来の課題を解決
し、複数の中央処理装置に接続されたＤＭＡ制御装置に
おいて、ある中央処理装置からの命令を受け付けた後で
も、他の中央処理装置からの命令も受け付けることがで
き、それにより他の中央処理装置の処理能力の低下を防
止できるＤＭＡ制御装置および制御方法を提供すること
にある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＭＡ制御装置は、（イ）メインバス（２
１）を介して複数の中央処理装置（１１〜１ｎ）と主記
憶装置（１０）に接続され、各中央処理装置との間でダ
イレクトメモリアクセスによるデ−タ転送（以下、ＤＭ
Ａ転送）を行うＤＭＡ制御装置（２）において、各中央
処理装置（４１〜４ｎ）からの入出力命令を格納するた
めの、各中央処理装置に対応する数のバイトアドレスレ
ジスタ（４１〜４ｎ）と、バイトアドレスレジスタ（４
１〜４ｎ）に接続され、メインバス（２１）が占有され
るまでの間は、複数の中央処理装置（１１〜１ｎ）から
のＤＭＡ転送命令を継続して受け付ける命令解析手段
（３）とを有し、中央処理装置相互間に優先順位を付け
ておき、各中央処理装置からのＤＭＡ転送命令を受け付
けると、ＤＭＡ転送命令を対応するバイトアドレスレジ
スタ（４１〜４ｎ）に格納して、格納されているＤＭＡ
転送命令のうち、優先順位の高い中央処理装置の命令か
ら順にＤＭＡ転送を実行することを特徴としている。ま
た、（ロ）バイトアドレスレジスタ（４１〜４ｎ）の他
に、各中央処理装置（１１〜１ｎ）からの入出力命令を
格納するための、各中央処理装置（１１〜１ｎ）に対応
する数のステ−タスレジスタ（８１〜８ｎ）と、メイン
バス（２１）が占有されるまでの間は、複数の中央処理
装置（１１〜１ｎ）からの入出力命令を継続して受け付
ける命令解析手段（３）とを有し、各中央処理装置から
ステ−タスレジスタリ−ド／ライト命令あるいはリセッ
ト命令を受け付けると、命令を対応するステ−タスレジ
スタ（８１〜８ｎ）に対して実行し、優先順位の高い中
央処理装置の命令から順に入出力命令を実行することも
特徴としている。また、本発明のＤＭＡ制御方法は、
（ハ）メインバス（２１）を介して複数の中央処理装置
（１１〜１ｎ）と主記憶装置（１０）に接続され、各中
央処理装置との間でＤＭＡ転送を行うＤＭＡ制御方法に
おいて、ＤＭＡ転送と次のＤＭＡ転送の間のメインバス
（２１）が占有されていない期間を利用して、現在ＤＭ
Ａ転送中であっても、複数の中央処理装置からのＤＭＡ
転送命令を受け付けることを特徴としている。
め、本発明のＤＭＡ制御装置は、（イ）メインバス（２
１）を介して複数の中央処理装置（１１〜１ｎ）と主記
憶装置（１０）に接続され、各中央処理装置との間でダ
イレクトメモリアクセスによるデ−タ転送（以下、ＤＭ
Ａ転送）を行うＤＭＡ制御装置（２）において、各中央
処理装置（４１〜４ｎ）からの入出力命令を格納するた
めの、各中央処理装置に対応する数のバイトアドレスレ
ジスタ（４１〜４ｎ）と、バイトアドレスレジスタ（４
１〜４ｎ）に接続され、メインバス（２１）が占有され
るまでの間は、複数の中央処理装置（１１〜１ｎ）から
のＤＭＡ転送命令を継続して受け付ける命令解析手段
（３）とを有し、中央処理装置相互間に優先順位を付け
ておき、各中央処理装置からのＤＭＡ転送命令を受け付
けると、ＤＭＡ転送命令を対応するバイトアドレスレジ
スタ（４１〜４ｎ）に格納して、格納されているＤＭＡ
転送命令のうち、優先順位の高い中央処理装置の命令か
ら順にＤＭＡ転送を実行することを特徴としている。ま
た、（ロ）バイトアドレスレジスタ（４１〜４ｎ）の他
に、各中央処理装置（１１〜１ｎ）からの入出力命令を
格納するための、各中央処理装置（１１〜１ｎ）に対応
する数のステ−タスレジスタ（８１〜８ｎ）と、メイン
バス（２１）が占有されるまでの間は、複数の中央処理
装置（１１〜１ｎ）からの入出力命令を継続して受け付
ける命令解析手段（３）とを有し、各中央処理装置から
ステ−タスレジスタリ−ド／ライト命令あるいはリセッ
ト命令を受け付けると、命令を対応するステ−タスレジ
スタ（８１〜８ｎ）に対して実行し、優先順位の高い中
央処理装置の命令から順に入出力命令を実行することも
特徴としている。また、本発明のＤＭＡ制御方法は、
（ハ）メインバス（２１）を介して複数の中央処理装置
（１１〜１ｎ）と主記憶装置（１０）に接続され、各中
央処理装置との間でＤＭＡ転送を行うＤＭＡ制御方法に
おいて、ＤＭＡ転送と次のＤＭＡ転送の間のメインバス
（２１）が占有されていない期間を利用して、現在ＤＭ
Ａ転送中であっても、複数の中央処理装置からのＤＭＡ
転送命令を受け付けることを特徴としている。
【０００５】
【作用】本発明においては、ＤＭＡ制御装置内にＤＭＡ
転送命令を格納するレジスタを中央処理装置の数だけ具
備することにより、１つの中央処理装置からＤＭＡ転送
命令を受け付けた後も、他の中央処理装置から転送命令
が送られてきた場合、これを受け付けて、中央処理装置
毎のレジスタに格納しておき、転送中の処理が終了した
ならば、次に格納されているレジスタの命令を実行す
る。このように、１つの中央処理装置からのＤＭＡ転送
命令を実行中に、他の中央処理装置からＤＭＡ転送命令
が発行された場合でも、これを禁止せずに受け付けるこ
とができるので、各中央処理装置は任意にＤＭＡ転送命
令を発行することができ、処理能力の低下を防止するこ
とができる。
転送命令を格納するレジスタを中央処理装置の数だけ具
備することにより、１つの中央処理装置からＤＭＡ転送
命令を受け付けた後も、他の中央処理装置から転送命令
が送られてきた場合、これを受け付けて、中央処理装置
毎のレジスタに格納しておき、転送中の処理が終了した
ならば、次に格納されているレジスタの命令を実行す
る。このように、１つの中央処理装置からのＤＭＡ転送
命令を実行中に、他の中央処理装置からＤＭＡ転送命令
が発行された場合でも、これを禁止せずに受け付けるこ
とができるので、各中央処理装置は任意にＤＭＡ転送命
令を発行することができ、処理能力の低下を防止するこ
とができる。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すＤＭＡ制御
装置のブロック構成図である。図１において、２はＤＭ
Ａ制御装置であって、複数の中央処理装置１１〜１ｎお
よびメインメモリ１０とはメインバス２１を介して接続
されている。このメインメモリ１０上には、ＤＭＡ制御
装置２に専用で使用される入出力空間を有している。ま
た、ＤＭＡ制御装置２は入出力装置として、ディスク装
置６に接続されている。ここでは、１個のディスク装置
６のみが示されているが、実際には複数種類の入出力装
置がそれぞれ複数個接続されている。メインメモリ１０
には、ＤＭＡ転送を行うための命令を格納しているアド
レス空間（以下、ＭＤＣＢと記す）があり、また各制御
装置に対してメモリエリアが割り当てられている。図１
に示すように、ＤＭＡ制御装置２には、中央処理装置か
らの転送命令等を解析する命令解析部３、中央処理装置
毎に割り当てられ、各命令を格納するバイトアドレスレ
ジスタ４１〜４ｎ、中央処理装置毎に割り当てられ、各
中央処理装置に送られるＤＭＡ制御装置の状態情報を格
納するステ−タスレジスタ８１〜８ｎ、ステ−タスレジ
スタ８１〜８ｎの中から１つだけ読み出して状態情報が
格納されるマスタステ−タスレジスタ９、ＤＭＡ制御装
置２内の動作を制御する制御回路５、メインバス２１ま
たは制御回路５とのインタフェ−スを有する入出力回路
７が配置されている。
説明する。図１は、本発明の一実施例を示すＤＭＡ制御
装置のブロック構成図である。図１において、２はＤＭ
Ａ制御装置であって、複数の中央処理装置１１〜１ｎお
よびメインメモリ１０とはメインバス２１を介して接続
されている。このメインメモリ１０上には、ＤＭＡ制御
装置２に専用で使用される入出力空間を有している。ま
た、ＤＭＡ制御装置２は入出力装置として、ディスク装
置６に接続されている。ここでは、１個のディスク装置
６のみが示されているが、実際には複数種類の入出力装
置がそれぞれ複数個接続されている。メインメモリ１０
には、ＤＭＡ転送を行うための命令を格納しているアド
レス空間（以下、ＭＤＣＢと記す）があり、また各制御
装置に対してメモリエリアが割り当てられている。図１
に示すように、ＤＭＡ制御装置２には、中央処理装置か
らの転送命令等を解析する命令解析部３、中央処理装置
毎に割り当てられ、各命令を格納するバイトアドレスレ
ジスタ４１〜４ｎ、中央処理装置毎に割り当てられ、各
中央処理装置に送られるＤＭＡ制御装置の状態情報を格
納するステ−タスレジスタ８１〜８ｎ、ステ−タスレジ
スタ８１〜８ｎの中から１つだけ読み出して状態情報が
格納されるマスタステ−タスレジスタ９、ＤＭＡ制御装
置２内の動作を制御する制御回路５、メインバス２１ま
たは制御回路５とのインタフェ−スを有する入出力回路
７が配置されている。
【０００７】ＤＭＡ制御装置２は、バスサイクルにおけ
るＩＤ番号を有している。例えば、メインバス２１に３
個の中央処理装置と２個のＤＭＡ制御装置が接続されて
いるものとすれば、装置の番号として中央処理装置に対
してＩＤ１〜ＩＤ３を、ＤＭＡ制御装置に対してＩＤ４
〜ＩＤ５を、それぞれ指定する。図３は、図１における
中央処理装置から送られる入出力命令のアドレスフォ−
マット図であり、図４は、図１における命令解析部の詳
細ブロック図である。命令解析部３は、図４に示すよう
に、このＤＭＡ制御装置のＩＤ番号を格納しているデバ
イスナンバレジスタ（ＤＶＮ）３１と、入出力回路より
入力されたＩＤ番号とデバイスナンバレジスタ３１のＩ
Ｄ番号とを比較するためのコンペア回路３４と、中央処
理装置のＩＤ番号をデコ−ドするＣＰＵＩＤデコ−ド回
路３２と、命令内容をデコ−ドするＦＵＮデコ−ド回路
３３とから構成される。複数の中央処理装置１１〜１ｎ
は、ＤＭＡ制御装置２に対して入出力命令を発行する。
入出力命令のフォ−マットは、図３に示すように、デバ
イス番号（ＤＶＮ）、中央処理装置のＩＤ（ＣＰＵＩ
Ｄ）、および入出力命令の内容（ＦＵＮ）から形成され
る。命令解析部３は、複数の中央処理装置１１〜１ｎか
らの入出力命令を受けると、コンペア回路３４でＤＭＡ
制御装置２に割り当てられた入出力空間のアドレスを指
しているか否かをコンペア回路３４で解析し、その解析
の結果、割り当てられた入出力空間のアドレスであれ
ば、ＣＰＵＩＤデコ−ド回路３２で中央処理装置のＩＤ
番号（ＣＰＵＩＤ）をデコ−ドするとともに、ＦＵＮデ
コ−ド回路３３で命令内容（ＦＵＮ）をデコ−ドする。
命令内容（ＦＵＮ）としては、バイトアドレスレジスタ
命令、割込み、入出力リセット、ステ−タスレジスタリ
−ド等の各内容がある。命令解析部３のコンペア回路３
４の比較結果、およびＣＰＵＩＤデコ−ド回路３２とＦ
ＵＮデコ−ド回路３３のデコ−ド結果は、その内容に従
ってステ−タスレジスタ８１〜８ｎあるいはバイトアド
レスレジスタ４１〜４ｎに、それぞれ送出される。
るＩＤ番号を有している。例えば、メインバス２１に３
個の中央処理装置と２個のＤＭＡ制御装置が接続されて
いるものとすれば、装置の番号として中央処理装置に対
してＩＤ１〜ＩＤ３を、ＤＭＡ制御装置に対してＩＤ４
〜ＩＤ５を、それぞれ指定する。図３は、図１における
中央処理装置から送られる入出力命令のアドレスフォ−
マット図であり、図４は、図１における命令解析部の詳
細ブロック図である。命令解析部３は、図４に示すよう
に、このＤＭＡ制御装置のＩＤ番号を格納しているデバ
イスナンバレジスタ（ＤＶＮ）３１と、入出力回路より
入力されたＩＤ番号とデバイスナンバレジスタ３１のＩ
Ｄ番号とを比較するためのコンペア回路３４と、中央処
理装置のＩＤ番号をデコ−ドするＣＰＵＩＤデコ−ド回
路３２と、命令内容をデコ−ドするＦＵＮデコ−ド回路
３３とから構成される。複数の中央処理装置１１〜１ｎ
は、ＤＭＡ制御装置２に対して入出力命令を発行する。
入出力命令のフォ−マットは、図３に示すように、デバ
イス番号（ＤＶＮ）、中央処理装置のＩＤ（ＣＰＵＩ
Ｄ）、および入出力命令の内容（ＦＵＮ）から形成され
る。命令解析部３は、複数の中央処理装置１１〜１ｎか
らの入出力命令を受けると、コンペア回路３４でＤＭＡ
制御装置２に割り当てられた入出力空間のアドレスを指
しているか否かをコンペア回路３４で解析し、その解析
の結果、割り当てられた入出力空間のアドレスであれ
ば、ＣＰＵＩＤデコ−ド回路３２で中央処理装置のＩＤ
番号（ＣＰＵＩＤ）をデコ−ドするとともに、ＦＵＮデ
コ−ド回路３３で命令内容（ＦＵＮ）をデコ−ドする。
命令内容（ＦＵＮ）としては、バイトアドレスレジスタ
命令、割込み、入出力リセット、ステ−タスレジスタリ
−ド等の各内容がある。命令解析部３のコンペア回路３
４の比較結果、およびＣＰＵＩＤデコ−ド回路３２とＦ
ＵＮデコ−ド回路３３のデコ−ド結果は、その内容に従
ってステ−タスレジスタ８１〜８ｎあるいはバイトアド
レスレジスタ４１〜４ｎに、それぞれ送出される。
【０００８】図１におけるバイトアドレスレジスタ４１
〜４ｎは、中央処理装置１１〜１ｎから送られた入出力
命令が命令解析部３により解析された結果、命令内容が
バイトアドレスレジスタ命令であった場合に、中央処理
装置１１〜１ｎから送られたデ−タを格納するレジスタ
である。このバイトアドレスレジスタ命令に付随するデ
−タは、ＤＭＡ制御装置２がメインメモリ１０上でＭＤ
ＣＢの内容をリ−ドする先頭アドレスである。バイトア
ドレスレジスタ４１〜４ｎは、中央処理装置１１〜１ｎ
に対応して各１個が割り当てられており、ＣＰＵＩＤデ
コ−ド回路３２がデコ−ドした中央処理装置のＩＤ番号
により、格納するバイトアドレスレジスタ４１〜４ｎの
１つが決定される。ステ−タスレジスタ８１〜８ｎは、
ＤＭＡ制御装置２の状態を表わしているレジスタであっ
て、中央処理装置１１〜１ｎに対応して各１個が割り当
てられている。各中央処理装置１１〜１ｎに対して、エ
ラ−情報（ＤＭＡ制御装置がデ−タを入力または出力す
るときにパリティエラ−等が発生すると、エラ−のビッ
トを立てる）、動作情報（中央処理装置に対する命令を
ＤＭＡ制御装置２が動作中か否かを示す）、割込み情報
（中央処理装置からの割り込みがあると、その割込み要
因を保留しているか否かを示す）を有している。なお、
このうち、動作情報（ＤＭＡ制御装置２が動作可能か否
かを示す情報）は、各中央処理装置１１〜１ｎに対して
共通の情報であって、同一情報がステ−タスレジスタ８
１〜８ｎにそれぞれ格納されている。マスタステ−タス
レジスタ９は、中央処理装置１１〜１ｎから入出力命令
があり、命令解析部３で解析された結果、その命令の内
容がステ−タスレジスタリ−ド命令である場合に、命令
を発行した中央処理装置１１〜１ｎに対応するステ−タ
スレジスタ８１〜８ｎの内容を格納する。
〜４ｎは、中央処理装置１１〜１ｎから送られた入出力
命令が命令解析部３により解析された結果、命令内容が
バイトアドレスレジスタ命令であった場合に、中央処理
装置１１〜１ｎから送られたデ−タを格納するレジスタ
である。このバイトアドレスレジスタ命令に付随するデ
−タは、ＤＭＡ制御装置２がメインメモリ１０上でＭＤ
ＣＢの内容をリ−ドする先頭アドレスである。バイトア
ドレスレジスタ４１〜４ｎは、中央処理装置１１〜１ｎ
に対応して各１個が割り当てられており、ＣＰＵＩＤデ
コ−ド回路３２がデコ−ドした中央処理装置のＩＤ番号
により、格納するバイトアドレスレジスタ４１〜４ｎの
１つが決定される。ステ−タスレジスタ８１〜８ｎは、
ＤＭＡ制御装置２の状態を表わしているレジスタであっ
て、中央処理装置１１〜１ｎに対応して各１個が割り当
てられている。各中央処理装置１１〜１ｎに対して、エ
ラ−情報（ＤＭＡ制御装置がデ−タを入力または出力す
るときにパリティエラ−等が発生すると、エラ−のビッ
トを立てる）、動作情報（中央処理装置に対する命令を
ＤＭＡ制御装置２が動作中か否かを示す）、割込み情報
（中央処理装置からの割り込みがあると、その割込み要
因を保留しているか否かを示す）を有している。なお、
このうち、動作情報（ＤＭＡ制御装置２が動作可能か否
かを示す情報）は、各中央処理装置１１〜１ｎに対して
共通の情報であって、同一情報がステ−タスレジスタ８
１〜８ｎにそれぞれ格納されている。マスタステ−タス
レジスタ９は、中央処理装置１１〜１ｎから入出力命令
があり、命令解析部３で解析された結果、その命令の内
容がステ−タスレジスタリ−ド命令である場合に、命令
を発行した中央処理装置１１〜１ｎに対応するステ−タ
スレジスタ８１〜８ｎの内容を格納する。
【０００９】図１における制御回路５は、ディスク装置
６とのデ−タ転送、およびＤＭＡ転送の制御（すなわ
ち、デ−タ転送数、アドレス、およびデ−タの制御）を
行う機能を有している。入出力回路７は、メインバス２
１に対するインタフェ−スであり、中央処理装置１１〜
１ｎから入出力命令が送られたときには、これを命令解
析部３に送り、またＤＭＡ転送時には、制御回路５との
間でデ−タの授受を行う。一方、マスタステ−タスレジ
スタ９に対しては、中央処理装置１１〜１ｎからの入出
力命令（ステ−タスレジスタリ−ド命令）を受けると、
マスタステ−タスレジスタ９の内容を取り出してメイン
バス２１上に出力する。制御回路５内のアドレスレジス
タ２２は、ＤＭＡ転送を行うアドレスを格納するレジス
タであって、バイトアドレスレジスタ４１〜４ｎに受け
た順序で優先順位を付け、その優先順位の高いものから
バイトアドレスレジスタ４１〜４ｎを選択し、その内容
をアドレスレジスタ２２に格納する。なお、アドレスレ
ジスタ２２、ステ−タスレジスタ８１〜８ｎ、およびデ
バイスナンバレジスタ（ＤＶＮ）３１等のレジスタへの
書き込みは、マイクロプログラムにより行い、またＤＭ
Ａ起動もマイクロプログラムにより行う。
６とのデ−タ転送、およびＤＭＡ転送の制御（すなわ
ち、デ−タ転送数、アドレス、およびデ−タの制御）を
行う機能を有している。入出力回路７は、メインバス２
１に対するインタフェ−スであり、中央処理装置１１〜
１ｎから入出力命令が送られたときには、これを命令解
析部３に送り、またＤＭＡ転送時には、制御回路５との
間でデ−タの授受を行う。一方、マスタステ−タスレジ
スタ９に対しては、中央処理装置１１〜１ｎからの入出
力命令（ステ−タスレジスタリ−ド命令）を受けると、
マスタステ−タスレジスタ９の内容を取り出してメイン
バス２１上に出力する。制御回路５内のアドレスレジス
タ２２は、ＤＭＡ転送を行うアドレスを格納するレジス
タであって、バイトアドレスレジスタ４１〜４ｎに受け
た順序で優先順位を付け、その優先順位の高いものから
バイトアドレスレジスタ４１〜４ｎを選択し、その内容
をアドレスレジスタ２２に格納する。なお、アドレスレ
ジスタ２２、ステ−タスレジスタ８１〜８ｎ、およびデ
バイスナンバレジスタ（ＤＶＮ）３１等のレジスタへの
書き込みは、マイクロプログラムにより行い、またＤＭ
Ａ起動もマイクロプログラムにより行う。
【００１０】図２は、本発明の一実施例を示すＤＭＡ制
御方法の動作タイムチャ−トである。図２では、中央処
理装置１１，１２，１３とＤＭＡ制御装置２との間のデ
−タの授受を示すタイムチャ−ト、およびこれに対応さ
せたＤＭＡ制御装置の動作状態を示すタイムチャ−トが
示されている。先ず、中央処理装置１１から入出力命令
がＤＭＡ制御装置２に送られると（図２の１１Ａ）、Ｄ
ＭＡ制御装置２は、入出力回路７を介して送られた情報
を命令解析部３に送る。そして命令解析部３では、ＤＭ
Ａ制御装置２に専用の入出力空間アドレスが送られてい
たならば、入出力命令を発行した中央処理装置のＩＤ番
号、命令内容の解析をＣＰＵＩＤデコ−ダ３２と命令デ
コ−ダ３３でそれぞれ行う。命令内容がバイトアドレス
レジスタ命令である場合には、入出力命令を送った中央
処理装置１１に対応するバイトアドレスレジスタ４１
に、送られたデ−タ（つまり、ＤＭＡ制御装置２がメイ
ンメモリ１０上でＭＤＣＢをリ−ドする先頭アドレス）
を格納する。マイクロプログラムは、制御回路５のアド
レスレジスタ２２にバイトアドレスレジスタ４１の内容
を送り、ＭＤＣＢリ−ドのＤＭＡ起動を行う。次に、Ｄ
ＭＡ制御装置２は、制御回路５と入出力回路７を介して
メインバス２１上にバス権要求信号を出力する（Ｔ
１）。バス許可信号が送られてくるまでは、他の中央処
理装置１２〜１ｎからの入出力命令の受付けが可能であ
る（図２では、入出力命令の受付可の時間を＊１で示し
ている）。図２においては、中央処理装置１２からの入
出力命令（バイトアドレスレジスタ命令）を受け付けて
いる（１２Ａ）。受け付けた時点では、メインバス２１
上にバス権要求信号を出力していた動作を中止し（Ｔ
２）、中央処理装置１２に対応するバイトアドレスレジ
スタ４２に、中央処理装置１２から送られたデ−タ（Ｄ
ＭＡ制御装置２がメインメモリ１０上でＭＤＣＢをリ−
ドする先頭アドレス）を格納する。
御方法の動作タイムチャ−トである。図２では、中央処
理装置１１，１２，１３とＤＭＡ制御装置２との間のデ
−タの授受を示すタイムチャ−ト、およびこれに対応さ
せたＤＭＡ制御装置の動作状態を示すタイムチャ−トが
示されている。先ず、中央処理装置１１から入出力命令
がＤＭＡ制御装置２に送られると（図２の１１Ａ）、Ｄ
ＭＡ制御装置２は、入出力回路７を介して送られた情報
を命令解析部３に送る。そして命令解析部３では、ＤＭ
Ａ制御装置２に専用の入出力空間アドレスが送られてい
たならば、入出力命令を発行した中央処理装置のＩＤ番
号、命令内容の解析をＣＰＵＩＤデコ−ダ３２と命令デ
コ−ダ３３でそれぞれ行う。命令内容がバイトアドレス
レジスタ命令である場合には、入出力命令を送った中央
処理装置１１に対応するバイトアドレスレジスタ４１
に、送られたデ−タ（つまり、ＤＭＡ制御装置２がメイ
ンメモリ１０上でＭＤＣＢをリ−ドする先頭アドレス）
を格納する。マイクロプログラムは、制御回路５のアド
レスレジスタ２２にバイトアドレスレジスタ４１の内容
を送り、ＭＤＣＢリ−ドのＤＭＡ起動を行う。次に、Ｄ
ＭＡ制御装置２は、制御回路５と入出力回路７を介して
メインバス２１上にバス権要求信号を出力する（Ｔ
１）。バス許可信号が送られてくるまでは、他の中央処
理装置１２〜１ｎからの入出力命令の受付けが可能であ
る（図２では、入出力命令の受付可の時間を＊１で示し
ている）。図２においては、中央処理装置１２からの入
出力命令（バイトアドレスレジスタ命令）を受け付けて
いる（１２Ａ）。受け付けた時点では、メインバス２１
上にバス権要求信号を出力していた動作を中止し（Ｔ
２）、中央処理装置１２に対応するバイトアドレスレジ
スタ４２に、中央処理装置１２から送られたデ−タ（Ｄ
ＭＡ制御装置２がメインメモリ１０上でＭＤＣＢをリ−
ドする先頭アドレス）を格納する。
【００１１】ＤＭＡ制御装置２では、入出力命令の動作
が終了すると、メインバス２１上にバス権要求信号を再
度出力する（Ｔ３）。バス権が獲得されるまでは、他の
中央処理装置１３〜１ｎからの入出力命令の受付けが可
能である。バス許可信号が出力されたならば（Ｔ４）、
中央処理装置１１に対してメインバス２１上に制御回路
５のアドレスレジスタ２２の内容をアドレスとして、Ｄ
ＭＡ制御装置２のＩＤ番号とともに出力し、ＭＤＣＢの
内容をリ−ドするＤＭＡ転送を開始する（１１Ｂ）。Ｄ
ＭＡ制御装置２は、中央処理装置１１がメインメモリ１
０のＭＤＣＢの内容をリ−ドしている間（Ｔ５〜Ｔ
６）、ＤＭＡ制御装置２のＩＤ番号が送られてくるまで
（１１Ｃ）、他の中央処理装置１３の入出力命令を受付
ける（１３Ａ）。中央処理装置１３からの入出力命令の
内容がステ−タスレジスタリ−ド命令である場合には、
入出力命令を与えた中央処理装置１３に対応するステ−
タスレジスタ８３をマスタステ−タスレジスタ９に格納
し、メインバス２１上にデ−タを転送する用意をする。
しかし、現在実行中のＤＭＡ転送が終了した後に、メイ
ンバス２１のバス権要求信号を送出し、バス権を獲得し
てからステ−タスレジスタ８３の内容を中央処理装置１
３に転送する。入出力命令の内容が、ＤＭＡ制御装置２
の状態の初期化命令、ステ−タスレジスタ８１〜８ｎの
リセット命令のときには、ステ−タスレジスタ８１〜８
ｎのレジスタ内容をセットあるいはリセットする。ま
た、割り込みフラグのセット、リセット命令のときに
は、入出力命令を与えた中央処理装置１３に対応してい
るステ−タスレジスタ８３のレジスタをセットあるいは
リセットする。
が終了すると、メインバス２１上にバス権要求信号を再
度出力する（Ｔ３）。バス権が獲得されるまでは、他の
中央処理装置１３〜１ｎからの入出力命令の受付けが可
能である。バス許可信号が出力されたならば（Ｔ４）、
中央処理装置１１に対してメインバス２１上に制御回路
５のアドレスレジスタ２２の内容をアドレスとして、Ｄ
ＭＡ制御装置２のＩＤ番号とともに出力し、ＭＤＣＢの
内容をリ−ドするＤＭＡ転送を開始する（１１Ｂ）。Ｄ
ＭＡ制御装置２は、中央処理装置１１がメインメモリ１
０のＭＤＣＢの内容をリ−ドしている間（Ｔ５〜Ｔ
６）、ＤＭＡ制御装置２のＩＤ番号が送られてくるまで
（１１Ｃ）、他の中央処理装置１３の入出力命令を受付
ける（１３Ａ）。中央処理装置１３からの入出力命令の
内容がステ−タスレジスタリ−ド命令である場合には、
入出力命令を与えた中央処理装置１３に対応するステ−
タスレジスタ８３をマスタステ−タスレジスタ９に格納
し、メインバス２１上にデ−タを転送する用意をする。
しかし、現在実行中のＤＭＡ転送が終了した後に、メイ
ンバス２１のバス権要求信号を送出し、バス権を獲得し
てからステ−タスレジスタ８３の内容を中央処理装置１
３に転送する。入出力命令の内容が、ＤＭＡ制御装置２
の状態の初期化命令、ステ−タスレジスタ８１〜８ｎの
リセット命令のときには、ステ−タスレジスタ８１〜８
ｎのレジスタ内容をセットあるいはリセットする。ま
た、割り込みフラグのセット、リセット命令のときに
は、入出力命令を与えた中央処理装置１３に対応してい
るステ−タスレジスタ８３のレジスタをセットあるいは
リセットする。
【００１２】入出力命令の内容がバイトアドレスレジス
タ命令であるときには、入出力命令を送った中央処理装
置１３に対応するバイトアドレスレジスタ４３に、送ら
れたデ−タ（つまり、ＤＭＡ制御装置２がメインメモリ
１０上でＭＤＣＢをリ−ドする先頭アドレス）を格納す
る。中央処理装置１１がメインメモリ１０のＭＤＣＢを
リ−ドし終って、ＤＭＡ制御装置２のＩＤ番号がメイン
バス２１上に送られてくると（１１Ｃ）、これを検出し
たＤＭＡ制御装置２は、中央処理装置１１から送られて
くるＭＤＣＢのデ−タ（１１Ｄ）をリ−ドし（Ｔ６）、
ＭＤＣＢリ−ド処理を終了する（Ｔ７）。マイクロプロ
グラムは、ＭＤＣＢのデ−タの内容に基づいて、アドレ
スレジスタ２２にメモリリ−ドまたはメモリライトする
アドレスを入力し、ハ−ドウェアに対してＤＭＡ起動を
行う。図２では、ＭＤＣＢの内容がメモリライト命令で
あったので、マイクロプログラムからのＤＭＡ起動があ
ると、メインバス２１上にバス権要求信号を出力する
（Ｔ８）。バス権要求信号を出力してからバス許可信号
が送られてくるまでは、他の中央処理装置１１〜１ｎの
入出力命令を受け付ける。図２では、Ｔ８〜Ｔ９の期間
に他の中央処理装置の入出力命令は発行されていない
が、もし入出力命令を受けたときには、バス権要求信号
の出力を中止する。他の中央処理装置からの入出力命令
の動作が終了すれば、再度、バス権要求信号を出力す
る。図２では、バス許可信号がメインバス２１から送ら
れてきて、バス権を獲得したので（Ｔ９）、メインバス
２１上にアドレスレジスタ２２の内容をアドレスとして
出力し（１１Ｅ）、デ−タ転送を行ってＤＭＡ転送を終
了する（１１Ｆ，Ｔ１０）。
タ命令であるときには、入出力命令を送った中央処理装
置１３に対応するバイトアドレスレジスタ４３に、送ら
れたデ−タ（つまり、ＤＭＡ制御装置２がメインメモリ
１０上でＭＤＣＢをリ−ドする先頭アドレス）を格納す
る。中央処理装置１１がメインメモリ１０のＭＤＣＢを
リ−ドし終って、ＤＭＡ制御装置２のＩＤ番号がメイン
バス２１上に送られてくると（１１Ｃ）、これを検出し
たＤＭＡ制御装置２は、中央処理装置１１から送られて
くるＭＤＣＢのデ−タ（１１Ｄ）をリ−ドし（Ｔ６）、
ＭＤＣＢリ−ド処理を終了する（Ｔ７）。マイクロプロ
グラムは、ＭＤＣＢのデ−タの内容に基づいて、アドレ
スレジスタ２２にメモリリ−ドまたはメモリライトする
アドレスを入力し、ハ−ドウェアに対してＤＭＡ起動を
行う。図２では、ＭＤＣＢの内容がメモリライト命令で
あったので、マイクロプログラムからのＤＭＡ起動があ
ると、メインバス２１上にバス権要求信号を出力する
（Ｔ８）。バス権要求信号を出力してからバス許可信号
が送られてくるまでは、他の中央処理装置１１〜１ｎの
入出力命令を受け付ける。図２では、Ｔ８〜Ｔ９の期間
に他の中央処理装置の入出力命令は発行されていない
が、もし入出力命令を受けたときには、バス権要求信号
の出力を中止する。他の中央処理装置からの入出力命令
の動作が終了すれば、再度、バス権要求信号を出力す
る。図２では、バス許可信号がメインバス２１から送ら
れてきて、バス権を獲得したので（Ｔ９）、メインバス
２１上にアドレスレジスタ２２の内容をアドレスとして
出力し（１１Ｅ）、デ−タ転送を行ってＤＭＡ転送を終
了する（１１Ｆ，Ｔ１０）。
【００１３】次に、終了時のＭＤＣＢの内容をメモリに
書き込むために、マイクロプログラムは（バイトアドレ
スレジスタ４１の内容）＋（ＭＤＣＢのデ−タバイト
数）のアドレスをアドレスレジスタ２２に格納し、ハ−
ドウェアに対してＤＭＡ起動を行う（Ｔ１１）。このよ
うにして、バス権要求信号を出してバス権を獲得するま
では（Ｔ１２）、他の中央処理装置からの入出力命令を
受け付ける（＊１）。バス権を獲得すると、メインバス
２１上にアドレスとしてアドレスレジスタ２２の内容を
出力し、メインメモリ１０上にＭＤＣＢの内容をライト
する（１１Ｇ）。そして、中央処理装置１１から割込み
リセット命令（入出力命令）がＤＭＡ制御装置２に与え
られるまで（１１Ｊ）、割込み信号を中央処理装置１１
に送出する（図省略）。メインメモリ１０にＭＤＣＢの
内容をライトするデ−タ転送が終了すると（１１Ｈ）、
ＤＭＡ終了となる（Ｔ１３）。その後、バイトアドレス
レジスタ４１〜４ｎにバイトアドレス命令が格納されて
いるものがあれば、その分についてＤＭＡ転送を開始す
る。図２では、中央処理装置１２および１３から入出力
命令（バイトアドレスレジスタ命令）が発行され、既に
ＤＭＡ制御装置２で受け付けられているので、早く発行
された順序で優先順位が付けられているものとして、先
ず中央処理装置１２の入出力命令を実行する（１２
Ｂ）。
書き込むために、マイクロプログラムは（バイトアドレ
スレジスタ４１の内容）＋（ＭＤＣＢのデ−タバイト
数）のアドレスをアドレスレジスタ２２に格納し、ハ−
ドウェアに対してＤＭＡ起動を行う（Ｔ１１）。このよ
うにして、バス権要求信号を出してバス権を獲得するま
では（Ｔ１２）、他の中央処理装置からの入出力命令を
受け付ける（＊１）。バス権を獲得すると、メインバス
２１上にアドレスとしてアドレスレジスタ２２の内容を
出力し、メインメモリ１０上にＭＤＣＢの内容をライト
する（１１Ｇ）。そして、中央処理装置１１から割込み
リセット命令（入出力命令）がＤＭＡ制御装置２に与え
られるまで（１１Ｊ）、割込み信号を中央処理装置１１
に送出する（図省略）。メインメモリ１０にＭＤＣＢの
内容をライトするデ−タ転送が終了すると（１１Ｈ）、
ＤＭＡ終了となる（Ｔ１３）。その後、バイトアドレス
レジスタ４１〜４ｎにバイトアドレス命令が格納されて
いるものがあれば、その分についてＤＭＡ転送を開始す
る。図２では、中央処理装置１２および１３から入出力
命令（バイトアドレスレジスタ命令）が発行され、既に
ＤＭＡ制御装置２で受け付けられているので、早く発行
された順序で優先順位が付けられているものとして、先
ず中央処理装置１２の入出力命令を実行する（１２
Ｂ）。
【００１４】中央処理装置１２の入出力命令を実行開始
するためには、先ず、バス権要求信号を出力し（Ｔ１
４）、バス権獲得するまでは他の中央処理装置１１，１
３からの入出力命令を受け付けるが、ここでは入出力命
令を受信しなかったため、バス獲得した後（Ｔ１５）、
制御回路５のアドレスレジスタ２２（バイトアドレスレ
ジスタ４２の内容）をメインバス２１にアドレスとして
出力し、ＤＭＡ転送を開始する。ＤＭＡ転送の開始によ
り、前述の通りＭＤＣＢリ−ド（１２Ｂ）、メモリリ−
ド、ＭＤＣＢライトの順序で転送が実行される。なお、
各バイトアドレスレジスタ４１〜４ｎには予め優先順位
を付けておく。優先順位の方法としては、バイトアドレ
ス命令を受け付けた順序に従って付けるものとする。バ
イトアドレスレジスタ４１〜４ｎにバイトアドレス命令
が複数個格納されたならば、優先順位の高いバイトアド
レスレジスタ４１〜４ｎから順に、マイクロプログラム
がアドレスレジスタ２２に格納して、ＤＭＡ転送を開始
する。
するためには、先ず、バス権要求信号を出力し（Ｔ１
４）、バス権獲得するまでは他の中央処理装置１１，１
３からの入出力命令を受け付けるが、ここでは入出力命
令を受信しなかったため、バス獲得した後（Ｔ１５）、
制御回路５のアドレスレジスタ２２（バイトアドレスレ
ジスタ４２の内容）をメインバス２１にアドレスとして
出力し、ＤＭＡ転送を開始する。ＤＭＡ転送の開始によ
り、前述の通りＭＤＣＢリ−ド（１２Ｂ）、メモリリ−
ド、ＭＤＣＢライトの順序で転送が実行される。なお、
各バイトアドレスレジスタ４１〜４ｎには予め優先順位
を付けておく。優先順位の方法としては、バイトアドレ
ス命令を受け付けた順序に従って付けるものとする。バ
イトアドレスレジスタ４１〜４ｎにバイトアドレス命令
が複数個格納されたならば、優先順位の高いバイトアド
レスレジスタ４１〜４ｎから順に、マイクロプログラム
がアドレスレジスタ２２に格納して、ＤＭＡ転送を開始
する。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ制御装置内に中央処理装置と等しい数だけのアド
レスレジスタを具備することにより、ある中央処理装置
からの入出力命令を受け付けた後も、他の中央処理装置
からの入出力命令を受け付けることが可能となるので、
他の中央処理装置の処理能力を低下を防止することがで
きる。
ＤＭＡ制御装置内に中央処理装置と等しい数だけのアド
レスレジスタを具備することにより、ある中央処理装置
からの入出力命令を受け付けた後も、他の中央処理装置
からの入出力命令を受け付けることが可能となるので、
他の中央処理装置の処理能力を低下を防止することがで
きる。
【図１】本発明の一実施例を示すＤＭＡ制御装置のブロ
ック構成図である。
ック構成図である。
【図２】本発明の一実施例を示すＤＭＡ制御方法のタイ
ミングチャ−トである。
ミングチャ−トである。
【図３】図１における入出力命令のアドレスフォ−マッ
ト図である。
ト図である。
【図４】図１における命令解析部の詳細ブロック図であ
る。
る。
２ ＤＭＡ制御装置 ３ 命令解析部 ５ 制御回路 ６ ディスク装置 ７ 入出力回路 ９ マスタステ−タスレジスタ １１〜１ｎ 中央処理装置 １０ メインメモリ ２１ メインバス ２２ アドレスレジスタ ３１ デバイスナンバ（ＤＶＮ）レジスタ ３２ 中央処理装置ＩＤデコ−ド回路 ３３ 命令内容（ＦＵＮ）デコ−ド回路 ４１〜４ｎ バイトアドレスレジスタ ８１〜８ｎ ステ−タスレジスタ
Claims (3)
- 【請求項１】 メインバスを介して複数の中央処理装置
と主記憶装置に接続され、各中央処理装置との間でダイ
レクトメモリアクセスによるデ−タ転送（以下、ＤＭＡ
転送）を行うＤＭＡ制御装置において、各中央処理装置
からの入出力命令を格納するための、各中央処理装置に
対応する数のレジスタと、該レジスタに接続され、上記
メインバスが占有されるまでの間は、複数の中央処理装
置からの入出力命令を継続して受け付ける命令解析手段
とを有し、中央処理装置相互間に優先順位を付けてお
き、各中央処理装置からのＤＭＡ転送命令を受け付ける
と、該ＤＭＡ転送命令を対応するレジスタに格納して、
格納されているＤＭＡ転送命令のうち、優先順位の高い
中央処理装置の命令から順にＤＭＡ転送を実行すること
を特徴とするＤＭＡ制御装置。 - 【請求項２】 請求項１に記載のＤＭＡ制御装置におい
て、上記レジスタは、各中央処理装置からの入出力命令
を格納するための、各中央処理装置に対応する数のバイ
トアドレスレジスタおよびステ−タスレジスタであっ
て、メインバスが占有されるまでの間に複数の中央処理
装置からの入出力命令を継続して受け付けた後、該命令
を対応するバイトアドレスレジスタあるいはステ−タス
レジスタに対して実行し、優先順位の高い中央処理装置
の命令から順に入出力命令を実行することを特徴とする
ＤＭＡ制御装置。 - 【請求項３】 メインバスを介して複数の中央処理装置
と主記憶装置に接続され、各中央処理装置との間でＤＭ
Ａ転送を行うＤＭＡ制御方法において、ＤＭＡ転送と次
のＤＭＡ転送の間の上記メインバスが占有されていない
期間を利用して、現在ＤＭＡ転送中であっても、複数の
中央処理装置からのＤＭＡ転送命令を受け付けることを
特徴とするＤＭＡ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097393A JPH06301632A (ja) | 1993-04-19 | 1993-04-19 | Ｄｍａ制御装置および制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097393A JPH06301632A (ja) | 1993-04-19 | 1993-04-19 | Ｄｍａ制御装置および制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301632A true JPH06301632A (ja) | 1994-10-28 |
Family
ID=14013459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097393A Pending JPH06301632A (ja) | 1993-04-19 | 1993-04-19 | Ｄｍａ制御装置および制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091972A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | バスシステム及び半導体集積回路 |
-
1993
- 1993-04-19 JP JP9097393A patent/JPH06301632A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091972A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | バスシステム及び半導体集積回路 |
| JP4587756B2 (ja) * | 2004-09-21 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04363746A (ja) | Ｄｍａ機能を有するマイクロコンピュータシステム | |
| JPS61182160A (ja) | デ−タ処理装置 | |
| US5247640A (en) | Dual access control system including plural magnetic disk control units and contention control circuitry | |
| JPH06301632A (ja) | Ｄｍａ制御装置および制御方法 | |
| JP2797760B2 (ja) | 並列処理コンピュータシステム | |
| JP4451010B2 (ja) | プログラマブルコントローラ | |
| JPH07325779A (ja) | 入出力制御装置 | |
| JPS6146552A (ja) | 情報処理装置 | |
| JP2785855B2 (ja) | 情報処理装置 | |
| JP2817675B2 (ja) | プログラム・デバッグ装置 | |
| JPH0567035A (ja) | Ｄｍａ転送におけるデータアライメント方式 | |
| JPH10312307A (ja) | コンピュータシステムに適用するエミュレータ | |
| JPH066358A (ja) | トークン制御方法およびその装置 | |
| JP2781999B2 (ja) | マルチプロセツサシステムにおける共通データチヤネル装置起動方式 | |
| JP2002055843A (ja) | 集積回路用論理検証装置および方法 | |
| JPS6223342B2 (ja) | ||
| JPS6229831B2 (ja) | ||
| JPH0424733B2 (ja) | ||
| JPS62119657A (ja) | Ｄｍａチエイン制御方式 | |
| JPH01251375A (ja) | 磁気ディスク制御装置 | |
| JPS60134943A (ja) | スキヤンアウト方式 | |
| EP1193606A2 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| JPH0713922A (ja) | データ伝送システム | |
| JPS6186859A (ja) | バス選択装置 | |
| JPS61196336A (ja) | 割込対象認識方式 |